JP5361213B2 - 不揮発性メモリ装置及びその駆動方法 - Google Patents

Description

本発明は、不揮発性メモリ装置に関し、特に、不揮発性メモリ装置の駆動方法に関する。

不揮発性メモリ装置の場合に、電源が供給されなくてもセルに記録されたデータが消滅されずに残っている。不揮発性メモリのうち、フラッシュメモリは、電気的にセルのデータを一括的に消去する機能を持っているため、コンピュータ及びメモリカードなどに広く使用されている。

フラッシュメモリは、セルとビットラインとの接続状態に応じて、ＮＯＲフラッシュメモリとＮＡＮＤフラッシュメモリとに区分される。一般に、ＮＯＲフラッシュメモリは、電流消費が大きいために高集積化に不利であるが、高速化に容易に対処できるという長所を有する。そして、ＮＡＮＤフラッシュメモリは、ＮＯＲフラッシュメモリに比べて少ないセル電流を消費するため、高集積化に有利な長所を有する。

図１は、ＤＰＴ（Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｉｑｕｅ）を用いたメモリのセルアレイ１１０を示す図である。一般に、ＤＰＴは、フォトリソ（Ｐｈｏｔｏ Ｌｉｔｈｏ）装備の限界を克服するためのパターン技術である。ＤＰＴは、偶数パターンを形成した後に、奇数パターンを形成するようになる。

図２Ａ〜図２Ｃは、図１に示すワードライン及びビットラインのパターン形成を示す図である。図２Ａは、切断面Ａ−Ａ´のメモリセルのチャネルを示す断面図である。図２Ａに示すように、ワードラインチャネル幅（ＷＬ Ｗｉｄｔｈ）は、偶数か奇数かによってそれぞれ異なる。偶数番目のワードラインチャネル幅Ｌｇ１が奇数番目のワードラインチャネル幅Ｌｇ２より狭い。図２Ｂは、切断面Ｂ−Ｂ´のメモリセルのアクティブ幅を示す断面図である。図２Ｂに示すように、偶数メモリセルのアクティブ幅ＡＷ１が奇数メモリセルのアクティブ幅ＡＷ２より狭い。図２Ｃは、奇数及び偶数ビットラインのメタル幅を示している図である。図２Ｃに示すように、偶数番目のビットライン幅ＢＷ１が奇数番目のビットライン幅ＢＷ２より狭い。

図３は、ＤＰＴで製造されたメモリセルのしきい電圧の分布を示す図である。図３に示すように、メモリセルが偶数か奇数かによってしきい電圧の分布に差がある。ここで、メモリセルが偶数というのは、偶数番目のワードラインに接続したメモリセルという意味であり、メモリセルが奇数というのは、奇数番目のワードラインに接続したメモリセルという意味である。しかしながら、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）プログラム動作時に、従来の不揮発性メモリ装置では、メモリセルが偶数か奇数かに無関係に全体分布からプログラムの駆動条件（例えば、プログラム開始電圧Ｖｏ、ＩＳＰＰ増加レベル△ＩＳＰＰ及びプログラム終了電圧Ｖｍが決定される。ここで、プログラムの駆動条件は、以下の式を満たす。

ここで、ｍは、プロログラム終了電圧Ｖｍに到達するためのプログラムループの回数である。

図３に示すように、全体分布は、偶数及び奇数メモリのそれぞれの分布に比較して相対的に広く分布する。したがって、従来の不揮発性メモリ装置では、全体分布からプログラムの駆動条件が決定されるため、最適化されたプログラム時間を有することができないという短所が発生する。それは、一般にプログラム時間は、分布の幅に比例するためである。その上、ＩＳＰＰプログラム動作時に分布の幅△Ｖｗが広いため、その分だけプログラムループが繰り返される回数（ｍ）も増加する。これは、メモリセルのストレス増加につながり、結局、メモリセルの信頼性を劣化させるという短所になる。
図４は、従来のビットラインセンシング方法を示す図である。図２Ｃに示すように、ビットラインの幅は、偶数か奇数かによって異なる。したがって、図４に示すように、ビットラインが偶数か奇数かによって対応する寄生抵抗値及び寄生キャパシタンス値が異なる。すなわち、偶数ビットラインの寄生抵抗値Ｒｅが奇数ビットラインの寄生抵抗値Ｒｏより大きく、偶数寄生キャパシタンス値Ｃｅが奇数ビットラインの寄生キャパシタンス値Ｃｏより小さい。これは、図２に示すように、偶数ビットライン幅ＢＷ１が奇数ビットライン幅ＢＷ２より狭いためである。このような特徴は、ビットラインが偶数か奇数かによってＲＣ遅延量の大きさが異なりうる。ここでは、説明の便宜のために、偶数ビットラインのＲＣ遅延量の大きさＲｅＣｅは、奇数ビットラインのＲＣ遅延量の大きさＲｏＣｏより大きいと仮定する。

その結果、ビットラインが偶数か奇数かによってセンシング駆動条件（例えば、プリチャージ時間、ディベロップメント時間）が異なる。ここで、プリチャージ時間は、ビットラインの電圧がプリチャージ電圧（例えば、電源電圧）に上昇するまでの時間であり、ディベロップメント時間は、ビットラインの電圧がプリチャージ電圧からトリップ電圧Ｖｔｒｉｐに下降するまでの時間である。偶数ビットラインの場合に、プリチャージ時間が奇数ビットラインのそれより短く、ディベロップメント時間は、奇数ビットラインのそれより長い。これに対し、奇数ビットラインの場合には、プリチャージ時間が偶数ビットラインのそれより長く、ディベロップメント時間は、偶数ビットラインのそれより短い。しかしながら、従来の不揮発性メモリ装置では、ビットラインが偶数か奇数かに無関係に同じセンシング駆動条件で駆動される。

すなわち、従来の不揮発性メモリ装置のセンシング駆動条件では、偶数ビットラインのそれより相対的に長い奇数ビットラインのプリチャージ時間Ｔｐｃ及び奇数ビットラインのそれより相対的に長い偶数ビットラインのディベロップメント時間Ｔｄが含まれるようにセンシング時間Ｔｓが決定される。図４に示すように、偶数ビットライン及び奇数ビットラインには、それぞれウェイト時間Ｔｗ１、Ｔｗ２が発生する。すなわち、従来の不揮発性メモリ装置では、センシング時間が最適化されない。

図４を再度参照すると、偶数ビットラインＢＬｅでプリチャージ動作が行われるとき、偶数ビットラインＢＬｅは、奇数ビットラインＢＬｏより速くプリチャージされる。しかしながら、プリチャージ時間Ｔｐｃは、奇数ビットラインＢＬｏがプリチャージされる時間を適用しなければならない。一方、奇数ビットラインＢＬｏでディベロップメント動作が行われるとき、偶数ビットラインＢＬｅより速くディベロップメントされる。しかしながら、セルカレントディベロップメント時間Ｔｄは、偶数ビットラインＢＬｅのディベロップメント時間を適用しなければならない。このような点は、不揮発性メモリ装置の読み出し／検証特性を劣化させる。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、ＤＰＴ技術を用いたメモリセルの分布及び性能の劣化を改善した不揮発性メモリ装置及びその駆動方法を提供することにある。

また、本発明は、メモリセルの構造的な特性により発生するしきい電圧の分布及び性能を改善した不揮発性メモリ装置及びその駆動方法を提供することにある。

本発明の不揮発性メモリ装置は、メモリセルの構造的な位置に応じて、互いに異なる駆動条件で駆動されるように具現される。

本発明の不揮発性メモリ装置は、ワードライン及びビットラインの位置が奇数か偶数かによってそれぞれ異なる駆動条件でプログラム動作及びビットラインセンシング動作を行う。

本発明の不揮発性メモリ装置は、メモリセルの位置に応じて、互いに異なる方式で駆動されるため、しきい電圧の分布及び性能を改善することができる。

本発明による不揮発性メモリ装置の駆動方法は、駆動されるメモリセルの構造的な位置を判別するステップと、前記判別結果により、前記メモリセルに属したしきい電圧の分布に応じる駆動条件で駆動するステップと、を含む。

実施の形態において、前記駆動されるメモリセルが偶数か奇数かによってしきい電圧の分布が異なるものの、偶数メモリセルが接続した偶数ワードラインの幅と奇数メモリセルが接続した奇数ワードラインの幅とが互いに異なる。

実施の形態において、前記駆動条件は、プログラムの駆動条件であり、前記駆動されるメモリセルが接続したワードラインが偶数か奇数かによってそれぞれ第１及び第２プログラムの駆動条件でプログラムされるものの、前記第１及び第２プログラムの駆動条件は、互いに異なる。

実施の形態において、前記プログラムは、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｌｕｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）方式でプログラムされるものの、前記第１及び第２プログラムの駆動条件は、それぞれプログラム開始電圧、ＩＳＰＰ増加レベル及びプログラム終了電圧を含む。

実施の形態において、駆動されるメモリセルが接続したビットラインが偶数か奇数かによって駆動条件が互いに異なる。

実施の形態において、前記駆動条件は、ビットラインセンシング駆動条件であり、偶数番目のビットラインは、第１センシング駆動条件でセンシングされ、奇数番目のビットラインは、第２センシング駆動条件でセンシングされるものの、前記第１及び第２センシング駆動条件は、互いに異なる。

実施の形態において、前記第１及び第２センシング駆動条件は、それぞれプリチャージ時間及びセルカレントディベロップメント時間を含む。

実施の形態において、前記不揮発性メモリ装置は、３次元メモリアレイ構造を有する。

実施の形態において、駆動されるメモリセルが１層メモリアレイに属しているか、又は２層メモリアレイに属しているかによって、駆動条件が互いに異なる。

実施の形態において、前記駆動条件は、プログラムの駆動条件であり、前記駆動されるメモリセルが前記１層メモリアレイに属しているか、又は前記２層メモリアレイに属しているかによって、それぞれ第１及び第２プログラムの駆動条件でプログラムされるものの、前記第１及び第２プログラムの駆動条件は、互いに異なる。

実施の形態において、前記プログラムは、ＩＳＰＰ方式でプログラムされるものの、前記第１及び第２プログラムの駆動条件は、それぞれプログラム開始電圧、ＩＳＰＰ増加レベル、プログラム終了電圧を含む。

実施の形態において、デコーダに隣接したメモリブロックと前記デコーダから隣接しないメモリブロックとは、互いに異なる方式で駆動される。

実施の形態において、特殊用途のメモリブロックと一般的なメモリブロックとは、互いに異なる方式で駆動される。

実施の形態において、メモリブロック、マット及びバンクは、それぞれ互いに異なる駆動方式で駆動される。

本発明による不揮発性メモリ装置は、複数のワードラインと複数のビットラインとが交差するように配列されたメモリセルを有するメモリセルアレイと、前記複数のワードラインのうち、いずれか一つのワードラインを選択するローデコーダと、前記選択されたワードラインに提供されるワードライン電圧を発生するワードライン電圧発生器と、を含むものの、前記ワードライン電圧発生器は、メモリセルの構造的な位置に対応するしきい電圧の分布に応じる駆動条件でワードライン電圧を発生させる。

この実施の形態において、駆動されるメモリセルが偶数か奇数かによってしきい電圧の分布が異なる。

この実施の形態において、前記ワードライン電圧発生器は、前記駆動されるメモリセルが接続したワードラインが偶数であるとき、第１プログラムの駆動条件で前記ワードライン電圧を発生する偶数電圧トリム回路と、前記駆動されるメモリセルが接続したワードラインが奇数であるとき、第２プログラムの駆動条件で前記ワードライン電圧を発生する奇数電圧トリム回路と、を含むものの、前記第１及び第２プログラムの駆動条件は、互いに異なる。

この実施の形態において、読み出し／検証動作時に、前記偶数電圧トリム回路は、第１読み出し／検証条件で前記ワードライン電圧を発生し、前記奇数電圧トリム回路は、第２読み出し／検証条件で前記ワードライン電圧を発生するものの、前記第１及び第２読み出し／検証条件は、互いに異なる。

この実施の形態において、前記不揮発性メモリ装置は、前記ビットラインを介して前記メモリセルのデータを読み込むページバッファと、読み出し／検証動作時に前記ビットラインが偶数か奇数かによってそれぞれ互いに異なるセンシング駆動条件で駆動されるように、前記ページバッファを制御する制御ロジックと、を含む。

この実施の形態において、前記センシング駆動条件には、プリチャージ時間及びセルカレントディベロップメント時間が含まれる。

この実施の形態において、前記制御ロジックは、偶数ビットラインで第１プリチャージ時間の間にプリチャージし、第１セルカレントディベロップメント時間の間にディベロップメントするように、前記ページバッファを制御する偶数時間トリム回路と、奇数ビットラインで第２プリチャージ時間の間にプリチャージし、第２セルカレントディベロップメント時間の間にディベロップメントするように、前記ページバッファを制御する奇数時間トリム回路と、を含む。

実施の形態において、前記不揮発性メモリ装置は、ＤＰＴ（Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｉｇｅ）で製造される。

実施の形態におおいて、前記メモリセルアレイは、３次元メモリ構造を有し、駆動されるメモリセルが１層メモリアレイに存在しているか、又は２層メモリアレイに存在しているかによって、しきい電圧の分布が異なる。

実施の形態において、前記ワードライン電圧発生器は、前記駆動されるメモリセルが接続したワードラインが偶数であるとき、第１プログラムの駆動条件で前記ワードライン電圧を発生する偶数電圧トリム回路と、前記駆動されるメモリセルが接続したワードラインが奇数であるとき、第２プログラムの駆動条件で前記ワードライン電圧を発生する奇数電圧トリム回路と、を含むものの、前記第１及び第２プログラムの駆動条件は、互いに異なる。

実施の形態において、読み出し／検証動作時に、前記偶数電圧トリム回路は、第１読み出し／検証条件で前記ワードライン電圧を発生し、前記奇数電圧トリム回路は、第２読み出し／検証条件で前記ワードライン電圧を発生するものの、前記第１及び第２読み出し／検証条件は、互いに異なる。

実施の形態において、前記不揮発性メモリ装置は、プログラム／読み出し動作時に前記ワードライン電圧発生器を制御する制御ロジックを含むものの、前記制御ロジックは、前記第１プログラムの駆動条件及び前記第１読み出し／検証条件を生成する第１制御ロジックと、前記第２プログラムの駆動条件及び前記第１読み出し／検証条件を生成する第２制御ロジックを含むものの、前記第１及び第２制御ロジックは、それぞれ入力されたアドレスによって選択的にアクティブになる。

実施の形態において、前記メモリセルアレイは、３次元メモリ構造を有し、駆動されるメモリセルが３層以上の複数のメモリアレイのうち、いずれか一つのメモリに存在するか否かによってしきい電圧の分布が異なる。

実施の形態において、前記不揮発性メモリ装置は、複数の調節情報を含み、入力されたアドレスに応答して前記複数の調節情報のうち、いずれか一つを調節情報として出力するトリム情報回路と、前記トリム情報回路から出力された前記調節情報に応答して、前記ワードライン電圧発生器を制御するように前記駆動条件を生成する制御ロジックと、を含む。

実施の形態において、前記制御ロジックは、前記トリム情報回路から伝達された前記調節情報に応答してデフォルト状態を調節することによって、前記駆動条件を生成する。

実施の形態において、前記トリム情報回路は、前記複数の調節情報をそれぞれ格納するレジスタを含むものの、前記入力されたアドレスに応答して前記複数のレジスタのうち、いずれか一つに格納された値を前記制御ロジックに出力する。

本発明による他の不揮発性メモリ装置は、複数のワードライン及び複数のビットラインとが交差するように配列されたメモリセルを有するメモリセルアレイと、前記複数のワードラインのうち、いずれか一つのワードラインを選択するローデコーダと、プログラム動作時に前記メモリセルアレイにプログラムされるデータを一時格納するか、読み出し動作時に前記メモリセルアレイからデータを感知して、一時格納するページバッファと、メモリセルの構造的な位置に対応する複数のしきい電圧の分布が存在し、前記複数のしきい電圧の分布に応じる複数の駆動条件で駆動されるように、前記ローデコーダ及び前記ページバッファを制御する制御ロジックと、を含む。

本発明によるメモリシステムは、不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するメモリ制御機と、を含むものの、前記不揮発性メモリ装置は、複数のワードラインと複数のビットラインとが交差するように配列されたメモリセルを有するメモリセルアレイと、前記複数のワードラインのうち、いずれか一つのワードラインを選択するローデコーダと、前記選択されたワードラインに提供されるワードライン電圧を発生するワードライン電圧発生器と、を含むものの、前記ワードライン電圧発生器は、メモリセルの構造的な位置に対応するしきい電圧の分布に応じる駆動条件でワードライン電圧を発生させる不揮発性メモリ装置。

以下、本発明が属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できるように、本発明の実施の形態を添付された図面を参照して説明する。

本発明による不揮発性メモリ装置は、駆動されるメモリセルの構造的な模様及び位置を判別し、該判別された結果に応じて、駆動されるメモリセルの分布特性に適した駆動条件で駆動する。その結果、メモリセルの構造的な模様及び位置問題から発生するしきい電圧の分布及び性能の劣化特性が改善される。ここで、構造的な模様及び位置は、ワードラインの幅、アクティブ領域の幅と高さ、及び隣接したワードライン間の距離を含む。ここで、駆動条件は、ワードライン電圧、ビットライン電圧、ウェル電圧、及びそのタイミングが含まれる。

（第１の実施の形態）
第１の実施の形態による不揮発性メモリ装置は、メモリセルが偶数か奇数かによってそれぞれ分布特性に適した独立的な方式で駆動される。ここで、メモリセルの偶数／奇数は、偶数ワードラインに接続されたか、又は奇数ワードラインに接続されているかによって定義する。すなわち、偶数ワードラインに接続したメモリセルは、偶数メモリセルと言い、奇数ワードラインに接続したメモリセルは、奇数メモリセルと言う。

図５は、本発明による不揮発性メモリ装置１００に対する第１の実施の形態を示すブロック図である。図５に示す不揮発性メモリ装置１００は、ＮＡＮＤフラッシュメモリ装置である。しかしながら、本発明がＮＡＮＤフラッシュメモリ装置の他に、他のメモリ装置（ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、Ｎｏｒ Ｆｌａｓｈなど）にも適用されうることは、この分野における通常的な知識を有した者にとって自明である。

図５に示すように、不揮発性メモリ装置１００は、メモリセルアレイ１１０、ローデコーダ１２０、ワードライン電圧発生器１３０、ページバッファ１４０及び制御ロジック１５０を含んでいる。本発明のメモリセルアレイ１１０は、ＤＰＴを用いて形成されたものである。不揮発性メモリ装置１００では、メモリセルが偶数か奇数かによって駆動方法が異なる。このために、本発明のワードライン電圧発生器１３０は、プログラム／読み出し動作時に奇数及び偶数メモリセルのしきい電圧の分布にそれぞれ適したプログラム／読み出し駆動条件をそれぞれ提供する。一方、本発明の制御ロジック１５０は、読み出し／検証動作時に奇数又は偶数ビットラインに適したセンシング駆動条件をそれぞれ提供する。ここで、検証動作は、プログラム動作の一部である。

メモリセルアレイ１１０は、複数のメモリセルを含み、図１に示すメモリセルアレイと実質的に同じ構成を有する。メモリセルアレイ１１０に含まれたそれぞれのメモリセルには、複数のワードラインＷＬ０〜ＷＬ３１及び複数のビットラインＢＬｅｎ−１、ＢＬｏ０〜ＢＬｏｎ−１が交差するように配列される。それぞれのメモリセルには、１ビットデータ又はｎビットデータ（ｎは、２以上の整数）が格納される。

複数のワードラインＷＬＯ〜ＷＬ３１は、偶数ワードラインＷＬ０，ＷＬ２，．．．，ＷＬ３０及び奇数ワードラインＷＬ１，ＷＬ３，．．．，ＷＬ３１に区分される。ＤＰＴ用いて製造されたので、偶数ワードラインＷＬ０，ＷＬ２，．．．，ＷＬ３０及び奇数ワードラインＷＬ１，ＷＬ３，．．．，ＷＬ３１の幅は、互いに異なる。以下では、説明の便宜上、偶数ワードラインＷＬ０，ＷＬ２，．．．，ＷＬ３０の幅が奇数ワードラインＷＬ１，ＷＬ３，．．．，ＷＬ３１の幅より狭いと仮定する。

一方、複数のビットラインＢＬｅ０〜ＢＬｅｎ−１、ＢＬｏ０〜ＢＬｏｎ−１は、偶数ビットラインＢＬｅ０〜ＢＬｅｎ−１及び奇数ビットラインＢＬｏ０〜ＢＬｏｎ−１に区分される。以下では、説明の便宜上、偶数ビットラインＢＬｅ０〜ＢＬｅｎ−１の線幅が奇数ビットラインＢＬｅ０〜ＢＬｅｎ−１より狭いと仮定する。したがって、メモリセルアレイ１１０のメモリセルも、大きく偶数メモリセルと奇数メモリセルとに区分される。

メモリセルアレイ１１０のそれぞれのセルストリングには、複数のフローティングゲートトランジスタＭ０〜Ｍ３１が含まれる。複数のフローティングゲートトランジスタＭ０〜Ｍ３１は、各ストリング内に配列されているストリング選択トランジスタＳＳＴとグラウンド選択トランジスタＧＳＴとの間に直列接続される。そして、ＮＡＮＤストリングに交差するように複数のワードラインＷＬ０〜ＷＬ３１が配列される。各ワードラインＷＬ０〜ＷＬ３１は、各ＮＡＮＤストリングの対応するフローティングゲートトランジスタＭ０〜Ｍ３１の制御ゲートに接続される。ワードラインＷＬ０〜ＷＬ３１を介してプログラム／読み出し電圧が印加されて、該当するフローティングゲートトランジスタＭ０〜Ｍ３１に／からデータをプログラム／読み出し可能になる。メモリセルアレイ１１０にデータを格納するか、又はそれからデータを読み出すために、不揮発性メモリ装置には、ページバッファ１４０がさらに提供される。

ローデコーダ１２０は、ローアドレスバッファ（図示せず）から提供されるローアドレスをデコードして、複数のワードラインのうち、少なくとも１つを選択する。このときに選択されたワードラインにワードライン電圧が供給される。ここで、ワードライン電圧は、ワードライン電圧発生器１３０から提供される。ローアドレスは、選択されたワードラインの位置情報に該当する。さらに詳細に説明すると、ローアドレスには、選択されたワードラインが偶数か奇数かを知らせる位置情報が含まれる。

ワードライン電圧発生器１３０は、選択されたワードラインに提供されるワードライン電圧を発生する。ここで、ワードライン電圧には、プログラム動作時には、プログラム電圧及び検証電圧になり、読み出し動作時には、読み出し電圧になり、消去動作時には、消去電圧になる。特に、本発明のワードライン電圧発生器１３０は、偶数電圧トリム回路１３２及び奇数電圧トリム回路１３４を含む。

選択されたワードラインが偶数であるとき、偶数電圧トリム回路１３２は、選択されたワードラインに第１プログラム電圧、第１検証電圧及び第１読み出し電圧が提供されるように、ワードライン電圧を調節する。ここで、第１プログラム電圧、第１検証電圧及び第１読み出し電圧は、偶数メモリセルのしきい電圧の分布特性に適したものである。詳細には図６の部分で説明する。

一方、選択されたワードラインが奇数であるときには、奇数電圧トリム回路１３４は、選択されたワードラインに第２プログラム電圧、第２検証電圧及び第２読み出し電圧が提供されるように、ワードライン電圧を調節する。ここで、第２プログラム電圧、第２検証電圧及び第２読み出し電圧は、奇数メモリセルのしきい電圧の分布特性に適したものである。詳細には図６の部分で説明する。

本発明のワードライン電圧発生器１３０では、メモリセルが偶数か奇数かによってそれぞれのしきい電圧の分布特性に適したプログラム電圧、検証電圧及び読み出し電圧が選択されたワードラインに提供される。

ページバッファ１４０は、読み出し／検証動作時にメモリセルから対応するビットラインを介してデータを読み込む。ページバッファ１４０は、制御ロジック１５０の制御によってビットラインを駆動する。読み出し動作時に読み込まれたデータは、データ入出力回路（図示せず）を介して外部に出力される。一方、検証動作時に読み込まれたデータは、パス／フェイル検出回路（図示せず）に出力される。パス／フェイル検出回路（図示せず）は、プログラム動作時にページバッファ１４０から出力されるデータ値がパスデータと同一であるか否かを判別する。パス／フェイル検出回路は、プログラムに対する検証結果としてパス／フェイル信号を制御ロジック１５０に出力する。

制御ロジック１５０は、プログラム／読み出し／消去動作時にワードライン電圧発生器１３０及びページバッファ１４０を制御する。制御ロジック１５０は、入力されたアドレスに応じて、ワードライン電圧発生器１３０の偶数電圧トリム回路１３２をアクティブにするか、又は奇数電圧トリム回路１３４をアクティブにするかを決定する。特に、本発明の制御ロジック１５０は、互いに異なるビットラインセンシング駆動条件を備えている偶数時間トリム回路１５２及び奇数時間トリム回路１５４を含んでいる。以下では、ビットラインセンシング駆動条件でプリチャージ時間及びセルカレントディベロップメント時間を限定して説明する。

偶数時間トリム回路１５２は、第１プリチャージ時間及び第１セルカレントディベロップメント時間で偶数番目のビットラインＢＬｅ０〜ＢＬｅｎ−１がセンシングされるように、ページバッファ１４０を制御する。これに対し、奇数時間トリム回路１５４は、第２プリチャージ時間及び第２セルカレントディベロップメント時間で奇数番目のビットラインＢＬｏ０〜ＢＬｏｎ−１がセンシングされるように、ページバッファ１４０を制御する。詳細には、図７で説明する。

本発明の制御ロジック１５０は、ビットラインが偶数か奇数かによって適したプリチャージ時間及びセルカレントディベロップメント時間で対応するビットラインがセンシングされるように、ページバッファ１４０を制御する。すなわち、制御ロジック１５０は、ページバッファ１４０を制御して、ビットラインが偶数か奇数かによって互いに異なるビットラインセンシング駆動条件でビットラインが駆動されるようにする。

本発明の不揮発性メモリ装置１００は、メモリセルが偶数か奇数かによってそれぞれのしきい電圧の分布に最適化した駆動方式で駆動する。具体的に説明すると、不揮発性メモリ装置１００では、ワードラインが偶数か奇数かによってそれぞれの分布に最適化したプログラム電圧、検証電圧及び読み出し電圧でワードラインが駆動され、ビットラインが偶数か奇数かによって最適化したプリチャージ時間及びセルカレントディベロップメント時間で対応するビットラインが駆動される。

不揮発性メモリ装置１００では、メモリセルが偶数か奇数かによって互いに異なるしきい電圧の分布特性を有しても、それぞれの分布に適した独立的な駆動方式で駆動される。したがって、プログラム／読み出し／消去性能が改善される。以下の図６〜図８では、どのようにプログラム／読み出し／消去性能が改善されているのかを説明する。

図６は、図５に示す不揮発性メモリ装置１００の電圧調節方法を示す図である。図６の（ａ）は、メモリセルが偶数か奇数かによって互いに異なるしきい電圧の分布特性を示す図である。図６の（ａ）に示すように、奇数メモリセルのしきい電圧の分布が相対的に偶数メモセルのしきい電圧の分布より高い。図６の（ａ）において、奇数メモリセルがしきい電圧の分布が偶数メモリセルのしきい電圧の分布より高いが、必ずここに限定される必要がないというのは、当業者にとって自明である。

本発明の不揮発性メモリ装置１００では、偶数メモリセルの分布及び奇数メモリセルの分布に応じて、それぞれ最適化したプログラムの駆動条件で駆動される。本発明の不揮発性メモリ装置１００では、ＩＳＰＰ方式でプログラムされると仮定する。ＩＳＰＰ方式のプログラム方法によると、プログラム電圧Ｖｐｇｍは、繰り返されるプログラムサイクルの間にプログラム開始電圧からプログラム終了電圧まで段階的に増加する一定幅のパルス状を有する。このようなＩＳＰＰ方式は、「Ａ ３．３Ｖ ３２Ｍｂ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｌｕｓｅ Ｐｒｏｇｒａｍｍｉｎｇ Ｓｃｈｅｍｅ」という題目で、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓｍ，ｖｏｌ．３０，Ｎｏ．１１，Ｎｏｖ．１９９５，ｐｐ．１１４９〜１１５６（Ｓｕｈ，Ｋａｎｇ−Ｄｅｏｇ，ｅｔ ａｌ．）に開示されており、この出願のレファレンスとして含まれる。

まず、偶数メモリセルのプログラム方法について説明する。図６の（ｂ）は、偶数メモリセルのしきい電圧の分布に応じるプログラムの駆動条件を示す図である。ここで、プログラムの駆動条件は、プログラム開始電圧ＶｅＯ、ＩＳＰＰ増加レベル△ＩＳＰＰｅ、プログラム終了電圧Ｖｅｍ及び第１検証電圧Ｖｖｆｅを含む。プログラムループの回数は、最大ｍになる。一方、偶数メモリセルのしきい電圧の分布は、以下の式を満たす。

図６の（ｂ）に示すように、偶数メモリセルは、第１プログラムの駆動条件でプログラムされる。ここで、第１プログラムの駆動条件は、第１プログラム開始電圧ＶｅＯ、第１ＩＳＰＰ増加レベル△ＩＳＰＰｅ、第１プログラム終了電圧Ｖｅｍ及び第１検証電圧Ｖｖｆｅを含む。このような第１プログラムの駆動条件は、偶数メモリセルのしきい電圧の分布に最適に設計される。一方、第１プログラムの駆動条件は、偶数電圧トリム回路１３２から提供される。偶数メモリセルに対するプログラム動作時に、対応するワードラインに第１ＩＳＰＰ増加レベルΔＩＳＰＰｅ分だけ順次増加されたプログラム電圧Ｖｐｇｍが提供される。

図６の（ｃ）は、奇数メモリセルのしきい電圧の分布に応じるプログラムの駆動条件を示す図である。ここで、プログラムの駆動条件とは、第２プログラム開始電圧Ｖｏ０、第２ＩＳＰＰ増加レベル△ＩＳＰＰｏ、第２プログラム終了電圧Ｖｏｎ及び第２検証電圧Ｖｖｆｏを含む。プログラムループの回数は、最大ｎになる。第２プログラム開始電圧Ｖｏ０は、第１プログラム開始電圧ＶＯｅより高いように具現される。しかしながら、必ず第２プログラム開始電圧ＶＯｏが第１プログラム開始電圧ＶＯｅより高いと限定される必要はない。一方、偶数メモリセルのしきい電圧の分布は、以下の式を満たす。

図６の（ｂ）に示すように、偶数メモリセルは、第２プログラムの駆動条件でプログラムされる。ここで、第２プログラムの駆動条件は、第２プログラム開始電圧Ｖｏ０、第２ＩＳＰＰ増加レベル△ＩＳＰＰｏ及び第２プログラム終了電圧Ｖｏｎを含む。このような第２プログラムの駆動条件は、奇数メモリセルのしきい電圧の分布に最適に設計される。一方、第２プログラムの駆動条件は、奇数電圧トリム回路１３４から提供される。奇数メモリセルに対するプログラム動作時に、対応するワードラインに第２ＩＳＰＰ増加レベルΔＩＳＰＰｏ分だけ順次増加されたプログラム電圧Ｖｐｇｍが提供される。

図６の（ａ）及び図６の（ｂ）を参照すると、本発明の不揮発性メモリ装置１００のプログラム動作時に偶数メモリセルの分布及び奇数メモリセルの分布によって、それぞれ独立的なプログラムの駆動条件で駆動される。すなわち、駆動されるメモリセルが偶数か奇数かによってプログラム開始電圧ＶｅＯ、Ｖｏ０、ＩＳＰＰ増加レベル△ＩＳＰＰｅ、△ＩＳＰＰｏ、プログラム終了電圧Ｖｅｍ、Ｖｏｎ及びプログラム最大ループの回数ｍ、ｎが異なる。

図３に示す従来の不揮発性メモリ装置では、プログラム動作時に全体しきい電圧の分布の幅△Ｖｗを基準にプログラムの駆動条件が決定される。しかしながら、本発明の非揮発メモリ装置１００では、プログラム動作時に駆動されるメモリセルのしきい電圧の分布特性に適したプログラムの駆動条件でプログラムされる。特に、偶数メモリセルの分布幅△Ｖｗｅ及び奇数メモリセルの分布幅△Ｖｗｏを基準にプログラムの駆動条件が決定される。これにより、本発明のプログラム時間は、全体分布幅△Ｖｗを基準にプログラムされる従来のプログラム時間より短くなる。また、本発明のプログラムループの回数は、従来のプログラム回数より減少する。本発明のこのような特徴は、メモリセルの信頼性向上の効果をもたらす。

図７は、本発明による不揮発性メモリ装置１００の読み出し電圧を示す図である。図７に示すように、本発明のメモリセルは、大きく偶数メモリセルの分布及び奇数メモリセルの分布に区分される。図７に示すように、奇数メモリセルのしきい電圧の分布が偶数メモリセルのしきい電圧の分布より相対的に高い。したがって、本発明の不揮発性メモリ装置では、データを判別するための読み出し電圧は、メモリセルが偶数か奇数かによって異なる。例えば、奇数メモリセルの場合において、読み出し電圧Ｖｒｏが偶数メモリセルの読み出し電圧Ｖｒｅより高い。ここで、読み出し電圧Ｖｒｅ、Ｖｒｏは、ワードライン電圧発生器１３０の電圧トリム回路１３２、１４３からそれぞれ提供される。

本発明の不揮発性メモリ装置１００では、メモリセルが偶数か奇数かによってワードラインに提供される読み出し電圧が互いに異なる。一方、本発明の不揮発性メモリ装置１００では、消去電圧もメモリセルが偶数か奇数かによって互いに異なる電圧が提供されるように具現される。

図８は、本発明による不揮発性メモリ装置１００のビットラインセンシングのための時間トリミング方法を示す図である。図４に示す従来のビットラインセンシングのための時間トリミングは、ビットラインが偶数か奇数かに無関係に同様に適用される。しかしながら、図８に示すように、本発明のビットラインセンシングのための時間トリミングは、ビットラインが偶数か奇数かによってそれぞれ互いにビットラインセンシング駆動条件（プリチャージ時間、ディベロップメント時間、センシング時間）で駆動される。

一般に、不揮発性メモリ装置１００の読み出し／検証動作時にメモリセルからデータを読み込むために、ビットラインセンシングが行われる。ビットラインセンシング動作は、大きくビットラインプリチャージ区間、ビットラインディベロップメント区間及びデータセンシング区間に区分される。ビットラインプリチャージ区間では、ビットラインは、所定レベルの電圧にプリチャージされる。ビットラインディベロップメント区間では、ビットラインが接続したメモリセルがオフセルであるか、又はオンセルであるかによって、ビットラインの電圧が変化する。

例えば、メモリセルがオンセルであると、ビットラインに存在した電流がメモリセルを介して抜けるようになり、ビットラインの電圧が低くなる。これに対し、メモリセルがオフセルであると、ビットラインは、所定の電圧を維持する。データセンシング区間では、ディベロップメントされたビットラインの電圧を感知して、ビットラインに接続したメモリセルが、オンセルかオフセルかが判別される。

図８の（ａ）は、偶数ビットラインをセンシングするための時間トリミングを示す図である。図５及び図８の（ａ）を参照すると、偶数ビットラインをセンシングするための時間トリミング方法は、以下のとおりである。偶数時間トリム回路１５２は、第１センシング駆動条件を含む。ここで、第１センシング駆動条件は、第１プリチャージ時間Ｔｐｃｅ、第１セルカレントディベロップメント時間Ｔｄｅ及び第１センシング時間Ｔｓｅを含む。第１プリチャージ時間Ｔｐｃｅは、図４に示す従来のプリチャージ時間Ｔｐｃより短い。反面に、第１セルカレントディベロップメント時間Ｔｄｅは、図４に示す従来のセルカレントディベロップメント時間Ｔｄと同一である。したがって、全体的なセンシング時間Ｔｓｅは、図４に示すウェイト時間Ｔｗ１を必要としないため、従来のセンシング時間Ｔｓより短い。

図８の（ｂ）は、奇数ビットラインをセンシングするための時間トリミングを示す図である。図５及び図８の（ｂ）を参照すると、奇数ビットラインをセンシングするための時間トリミング方法は、以下のとおりである。奇数時間トリム回路１５４は、第２センシング駆動条件を含む。ここで、第２センシング駆動条件は、第２プリチャージ時間Ｔｐｃｏ、第２セルカレントディベロップメント時間Ｔｄｏ及び第２センシング時間Ｔｓｏを含む。第２プリチャージ時間Ｔｐｃｏは、図４に示す従来のプリチャージ時間Ｔｐｃと同一である。反面に、第２セルカレントディベロップメント時間Ｔｄｏは、図４に示す従来のセルカレントディベロップメント時間Ｔｄより短い。したがって、全体的なセンシング時間Ｔｓｏは、図４に示すウェイト時間Ｔｗ２を必要としないため、従来のセンシング時間Ｔｓより短い。

上述のとおりに、本発明の偶数時間トリム回路１５２は、偶数ビットラインをセンシングするのに最適化した第１プリチャージ時間Ｔｐｃｅ及び第１セルカレントディベロップメント時間Ｔｄｅを提供し、奇数時間トリム回路１５４は、奇数ビットラインをセンシングするのに最適化した第２プリチャージ時間Ｔｐｃｏ及び第２セルカレントディベロップメント時間Ｔｄｏを提供する。したがって、本発明による不揮発性メモリ装置１００では、従来のそれと比較して、全体的なビットラインセンシング時間が減少する。

一方、偶数ビットラインＢＬｅ０〜ＢＬｅｎ−１は、奇数ビットラインＢＬｏ０〜ＢＬｎ−１より幅が狭いため、その分だけ速くプリチャージされる。また、偶数ビットラインＢＬｅ０〜ＢＬｅｎ−１は、奇数ビットラインＢＬｏ０〜ＢＬｎ−１よりセルカレントが少ないため、その分だけ長くディベロップを行わなければならない。したがって、第１プリチャージ時間Ｔｓｅは、第２プリチャージ時間Ｔｓｏより短い。反面に、第１セルカレントディベロップメント時間Ｔｄｅは、第２セルカレントディベロップメント時間Ｔｄｏより長い。したがって、全体的なセンシング時間では、大きな差が発生しない。すなわち、偶数センシング時間Ｔｓｅは、奇数センシング時間Ｔｓｏと類似している。

本発明の不揮発性メモリ装置１００では、ビットラインが偶数か奇数かによってそれぞれ最適化したセンシング駆動条件でセンシング動作が行われる。したがって、ビットラインをセンシングするのに必要な全体的なセンシング時間が減少する。したがって、本発明の不揮発性メモリ装置１００において読み出し／検証動作が行われる時間が減少する。

図９は、本発明による不揮発性メモリ装置１００のプログラム方法を示す図である。図５及び図９を参照すると、不揮発性メモリ装置１００のプログラム方法は、以下のとおりである。ローデコーダ１２０は、ローアドレスをデコードして、対応するワードラインを選択する（Ｓ１１０）。同時に、ローアドレスは、ワードライン電圧発生器１３０にも伝達される。ワードライン電圧発生器１３０は、伝達されたローアドレスを介して選択されたワードラインが偶数であるか否かを判別する（Ｓ１２０）。仮に、選択されたワードラインが偶数であると、偶数電圧トリム回路１３２から提供される第１プログラムの駆動条件でプログラムが行われる（Ｓ１３０）。仮に、選択されたワードラインが奇数であると、奇数電圧トリム回路１３４から提供される第２プログラムの駆動条件でプログラムが行われる（Ｓ１４０）。

図１０は、本発明による不揮発性メモリ装置１００のビットラインのセンシング方法を示す図である。図５及び図１０を参照すると、不揮発性メモリ装置１００のビットラインセンシング方法は、以下のとおりである。制御ロジック１５０は、外部からデータの読み出し及び検証命令を受信する（Ｓ２１０）。制御ロジック１５０の偶数時間トリム回路１５２は、偶数ビットラインが第１センシング駆動条件でセンシングされるようにページバッファ１４０を制御し、制御ロジック１５０の奇数時間トリム回路１５４は、奇数ビットラインで第２センシング駆動条件でセンシングされるように、ページバッファ１４０を制御する（Ｓ２２０）。

第１の実施の形態によると、メモリセルが偶数か奇数かによって独立的な駆動方式で駆動される。具体的に説明すると、本発明の不揮発性メモリ装置１００では、メモリセルが偶数か奇数かによってそれぞれプログラム分布に最適化したプログラム／読み出し／検証／消去駆動条件でワードラインが駆動され、ビットラインが偶数か奇数かによってそれぞれ最適化したセンシング駆動条件でビットラインが駆動される。したがって、ＤＰＴ技術を用いても、メモリセルの構造的な差により発生するメモリセルの分布及び性能の劣化が改善される。

（第２の実施の形態）
本発明は、３次元メモリアレイ構造を有する不揮発性メモリ装置にも適用可能である。このとき、メモリアレイの各層は、互いに異なるしきい電圧の分布及び性能特性を有する。本発明の不揮発性メモリ装置は、メモリアレイの各層に応じて、互いに異なる方式で駆動される。このような３次元アレイ構造に対する技術が米国特許第５８３５３９６号（１９９８．１２．７）に「ＴＨＲＥＥ−ＤＩＭＥＮＴＩＯＮＡＬ ＲＥＡＤ−ＯＮＬＹ ＭＥＭＯＲＹ」という題目で、米国特許第６０３４８８２号（２０００．３．７）に「ＶＥＲＴＩＣＡＬＬＹ ＳＴＡＣＫＥＤ ＦＩＥＬＤ ＰＲＯＧＲＡＭＭＡＢＬＥ ＮＯＮＶＯＬＡＴＩＬＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ」という題目で、そして米国特許第７００２８２５号（２００６．２．２１）に「ＷＯＲＤ ＬＩＮＥ ＡＲＲＡＮＧＥＭＥＮＴ ＨＡＶＩＮＧ ＳＥＧＭＥＮＴＥＤ ＷＯＲＤ ＬＩＮＥＳ」という題目でそれぞれ開示されており、この出願のレファレンスとして含まれる。

図１１は、本発明による３次元メモリアレイ２１０を示す断面図である。本発明による３Ｄメモリアレイ２１０は、フラッシュメモリアレイ、読み出し専用メモリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）アレイ、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）アレイ、シリコン−酸化膜−窒化膜−酸化膜−シリコン（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ：ＳＯＮＯＳ）メモリアレイ、又はそのようなものでありうる。図１０を参照すると、本発明の３Ｄメモリアレイ２１０は、２層構造（１ｓｔ Ｌａｙｅｒ、２ｎｄ Ｌａｙｅｒ）からなっている。本発明の３Ｄメモリセルアレイが必ず２層構造に限定される必要がないことは当業者にとって自明である。

メモリアレイ２１０は、シリコン又はそのようなものからなる基板２０２を含む。メモリ物質層２０４がメモリアレイ２１０内の他のレベルにそれぞれ形成される。特に、メモリ物質層２０４は、基板２０２上に重なっている／積層されている。メモリ物質層２０４を互いに分離するように、酸化膜のような絶縁層２０６がメモリ物質層２０４の間に形成されている。ここで、絶縁層２０６は、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）及びＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）のようなバルク絶縁膜（ｂｕｌｋ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒｓ）を含む。

図１１に示すように、１層メモリアレイの場合に、基板２０２上にメモリセルが形成され、２層メモリアレイの場合には、物質層２０４上にメモリセルが形成される。したがって、１層メモリアレイに属するメモリセルのしきい電圧の分布と２層メモリアレイに属するメモリセルのしきい電圧の分布とは、異なるようになる。本発明の不揮発性メモリ装置は、各層に最適化した駆動条件で駆動されるように具現される。

図１２は、本発明による不揮発性メモリ装置２００に対する第２の実施の形態を示す図である。図１２に示すように、不揮発性メモリ装置２００は、３Ｄメモリアレイ２１０、デコーダ２２０、ページバッファ２３０及び制御ロジック２４０を含む。ここで、３Ｄメモリアレイ２１０は、図１０に示したものと同様である。本発明の不揮発性メモリ装置２００では、アドレスＡＤＤに対応するメモリセルが１層メモリアレイに属しているか否か、又は２層メモリアレイに属しているか否かによって、それぞれ独立的に駆動されるように制御する制御ロジック２４０が含まれる。具体的に説明すると、制御ロジック２４０には、１層メモリアレイに属したメモリセルを制御する１層制御ロジック２４２及び２層メモリアレイに属したメモリセルを制御する２層制御ロジック２４４が含まれる。

図１３は、図１２に示す不揮発性メモリ装置２００のプログラム方法を示す図である。図１３の（ａ）は、１層又は２層に応じるメモリセルのしきい電圧の分布を示す図である。一般に、物質層２０４に形成されたメモリセルの場合に、しきい電圧特性が基板２０２に形成されたメモリセルよりよくない。したがって、図１３の（ａ）に示すように、１層メモリセルのしきい電圧が相対的に２層メモセルのしきい電圧より高く設定される。

図１３の（ｂ）は、１層メモリメモセルのしきい電圧の分布に応じるプログラムの駆動条件を示す図である。ここで、プログラムの駆動条件には、プログラム開始電圧Ｖ１Ｏ、ＩＳＰＰ増加レベル△ＩＳＰＰ１、プログラム終了電圧Ｖ１ｍ及び第１検証電圧Ｖｖｆ１が含まれる。プログラムループの回数は、最大ｍになる。一方、１層メモリセルのしきい電圧の分布は、以下の式を満たす。

図１３の（ｂ）を参照すると、１層メモリセルは、第１プログラムの駆動条件でプログラムされる。ここで、第１プログラムの駆動条件は、第１プログラム開始電圧Ｖ１Ｏ、第１ＩＳＰＰ増加レベル△ＩＳＰＰ１、第１プログラム終了電圧Ｖ１ｍ及び第１検証電圧Ｖｖｆ１を含む。このような第１プログラムの駆動条件は、１層メモリセルのしきい電圧の分布に最適に設計される。一方、第１プログラムの駆動条件は、第１制御ロジック２４２から提供される。１層メモリセルに対するプログラム動作時に、対応するワードラインに第１ ＩＳＰＰ増加レベルΔＩＳＰＰ１分だけ順次増加したプログラム電圧Ｖｐｇｍが提供される。

図１３の（ｃ）は、２層メモリメモセルのしきい電圧の分布に応じるプログラムの駆動条件を示す図である。ここで、プログラムの駆動条件は、第２プログラム開始電圧Ｖ２Ｏ、第２ＩＳＰＰ増加レベル△ＩＳＰＰ２、プログラム終了電圧Ｖ２ｎ及び第２検証電圧Ｖｖｆ２を含む。プログラムループの回数は、最大ｎになる。一方、２層メモリセルのしきい電圧の分布は、以下の式を満たす。

図１３の（ｃ）を参照すると、２層メモリセルは、第２プログラムの駆動条件でプログラムされる。ここで、第２プログラムの駆動条件は、第２プログラム開始電圧Ｖ２Ｏ、第２ＩＳＰＰ増加レベル△ＩＳＰＰ２、第２プログラム終了電圧Ｖ２ｍ及び第２検証電圧Ｖｖｆ２を含む。このような第２プログラムの駆動条件は、２層メモリセルのしきい電圧の分布に最適に設計される。一方、第２プログラムの駆動条件は、第２制御ロジック２４４から提供される。２層メモリセルに対するプログラム動作時に、対応するワードラインに第２ＩＳＰＰ増加レベル△ＩＳＰＰ２分だけ順次増加したプログラム電圧Ｖｐｇｍが提供される。

本発明の不揮発性メモリ装置２００では、駆動されるメモリセルの位置が１層メモリセルであるか、又は２層メモリセルであるかが判別され、その判別結果によって、それぞれ独立的なプログラム駆動方式でメモリセルがプログラムされる。したがって、本発明の不揮発性メモリ装置２００では、１層メモリ分布及び２層メモリ分布にそれぞれ最適化したプログラムの駆動条件でプログラムが行われる。

図１４は、図１２に示す不揮発性メモリ装置２００の読み出し／検証電圧を示す図である。図１４に示すように、本発明の不揮発性メモリ装置２００のメモリセルのしきい電圧は、大きく１層メモリセルの分布及び２層メモリセルの分布に区分される。図１３に示すように、２層メモリセルのしきい電圧の分布が１層メモリセルのしきい電圧の分布より相対的に高い。一方、それぞれのメモリセルは、２ビットのデータを格納すると仮定する。

本発明の不揮発性メモリ装置では、メモリセルが１層か２層かによってデータを判別するための読み出し電圧が異なる。例えば、２層メモリセルの場合において、読み出し／検証電圧が１層メモリセルの読み出し／検証電圧より高い。

詳細に説明すると、図１４に示すように、２層メモリセルの場合において、読み出し／検証電圧Ｖ_ｒ１−２、Ｖ_ｒ２−２、Ｖ_ｒ３−２、Ｖ_{ｖｆ１−２}、Ｖ_{ｖｆ２−２}、Ｖ_{ｖｆ３−２}が１層メモリセルの読み出し／検証電圧Ｖ_ｒ１−１、Ｖ_ｒ２−１、Ｖ_ｒ３−１、Ｖ_{ｖｆ１−１}、Ｖ_{ｖｆ２−１}、Ｖ_{ｖｆ３−１}より高い。ここで、１層メモリセルに対する読み出し電圧Ｖ_ｒ１−１、Ｖ_ｒ２−１、Ｖ_ｒ３−１及び検証電圧Ｖ_{ｖｆ１−１}、Ｖ_{ｖｆ２−１}、Ｖ_{ｖｆ３−１}は、１層制御ロジック２４２により制御され、２層メモリセルに対する読み出し電圧Ｖ_ｒ１−１、Ｖ_ｒ２−２、Ｖ_ｒ３−２及び検証電圧Ｖ_{ｖｆ１−２}、Ｖ_{ｖｆ２−２}、Ｖ_{ｖｆ３−２}は、２層制御ロジック２４４により制御される。

本発明の不揮発性メモリ装置２００では、メモリセルが１層か２層かによってワードラインに提供される読み出し／検証電圧が異なる。一方、本発明の不揮発性メモリ装置２００では、消去電圧もメモリセルが１層か２層かによって互いに異なる電圧が提供される。

本発明の不揮発性メモリ装置２００では、読み出し動作時に１層メモリセルか２層メモリセルかによって、それぞれ異なる読み出し電圧で駆動される。これにより、本発明の読み出し動作では、１層メモリセルか２層メモリセルかに無関係に同じ読み出し電圧で具現された従来の技術より読み出しマージンが向上する。

上述のように、本発明の不揮発性メモリ装置は、メモリセルの構造的な位置に応じて、独立的な駆動方式で具現される。本発明は、メモリセルの構造的な位置に応じて、多様に適用可能である。本発明は、メモリブロックとメモリブロックとの間、マットとマットとの間、バンクとバンクとの間など、構造的な位置に応じて、しきい電圧の分布及び性能特性の異なる所にも適用されることができる。例えば、本発明の不揮発性メモリ装置では、デコーダから隣接したメモリブロックとデコーダから遠く離れたメモリブロックとの間に独立的な駆動方式で具現されることができる。一方、本発明は、特殊用途として用いられるメモリブロックと一般に用いられるメモリブロックとの間に独立的な駆動方式で具現されることもできる。

図１２に示す不揮発性メモリ装置２００の制御ロジック２４０では、１層メモリアレイに属したメモリセルを制御する第１制御ロジック２４２及び２層メモリアレイに属したメモリセルを制御する第２制御ロジック２４４がそれぞれ含まれる。しかしながら、本発明の不揮発性メモリ装置は、必ずここに限定される必要はない。図１５に示すように、不揮発性メモリ装置３００では、ローデコーダ３２０及びページバッファ３３０を制御する一つの制御ロジック３４０及び制御ロジック３４０の駆動条件を調節するトリム情報回路３５０が含まれる。制御ロジック３４０は、基本的にデフォルト駆動条件で駆動されるように具現され、トリム情報回路３５０から伝達された調節情報に応じて、それぞれ異なる駆動条件で駆動されるように具現される。

トリム情報回路３５０は、１層メモリアレイが最適化して駆動されるように、デフォルト駆動情報を調節する第１調節情報を有する１層トリム情報レジスタ３５２、及び２層メモリアレイが最適化して駆動されるように、デフォルト駆動情報を調節する第２調節情報を有する２層トリム情報レジスタ３５４を含む。トリム情報回路３５０は、入力されたアドレスＡＤＤに応答して、制御ロジック３４０に１層トリム情報レジスタ３５２の第１調節情報を伝達するか、又は２層トリム情報レジスタ３５４の第２調節情報を伝達するかを決定する。図１５では、トリム情報回路３５０が２個のトリム情報レジスタ３５２、３５４を示しているが、必ずここに限定される必要はない。トリム情報回路３５０は、３層以上の複数の層に応じる調節情報を格納する複数のトリム情報レジスタを備えることができる。

図１６は、本発明によるメモリシステム１０を示すブロック図である。図１５に示すように、不揮発性メモリ装置１２及び不揮発性メモリ装置１２を制御するメモリ制御機１４を含む。ここで、不揮発性メモリ装置１２は、図５に示す不揮発性メモリ装置１００、図１２に示す不揮発性メモリ装置２００、及び図１５に示す不揮発性メモリ装置３００のうちのいずれか一つである。

不揮発性メモリ装置は、電力が遮断されても格納されたデータを維持することができる。セルラーホン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置の使用増加に伴い、不揮発性メモリ装置は、データストレージのみでなく、コードストレージとしてより広く用いられる。不揮発性メモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルーター、そしてＧＰＳのようなホームアプリケーションに使用されることができる。

本発明の不揮発性メモリ装置は、組み込みシステムに適用可能である。組み込み（Ｅｍｂｅｄｄｅｄ）システムは、他の機器の一部として内蔵されたコンピュータシステムであって、一般的なコンピュータとは異なり、自身を含んでいる機器に賦課された特定目的のコンピュータ作業のみを行う。このために、組み込みシステムは、中央処理装置を有し運営体制を必要とし、運営体制でアプリケーションを実行して特定作業を行う。一般に、組み込みシステムは、軍事用機器、産業用機器、通信機器、セットトップボックス、ＤＴＶ、デジタルカメラのような家電機器などを制御するために内蔵される。

図１７は、本発明による不揮発性メモリ装置を有する組み込みメモリシステム２０を示すブロック図である。図１７に示すように、組み込みメモリシステム１７は、バス２１に電気的に接続した中央処理装置２２、ＳＲＡＭ２４、メモリ制御機２６及び不揮発性メモリ装置２８を含む。ここで、不揮発性メモリ装置２８は、図５、図１２及び図１５に示すものと実質的に同様に構成される。不揮発性メモリ装置２８には、中央処理装置２２によって処理された／処理されるＮビットデータ（Ｎは、１又はそれより大きな整数）がメモリ制御機２６を介して格納される。

たとえ、図面には示していないが、本発明による組み込みメモリシステム２０には、応用チップセット、カメライメージプロセッサ、モバイルＤＲＡＭなどがさらに提供されうることは、この分野の通常的な知識を有した者にとって自明である。メモリ制御機と不揮発性メモリ装置は、例えば、データを格納するのに不揮発性メモリ装置を使用するＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）で構成されることもできる。

本発明による不揮発性メモリ装置及び／又はメモリ制御機は、多様な形態のパッケージを用いて実装されうる。例えば、本発明による不揮発性メモリ装置及び／又はメモリ制御機は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを用いて実装することができる。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

ＤＰＴを用いたメモリのセルアレイを示す図である。 図１に示すワードライン及びビットラインのパターン形成を示す図である。図２Ａは、切断面Ａ−Ａ´のメモリセルのチャネルを示す断面図である。 図１に示すワードライン及びビットラインのパターン形成を示す図である。図２Ｂは、切断面Ｂ−Ｂ´のメモリセルのアクティブ幅を示す断面図である。 図１に示すワードライン及びビットラインのパターン形成を示す図である。図２Ｃは、奇数及び偶数ビットラインのメタル幅を示している図である。 ＤＰＴで製造されたメモリセルのしきい電圧の分布を示す図である。 従来のビットラインセンシング方法を示す図である。 本発明による不揮発性メモリ装置に対する第１の実施の形態を示すブロック図である。 図５に示す不揮発性メモリ装置の電圧調節方法を示す図である。図６の（ａ）は、メモリセルが偶数か奇数かによって互いに異なるしきい電圧の分布特性を示す図であり、図６の（ｂ）は、偶数メモリセルに対するプログラム方法を示す図であり、図６の（ｃ）は、奇数メモリセルに対するプログラム方法を示す図である。 本発明による不揮発性メモリ装置の読み出し電圧を示す図である。 本発明による不揮発性メモリ装置のビットラインセンシングのための時間トリミング方法を示す図である。 本発明による不揮発性メモリ装置のプログラム方法を示す図である。 本発明による不揮発性メモリ装置のビットラインのセンシング方法を示す図である。 本発明による３次元メモリアレイを示す断面図である。 本発明による不揮発性メモリ装置に対する第２実施の形態を示すブロック図である。 図１２に示す不揮発性メモリ装置のプログラム方法を示す図である。図１３の（ａ）は、１層又は２層に応じるメモリセルのしきい電圧の分布を示す図であり、図１３の（ｂ）は、１層メモリセルの分布に応じるプログラム方法に対する実施の形態を示す図であり、図１３の（ｃ）は、２層メモリセルの分布に応じるプログラム方法に対する実施の形態を示す図である。 図１２に示す不揮発性メモリ装置の読み出し／検証電圧を示す図である。 本発明による不揮発性メモリ装置に対するさらに他の実施の形態を示すブロック図である。 本発明によるメモリシステムを示すブロック図である。 本発明による不揮発性メモリ装置を有する組み込みメモリシステムを示すブロック図である。

符号の説明

１０ メモリシステム
２０ 組み込みメモリシステム
１００、２００、３００ 不揮発性メモリ装置
１４ メモリ制御機
１１０ メモリセルアレイ
２１０、３１０ ３次元メモリアレイ
１２０、２２０ ローデコーダ
１３０ ワードライン電圧発生器
１３２ 偶数電圧トリム回路
１３４ 奇数電圧トリム回路
１４０、２３０、３３０ ページバッファ
１５０、２４０、３４０ 制御ロジック
１５２ 偶数時間トリム回路
１５４ 奇数時間トリム回路
２４２ １層制御ロジック
２４４ ２層制御ロジック
３５０ トリム情報回路
３５２、３５４ レジスタ

Claims (18)

1. 不揮発性メモリ装置の駆動方法であって、
   駆動されるメモリセルの構造的な位置を判別するステップと、
   前記判別結果により、最適化された駆動条件で前記メモリセルを駆動するステップと、を含み、
   前記メモリセルを駆動するステップは、
   複数のワードラインのうち一つを選択するとともに、前記選択したワードラインが偶数か奇数かによって最適化したプログラム、読出し、検証又は消去駆動条件でワードラインが駆動されるステップと、
   データの読み出し又は検証命令を受信すると、偶数ビットラインが第１センシング駆動条件でセンシングされ、奇数ビットラインが第２センシング駆動条件でセンシングされるステップを含み、
   前記第１及び第２センシング駆動条件は、互いに異なり、
   前記第１及び第２センシング駆動条件は、プリチャージ時間及びセルカレントディベロップメント時間であることを特徴とする駆動方法。
2. 前記駆動条件は、ワードライン電圧、ビットライン電圧、ウェル電圧、及びそのタイミングをさらに含む請求項１に記載の方法。
3. 駆動される前記メモリセルが偶数か奇数かによってしきい電圧の分布が互いに異なり、前記偶数メモリセルに連結された偶数ワードラインの幅は、前記奇数メモリセルに連結された奇数ワードラインの幅と異なることを特徴とする請求項１に記載の方法。
4. 前記駆動条件は、プログラム条件であり、駆動される前記メモリセルが連結されたワードラインが偶数か奇数かによって前記メモリセルを第１及び第２プログラム駆動条件でプログラムし、前記第１及び第２プログラム駆動条件は互いに異なることを特徴とする請求項３に記載の駆動方法。
5. 駆動される前記メモリセルは、ＩＳＳＰ方法を実行し、前記第１及び第２プログラム駆動条件は、プログラム開始電圧、ＩＳＳＰ増加レベル、及びプログラム終了電圧を含む請求項４に記載の方法。
6. 前記不揮発性メモリ装置は、少なくとも第１層及び第２層を有するメモリアレイを有し、各層の前記駆動条件は、互いに異なることを特徴とする請求項１に記載の方法。
7. 構造形状及び位置によって可変される分布特性を有する少なくとも二つのメモリセルと、
   前記メモリセル各々に対して最適化された駆動条件で制御される制御回路と、を含み、
   前記制御回路は、
   複数のワードラインのうち一つを選択するとともに、前記選択したワードラインに連結したメモリセルが偶数か奇数かによって最適化したプログラム／読出し／検証／消去駆動条件でワードラインを駆動し、
   データの読み出し又は検証命令を受信すると、偶数ビットラインを第１センシング駆動条件でセンシングし、奇数ビットラインを第２センシング駆動条件でセンシングし、
   前記第１及び第２センシング駆動条件は、互いに異なり、
   前記第１及び第２センシング駆動条件は、プリチャージ時間及びセルカレントディベロップメント時間であることを特徴とする不揮発性メモリ装置。
8. 前記構造形状及び位置は、ワードラインの幅、アクティブ領域の幅と高さ、及び隣接したワードライン間の距離を含む請求項７に記載の不揮発性メモリ装置。
9. 前記二つのメモリセルは、各々３次元メモリの少なくとも二つの層に各々含まれる請求項７に記載の不揮発性メモリ装置。
10. 複数のメモリセルを含み、前記複数のメモリセル各々は、複数のワードライン及び複数のビットラインの交差点に位置するメモリセルアレイと、
    前記メモリセルに連結し、前記複数のワードラインのうち一つを選択するローデコーダと、
    前記ローデコーダに連結し、且つワードライン電圧を出力するワードライン電圧発生器であって、前記ワードライン電圧は、前記複数のメモリセルのうち選択された一つに連結したしきい電圧分布によって駆動条件を有するワードライン電圧発生器と、
    前記メモリセルアレイに連結し、前記複数のメモリセルのうち前記選択された一つに関連したビットラインを通して前記複数のメモリセルのうち前記選択された一つに関連したデータを読むページバッファと、
    前記ページバッファに連結し、データの読み出し又は検証命令を受信すると、前記複数のメモリセルのうち前記選択されたいずれか一つに関連した前記ビットラインをセンシングするようにする制御回路とを含み、
    前記制御回路は、偶数ビットラインを第１センシング駆動条件でセンシングし、奇数ビットラインを第２センシング駆動条件でセンシングするように前記ローデコーダを制御し、
    前記第１及び第２センシング駆動条件は、互いに異なり、
    前記第１及び第２センシング駆動条件は、プリチャージ時間及びセルカレントディベロップメント時間であることを特徴とする不揮発性メモリ装置。
11. 前記しきい電圧分布は、前記複数のメモリセルのうち前記選択された一つが偶数か奇数かによって異なることを特徴とする請求項１０に記載の不揮発性メモリ装置。
12. 前記ワードライン電圧発生器は、
    偶数ワードラインに第１プログラム駆動条件で前記ワードライン電圧を出力する偶数電圧トリム回路と、
    奇数ワードラインに第２プログラム駆動条件で前記ワードライン電圧を出力する奇数電圧トリム回路と、を含む請求項１１に記載の不揮発性メモリ装置。
13. 読み出し/検証動作のとき、
    前記偶数電圧トリム回路は第１読み出し/検証条件で前記ワードライン電圧を発生し、前記奇数電圧トリム回路は第２読み出し/検証条件で前記ワードライン電圧を発生し、前記第１及び第２読み出し/検証条件は互いに異なることを特徴とする請求項１２に記載の不揮発性メモリ装置。
14. 前記不揮発性メモリ装置は、
    前記メモリセルアレイに連結し、前記複数のメモリセルのうち前記選択されたいずれか一つに関連したビットラインを通して前記複数のメモリセルのうち前記選択されたいずれか一つに関連したデータを読むページバッファと、
    前記ページバッファに連結し、前記複数のメモリセルのうち前記選択されたいずれか一つが前記偶数か奇数かによって前記複数のメモリセルのうち前記選択されたいずれか一つに関連した前記ビットラインをセンシングするようにする制御回路と、を含む請求項１１に記載の不揮発性メモリ装置。
15. 前記制御回路は、
    偶数ビットラインを第１プリチャージ時間の間プリチャージし、偶数ビットラインを第１セル電流ディベロップメント時間の間ディベロップする偶数時間トリム回路と、
    奇数ビットラインを第２プリチャージ時間の間プリチャージし、奇数ビットラインを第２セル電流ディベロップメント時間の間ディベロップする奇数時間トリム回路と、を含む請求項１０に記載の不揮発性メモリ装置。
16. 前記メモリセルアレイは、３次元メモリ構造を有し、しきい電圧分布は、前記複数のメモリセルのうち前記選択されたいずれか一つが前記メモリセルアレイの第１層に属するかまたは第２層に属するかによって異なることを特徴とする請求項１０に記載の不揮発性メモリ装置。
17. 前記ワードライン電圧発生器は、
    前記複数のメモリセルのうち前記選択されたいずれか一つが前記メモリセルアレイの前記第１層に属したとき、第１プログラム駆動条件を用いて前記ワードライン電圧を出力する第１層制御回路と、
    前記複数のメモリセルのうち前記選択されたいずれか一つが前記メモリセルアレイの前記第２層に属したとき、第２プログラム駆動条件をもちいて前記ワードライン電圧を出力する第２層制御ロジックと、を含む請求項１６に記載の不揮発性メモリ装置。
18. 前記第１層制御ロジックは、読み出し/検証動作のとき、前記メモリセルアレイの前記第１層と関連した第１読み出し/検証条件を用いて前記ワードライン電圧を出力し、前記第２層制御ロジックは、読み出し/検証動作のとき、前記メモリセルアレイの前記第２層と関連した第２読み出し/検証条件を用いて前記ワードライン電圧を出力し、前記第１及び第２読み出し/検証条件は互いに異なることを特徴とする請求項１７に記載の不揮発性メモリ装置。

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