JPH11260072A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体メモリ装置の誤動作を防ぎ、
歩留まりを向上する。 【解決手段】 セレクタ6に供給された偶奇データ信号O
/Eにより偶数行のメモリセルに書き込むときには偶数行
と同じ構造の第１の補正用セルトランジスタ7を、奇数
行に書き込むときには奇数行と同じ構造の第２の補正用
セルトランジスタ8を選択する。第１または第２の補正
用セルトランジスタ7,8により調整されたリファレンス
電圧ＶrefによりＶＣＯ1の発振周波数が制御され、ロウ
デコーダ27のライトイネーブルパルスφwのパルス幅が
変えられる。メモリセルへの書き込み時間により、メモ
リセルのフローティングゲートに注入される電荷量が制
御され、特性の変動が吸収消去される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートを有したメモリセルに、電気的に書換可能とされた
不揮発性半導体メモリ装置に関する。

【０００２】

【従来の技術】電気的に書き換えが可能なＥＥＰＲＯＭ
（Electrically Erasable Programmable Read Only Mem
ory）として、フラッシュメモリーと呼ばれるものがあ
る。フラッシュメモリーは、フローティングゲートに電
荷を注入した状態と、消去した状態とをメモリセル毎に
制御することにより情報を記憶する。

【０００３】図２に、フラッシュメモリーの単位セル構
造を示す。（１１）は例えばＰ型の半導体基板、（１
２）及び（１３）は、Ｎ型拡散層からなるドレイン領域
及びソース領域、（１４）は酸化膜、（１５）はポリサ
イドからなるフローティングゲート、（１６）は酸化
膜、（１７）はポリサイドからなるコントロールゲー
ト、（１８）は層間絶縁膜、（１９）はビット線であ
る。ビット線（１９）はドレイン領域（１２）に接続さ
れている。ここに挙げた構造は、コントロールゲート
（１７）の一部がフローティングゲート（１５）の上方
にかかり、残りの一部が酸化膜（１４）上で直接にチャ
ンネルを制御するスプリットゲート型となっている。特
に、フローティングゲート（１５）の端部には突出部が
設けられ、消去時には、ここから電子がコントロールゲ
ート（１７）に引き抜かれる。また、ドレイン領域（１
２）及びソース領域（１３）は、フローティングゲート
（１５）とコントロールゲート（１７）をマスクとした
イオン注入及び熱拡散により形成されるが、特に、ソー
ス領域（１３）は注入量が多くされているため、熱拡散
領域がフローティングゲート（１５）の下方にまでの
び、フローティングゲート（１５）との間に容量カップ
リングが形成されている。

【０００４】図３に、フラッシュメモリーのセルアレイ
を示す。図の中央部において、ワード線（２１）とソー
ス線（２３）が平行に走り、これに交差してビット線
（２２）が走っている。これらワード線（２１）及びソ
ース線（２３）とビット線（２２）との交差部におい
て、図２に示す一つのメモリセルトランジスタ（２０）
が形成されている。ワード線（２１）は、同一行におけ
る全てのコントロールゲート（１７）に接続されてい
る。また、ビット線（２２）は同一列の全てのドレイン
領域（１２）に接続され、ソース線（２３）は、同一行
の全てのソース領域（１３）に接続されている。ソース
線（２３）は、更に、電源線（２６）に接続されてい
る。なお、ソース線（２３）は、図２に示されたソース
領域（１３）が、紙面垂直方向に延びたものとなってい
る。図の左側には、行位置を選択するロウデコーダ（２
７）があり、各ワード線（２１）に接続されている。図
の上部には、列位置を選択するカラムデコーダ（２８）
があり、データ線（２５）及び各ビット線（２２）に接
続された列選択トランジスタ（２４）のオン・オフを制
御する。電源線（２６）は、第１の書込制御回路（３
１）により制御され、第１の書込制御回路（３１）は昇
圧回路（３２）の電圧の供給を受ける。また、データ線
（２５）は、第２の書込制御回路（３３）により制御さ
れる。

【０００５】この構成で、書き込みを行う場合、まず、
第１の書込制御回路（３１）より昇圧回路（３２）にて
発生された高電圧を電源線（２６）に印加し、ソース線
（２３）を介してソース領域（１３）に１５Ｖを印加す
る。これととともに、第２の書込制御回路（３３）によ
りデータ線（２５）を接地する。この状態で、例えば、
左上位置（１，１）のメモリセル（２０）に書き込む時
は、ロウデコーダ（２７）により１本目のワード線（２
１）を選択して、コントロールゲート（１７）に２Ｖ電
圧を印加するとともに、カラムデコーダ（２８）により
１つ目の列選択トランジスタ（２４）をオンして、ドレ
イン領域（１２）を接地する。すると、フローティング
ゲート（１５）には、ソース領域（１３）との容量カッ
プリングのために高電圧が印加され、この結果、メモリ
セルトランジスタ（２０）はオンする。この結果、ドレ
イン領域（１２）に供給された電子が加速され、ホット
エレクトロンとして酸化膜（１４）を通り抜けてフロー
ティングゲート（１５）に注入される。このように、フ
ローティングゲート（１５）に電子が注入されたメモリ
セルトランジスタ（２０）は、閾値が高くなる。

【０００６】書き込まれたセルの読み出しを行う場合、
まず、第１の書込制御回路（３１）により電源線（２
６）が接地され、ソース線（２３）を介してソース領域
（１３）が接地される。これとともに、第２の書込制御
回路（３３）により、データ線（２５）に低電圧が印加
される。この状態で、（１，１）位置のメモリセル（２
０）を読み出す時は、ロウデコーダ（２７）より１本目
のワード線（２１）を選択して、コントロールゲート
（１７）に２Ｖを印加するとともに、カラムデコーダ
（２８）により１つ目の列選択トランジスタ（２４）を
オンして、データ線（２５）を介してドレイン領域（１
３）に１Ｖを印加する。このメモリセルトランジスタ
（２０）は、フローティングゲート（１５）に電子が注
入されて閾値が上がっているので、依然としてオンせ
ず、電流が流れない。この結果、ビット線（２２）電圧
は変動せず、不図示のセンス回路にて、ビット線（２
０）電圧とリファレンス電圧とが比較されて「１」が読
み出される。

【０００７】一方、（１，１）位置のメモリセルトラン
ジスタ（２０）に書き込みが行われなかったとすると、
コントロールゲート（１７）に印加された電圧によりメ
モリセルトランジスタ（２０）がオンし、ソース・ドレ
イン間に電流が流れる。この結果、ビット線（２２）に
印加された１Ｖの電圧が変動するので、センス回路に
て、変動したビット線（２２）電圧とリファレンス電圧
とが比較されて、「０」が読み出される。

【０００８】消去を行う場合、第１の書込制御回路（３
１）及び第２の書込制御回路（３３）より、電源線（２
６）及びデータ線（２５）が接地されるとともに、カラ
ムデコーダ（２８）により全ての列選択トランジスタ
（２４）をオンすることにより、ドレイン領域（１２）
及びソース領域（１３）を接地する。この状態で、更
に、ロウデコーダ（２７）により全ての行を選択して、
コントロールゲート（１７）に１４Ｖの高電圧を印加す
る。すると、フローティングゲート（１５）に形成され
た突出部に電界が集中して、トンネル効果により電子が
コントロールゲート（１７）に引き抜かれる。

【０００９】

【発明が解決しようとする課題】図２に示すスプリット
ゲート型のフラッシュメモリーは、コントロールゲート
とフローティングゲートを垂直に積み重ねたスタックゲ
ート型と比べて、メモリセルの占有面積が大きくなると
いう問題がある。このため、図２に示すように、隣接す
る行間で、ドレイン（１２）とソース領域（１３）の位
置が行方向について逆転したセルアレイとすることによ
り、占有面積を可能な限り小さくする構造が採用されて
いる。しかしながら、このようなセルアレイにおいて
は、以下のような、新たな問題を招く。

【００１０】製造過程においてマスクずれがあると、ド
レイン領域（１２）及びソース領域（１３）とフローテ
ィングゲート（１５）、更には、コントロールゲート
（１７）との平面位置関係がずれることがある。このた
め、チャンネル長が変化したり、フローティングゲート
（１５）に注入される電子の量が変わったりするなどし
て、オン電流値が変動してまうことがある。この結果、
書き込みを行ったセルでは、オン電流が流れないことで
「１」が読み出されるべきであるところが、オン電流値
が大きくなって、「０」が読み出されてしまうといった
ことが起こる。

【００１１】このような問題は、マスクずれに応じて、
書き込み時のリファレンス電圧を微調整する等の方法に
より解決することも可能ではあるが、図３のセルアレイ
構造では、奇数行と偶数行とで、リファレンス電圧の上
昇が必要であるか低下が必要であるかが異なる。このた
め、リファレンス電圧の調整により、マスクずれの問題
を解決するには、回路構成が複雑になりすぎる。

【００１２】

【課題を解決するための手段】本発明は、この課題を解
決するためになされ、電気的に絶縁されたフローティン
グゲートに電荷を注入することで書き込み情報を記憶す
る複数のメモリセルトランジスタが行列状に配置されて
なり、前記メモリセルトランジスタは、そのソースとド
レインの位置関係が、奇数行と偶数行の間で互いに逆転
して配列されてなる不揮発性半導体メモリ装置におい
て、偶数行の前記メモリセルトランジスタと同じソース
・ドレインの位置関係を有する第１の補正用セルトラン
ジスタ及び奇数行の前記メモリセルトランジスタと同じ
ソース・ドレインの位置関係を有する第２の補正用セル
トランジスタを有し、前記フローティングゲートに電荷
を注入すべく選択された前記メモリセルトランジスタの
行位置情報により前記第１または第２の補正用セルトラ
ンジスタを選択し、選択した補正用セルトランジスタに
応じた基準電圧を発生する補正回路と、前記基準電圧に
応じて書き込みパルス幅を変更して、前記メモリセルト
ランジスタへの書き込み時間を制御する制御回路とを備
えた構成である。

【００１３】これにより、偶数行への書き込み、あるい
は、奇数行への書き込みに応じて、第１または第２の補
正用セルトランジスタの特性変動の影響を受けて、書き
込み時間が調整されるので、フローティングゲートへの
電荷注入量が制御され、メモリセルトランジスタの特性
の変動が吸収消去される。

【００１４】

【発明の実施の形態】図１は、本発明の実施の形態にか
かる補正回路の等価回路図である。ＶＣＯ（１）、分周
回路（２）、抵抗（３）（４）、電圧安定化トランジス
タ（５）、セレクタ（６）、第１及び第２の補正用セル
トランジスタ（７）（８）からなる。フローティングゲ
ート（１５）への電子注入量を調整してメモリセルトラ
ンジスタ（２０）のオン電流値を制御するための制御電
圧Ｖcoが、電圧安定化トランジスタ（５）のゲートに印
加される。これにより、高電圧源ＶDDより抵抗（３）
（４）に所定の電流が流され、セレクタ（６）の入力端
に供給される。セレクタ（６）は、ロウデコーダ（２
７）と同じ行位置データ、特に、奇数行であるか偶数行
であるかを決定する最下位ビットのデータを、偶奇デー
タ信号O/Eとして受け、２つの出力端の選択切り換えが
制御される。セレクタ（６）の２つの出力端の一方に
は、図２に示すメモリセルトランジスタ（２０）の偶数
行と同じソース・ドレインの向きを有した第１の補正用
セルトランジスタ（７）のコントロールゲート（１７）
とソース領域（１３）が接続され、他方の出力端には、
奇数行と同じソース・ドレインの向きを有した第２の補
正用セルトランジスタ（８）のコントロールゲート（１
７）とソース領域（１７）が接続されている。これら第
１及び第２の補正用セルトランジスタ（７）（８）のド
レイン領域（１２）は、接地電源ＶSSに接続されてい
る。抵抗（３）（４）間の分圧はリファレンス電圧Ｖre
fとして、ＶＣＯ（１）の制御端に印加される。ＶＣＯ
（１）の出力は、分周回路（２）により分周され、所定
の周波数を有したライトイネーブルパルスφwとして、
ロウデコーダ（２７）へ供給される。なお、第１及び第
２の補正用セルトランジスタ（７）（８）は、メモリセ
ルトランジスタ（２０）と同時に同一基板上に作製され
る。

【００１５】例えば、製造過程におけるマスクずれのた
めに、フローティングゲート（１５）とコントロールゲ
ート（１７）の平面位置関係がずれる場合がある。図２
において、フローティングゲート（１５）とコントロー
ルゲート（１７）が左右にずれ、偶数行については互い
に離れる方向に、奇数行については互いに接近する方向
に変化したとする。ドレイン領域（１２）及びソース領
域（１３）は、フローティングゲート（１５）及びコン
トロールゲート（１７）をマスクとして形成されるの
で、偶数行についてはチャンネル長が長くなり、奇数行
についてはチャンネル長が短くなる。この結果、偶数行
についてはオン抵抗が大きくなってオン電流が小さくな
り、奇数行についてはオン抵抗が小さくなってオン電流
が大きくなる。

【００１６】本発明では、書き込みを行う場合、偶奇デ
ータ信号O/Eにより制御されて、偶数行に書き込む時は
第１の補正用セルトランジスタ（７）が選択され、奇数
行に書き込むときは第２の補正用セルトランジスタ
（８）が選択される。抵抗（３）（４）間の分圧は、抵
抗（３）（４）の抵抗値と第１あるいは第２の補正用ト
ランジスタ（７）（８）のオン抵抗値との比によって決
定されるので、いずれが選択されるかによってリファレ
ンス電圧Ｖrefを調整することができる。第１の補正用
トランジスタ（７）は、偶数行のメモリセルトランジス
タ（２０）と同じ構造であるので、オン抵抗値は大きく
なっている。この結果、偶数行に書き込むときは、リフ
ァレンス電圧Ｖrefは比較的高くなる。ＶＣＯ（１）は
リファレンス電圧Ｖrefが高くなると、周波数が高くな
る特性を示すので、ＶＣＯ（１）の発振周波数が大きく
なり、ロウデコーダ（２７）の出力パルス幅を制御する
ライトイネーブルパルスφwのパルス幅が比較的短くな
る。これにより、ロウデコーダ（２７）から出力される
ワード線（２１）の選択時間が短くなり、ドレイン領域
（１２）よりフローティングゲート（１５）へ注入され
る電子の量が減る。この結果、書き込まれたメモリセル
トランジスタ（２０）の閾値の上昇が抑えられ、読み出
し時のオン抵抗が小さくなり、マスクずれによるオン抵
抗の増大が相殺される。また、奇数行に書き込む時は、
オン抵抗の小さい方の第２の補正用セルトランジスタ
（８）が選択されるので、逆にリファレンス電圧Ｖref
が比較的低くなるので、フローティングゲート（１５）
へ注入される電子の量が多くなる。従って、メモリセル
トランジスタ（２０）のオン抵抗が大きくなって、マス
クずれによるオン抵抗の減少が相殺される。

【００１７】このように、本発明は、偶数行に書き込み
を行うか奇数行に書き込みを行うかで、各々、偶数行及
び奇数行と同じ構造の第１または第２の補正用セルトラ
ンジスタ（７）（８）の特性変動を利用して書き込み時
間を制御する構成である。このため、製造過程における
マスクずれにより、各メモリセルトランジスタ（２０）
の特性が変動しても、フローティングゲート（１５）へ
の電荷注入量が、特性の変動を吸収する方向で制御され
るので、誤動作を防ぐことができる。

【００１８】

【発明の効果】以上で説明したように、本発明により、
不揮発性半導体メモリの製造過程において発生する特性
の変動を自動的に吸収して消去することができるので、
誤動作が防がれ、また、歩留まりが向上する。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる不揮発性半導体メ
モリ装置の補正回路の等価回路図である。

【図２】不揮発性半導体メモリ装置のセル構造を示す断
面図である。

【図３】不揮発性半導体メモリ装置のセルアレイを示す
等価回路図である。

【符号の説明】

１ ＶＣＯ ２ 分周回路 ３，４ 抵抗 ５ 電圧安定化トランジスタ ６ セレクタ ７，８ 補正用セルトランジスタ １２ ドレイン領域 １３ ソース領域 １５ フローティングゲート １７ コントロールゲート ２１ ワード線 １９，２２ ビット線 ２３ ソース線 ２４ 列選択トランジスタ ２５ データ線 ２６ 電源線 ２７ ロウデコーダ ２８ カラムデコーダ ３１，３３ 書込制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電気的に絶縁されたフローティングゲー
   トに電荷を注入することで書き込み情報を記憶する複数
   のメモリセルトランジスタが行列状に配置されてなり、
   前記メモリセルトランジスタは、そのソースとドレイン
   の位置関係が、奇数行と偶数行の間で互いに逆転して配
   列されてなる不揮発性半導体メモリ装置において、 偶数行の前記メモリセルトランジスタと同じソース・ド
   レインの位置関係を有する第１の補正用セルトランジス
   タ及び奇数行の前記メモリセルトランジスタと同じソー
   ス・ドレインの位置関係を有する第２の補正用セルトラ
   ンジスタを有し、前記フローティングゲートに電荷を注
   入すべく選択された前記メモリセルトランジスタの行位
   置情報により前記第１または第２の補正用セルトランジ
   スタを選択し、選択した補正用セルトランジスタに応じ
   た基準電圧を発生する補正回路と、前記基準電圧に応じ
   て書き込みパルス幅を変更して、前記メモリセルトラン
   ジスタへの書き込み時間を制御する制御回路とを備えた
   ことを特徴とする不揮発性半導体メモリ装置。
2. 【請求項２】 前記補正回路は、行位置情報が偶数行を
   示すときは前記第１の補正用セルトランジスタを選択
   し、奇数行を示すときは前記第２の補正用セルトランジ
   スタを選択することを特徴とする請求項１記載の不揮発
   性半導体メモリ装置。