JP2006512776A - 直列接続されたトランジスタ列を組込んだプログラマブルメモリアレイ構造およびこの構造を製造して作動させるための方法 - Google Patents

Abstract

三次元フラッシュメモリアレイは、直列接続されたＮＡＮＤ列に電荷蓄積誘電体が配置された薄膜トランジスタを組込んで、４Ｆ２のメモリセルのレイアウトを達成する。各ＮＡＮＤ列はそれぞれ、グローバルビット線にＮＡＮＤ列の一方端を結合し、共有されたバイアスノードに他方端を結合するための２つのブロック選択デバイスを含む。ブロック内のＮＡＮＤ列の対は、同じグローバルビット線を共有する。メモリセルは、ブロック選択デバイスと同様に、好ましくはデプリーションモードのＳＯＮＯＳデバイスである。メモリセルは、デプリーションしきい値電圧付近にプログラミングされ得、ブロック選択デバイスは、デプリーションモードのしきい値電圧付近の電圧を有するプログラム状態に維持される。２つ以上の層上のＮＡＮＤ列は、１つの層上のグローバルビット線に接続され得、好ましくは、垂直方向の積層型ビアにより、ともに接続され得る。

Description

この発明は、メモリアレイを含む半導体集積回路に関し、この発明は、特定的に好ましい実施例において、直列接続されたメモリセルを有するモノリシック三次元メモリアレイに関する。

半導体処理技術およびメモリセル技術の最近の進展により、集積回路のメモリアレイで得られる密度は上昇し続けている。たとえば、特定のワード線相互接続層に対する最小フィーチャーサイズ（Ｆ）および最小フィーチャー間隔に迫るワード線を有し、かつ、特定のビット線相互接続層に対する最小フィーチャー幅および最小フィーチャー間隔にも迫るビット線も有する、何らかの受動素子メモリセルアレイを製造することができる。さらに、２つ以上の面またはレベルのメモリセルを有する三次元メモリアレイが製造されており、各メモリ面上に、このようないわゆる４Ｆ²メモリセルを実現してきた。例示的な三次元メモリアレイは、「垂直積層型フィールドプログラマブル不揮発性メモリおよび製造方法（Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication）」と題された、ジョンソン（Johnson）への米国特許第６，０３４，８８２号に記載されている。

他のさまざまなメモリセル技術および配置もまた公知である。たとえば、ＮＡＮＤフラッシュおよびＮＲＯＭフラッシュＥＥＰＲＯＭメモリアレイは、相対的に小さなメモリセルを達成することが公知である。ホットエレクトロンによるプログラミングを用いる、他の小さなフラッシュＥＥＰＲＯＭセル、たとえばＮＲＯＭおよびフローティングゲートＮＯＲフラッシュメモリアレイが公知である。このようなメモリセルは、３Ｄメモリにはそれほど望ましくない。なぜなら、これらのメモリセルが、メモリ層を生成するために多くのマスクを用い、中には相対的に高いプログラミング電流を用いるものもあるためである。

他の公知のメモリ構造は、「ＮＡＮＤセル構造を有する半導体不揮発性メモリデバイス（Semiconductor Non-volatile Memory Device Having a NAND Cell Structure）」と題された、Ｒ．Ｔ．ヒロセ（Hirose）他による米国特許第６，１６３，０４８号により教示されており、この特許は、結晶シリコンにおけるＮＡＮＤアーキテクチャに配置されたシリコン／酸化物／窒化物／酸化物／シリコン（ＳＯＮＯＳ）セルを用いるメモリアレイを記載している。「半導体不揮発性メモリデバイスおよびその製造方法（Semiconductor Nonvolatile Memory Device and Method of Production of Same）」と題された、Ｔ．ノグチ（Noguchi）他による米国特許第６，００５，２７０号は、ガラスまたはプラスチック等の低コストの基板上に形成された薄膜トランジスタ（ＴＦＴ）のＳＯＮＯＳセルを用いるメモリアレイを記載している。「複数のメモリセルユニットのそれぞれに選択トランジスタが接続された半導体メモリデバイス（Semiconductor Memory Device on which Selective Transistors are Connected to a Plurality of Respective Memory Cell Units）」と題された、Ｓ．アリトメ（Aritome）による米国特許第５，５６８，４２１号は、ＴＦＴブロック選択デバイスおよびバルクシリコンフラッシュセルデバイスを有するＮＡＮＤフラッシュメモリアレイを記載している。「不揮発性メモリトランジスタを備えた半導体メモリ（Semiconductor Memory with Non-Volatile Memory Transistor）」と題された、Ｎ．Ｄ．ヤング（Young）による米国特許第５，６２１，６８３号は、ＮＡＮＤアーキテクチャ以外の構成で配置された誘電性記憶型のＴＦＴメモリセルを含むメモリアレイを記載している。

このような進歩にもかかわらず、より一層高い密度を有するメモリアレイが望ましい。特に、三次元メモリアレイへの形成が容易なメモリアレイ技術が強く望まれる。

発明の開示
電荷蓄積誘電体を有し、かつ、ＮＡＮＤ型のアーキテクチャで接続された薄膜トランジスタを用いることにより、極めて高密度のメモリアレイを得ることができる。例示的な一実施例において、フラッシュメモリアレイは、ＳＯＮＯＳメモリセルデバイスの直列接続されたＮＡＮＤ列により形成され得る。メモリセルの各ＮＡＮＤ列は、グローバルビット線にＮＡＮＤ列の一方端を結合する第１のブロック選択デバイスと、ＮＡＮＤ列に関連する共有されたバイアスノードにその列の他方端を結合する第２のブロック選択デバイスとを含む。ブロック選択デバイスは、好ましくは、ＳＯＮＯＳデバイスでもあり、メモリセルトランジスタと同じ態様で形成することができ、したがって、各ＮＡＮＤ列に必要とされる、異なる構造の数を減らす。

或るレベルのメモリアレイ上のメモリブロック内のＮＡＮＤ列の対は、好ましくは、同じグローバルビット線を共有する。そのブロックに対する２つのブロック選択信号が、各ＮＡＮＤ列に経路指定される。ブロック内のＮＡＮＤ列の各々は同じワード線を共有するが、それらの制御信号は、ＮＡＮＤ列の対に対して逆にされる。たとえば、第１のブロック選択信号は、グローバルビット線に一方のＮＡＮＤ列を結合し、第１の共有されたバイアスノードに他方のＮＡＮＤ列を結合し、第２のブロック選択信号は、グローバルビット線に他方のＮＡＮＤ列を結合し、第２の共有されたバイアスノードに第１のＮＡＮＤ列を結合する。

或る実施例において、ブロック選択デバイスおよびメモリセルデバイスは、ＳＯＮＯＳデバイスである。しきい値電圧の範囲が考慮されるが、このようなデバイスは、デプリーションモードのしきい値電圧を有して形成されることが好ましい。ブロック選択デバイスおよびメモリセルデバイスは、より一層好ましくは、−２から−３ボルトの熱平衡しきい値電圧を有するＮチャネルデバイスである。メモリセルに関し、このようなしきい値電圧は、好ましくは消去されたデータの状態に相当し、メモリセルは、−１ボルトから０ボルトのデプリーションしきい値電圧付近にプログラミングされる。ブロック選択デバイスは、同じ熱平衡しきい値電圧を有して製造されることが好ましいが、デプリーションモードのしきい値電圧付近の電圧を有する、プログラミング状態に維持される。

或る実施例において、マルチレベルのメモリアレイは、いくつかのメモリ面またはメモリレベルの各々の上に形成されたメモリセルを含む。２つ以上の層上のＮＡＮＤ列は、１つの層上のグローバルビット線に接続され得る。このようなグローバルビット線の層は、好ましくは、より便利な接続を得るために、すべてのメモリレベルより下方のモノリシック集積回路の層上に配置されており、アレイよりも下方の基板に配置され得る、メモリアレイ用の回路をサポートする。実施例の中には、このようなグローバルビット線の層が、メモリレベルの中央か、またはアレイの上方に存在し得るものもある。さらに、２つ以上の層上のＮＡＮＤ列は、すべてのメモリレベルの上方に配置されることが好ましい１つの層上の、共有されたバイアスノードにも接続され得る。実施例の中には、共有されたバイアスノードが、メモリレベルの中央か、またはアレイより下方に存在し得るものもある。共有されたバイアスノードは、同様に２つ以上の層上に配置され得る。

この発明は、好ましい実施例において、各メモリセルに対して４Ｆ²のレイアウトを達
成する。さらに、各メモリレベル上でＮＡＮＤ列をインタリーブして、１つのブロックにつき２つ以上の共有されたバイアスノードを用いることにより、ＮＡＮＤ列の各端部のスイッチデバイスに対し、さらなるオーバーヘッドがほとんど必要ではなくなる。或る三次元の実施例において、異なるレベル上のＮＡＮＤ列は、好ましくは、垂直積層型のビアによりともに接続される。積層型のビアの各々は、２つ以上のメモリレベル上でチャネルまたはワード線の特徴に接続することが好ましい。この発明は特に、三次元メモリアレイに良く適する。なぜなら、各レベルのメモリセルが、１つのレベルにつき平均で３つ未満のマスク、すなわち、各メモリレベル上でチャネルストライプを規定するためのマスクと、各メモリレベル上でゲートストライプを規定するための別のマスクと、少なくとも３つのメモリレベルにより共有されるビアマスクとを用いて生成され得るためである。例示的な８レベルのメモリアレイは、１９のマスキングのステップのみを用いて形成され得る。

この発明の好ましい実施例は、密度が達成されることに加え、トンネル電流のみを用いたプログラミングおよび消去が可能であり、かつ、メモリアレイ内の非選択メモリセルを介した漏れ経路を形成しないメモリアレイを提供する。その結果、より一層高い密度のメモリを達成することができる。なぜなら、所望しないこのような漏れ電流を相対的にほとんど考慮せずに、メモリアレイのサイズを決定することができるためである。

いくつかの局面におけるこの発明は、この明細書ですべてをより詳細に説明するように、そして前掲の請求項で明示するように、メモリアレイを有する集積回路と、メモリセルおよびメモリアレイの構造と、このような集積回路およびメモリアレイを作動させるための方法と、このような集積回路およびメモリアレイを形成または製造するための方法と、このような集積回路またはメモリアレイの、コンピュータ読取可能な媒体による符号化とに適する。

上述の内容は概要であることから、必然的に、詳細の単純化、一般化、および削除を含む。したがって、当業者は、上述の概要が単に例示であり、この発明を限定することが意図されていないことを認識するであろう。請求項によってのみ規定されるこの発明の他の局面、発明上の特徴、および利点は、以下に明示する詳細な説明から明らかになり得る。

添付の図面を参照することにより、この発明をより一層理解することができ、その多数の目的、特徴、および利点が当業者に明らかになり得る。

異なる図面における同じ参照符号の使用は、同様の部材または同一の部材を示す。

好ましい実施例の説明
この明細書で用いられる、三次元メモリアレイを有する集積回路は、２つ以上のモノリシック集積回路のアセンブリではなく、１つのモノリシック集積回路であるものと想定する。

ここで図１を参照すると、この発明に従った２レベルのメモリアレイ１００の一部を概念的に示す三次元図が示される。レベル１において、第１の方向に複数のチャネルストライプ（１０２等）が形成される。チャネルストライプ１０２の少なくとも上面に、蓄積電荷誘電体層１０４、たとえば酸化物／窒化物／酸化物（ＯＮＯ）のスタックが形成される。蓄積電荷誘電体層１０４上に、第１の方向とは異なる第２の方向に延びる複数のゲートストライプ（１０６等）が形成される。ワード線ストライプとも呼ばれるゲートストライプは、好ましくは、チャネルストライプにほぼ直交して延びる。ワード線ストライプ間における、露出した（すなわち、ワード線ストライプにより被覆されていない）領域のチャネルストライプに、ソース／ドレイン領域（１１０等）が形成され、したがって、薄膜ト
ランジスタ（ＴＦＴ）の直列接続された列を形成する。

このようなチャネルストライプ１０２は、好ましくは、多結晶ポリシリコン層を堆積し、そしてチャネルストライプを形成するためのチャネルマスクを用いてこの層をエッチングすることにより形成される。ワード線ストライプ１０６は、すべてを以下に更に詳細に説明するように、シリサイド層で被覆されたポリシリコン層等の２つ以上の層のスタックで形成され得るか、または、図面に示すように３レベルのスタックであり得る。

ワード線ストライプの上方にレベル間誘電体層１０８が形成されて、１つのレベル上のワード線（レベル１上に示されるワード線ストライプ１０６等）を、より高い次のレベル上のチャネルストライプ（レベル２上に示されるチャネルストライプ１０２等）から分離する。より詳細に以下に説明するように、所定のレベルのワード線ストライプ間の空間を充填するために、誘電体を用いることもできる。

このような構造は、認識され得るように、各チャネルストライプ１０２内に複数の直列接続されたトランジスタを形成する。図２は、直列接続されたトランジスタ列とも、直列接続されたＮＡＮＤ列とも呼ばれ得る、このような複数の直列接続されたトランジスタの断面図を示す。４つのワード線１０６が、チャネルストライプ１０２に沿って直列に接続された４つの個々のトランジスタを形成していることが示される。この例において、チャネルストライプ１０２は、低濃度ドープされたｐ型の（すなわち、Ｐ−ドープされた）多結晶層で形成され、ワード線１０６間のチャネルストライプ１０２に形成された、高濃度ドープされたｎ型の（すなわちＮ＋ドープされた）ソース／ドレイン領域１１０を含む。それぞれのトランジスタの各々のチャネル領域は、それぞれのワード線１０６下のチャネルストライプ１０２に形成され、好ましくは、チャネルストライプ１０２のＰ−領域の上方に存在する、トランジスタのしきい値を調節するためのチャネルドーパント領域１１２を含む。以下において更に詳細に説明するように、接続を形成してアレイ用の回路をサポートするために、ビア１１４がチャネルストライプ１０２の一方端に接続されていることが示される。

このようなＮＡＮＤ列のトランジスタは、プログラム状態に対してエンハンスメント型デバイスまたはデプリーション型デバイスを含むように製造され得る。（ＳＯＮＯＳデバイスではなく）フローティングゲートデバイスを用いるＮＡＮＤメモリアレイの他のタイプにおいて、消去状態は、しばしば、ゼロボルトのしきい値電圧（Ｖ_T）であるか、またはデプリーションモードＶ_Tですらある。しかしながら、フローティングゲートデバイスは、広範囲のＶ_Tを有し得る。なぜなら、フローティングゲートが広範囲の電荷レベルを記憶し得るためである。したがって、ＩＥＥＥ ＪＳＳＣ、第３４巻、第５号、１９９９年５月、第６７５〜６８４頁において、タケウチ（Takeuchi）他による「高スケーラブルで非常に雑音耐性が高く、かつ高信頼性のＮＡＮＤフラッシュメモリに対する負のＶｔｈセルのアーキテクチャ（A Negative Vth Cell Architecture for Highly Scalable, Excellently Noise-Immune, and Highly Reliable NAND Flash Memories）」に記載されるように、デプリーションモードのプログラム状態を生じることが、より簡単である。このようなデプリーションモードの消去状態は、ＳＯＮＯＳデバイスを組込んだＮＡＮＤアレイにおいてこれまで達成されなかった。

多くのメモリアレイ、特に三次元（３Ｄ）メモリに対し、消去時にデプリーション型デバイスを使用して、プログラミング時にほぼデプリーション型のデバイス（すなわち、約ゼロボルトのＶ_T）を用いることは、以下に説明するように、各メモリ層に対してレイアウトの複雑さを単純化する点で大きな利点を有する。さらに、プログラミング時にほぼデプリーション型のデバイスを用いることにより、選択されたメモリセルを読出す際に、選択されていないワード線に印加されなければならない電圧を減じる。選択されていないメ
モリセルがプログラミングされる場合も、セル電流は、より容易に列を通過し得る。この電圧の削減は、予想される多くの読出サイクル中のディスターブ作用を減じるのに有益である。たとえば、消去された、選択されていないＮＡＮＤ列上の選択されていないメモリセルは、ワード線上の一層高い電圧により、ゆっくりとディスターブされてプログラミングされた状態になり得る。

図２のメモリ構造は、１つのメモリレベルにつき２つのマスキング層のみを用いて、すなわち、チャネルストライプを規定するための１つのマスキング層と、ワード線ストライプを規定するための別のマスキング層とのみを用いて製造され得る。以下に説明するように、メモリレベルの層に接触するための第３のマスクは必ずしも必要とされない。なぜなら、１つのビアマスクを用いて少なくとも３つの層への電気的接続を達成するコンタクト構造を組込むことができるためである。

次に図３を参照すると、例示的なメモリアレイの一部の電気的概略図が示される。示された部分は、メモリセルの１つの面のみを有する二次元アレイを表し得るか、または、メモリセルの２つ以上のレベル（すなわち、２つ以上の面）を有する三次元メモリアレイの１つのレベルを表し得る。複数の直列接続されたＮＡＮＤトランジスタ列が示され、その１つが１２２と表示されている。各列は、直列接続された複数のＳＯＮＯＳトランジスタを含み、これらのトランジスタの各々は、複数のワード線１２５のそれぞれ１つによりゲート制御されている。ＮＡＮＤ列１２２はまた、ノード１２６上で伝達されるブロック選択信号ＢＳＥＬ２に従い、グローバルビット線コンタクト１３１にＮＡＮＤ列の一方端を結合するためのブロック選択デバイス１４８も含み、ノード１２４上で伝達されるブロック選択信号ＢＳＥＬ１に従い、共有されたバイアスノード１２８にＮＡＮＤ列の他方端を結合するための第２のブロック選択デバイス１４７をさらに含む。グローバルビット線コンタクト１３１は、グローバルビット線コンタクト１３１の他方側（すなわち反対側）に配置されかつ別のブロック選択信号ＢＳＥＬ３により別個に選択され得る別のＮＡＮＤ列１３２と共有される。

図面に示すように、横方向に隣接する４つのＮＡＮＤ列の一群は、ＮＡＮＤ列の左端部に配置された、ＶＤＲＡＩＮ１と呼ばれ得る共通のバイアスノード１２８を共有するが、ＮＡＮＤ列の右端部に配置された４つのグローバルビット線コンタクトのそれぞれ１つに個々に結合される。横方向に隣接する４つのＮＡＮＤ列の次の群は逆にされて、この群内のＮＡＮＤ列は、ＮＡＮＤ列の左端部に配置された４つのグローバルビット線コンタクトのそれぞれ１つに個々に結合される。この、次の群のＮＡＮＤ列は、ＮＡＮＤ列の右端部に配置された、ＶＤＲＡＩＮ２と呼ばれ得る共通のバイアスノード１２９を共有する。認識され得るように、ブロック選択信号ＢＳＥＬ１は、関連するグローバルビット線にＮＡＮＤ列の半分の左端部を結合し、この同じ信号は、共有されたバイアスノードＶＤＲＡＩＮ１にＮＡＮＤ列の他方の半分の右端部を結合する。同様に、ブロック選択信号ＢＳＥＬ２は、関連するグローバルビット線にＮＡＮＤ列の半分の右端部を結合し、この同じ信号は、共有されたバイアスノードＶＤＲＡＩＮ２にＮＡＮＤ列の他方の半分の右端部を結合する。

この構造は、同じグローバルビット線に２つの異なるＮＡＮＤ列を結合することにより、ＮＡＮＤ列をインタリーブする。たとえば、ＮＡＮＤ列１３４の左端部は、ＢＳＥＬ１によってグローバルビット線コンタクト１３８に結合され、ＮＡＮＤ列１３６の右端部は、ＢＳＥＬ２によってグローバルビット線コンタクト１４０に結合される。これらの２つのグローバルビット線コンタクト１３８および１４０は、好ましくは、異なる配線レベル上で運ばれるワイヤ１４６上で水平方向に経路指定され得る同じグローバルビット線に接続される。このようなグローバルビット線は、アレイより下方の配線レベルで運ばれ得るか、アレイより上方の配線レベルで運ばれ得るか、または、アレイ（たとえば２つ以上の
レベルを有する三次元アレイ）内の配線レベル上で運ばれ得る。ＮＡＮＤ列１３４および１３６は、「隣接する」ＮＡＮＤ列と呼ばれ得る。なぜなら、これらの間に配置された別のＮＡＮＤ列が存在するにもかかわらず、（アレイの同じブロック内において）同じグローバルビット線を共有しかつ同じワード線を共有しているためである。読出および書込のために、これらの２つのＮＡＮＤ列の１つのみを選択することも可能である。なぜなら、次のいくつかの図面を参照して説明するように、共有されたバイアスノードＶＤＲＡＩＮ１およびＶＤＲＡＩＮ２が別個のものであり、異なる状態に駆動され得るためである。これらの２つの共有されたバイアスノードＶＤＲＡＩＮ１およびＶＤＲＡＩＮ２の各々は、２つの隣接するブロック内のＮＡＮＤ列により共有され、したがって、好ましくは、メモリアレイより「上方の」（すなわち、半導体基板からより離れた）配線レベル上で運ばれる垂直なワイヤ１４２および１４４のそれぞれにおいて運ばれる。したがって、すべてが同じ方向でメモリアレイを横切る、２つの共有されたバイアスノードＶＤＲＡＩＮ１およびＶＤＲＡＩＮ２、ブロック選択信号ＢＳＥＬ１およびＢＳＥＬ２、ならびにさまざまなワード線１２５は、より好都合にデコードされて適切なレベルに駆動され得る。

上述のように、ＮＡＮＤ列内のメモリセル（すなわち、ワード線の１つによってゲート制御されるメモリセル）は、好ましくはＳＯＮＯＳ構造である。この明細書で用いるＳＯＮＯＳという用語は、ゲートとその下のチャネルとの間に電荷蓄積誘電体層を有するトランジスタデバイスの一般的な種別を指すことを意図しており、文字通り、シリコン−酸化物−窒化物−酸化物−シリコンの層のスタックを単に示すための限定的な意味で用いられない。たとえば、以下により詳細に説明するように、他の種類の誘電体層、たとえばオキシナイトライドを用いてよい。

基本的なＮＡＮＤ列は、極めて高効率の構造であり、インクリメンタルトランジスタのメモリセルに対して４Ｆ²のレイアウトを達成することができる。しかしながら、ＮＡＮＤ列の端部において必要なスイッチデバイスに適切な制御信号を与えること、およびグローバルビット線とバイアスノードまたは接地ノードとにこのようなＮＡＮＤ列を接続するオーバーヘッドを与えることは、結果的に得られる全体効率を下げることが多い。それとは対照的に、図３に示す構造は、両方が同じグローバルビット線に結合された２つのＮＡＮＤ列のインタリーブによって極めて高密度のレイアウトを達成し、したがって、グローバルビット線に対するピッチの要求基準を２分の１に緩和する。また、図３に示す構造は、ＮＡＮＤ列の各端部で１つの制御信号のみが用いられるため、極めて高密度のレイアウトを達成する。これにより、２つのブロック選択線ＢＳＥＬ１およびＢＳＥＬ２は、ちょうどワード線のように、複数のチャネルストライプを横切る連続したポリシリコンストライプにおいて経路指定され得、この経路指定は、チャネルストライプに形成された、必ずしもすべてではないがいくつかのブロック選択トランジスタにブロック選択信号線を接触させるのに必要とされていた措置なしに行なわれる。

このアレイ構造の効率に寄与する別の要因は、ブロック選択デバイスが、メモリセルデバイスと同一の態様で製造され得ることである。換言すると、ブロック選択デバイスは、メモリセルデバイスとちょうど同様のＳＯＮＯＳデバイスであり得る。したがって、２つ以上のメモリレベルが半導体基板の上方に形成された３Ｄアレイの実施例において、各メモリレベルは１種類のデバイスのみを含み、各レベルの製造をさらに単純化する。ブロック選択デバイスは、メモリセルデバイスと同一の態様でサイズが決定され得るが、好ましくは、より長いチャネル長（すなわち、ブロック選択信号に対し、より幅の広いポリシリコンストライプ）を有して、ブロック選択デバイスの降伏電圧を高くすることができる。

好ましい実施例において、メモリセルデバイスおよびブロック選択デバイスはいずれも、熱平衡（すなわち、窒化物内の、トラップされた最小電荷量）しきい値電圧Ｖ_Tをデプリーションモードにシフトするために注入されるＳＯＮＯＳデバイスである。速度の遅い
ディフューザ、好ましくはアンチモンまたは砒素であるデプリーションモードの注入物が好ましくは用いられる。なぜなら、結晶基板よりも多結晶層においてこのようなドーパントが相対的により大きく拡散するためであり、また、デバイスの寸法が極めて小さいためである。消去された状態のＶ_Tは実質的にデプリーションモードであり、好ましくは−２Ｖから−３Ｖのしきい値であり、プログラミングされた状態のＶ_Tは、好ましくは約ゼロボルトである。メモリセルは、データの状態に応じて、これらの２つのしきい値電圧の一方までプログラミングまたは消去されるが、ブロック選択デバイスは、好ましくは、約ゼロボルトのしきい値電圧を有するようにプログラミングされて、このプログラム状態で維持される。

次に図４を参照すると、同じグローバルビット線に結合され得る２つのブロックの各々内の２つの異なるＮＡＮＤ列を示す概略図が導入される。ここに記載する用語および構造は、このようなアレイ構成についての基本的な読出機能、プログラミング機能、および消去機能を説明するために、次のいくつかの図面で用いられる。示される部分は、メモリセルの１つの面のみを有する二次元アレイを表し得るか、またはメモリセルの２つ以上のレベルを有する三次元メモリアレイの１つのレベルを表し得る。１つのメモリレベルの状況で、およびマルチレベルアレイに対しても、基本的な動作を説明する。

以下の説明において、左上のＮＡＮＤ列は、選択されたＮＡＮＤ列であると想定される。選択されたワード線１６８は、Ｖ_WL電圧に駆動され、選択されたメモリセル１６９は、「Ｓ」で示される。選択されたワード線１６８と同じブロック内にある、選択されていない他のワード線１６６は、「通電」ワード線と呼ばれ得る。なぜなら、これらのワード線１６６が、そのそれぞれのメモリセル１６７における、記憶されたデータの状態に関係なく、通常、そのそれぞれのメモリセル１６７に電流を通すのに適したＶ_WLPASS電圧に駆動されるためである。２本のこのような通電ワード線１６６および１本の選択されたワード線１６８のみが示されているが、実際には、各ＮＡＮＤ列が、全部で１６本のワード線等の多くのワード線を含み得ることを認識されるべきである。

選択されたＮＡＮＤ列の一方端は、任意の所定の時点にＶ_BSELB電圧として既知の電圧を有するノード１６４上で伝達されるブロック選択信号により制御される選択デバイス１６５により、グローバルビット線１６２に結合される。この信号は、選択されたＮＡＮＤ列をグローバルビット線に結合するブロック選択信号と考えることができる。選択されたＮＡＮＤ列の他方端は、Ｖ_BSELDの電圧を有するノード１７０上で運ばれるブロック選択信号により制御される選択デバイス１７１により、共有されたバイアスノード１７２に結合される。この信号は、共有されたドレイン線に選択されたＮＡＮＤ列を結合するブロック選択信号と考えることができる。共有されたドレイン線１７２の電圧は、Ｖ_DRAIN電圧として既知であり得る。

選択されたブロックのちょうど上方のブロック内にある別のＮＡＮＤ列（図示せず）もまた、任意の所定の時点にＶ_UNBSEL電圧として既知の電圧を有するノード１７６上で伝達されるブロック選択信号により制御される選択デバイス１７３により、グローバルビット線１６２に結合され、この信号は、非選択ブロック選択信号と考えることができる。これらの２つの選択デバイス１７３および１６５は、好ましくはグローバルビット線コンタクトを共有する。

隣接するＮＡＮＤ列もまた、選択されたＮＡＮＤ列のちょうど右に示されている。上述のように、隣接するこのようなＮＡＮＤ列は、同じワード線を共有し、（すなわち、２つの異なるブロック選択信号により）同じグローバルビット線に結合されるが、共有された同じバイアスノード（すなわち「ドレイン」ノード）は共有しない。ここで、隣接するＮＡＮＤ列は、デバイス１８１、１８３、１８５、および１８７を含む。この隣接するＮＡ
ＮＤ列の下側端部は、ノード１７０上で伝達され、かつ、ここでＶ_BSELDと称されるブロック選択信号により制御される選択デバイス１８７により、グローバルビット線１６２に結合される。この隣接するＮＡＮＤ列の上側端部は、ノード１６４上で伝達されるブロック選択信号Ｖ_BSELBにより制御される選択デバイス１８１により、共有されたバイアスノード１７４に結合される。共有されたドレイン線１７４の電圧は、Ｖ_DADJ電圧として既知であり得、隣接するＮＡＮＤ列に対するドレイン電圧を表わす。

隣接するＮＡＮＤ列内のメモリセルデバイスには、簡単に言及しておかなければならない。なぜなら、そのさまざまな動作モードにおけるそれぞれのバイアス条件が重要であるためである。１８３と表示された２つのメモリセルデバイスは、通電ワード線１６６により駆動され、選択されていないメモリセルと呼ばれ得る（「Ｕ」と表示される）。別のメモリセルデバイス１８５は、選択されたワード線１６８により駆動され、半分が選択されたメモリセルと呼ばれ得る（「Ｈ」と表示される）。このような、選択されていないメモリセルおよび半分が選択されたメモリセルは、選択されたメモリブロックの全体における、他の選択されていないＮＡＮＤ列内に見受けられる。

図面の下半分には、さらに２つのＮＡＮＤ列も示されており、これらの列は、選択されたアレイブロックのちょうど下のブロック内に位置する。これらのＮＡＮＤ列は、いずれも選択されていない。両方のＮＡＮＤ列の一方端におけるブロック選択線１７６と、ＮＡＮＤ列の他方端における他のブロック選択線１８０とは、非選択ブロック選択電圧Ｖ_UNBSELにおいてバイアスがかけられている。選択されていないワード線１７８（選択されていないブロック内の複数のワード線を表わす）は、非選択ワード線電圧Ｖ_WLUNSELにおいてバイアスがかけられている。選択されていない、共有されたドレインノード１８２が、バイアス電圧Ｖ_DUNSELを有していることが示される。共有されたこのようなドレインノードは、２つの選択されていないブロックに応対する任意のこのようなドレインノードを表わす。

これらの２つの下側のＮＡＮＤ列は、選択されたブロックと同じレベル上の他の選択されていないブロック内にあるさまざまなノードおよびデバイスに印加されたバイアス電圧も表わす。この明細書に示す、或る特定の三次元アレイの実施例については、これらの２つの下側のＮＡＮＤ列が、アレイ内の選択されていないレベル上のすべてのブロック内にあるさまざまなノードおよびデバイスに印加されるバイアス電圧も表わす。

ブロック選択デバイス１８７および１８９は、グローバルビット線１６２へのコンタクトを共有する。同様に、共有されたバイアスノード（すなわちＶＤＲＡＩＮ）のコンタクトもまた、共有されたコンタクトの対向する側にあるそれぞれのブロック選択デバイス（選択デバイス１７１および１７５等）により共有される。さらに、図３に示すように、同じブロック内の４つのＮＡＮＤ列は、各ＶＤＲＡＩＮコンタクトを共有する所定の層の上の８個のＮＡＮＤ列のすべてに対するこのようなＶＤＲＡＩＮコンタクトを共有する（しかしながら、その各々はそれぞれのグローバルビット線に結合されている）。

読出動作
次に図５を参照すると、このアレイ構造に対する例示的な読出条件が示される。選択されたＮＡＮＤ列は、ＮＡＮＤ列の両端に電圧を印加することによって読出され、確実に、両方のブロック選択デバイスにバイアスがかけられて電流を通すようにし、確実に、ＮＡＮＤ列内の選択されていないメモリセルデバイスのすべてにバイアスがかけられて、そこに記憶されたデータ状態に関係なくその列を通って電流を通し、選択されたワード線にバイアスをかけ、それによって２つのデータ状態の１つのみに対し、ＮＡＮＤ列を通って電流が流れるようにする。１つの適切な組の読出条件は、「グローバルビット線」のブロック選択線Ｖ_BSELBを正の電源電圧Ｖ_DD（たとえばＶ_DDは、２．５から３．３ボルトの範囲
にあることが多い）に駆動することと、「ドレイン」ブロック選択線Ｖ_BSELDを同じくＶ_DDに駆動することとを含む。グローバルビット線１６２の電圧（すなわちＶ_GBL）は約２ボルトであり、Ｖ_DRAINは約２．５ボルトである。選択されたメモリセルのデータ状態は、グローバルビット線上の電圧バイアスを維持することと、センス回路１９０によりグローバルビット線上の電流を検知することとによって判定することができ、このセンス回路１９０は、グローバルビット線に直接結合され得るか、または、いくつかのグローバルビット線の間で共有され、そしてデコード回路により所望のグローバルビット線に結合され得るか、のいずれかである。適切な電圧制限ビット線センス回路は、現在、米国特許出願公開番号第ＵＳ ２００３／００２１１４８ Ａ１号に公開されている、ロイ Ｅ．ショイアライン（Roy E. Scheuerlein）による「ダイオード様の特徴を有するセルのメモリアレイに特に有用な、電流を検知する方法および装置（Current Sensing Method and Apparatus Particularly Useful for a Memory Array of Cells Having Diode-Like Characteristics）」に記載されている。

簡潔に図６を参照すると、選択されたブロック内のすべてのワード線は、約２ボルトに駆動されて、Ｖ_GBL電圧とＶ_DRAIN電圧との間の値を有する電圧まで、選択されたＮＡＮＤ列の中間ノード（すなわち、各デバイス間のソース／ドレイン領域）を充電する。次に、選択されたワード線は約１ボルトまで下げられ、それにより、消去される場合（すなわち、約−２ボルトのしきい値を有する場合）には、選択されたデバイス１６９を通って依然として電流が流れ、選択されたデバイス１６６がプログラミングされる場合（すなわち、約０ボルトのしきい値を有する場合）には、電流が流れることを防止する。

Ｖ_DADJ電圧は、好ましくは、Ｖ_GBL電圧と実質的に同じ電圧まで駆動され、それにより、隣接するＮＡＮＤ列の両端にバイアス電圧が実質的に印加されない。その結果、そのブロック選択デバイス１８１および１８７がターンオンされた場合でも、隣接するＮＡＮＤ列を通ってグローバルビット線１６２上に電流が流れず、このことは、グローバルビット線１６２上の電流の検知を妨げる。隣接するＮＡＮＤ列内の中間ノードには、すべて約２ボルトのバイアスがかけられている。なぜなら、選択されたワード線１６８のみが２ボルトよりも低い電圧に置かれているためであり、メモリセルおよびブロック選択デバイスの各々が、約０ボルト以下のしきい値を有するためである。その結果、選択されていないデバイス１８３上の読出ディスターブ条件（すなわち、ゲートからソース／ドレインへのバイアス電圧）が実質的に０となり、半分が選択されたセル１８５に対する読出ディスターブ条件が、約−１ボルトとなる。選択されたＮＡＮＤ列を再び参照すると、選択されたＮＡＮＤ列内の中間ノードの各々に、２と２．５ボルトとの間の電圧でバイアスがかけられているため、「Ｆ」デバイス１６７における読出ディスターブ条件は、約０〜０．５であり、選択されたデバイス１６９における読出ディスターブバイアスは、約−１ボルトである。表１に、これらの読出ディスターブ条件と、メモリセルがこのような条件に晒される時間の相対的な長さとをまとめる。

読出条件は、選択されたメモリセルデバイスの両端に印加された、極めて低いゲート−ソースバイアス電圧を有する。なぜなら、消去されたセルのしきい値電圧が、約−２ボルトにシフトされたためである。その結果、−１ボルトのゲート−ソース電圧が、消去状態に対してトランジスタを介した導通を生じるのに十分なものとなるが、プログラミング状態に対しては十分なものにならず、したがって、セルのデータ状態を識別することを可能にする。さらに、デプリーションモードの消去状態により、４つのメモリセルデバイス（すなわち、Ｓ、Ｆ、Ｈ、およびＵ）のすべては極めて低い読出ディスターブバイアスを有し得るが、選択されていない「Ｕ」デバイスにとっては、読出ディスターブバイアス電圧を実質的に有さないことが特に重要である。なぜなら、所定のメモリセルは、他の任意のバイアス条件よりも「Ｕ」デバイスとしてバイアスがかけられる、一層多くのサイクルに耐えなければならないためである。

選択されていないブロック内のＮＡＮＤ列は、それぞれのブロック選択デバイス、たとえばデバイス１７３および１８９を確実にオフのまま保つことにより、グローバルビット線から減結合される。同様に、選択されていないブロック内のＮＡＮＤ列は、それぞれのブロック選択デバイス、たとえばデバイス１７５を同様にオフのまま確実に保つことにより、ＶＤＲＡＩＮノードから減結合される。このことは、示されるように、Ｖ_UNBSELを−１ボルト等の電圧に駆動することによって達成することができる。選択されていないブロック内のすべてのワード線１７８は、接地のＶ_WLUNSEL電圧において、好都合にも維持され得る。

以下の表２に、上述の電圧の各々に対する適切な範囲をまとめる。

プログラム動作
次に図７を参照すると、このアレイ構造についての例示的なプログラム条件が示される。選択されたＮＡＮＤ列内の選択されたメモリセルデバイス１６９は、選択されたメモリセルの両端に十分に高いプログラミング電圧（すなわち、ゲート−ソースからの）を印加することによってプログラミングされる。

このことは、ブロック選択デバイスを確実にターンオンしてグローバルビット線１６２からＮＡＮＤ列に低電圧を流し、選択されたワード線１６８に対して十分に高いプログラミング電圧を印加することによって達成され得る。通電ワード線は、グローバルビット線上の低電圧を、選択されたメモリセルデバイスに伝達するのに十分高い電圧まで駆動されるが、選択されたＮＡＮＤ列内の選択されていないメモリセルを誤ってプログラミングするほど高い電圧には駆動されない。グローバルビット線は、プログラミングを阻止するために、より一層高い電圧に置かれ得、それにより、選択されたメモリセルの両端に印加されたゲート−ソース電圧は、デバイスをプログラミングするのに必要な電圧よりも小さくなる。通電ワード線電圧は、また、選択されたメモリセルデバイスにビット線阻止電圧を伝達するほど十分に高くなるべきである。１つの適切な組のプログラム条件は、「グローバルビット線」ブロック選択線Ｖ_BSELBを約６ボルトに駆動することと、「ドレイン」ブロック選択線Ｖ_BSELDを約−１ボルトに駆動すること、したがって、ドレインブロック選択デバイス１７１をターンオフすることとを含む。Ｖ_DRAINが共有されたバイアスノードは、好ましくは浮動状態に置かれる。グローバルビット線１６２の電圧（すなわちＶ_GBL）は、プログラミングを行なうために約０ボルトに駆動され、プログラミングを阻止するために、約６ボルトの阻止電圧まで代替的に駆動される。通電ワード線電圧Ｖ_WLPASSは約４ボルトであり、それにより、少なくともほとんどのビット線阻止電圧（すなわち、少なくとも約５ボルト）が、選択されたＮＡＮＤ列内の中間ノードに流され得る。グローバルビット線上の電圧は、ビット線ドライバ回路１９０によって駆動され得る。ビット線ドライバ回路１９０は、グローバルビット線に直接結合され得るか、または、いくつかのグローバルビット線の間で共有され、そしてデコード回路により所望のグローバルビット線に結合され得るか、のいずれかである。適切なドライバ回路およびデコード回路が当該技術で周知である。

図８を簡単に参照すると、選択されたブロック内のすべてのワード線は、Ｖ_WLPASS電圧（約４ボルト等）に駆動されて、選択されたＮＡＮＤ列の中間ノードを少なくともビット線阻止電圧付近の電圧まで充電する。次に、選択ワード線電圧Ｖ_WLを、たとえば約１１ボルトのワード線プログラミング電圧まで上昇させる。Ｖ_GBLが０の場合、選択されたメモリセルデバイス１６９の両端に、実質的に１１ボルトが印加される。代替的に、Ｖ_GBLがたとえば約６ボルトの阻止電圧まで駆動される場合、選択されたメモリセルデバイス１６９の両端に５ボルトしか印加されず、プログラミングが生じない。選択されたワード線から、選択されたワード線付近のソース／ドレインノードに何らかの結合が生じ得、阻止中にわずかに小さなバイアス電圧が生じる。代替的に、ワード線は、阻止プログラミング電圧を上回る電圧に駆動され得、すべてのグローバルビット線およびＶ_DADJは、阻止プログラミング電圧においてバイアスをかけられて、ＮＡＮＤ列内のドレインに完全な阻止電圧を流す。次に、選択されたワード線は、そのプログラミング電圧まで上方に駆動され得、通電ワード線は、選択されたグローバルビット線が接地される前に、通電ワード線電圧まで下げられ得る。これにより、より複雑な動作を犠牲にして、ディスターブの防止が達成される。

Ｖ_DADJ電圧は、好ましくは、ビット線阻止電圧と実質的に同じ電圧に駆動され、それにより、隣接するＮＡＮＤ列には、選択されたＮＡＮＤ列に関して上で述べたように、同様の阻止条件でバイアスがかけられる。隣接するＮＡＮＤ列内の中間ノードにはすべて、少なくとも約５ボルトでバイアスがかけられる。なぜなら、各メモリセルが、約０ボルト以下のしきい値電圧を有するためである。その結果、選択されていないデバイス１８３上のプログラムディスターブ条件は、（所定のデバイスに対する厳密なＳ／Ｄ電圧に依存して）ほぼ−１ボルトからゼロの範囲となり、半分が選択されたセル１８５に対するプログラムディスターブ条件は、約５〜６ボルトとなる。選択されたＮＡＮＤ列を再び参照すると、「Ｆ」デバイス１６７上のプログラムディスターブ条件は、約４ボルト（Ｖ_WLPASS電圧）である。表３に、これらのプログラムディスターブ条件と、メモリセルがこのような条件に晒される時間の相対的な長さとをまとめる。プログラミング時間（すなわち、Ｖ_WLが、たとえば１１ボルトのワード線プログラミング電圧に駆動される時間期間）は、１から数十マイクロ秒の範囲内に入り得る。

選択されたＮＡＮＤ列のドレイン端部のブロック選択デバイス１７１は、プログラミング中にターンオフされて、選択されたＮＡＮＤ列を介した漏れ経路が生じるのを回避する。この選択されたＮＡＮＤ列は、Ｖ_DRAIN（ノード１７２）をデータに依存した状態に置く。或る列はＶ_DRAINをハイにし、また或る列はＶ_DRAINをローにし、明らかに電力を浪費して潜在的に回路の動作を妨げる。

ブロック選択デバイス１７１および１８７は、わずかに負のゲート電圧により（たとえば約−１ボルトのＶ_BSELD電圧により）オフにならなければならず、デバイスのＳ／Ｄは、少なくとも隣接する列において、および選択されたグローバルビット線のいくつかにお
いて、約６ボルトになる。これにより、約−７ボルトのゲート−ソースの部分的な消去バイアスが、ブロック選択デバイス上に置かれる。これらのブロック選択デバイスが、セルと同じプロセスステップにより形成されている場合、これらのブロック選択デバイスは、選択されたメモリセルのプログラミング中に印加されたこのバイアス電圧によって部分的に「消去」され得、このことは、多数のプログラムサイクルの後に、ブロック選択デバイスのＶ_Tを負の領域までゆっくりと減少させる。このようなしきい値電圧は、単に約−１ボルトのＶ_BSELD電圧によってブロック選択デバイスがターンオフされることを防ぐ。

ブロック選択デバイスから電荷蓄積誘電体層（窒化物等）を除去するための追加の処理を用いることができるが、このことは、半導体プロセスに複雑さを加える。代替的に、各プログラムサイクルの終了時にプログラミング後のバイアス条件を追加することが好ましく、影響を受けたブロック選択デバイスは、わずかな量「プログラミング」されて、そのＶ_Tを、その最大値、たとえば約０ボルトまで戻す。このことは、選択されたブロック内のすべてのワード線（Ｖ_WLおよびＶ_WLPASS）を再び接地（０ボルト）に戻し、Ｖ_GBLおよびＶ_DRAINを接地し、そしてＶ_BSELDを短時間、プログラミング電圧（約１０〜１１ボルト等）に駆動することによって達成され得る。便宜上、両方のブロック選択信号をプログラミング電圧に駆動することができる。なぜなら、ブロック選択デバイスのしきい値をオーバープログラミングする心配がほとんどないためである。以下に説明する例示的なＳＯＮＯＳプロセスについては、消去時間がプログラミング時間よりもはるかに長く、それにより、相対的に短い「ブロック選択Ｖ_T調節プログラム時間」でさえも、そのＶ_Tが確実にその最大値にとどまるのに十分なものとなる。このようなブロック選択Ｖ_T調節に対する例示的な時間期間は、約１μｓである。

以下の表４に、上述の電圧の各々に対する適切な範囲をまとめる。

消去動作
次に図９を参照すると、このアレイ構造についての例示的な消去条件が示される。選択されたブロック内のすべてのメモリセルは、各メモリセルトランジスタの両端に、十分に高い大きさの負のゲート−ソース電圧を印加することによって消去される。１つの適切な組の読出条件は、メモリアレイの実質的に全体を、たとえば１０ボルトのＶＥＥ電圧に駆
動することを含む。特に、選択されたブロックに対し、グローバルビット線電圧Ｖ_GBL、ブロック選択線Ｖ_BSELBおよびＶ_BSELDの両方、ならびに共有されたバイアスノードＶ_DRAINおよびＶ_DADJの両方はすべて、消去電圧まで駆動される。選択されていないブロックにおいて、ワード線Ｖ_WLUNSEL、ブロック選択線Ｖ_UNBSEL、および共有されたドレインノードＶ_DUNSELもまた、すべてが消去電圧まで駆動される。次に、選択ブロック内の中間ノードがグローバルビット線および共有されたドレインノード上で伝達される実質的な消去電圧まで充電される時間を取ってから、選択されたブロック内のワード線は（図１０に示すように）接地に置かれ、したがって、ブロック内の各メモリセルの両端に消去バイアスを印加する。メモリセルの消去がプログラミングに比べていくぶんゆっくりと進行し得るため、消去条件の時間は、数十ミリ秒までの消去時間にわたって有利にも保持され得る。

ＶＥＥとして示される消去電圧は、消去の開始時に初期の消去電圧に設定されることが好ましいが、その後、消去サイクルの期間にわたって最終的な消去電圧までゆっくりと下がる。これにより、単一の値に消去電圧を保持するよりも（ポリシリコンゲートに最も近い「阻止酸化物」を介した電荷漏れを減らすことによって）、より完全なメモリセルの消去を提供する。アレイ用のサポート回路は、内部で生成されたＶＥＥ信号に、説明されたさまざまな信号を結合するように配置され得、このＶＥＥ信号は次に、図１０に示す、制御されたパルス形状を達成するように制御される。ＶＥＥパルスの立下がり端は、好ましくは、ちょうど消去された選択ブロックのＮＡＮＤ列内のさまざまな中間のノード立下がり速度以下の速度で立下がるように制御され、このことは、セルを介した漏れ電流によって判定される。代替的に、選択されたブロックのワード線は、ＶＥＥ電圧に戻され得、次に、アレイ全体がＶＥＥパルスの立下がり端によって接地に戻され得る。

上記の説明では、消去のために一度に１つのブロックが選択されることが想定されているが、アレイの同じレベルまたは異なるレベル上に配置されているかに関係なく、２つ以上のこのようなブロックが同時に消去されてよいことが明らかである。

以下の表５に、上述の電圧の各々に対する適切な範囲をまとめる。

次に図１１を参照すると、上述のアレイ構成を用いる３次元メモリアレイの実施例が示される。８つのメモリレベルの各々の上にそれぞれのＮＡＮＤ列が示され、各々は、実質
的に垂直に、互いにアライメントされていることが示される。各ＮＡＮＤ列は、たとえば、１６個の直列接続されたメモリセルトランジスタと、各端部においてそれぞれのブロック選択トランジスタとを含む。８個のＮＡＮＤ列のすべては、同じグローバルビット線１６２を共有し、「ジア（zia）」２３４（この名称は、２つ以上のレベルをｚ方向に接続する積層型のビア構造を示唆する）により接続されている。図３に示すように、グローバルビット線のジア２３４の反対側の８個のＮＡＮＤ列もまた、グローバルビット線１６２により共有され、それによって（この実施例では）全部で１６個のＮＡＮＤ列が１つのジアにより１本のグローバルビット線により応対される。ジア２３４は、好ましくは、メモリアレイよりも下方の配線層上の配線に接続され、この図面ではＲ３と表示される。

同様に、８個のＮＡＮＤ列のすべては、同じＶＤＲＡＩＮノード１７２（すなわち、共有された同じバイアスノード）を共有しており、メモリアレイより上方の配線層上の相互接続線に好ましくは接続されかつ図面においてＴＯＰ ＭＥＴＡＬと表示されたジア２３６により、すべてが接続される。以前に述べたように、ＶＤＲＡＩＮノードは、たとえば隣接する４個のＮＡＮＤ列により、１つのメモリレベル内で横方向にも共有され得、図１１に示す単に８個のブロック選択デバイスではなく、ジア２３６の右側に接続された３２個のブロック選択デバイスを生じる。１つのジア２３６につき３２個のブロック選択デバイスへの接続により、このようなＶＤＲＡＩＮジアは、「マスト（mast）」とも呼ばれ得る。

グローバルビット線およびＶＤＲＡＩＮノードに対する、共有された垂直な接続とは対照的に、２つのブロック選択制御信号の各々と、各レベル上の複数のワード線の各々とは、そのレベルに固有であることが好ましく、したがって、各レベルを個々に選択することが可能になる。上述のように、選択されていないレベル内のブロックに対するさまざまなバイアス条件は、選択されたレベル内の選択されていないブロックに対するものと同じである。各ワード線は、ジアにより、アレイより下方の配線層に垂直に経路指定されている。このジアは、同一レベル上の他のワード線に電気的に接続されておらず、かつ、他のレベル上のワード線によって共有されていない。しかしながら、以下に述べるように、このようなワード線ジアの一実施例は、介在するメモリレベル上のワード線の、小さく犠牲的な特徴に物理的に接触して、すべてのメモリレベル全体におけるジア形成の整合性を高める。ただ１つのメモリレベル上のワード線を選択することにより、プログラミングまたは読出用に最小数のブロックにバイアスをかけることができ、したがって、ディスターブ時間を短縮する。ディスターブ時間を制限したいという要望により制約を受けていない場合、２つ以上のレベル上のワード線間においてワード線ジアを共有すること（たとえば、アレイの２つのレベル上の類似したワード線間で共有すること）により、いくつかの領域を節約することができる。同様に、ブロック選択線もまた、アレイの２つ以上のレベルによって共有され得る。

製造プロセス
次に図１２Ａおよび図１２Ｂを参照すると、フロー図が、上述のメモリレベルを形成するための例示的なプロセスを示す。このようなフロー図は、３次元メモリアレイ用の複数のメモリレベルを形成するために繰返し使用され得るか、または、単一のメモリレベルを形成するために一度使用され得る。他の多くの変形例が考えられ、示されたこのフロー図は、この発明のさまざまな特徴および利点を指し示すための例示的なものである。

ステップ２６２に示すように、出発材料上にメモリレベルが形成される。この出発材料は、基板の上方に形成された複数のより低いレベルの配線層上に形成される配線の相互接続および回路を含むように既に処理された半導体ウェハを含み得るか、または、この明細書に記載するメモリアレイのレベルを有する、既に処理されたこのような基板を含み得る。ステップ２６４において、相対的に厚い酸化物が、成長、堆積、または他の適切な方法
により形成され、メモリレベルとその下の構造との間に誘電体分離層を設ける。このような誘電体層は、５０ｎｍから数ミクロンの範囲の厚さを有し得る。

集合的なステップ２８６は、誘電体層の上面上に複数のチャネルストライプを形成するように呼出され得る。含まれる個々のステップは、ステップ２６６において、しばしばα−Ｓｉ層として公知のアモルファスシリコン層を堆積するステップを含む。代替的に、多結晶シリコン層が堆積されてよい。このようなシリコン層は、好ましくは、ＮチャネルＳＯＮＯＳデバイスを構築するのに適した、低濃度ドープされたｐ型ポリシリコンであり、５ｎｍから２００ｎｍの範囲の厚さに形成される。シリコン層は、好ましくは、堆積プロセス中に現場でドープされて、堆積時に活性化されたドーパントを生じる。さらに、現場でドープすることにより、チャネル領域の背景濃度を設定するための別個の注入ステップが必要ではなくなり、したがって、製造コストを潜在的に下げる。代替的に、シリコン層をドープせずに堆積し、注入することができる。シリコン層は、好ましくは非晶質状態で堆積され、結晶化を単に行なうための特定のステップを必要とせずに、以降の熱処理のステップ中に多結晶化される。

ステップ２６８では、α−Ｓｉ層が任意に注入されて、ＮＡＮＤ列内のメモリセルデバイスおよびブロック選択デバイスの、結果的に得られるしきい値電圧を調節する。いくつかの好ましい実施例において、これらのデバイスは、約−２から−３ボルトのデプリーションモードのしきい値電圧まで注入される。低速度のデフューザであり、好ましくはアンチモンまたは砒素であるデプリーションモードの注入物は、セルデバイスのＵＶ消去（すなわち、窒化物内にトラップされた最小電荷量）Ｖ_Tをデプリーションモードにシフトするように注入される。

ステップ２７０では、フォトレジスト層が堆積されて、所望のチャネルストライプに対応するフォトレジストの特徴を規定するためのチャネルマスクを用いて露光される。次に、ステップ２７２において、好ましくは異方性エッチングを用いてα−Ｓｉ層がエッチングされて、チャネルストライプを形成し、ステップ２７４で残存するフォトレジストが除去される。結果的に得られた構造を図１７に示す。図１７は、下にある基板３７２、誘電体層（酸化物）３７４、および酸化物３７４の上面上に形成された２つのα−Ｓｉチャネルストライプ３７６を示す。

次に、ステップ２７６において、電荷蓄積誘電体層、たとえばＯＮＯ誘電体スタックが、チャネルストライプ３７６上に形成される。好ましくは、ＯＮＯスタックは、チャネルストライプ３７６の側面上に加え、上面上にも形成され、また、チャネルストライプ３７６間で露出する酸化物３７４の上面上にも形成される。図１３を簡単に参照すると、ＯＮＯスタックは、好ましくは、１．５から３．５ｎｍの範囲の厚さを有する第１の酸化物層を（ステップ３３０において）形成することによって形成され得る。任意のいくつかの技術、たとえば、純粋な酸素環境、または窒素で希釈された酸素環境における急速熱酸化（Rapid Thermal Oxidation（ＲＴＯ））を用いることができる。この第１の酸化物を形成するために、炉における熱酸化を用いてもよい。別の代替例として、現在、米国特許出願公開番号第ＵＳ ２００３／０１５５５８２ Ａ１号として公開されている「集積回路用のゲート誘電体構造およびこのようなゲート誘電体構造を製造および使用するための方法（Gate Dielectric Structures for Integrated Circuits and Methods for Making and Using Such Gate Dielectric Structures）」と題された出願において、マイトレイー・マハジャニ（Maitreyee Mahajani）他により説明されている、現場において蒸気により生成される酸化物（In-Situ Steam Generated Oxide）（ＩＳＧ）が形成されてよい。

ＯＮＯスタックの形成を続ける際に、好ましくは２．０から２０．０ｎｍの範囲の厚さを有する窒化物層が（ステップ３３２において）次に形成される。任意のいくつかの技術
、たとえば低圧化学的気相成長（Low Pressure Chemical Vapor Deposition（ＬＰＣＶＤ））プロセスを用いて、化学量論的な窒化シリコンを堆積することができる。窒化物層ではなくオキシナイトライド層を形成することもできる。

ＯＮＡスタックの形成を続ける際に、好ましくは２．０から２０．０ｎｍの範囲の厚さを有する上部または「阻止」酸化物層が（ステップ３３４において）次に形成される。任意のいくつかの技術を用いてよく、好ましくはＨＴＯプロセスが用いられる。

再び図１２Ａおよび図１２Ｂを参照すると、ステップ２７６におけるＯＮＯ層の形成後に、集合的なステップ２８８によってワード線ストライプが次に形成される。個々のステップは、ステップ２７８においてゲート材料層を堆積するステップを含む。このような層は、好ましくは、以下により詳細に説明するように、ゲート材料層の少なくとも底部において、高濃度ドープされたｐ型（すなわちＰ＋）ポリシリコンを含む。

ステップ２８０において、フォトレジスト層が堆積され、所望のワード線ストライプに対応するフォトレジストの特徴を規定するためのワード線マスクを用いて露光される。次に、ステップ２８２において、好ましくは異方性エッチングを用いてゲート材料層がエッチングされてワード線ストライプを形成し、残存するフォトレジストがステップ２８４において除去される。結果的に得られた構造を図１８に示す。図１８は、下にある基板３７２、誘電体層（酸化物）３７４、および酸化物３７４の上面上に形成されたα−Ｓｉチャネルストライプ３７６を示す。酸化物３７４の上面上、ならびにチャネルストライプ３７６の上面および側面上に、複合ＯＮＯ層３７８が示される。ワード線ストライプ３８０は、下にあるチャネルストライプ３７６上を昇るのに伴い、ＯＮＯ層の上面に等角に続くことも示されている。

図１４を簡単に参照すると、適切なゲート材料層が、ポリシリコン／シリサイド／ポリシリコンのスタックとして形成され得る。最初に、別個の注入動作を必要とせずに堆積時に活性化したドーパントを生じるために、好ましくは堆積プロセス中に現場でのドーピングを行なうことにより、高濃度ドープされたポリシリコンの層が形成される。代替的に、ポリシリコン層は、ドープされずに堆積されて注入され得る。結果的に得られるＳＯＮＯＳデバイスに対し、ｐ型のゲート層が、改善された消去特性を生じる（すなわち、消去中にゲートからの電子注入が少なくなる）と考えられているが、代替的にＮ＋ポリシリコンを用いてよい。ゲートのドーピング濃度は、好ましくは１０²⁰〜１０²¹原子／ｃｍ³の範囲内である。

ステップ３４２において、チタンの層が堆積され、その後、窒化チタン層が続き、後のＲＴＡプロセス（ステップ３４４）中にポリシリコン層の上部上に低抵抗のチタンシリサイド層を形成する。このようなＲＴＡは、好ましくは７００〜８５０℃の範囲の温度で実施される。最後のポリシリコン層が最後にＴｉＮ層上に堆積されて、ゲート材料層の積層またはスタックを形成する。以前と同様に、Ｐ＋ポリシリコンが好まれるが、Ｎ＋ポリシリコンを用いてもよい。

図１６を簡単に参照すると、ゲート材料層は、当該技術で周知のように、たとえば、Ｐ＋（またはＮ＋）ポリシリコンを堆積するステップ（ステップ３５０）と、チタンまたはコバルト等の金属を堆積するステップ（ステップ３５２）と、次に、第１のＲＴＡ動作（ステップ３５４）および第２のＲＴＡ動作（ステップ３５６）において金属のシリサイドを形成するステップとによっても形成され得る。

次に、これらのゲート材料層のいずれかが、上述のようにマスクされてエッチングされ、ＯＮＯ層およびチャネルストライプ上に複数のワード線ストライプを形成することがで
きる。以下に説明するように、ワード線ストライプは、ゲートエッチングの前にシリサイド層を形成するのではなく、サリサイド法を用いて低抵抗のワード線を形成することによっても形成され得る。

再び図１２Ａおよび図１２Ｂを参照すると、ワード線ストライプの形成後に、フロー図は、ワード線ストライプ間のチャネルストリップの露出した部分にあるチャネルストライプにソース／ドレイン領域を形成することにより継続する。このようなソース／ドレイン領域は、集合的なステップ３１８により形成され得、この集合的なステップ３１８は、Ｎ−領域を注入するステップ（ステップ２９０）と、スペーサを形成するステップ（ステップ２９２および２９４）と、Ｎ＋ソース／ドレイン領域を注入するステップ（ステップ２９６）とを含み得る。Ｎ＋ソース／ドレインの注入条件（および、より一層狭い範囲で、低濃度ドープされたソース／ドレインの注入条件）は、ソース／ドレイン領域の所望のドーピングおよび接合深さを得るように選択されるべきであるが、ポリシリコンゲート構造の少なくとも底部を、Ｐ＋でドープされた（すなわち、ＯＮＯ界面で依然としてＰ＋ドープされた）状態にすべきである。いくつかの実施例において、シリサイド層は、ステップ２９８においてワード線ストライプ上に形成され得、ソース／ドレイン領域上にも形成され得る。図１６を簡単に参照すると、自己整合型シリサイド（すなわちサリサイド）は、チタンまたはコバルト等の金属を堆積するステップ（ステップ３６２）と、次に、第１のＲＴＡ動作において金属のシリサイドを形成するステップ（ステップ３６４）と、ウェットエッチングにより未反応の金属を除去するステップ（ステップ３６６）と、その後に続く第２のＲＴＡ動作（ステップ３６８）とにより、当該技術で周知のように形成され得る。

再び図１２Ａおよび図１２Ｂを参照すると、ワード線ストライプ間のチャネルストライプの露出した部分内にソース／ドレイン領域を形成した後、ブロック選択トランジスタおよびメモリセルトランジスタの形成は実質的に完了しているが、電気的な接続の形成がまだ残っている。酸化物層等のレベル間誘電体層がステップ３００において堆積され、ステップ３０２において化学的機械的研磨（ＣＭＰ）により平坦化される。一実施例における、結果的に得られた構造を図１９に示す。図１９は、チャネルストライプ３７６に沿って長手方向に「切断」された断面図を示す。３つのワード線ストライプ（３８０等）が側壁スペーサ３９１を有していることが示される。各トランジスタは、各スペーサ３９１の下方に形成された、低濃度ドープされた浅いソース／ドレイン領域３９０を含み、高濃度ドープされたＮ＋ソース／ドレイン領域３９２は、各ワード線ストライプ間に形成される。この図面において、各ワード線ストライプ３８０は、下側のポリシリコン層３９２と、シリサイド層３９６と、上側のポリシリコン層３９８とを含むポリ／シリサイド／ポリのスタックとして示される。ワード線ストライプ（すなわちゲート）とトランジスタチャネル３７６との間にＯＮＯ層３７８が示される。ＯＮＯ層は一般に、側壁スペーサの形成時にソース／ドレイン領域３９２上で除去されるが、ソース／ドレイン領域上に残存するＯＮＯは無害である。また、レベル間誘電体層４００が、ワード線ストライプ間の領域を充填してワード線ストライプを被覆していることも示される。代替的な方法では、低濃度ドープされたソース／ドレイン領域３９０が存在しないことが考えられ、より高濃度ドープされたＮ＋ソース／ドレイン領域３９２のみが実際に存在する（そして、意図的に外側に拡散されて、ポリシリコンゲートの、より縁部付近に入る）。さらに別の代替的な方法では、側壁スペーサ３９１および低濃度ドープされたソース／ドレイン領域３９０が存在しないことが考えられ、高濃度ドープされたＮ＋ソース／ドレイン領域３９２のみが存在する。さらに、Ｎ＋領域３９２は、チャネルストライプ３７６を完全に通ってチャネルストライプ３７６の底部に到達するように形成され得る。

別の実施例において、結果的に得られた構造を図２０に示す。図２０も同様に、チャネルストライプ３７６に沿って長手方向に「切断」された断面図を示す。３つのワード線ス
トライプ（３８０等）が側壁スペーサ３９１を有していることが示される。各トランジスタは、各スペーサ３９１の下方に形成された、低濃度ドープされた浅いソース／ドレイン領域３９０と、各ワード線ストライプ間の「露出した」領域内のチャネルストライプに形成された、高濃度ドープされたＮ＋ソース／ドレイン領域３９２とを含む。この図面において、各ワード線ストライプ３８０は、ポリシリコン層３９４およびシリサイド層４１２を含む、シリサイド化されたポリシリコン線として示される。ＯＮＯ層３７８は、ゲートストライプの下に示される。ＯＮＯ層は、側壁スペーサの形成によりソース／ドレイン領域３９２上で除去され、シリサイド層４１４が各ソース／ドレイン領域３９２の表面上に形成される。

次に図２１を参照すると、別の実施例が示され、チャネルストライプ３７６の全体を通って形成された、高濃度ドープされたソース／ドレイン領域４２２を示す。しきい値注入層４２４が、ゲート（すなわち、ワード線ストライプ）下のＯＮＡ層３７８の真下に示される。このような注入層４２４は、完全に消去されたしきい値電圧を、−２から−３ボルトの一般的な値に設定するためにチャネルストライプ内に行なわれたデプリーションモードの注入から生じ得る。ここでもまた、レベル間誘電体層４００が示され、より低い次のメモリレベルのためのワード線ストライプ４２６から、示されたメモリレベルを分離する、別のレベル間誘電体層３７４も示される。以降の図面に示される２つの断面図が、参照しやすいようにこの図面に記載されており、一方は、メモリセルのトランジスタチャネル領域内のチャネルストライプを横切って切断されており（図２２）、他方は、ソース／ドレイン領域４２２内のチャネルストライプを横切って切断されている（図２３）。

図２２は、図２０に示す構造の、ワード線ストライプ３９４に沿って長手方向に「切断」された断面図を示す。３つのチャネルストライプ（４４０、４４２等）が示され、各々は、チャネルストライプ３７６の上部に形成されたしきい値注入層４２４と、チャネルストライプの下部に残存するＰ−ドープされた領域とを有する。ＯＮＯ層３７８は、チャネルストライプの垂直な縁部上、ならびにチャネルストライプおよびレベル間誘電体層３７４の上面上に等角に配置されていることが示される。ワード線ストライプ３９４もまた、ＯＮＯ層３７８上に等角に形成されていることが好ましい。ＯＮＯ層およびワード線ストライプを同様に各チャネルストライプの両側に配置することにより、トランジスタの電気的な有効幅は、チャネルストライプの水平方向の寸法よりも大きくなり、デバイスは、デバイスの両端の所定の電圧降下に対し、より多くの電流を導通させることができる。しかしながら、企図される他の実施例では、誘電体材料がチャネルストライプ間の空間を充填することができ、したがって、ゲートストライプは、チャネルストライプの上面上にのみトランジスタを形成する。たとえば、誘電体を堆積してチャネルストライプ間の空間を充填した後、化学的機械的研磨（ＣＭＰ）等により平坦化することができる。次に、この平坦化された表面上にＯＮＯ層を形成して、このＯＮＯ層の表面上にゲートストライプを形成することができる。

再び図１２Ａおよび図１２Ｂを参照すると、レベル間誘電体層の形成後に、下にあるチャネルストライプとワード線ストライプとに対する電気的接続が形成される。次に、集合的なステップ３２０を用いて、レベル間誘電体層内に、充填されたビア（この明細書では、時として「ジア」と呼ぶ）を形成して、メモリレベルのチャネルストライプおよびワード線ストライプに接続することができる。ステップ３０４では、フォトレジスト層が堆積され、所望のジア開口部に対応するフォトレジストの特徴を規定するためのジアマスクを用いて露光される。次に、好ましくは異方性エッチングを用いて、レベル間誘電体４００をステップ３０６でエッチングする。ジアのエッチングは、好ましくは下方に向かい、好ましくはチャネルストライプ（すなわちシリコン）およびワード線ストライプ（すなわち、シリコンまたはシリサイド）上で止まり、残存するフォトレジストをステップ３０８で除去する。「充填物の注入」が開口部内に行なわれ、下にある構造物への低抵抗の接触を
確保し（ステップ３１０）、その後しばしば、ＴｉＮ等の接着層の材料の堆積が続く。次に、タングステン等の充填金属が堆積されて、開口部を充填する（ステップ３１２）。結果的に得られた構造を研磨して（ステップ３１４）、レベル間誘電体層４００の上面と同一平面上にある上面を有するジア充填物を形成する。結果的に得られる構造物を、以降の図面を参照して以下に説明する。ステップ３１６では、上述のように、次のメモリレベルのためのα−Ｓｉ層が形成され得る。

上述の構造を製造するのに特に適した例示的なプロセスの仕様を以下の表６に示す。

ジアは、ただ１つのメモリレベルに関連付けられたレベル間誘電体層を通って形成されて、そのメモリレベル内のチャネルストライプおよびワード線ストライプに接触し得る。このような流れは、各メモリレベルに対して別個のジアマスクを必要する。別の実施例において、ジアは、２つ以上のメモリレベル上の構造物に同時に接触するように形成され得るため、必要とされるジアのマスキング動作が少なくなる。

次に図２４を参照すると、マルチレベルのジア構造５００の断面図が示される。１つのジア５１０が形成されて、レベル３（ＣＨ３）上のチャネル列５０２への接続を形成し、レベル４（ＣＨ４）上のチャネル列５０４およびチャネル列５０６への接続を形成し、レベル５（ＣＨ５）上のチャネル列５０８への接続を形成する。ＣＨ４とＣＨ５との間のレベル間誘電体層を通った開口部と、ＣＨ４とＣＨ３との間のレベル間誘電体層を通ったより狭い開口部は、１回のエッチング動作を用いて形成され得る。同様に、他の動作、たとえば充填物の注入、接着層の堆積、およびタングステン等の金属によるジアの充填を一度行なってもよく、２つだけではなく３つのレベル間に接続を形成することもできる。

次に図２５を参照すると、このジア５１０に対して用いられ得るレイアウトが示される。ジア５１０はＣＨ３の特徴５０２と部分的に重複しているように見える（したがって、従来のビアの封止の規則に反しているように見える）が、２つのＣＨ４の特徴５０４と５０６との間に存在するジアの特徴５１０の一部のみが実際に下方にエッチングされて、ＣＨ３の特徴５０２に到達する。このジアの構造は、純粋な積層型ビアの構造よりもいくぶん大きいが、各メモリレベルにおいて別個の充填されたビアを形成する純粋な積層型ビアのプロセスよりも、マスクおよび処理のステップの数を大いに減らす。

図３を簡単に再び参照すると、ＮＡＮＤ列のインタリーブされた配置を示す概略図が示
される。４つのＮＡＮＤ列の群は、各ＮＡＮＤ列の一方端においてＶＤＲＡＩＮ接続を共有し、各ＮＡＮＤ列の他方端において、それぞれのグローバルビット線への個々の接続を形成する。グローバルビット線への各コンタクトは、２つのＮＡＮＤ列によっても共有される。次に図２６を参照すると、この概略図に対応する例示的なレイアウトが示される。さまざまなジアとともに、さまざまなチャネルストライプの特徴のレイアウトが示されるが、ブロック選択線およびワード線はいずれも示されていない（図示される場合、それらはこの図面の中央部の点線の部分内を垂直に延びる）。このレイアウトは、三次元アレイの８つのすべてのレベル上のチャネル列を表わすものとして観察され得る。しかしながら、説明のために、このレイアウトは、図２４との整合性を得るために３つのチャネルレベルを指し示すように表示されている。たとえば、５２０と表示されたチャネル列の特徴の網掛け部分は、図２４に示すＣＨ３の特徴５０２に対応する。５２６および５２８と表示されたチャネル列の特徴の網掛け部分は、ＣＨ４の特徴５０４および５０６に対応し、５２２と表示されたチャネル列の特徴の網掛け部分は、ＣＨ５の特徴５０８に対応する。レイアウトの特徴５２４は、特徴５３０と同様に、ジア５１０に対応する。共有されたＶＤＲＡＩＮの「マスト」５３２は、ＣＨ３、ＣＨ４、およびＣＨ５のレベルへの接続も形成する。認識され得るように、示された構造は、複数のレベル上のＮＡＮＤ列への、共有された極めてコンパクトな垂直方向の接続を設け、このことは、ＮＡＮＤ列が実際に短い場合にアレイの効率を保つ際に重要である。

次に図２７を参照すると、８レベルのメモリアレイの断面図が示され、マルチレベルのジアＺＩＡ１、ＺＩＡ２、およびＺＩＡ３が８つのすべてのレベルを介した垂直方向の接続を形成していることを示す。たとえば、（第１のＺＩＡ１のレベルの）ジア５５２は、ＣＨ１、ＣＨ２、およびＣＨ３のレベル上の共有されたＶＤＲＡＩＮノードへの接続を形成する。ジア５５４は、ＣＨ１、ＣＨ２、およびＣＨ３のレベルへの接続を形成して、共有されたグローバルビット線コンタクトを形成し、より低いレベルの経路指定層Ｒ３上に配置された相互接続線５７２への接続もさらに形成する。この経路指定層Ｒ３は、グローバルビット線に対するセンスおよびドライバ回路に（たとえば、ビア５７４を介して、より低いレベルの相互接続層に）経路指定される。ジア５５６は、Ｘ１Ｘ２レベル（ワード線およびブロック選択線を形成するゲートレベル）への接続を形成して、ワード線のレベルから、経路指定層Ｒ３上に配置された相互接続線５７６への接続を形成する。この経路指定層Ｒ３は、ワード線用のドライバ回路にビア５７８を介して経路指定され、さらに低いレベルの相互接続層に経路指定される。

ジア５５２、５５８、および５６４は、図１１に示すように、８つのすべてのメモリレベルに対し、共有されたＶＤＲＡＩＮの「マスト」２３６をまとまって形成し、好ましくはワード線と平行に経路指定される上部金属相互接続線５７０への接続を設ける。ジア５５４、５６０、および５６６は、図１１に同じく示されるように、８つのすべてのメモリレベルに対し、垂直方向のグローバルビット線コンタクト２３４をまとまって形成する。ジア５５６、５６２、および５６８は、Ｘレベル（Ｘ４等）からＲ３相互接続層への垂直方向の接続を設ける。上述のように、さまざまなレベルに対するワード線およびブロック選択線は、共有されたドレインおよび共有されたグローバルビット線の接続のように垂直方向に接続されず、むしろ、各ワード線およびブロック選択線が、（論理的な意味において）個々にＲ３相互接続線に接続される。しかしながら、物理的な意味において、各Ｘレベル上の小さなレイアウトの特徴を用いて、図２７に示すジア構造を達成し、より均一なプロセスフローを提供することが好ましい。

表面５８０は、ジア５５６の上面を示し、ジア５５６は次のジア５６２により直接接触される。代替的に、ＣＨ３の特徴がこの領域に配置され得、それにより、ジア５６２に対する孔部を形成するエッチング動作は、タングステンの特徴（すなわちジア５５６）を露出せずに、シリコンの特徴上で停止し得る。ＣＨ３の特徴を介したこのような直列接続は
、ジアのスタックの抵抗に著しく影響を及ぼすとは考えられていない。同様に、ＣＨ６の特徴が、各ＺＩＡ３の特徴の底部に含まれ得、Ｘ層への接続を形成する。これを行なうことにより、すべてのＺＩＡ２およびＺＩＡ３のジアは、同じＣＨ６レベル上で停止するように処理され得る。

次に図２８を参照すると、マルチレベルのジアの概念は、同時に接続されたさらなる数のレベルへと容易に拡張され得る。１つのジア５９９が形成されて、ＣＨ３レベル上のチャネル列５９２への接続を形成し、ＣＨ４レベル上のチャネル列５９４およびチャネル列５９５への接続を形成し、ＣＨ５レベル上のチャネル列５９６およびチャネル列５９７への接続を形成し、ＣＨ６レベル上のチャネル列５９８への接続を形成する。ＣＨ６とＣＨ５との間のレベル間誘電体層を通った開口部、ＣＨ５とＣＨ４との間のレベル間誘電体層を通ったより狭い開口部、およびＣＨ４とＣＨ３との間のレベル間誘電体層を通ったより一層狭い開口部は、１回のエッチング動作を用いてすべて形成され得る。

次に図２９を参照すると、別のマルチレベルのＺＩＡ構造の断面図が示される。１つの「煙突様の」ジア６１９が形成され、ＣＨ３レベル上のチャネル列６１２への接続を形成し、ＣＨ４レベル上のチャネル列６１４およびチャネル列６１５への接続を形成し、ＣＨ５レベル上のチャネル列６１６およびチャネル列６１７への接続を形成し、ＣＨ６レベル上のチャネル列６１８への接続を形成する。この例において、さまざまなレベル間誘電体層を通って形成された開口部の側壁は、実質的に垂直であり、ＣＨ４およびＣＨ５の特徴の垂直な「端部」のほとんどに対し、充填されたジアによって電気的な接続が設けられる。このような煙突様のジアは、レイアウト面積を縮小する。なぜなら、各レベルを通った開口部がより均一となり、必要とされるマスキングのステップ数を減らし得るためである。このようなジアは、ジアのエッチングが、好ましくは相対的に薄い中間のチャネルストライプを完全にエッチングしてしまわないようにするためにも有用であり得る。コンタクトの抵抗は、他のビアまたはジア構造よりも大きいことが考えられるが、このような煙突様のジアは、ＮＡＮＤ列をグローバルビット線に接続するために有利にも使用され得る。なぜなら、ＮＡＮＤ列を流れる電流が極めて低いことが多いためである。

このようなジア６１０を利用した例示的なレイアウトを図３０に示す。この例において、２つの隣接するＮＡＮＤ列は、ＶＤＲＡＩＮ接続６３６を共有する。共有されたグローバルビット線のジア６３４は、一致して描かれたいくつかのチャネル列６３２間に垂直な接続を形成する。このようないくつかのジア６３４を用いて、多数のメモリレベル上のチャネル列への接続を設けることができる。

さらに別の実施例
この明細書で用いられているように、直列接続されたＮＡＮＤ列は、直列に接続されかつ隣接するデバイス間においてソース／ドレインの拡散部を共有する複数のデバイスを含む。この明細書で用いられているように、メモリアレイは、メモリレベルが基板内に形成されるか、または基板の上方に形成される二次元（平面の）メモリアレイであり得る。基板は、メモリアレイ用のサポート回路を含み得るもの等の単結晶基板であり得るか、または、メモリアレイ用のサポート回路を必ずしも含む必要のない、別の種類の基板であり得る。たとえば、この発明の或る実施例は、シリコン・オン・インシュレータ（ＳＯＩ）構造を用いて実現され得、また或る実施例は、シリコン・オン・サファイア（ＳＯＳ）構造を用いて実現され得る。代替的に、メモリアレイは、メモリセルの２つ以上の面（すなわち、２つ以上のメモリレベル）を有する三次元アレイであり得る。メモリレベルは、メモリアレイ用のサポート回路を含む基板の上方に形成され得る。

この発明は、多種多様なメモリアレイ構成の任意のものとの有利な併用が企図されており、このようなメモリアレイ構成は、従来の単一レベルメモリアレイおよびマルチレベル
（すなわち三次元）メモリアレイの両方を含み、特に、極めて高密度のＸ線またはＹ線のピッチ要件を有するものを含む。さらにこの発明は、メモリセルとして可変コンダクタンススイッチデバイスを用いる、直列接続されたＮＡＮＤ列を有するメモリアレイに適用可能であると考えられており、電荷蓄積誘電体を組込んだメモリセルに限定されない。このような可変コンダクタンススイッチデバイスは、２つの端子間のコンダクタンスが変更可能であって第３の端子または制御端子上の信号によって「切換え」または制御される３端子デバイスであり、第３の端子または制御端子は一般に、ワード線（または実施例によってはブロック選択線）に接続される。コンダクタンスは、製造中に（たとえば、マスキング層を用いた選択的なイオン注入により）変更され得、または、製造後に（すなわち、たとえば、トンネル電流を用いたプログラミングにより、およびホットエレクトロン電流を用いたプログラミングにより）変更され得る。可変コンダクタンスは、可変しきい値電圧として現れることが多いが、技術によっては、可変の相互コンダクタンスとして現れ得る。

一例として、読出専用メモリ（ＲＯＭ）が、ＮＡＮＤ列内に配置されたメモリセルトランジスタを用いて実現され得、このメモリセルトランジスタのそれぞれのしきい値電圧は、当該技術で公知の任意の技術により（たとえば、選択的イオン注入により）製造中に決定される。

別の例示的なメモリアレイは、強誘電体デバイス等の「分極性誘電体デバイス」のＮＡＮＤ列を実現することができ、このデバイスの特性は、ゲート電極に対し、強誘電体ゲート材料の分極状態を変化させる電圧を印加することによって変更される。

さらに別の例示的なメモリアレイは、いわゆる「単一電子」デバイスまたは「クローン・ブロッケード」デバイスのＮＡＮＤ列を実現することができ、ここでは、ワード線に印加された電圧が、シリコンのナノ粒子またはチャネル領域内の任意の量子井戸構造により形成された電子トラップの状態を変化させ、それによってＮＡＮＤ列のデバイスの導通特性が変化する。実施例によっては、ＮＡＮＤ列のデバイスの電荷蓄積領域の構造が、ゲート構造のソース縁部またはドレイン縁部に形成されてナノメートルのサイズに規定された（すなわち、０．１から１０ナノメートルの）シリコンフィラメントに配置されて、デバイスの特性を変更することができるものもある。他の代替的な実施例は、チャネル領域に対して有機導電層を使用することができ、ワード線に適切な電圧を印加することによってその導通状態が選択的に変更される有機材料のデバイスを、ＮＡＮＤ列内に形成することができる。

したがって、上で詳細に説明した実施例は、ＯＮＯスタック等の電荷蓄積誘電体を用いるものの、他のメモリセル、たとえば、ＲＯＭの、しきい値がプログラミングされたデバイス、分極性の誘電体デバイス、単一電子デバイスまたはクローン・ブロッケードデバイス、シリコンフィラメント電荷蓄積デバイス、および有機材料のデバイスもまた企図される。

さらに、上で詳細に説明した実施例は、２つの異なるデータ状態に対応する２つのコンダクタンス値を提供し、したがって１つのメモリセルにつき１ビットの情報の記憶に備えているものの、この発明を用いて、１つのメモリセルにつき２ビット以上を提供することもできる。たとえば、電荷蓄積誘電体は、多数の場所に電荷を蓄積することができる。いくつかの構造およびプログラミング技術に関し、プログラミング機構がチャネルに沿って（たとえばトンネリングにより等）均一に作用する場合、電荷はデバイスのチャネル長に沿って実質的に均一に蓄積され得、または、ホットキャリア注入等のプログラミング機構が用いられる場合、ソースの縁部またはドレインの縁部のみに電荷が蓄積され得る。ホットエレクトロンによるプログラミングの場合はソースの縁部もしくはドレインの縁部か、
単一電子メモリデバイスか、またはソースの縁部もしくはドレインの縁部に位置付けられたシリコンフィラメントに、電荷を局所的に蓄積することにより、複数ビットの情報を各ＮＡＮＤ列のデバイス内に記憶することができる。いくつかの異なるレベルの電荷を電荷蓄積媒体内に注入して、異なる電荷レベルと異なる蓄積状態とを関連付けることにより、複数ビットの情報を記憶することもできる。

上述の実施例の多くにおいて、ブロック選択デバイスは、メモリセルと同じプロセスフローを用いて形成され、各メモリレベルにおいて製造されるデバイス構造およびプロセスステップの数を減らす。したがって、ブロック選択デバイスは、メモリセルと同じ構造を有して形成されるが、それらのサイズは異なることが考えられる。この明細書で用いられるこのようなブロック選択デバイスは、メモリセルデバイスと、構造上実質的に同じであることが考えられ得るが、それぞれのしきい値電圧は、異なる値にプログラミングまたは消去され得る。

負の電圧および高電圧のプログラミングならびに消去電圧を含む、この明細書に記載されるさまざまなバイアス電圧が、外部のソースから受取られ得るか、または多数の適切な任意の技術を用いて内部で生成され得ることを認識されるべきである。また、上、左、下、および右という呼称が、メモリアレイの４つの面に対する単に便宜上の記述語であることも認識されるべきである。ブロックに対するワード線は、水平方向に配向されたワード線の、互いに指状の２つの群として実現され得、ブロックに対するグローバルビット線は、垂直方向に配向されたグローバルビット線の、互いに指状の２つの群として実現され得る。ワード線またはグローバルビット線のそれぞれの群の各々は、アレイの４つの面の１つの上にある、それぞれのデコーダ／ドライバ回路およびそれぞれのセンス回路により応対され得る。適切な行列回路は、現在、米国特許出願公開番号第ＵＳ ２００３／０１２８５８１ Ａ１号として公開されている、「二重目的のドライバデバイスを備えるメモリアレイ線ドライバを用いる、マルチヘッドのデコーダ構造（Multi-Headed Decoder Structure Utilizing Memory Array Line Driver with Dual Purpose Driver Device）」に明示されている。

ワード線は、行線またはＸ線とも呼ばれ得、ビット線は、列線またはＹ線とも呼ばれ得る。「ワード」線と「ビット」線との区別は、当業者にとって少なくともも２つの異なる意味を有し得る。メモリアレイを読出す場合、現場の当業者によっては、ワード線が「駆動」されてビット線が「検知」されると想定することがある。この点において、Ｘ線（またはワード線）は通常、ＮＡＮＤ列を形成するメモリセルトランジスタのゲート端子に接続されているものと考えられる。Ｙ線（またはビット線）は通常、ＮＡＮＤ列のソース／ドレイン端子に接続されているものと考えられる。第２に、メモリ機構（データバス幅、動作中に同時に読出されるビット数等）は、データの「ワード」よりもデータの「ビット」とアライメントされた２つのアレイ線からなる１つの組を考察することと何らかの関連を有し得る。したがって、この明細書におけるＸ線、ワード線、行線、Ｙ線、ビット線、および列線の呼称は、さまざまな実施例を例示するものであり、制限的な意味ではなく、より一般的な意味で考察されるべきである。

この明細書で使用されるワード線およびビット線（たとえば、グローバルビット線を含む）は通常、垂直なアレイ線を表わし、少なくとも読出動作中にワード線が駆動されてビット線が検知されるという当該技術の一般的な想定に従う。したがって、アレイのグローバルビット線は、アレイのセンス線とも呼ばれ得、単に（すなわち、他のアレイ線が存在する場合も）グローバルアレイ線とも呼ばれ得る。このような用語を用いることにより、ワード機構に関して特定的な意味が引き出されるべきではない。さらに、ここで用いる「グローバルビット線」は、２つ以上のメモリブロック内のＮＡＮＤ列に接続するアレイ線であるが、このようなグローバルビット線がメモリアレイの全体を横切るか、または集積
回路の全体を実質的に横切らなければならないということを示唆する特定的な推論が引き出されるべきではない。

さまざまな図面におけるさまざまなアレイ線の方向性は、アレイ内で交差する線の２つの群を容易に説明するための、単に便宜上のものである。ワード線は通常、ビット線に対して垂直であるが、このようなことは必ずしも必要とされない。さらに、メモリアレイのワードおよびビットの機構を容易に反転することもできる。さらに別の例として、アレイの一部は、所定のワードの異なる出力ビットに対応し得る。このようにさまざまなアレイ機構および構成が当該技術では周知であり、この発明は、このような種々の変更例を包含することが意図される。

この明細書のブロック図は、ブロックを接続する単一ノードという用語を用いて説明することができる。しかしながら、文脈が必要とする場合は、このような「ノード」が、差分信号を運ぶための１対のノードを実際には表わし得、または、関連するいくつかの信号を運ぶため、もしくはデジタルワード信号あるいは他のマルチビット信号を生成する複数の信号を運ぶための複数の別個の配線（バス等）を表わし得ることを認識されるべきである。

回路内にさまざまな信号およびノードを含む回路の動作を説明する際に、いくつかの任意の表現が等しく用いられ得、この説明の中のさまざまな語法に複雑な推論を読み込むべきではないことを当業者は認識するであろう。しばしば、論理信号は、どのレベルが稼動中のレベルであるかを伝えるための態様で呼ばれる。信号およびノードの概略図および添付の説明は、文脈内で明らかになるべきである。この明細書で用いられる、互いに「実質的に等しい」２つの異なる電圧は、問題となっている文脈において実質的に同じ効果を生じるのに足りる、近接したそれぞれの値を有する。このような電圧は、文脈が別の値を必要としない限り、互いに約０．５ボルト以内に収まるものと想定することができる。たとえば、５ボルトまたは５．５ボルトの通過電圧は、５ボルトの阻止バイアス電圧と実質的に同じ効果を生じ得、したがって５．５ボルトの通過電圧は、５ボルトの阻止電圧と実質的に同一であると考えることができる。

この開示の教示内容に基づき、当業者がこの発明を容易に実施し得ることが予期される。この明細書に提示されたさまざまな実施例の説明は、当業者がこの発明を実施することができるように、この発明の十分な洞察および詳細を提供するものと考えられる。しかしながら、明瞭にするために、この明細書に説明する実現例の定型化した特徴のすべてが必ずしも図示および説明されているわけではない。当然ながら、このような実現例の開発において、開発者の特定の目標、たとえばアプリケーションに関連する制約および取引に関連する制約との整合性を得るために、実現例に固有の多数の決定がなされなければならないことと、これらの固有の目標が、実現例ごとおよび開発者ごとに異なることとが認識されるべきである。さらに、このような開発の努力が、複雑かつ時間を消費するものであり得るにもかかわらず、この開示の恩恵を受ける当業者にとっては工学技術上の日常的な業務であることも認識されるであろう。

たとえば、各アレイまたはサブアレイ内のメモリセルの数に関する決定、ならびにワード機構に加え、ワード線およびビット線のプリデコーダ、デコーダ回路、およびビット線センス回路に関して選択される特定の構成に関する決定はすべて、販売可能な製品を開発する状況でこの発明を実施する際に、当業者が直面する典型的な工学技術上の決定であることが考えられる。当該技術で周知のように、さまざまな行列デコーダ回路は、アドレス信号、および可能性として他の制御信号に基づき、メモリブロック、選択されたブロック内のＮＡＮＤ列、および選択されたＮＡＮＤ列内のメモリセルを選択するために実現される。それでもなお、この発明を実施するために、単なる日常的な工学技術上の労作が必要
となることが考えられるが、このような工学技術上の労作は、競争力を有しかつ手間のかかる製品を開発する際にしばしば生じるように、さらなる発明上の労作を生じ得る。

回路および物理的な構造が広く想定されているが、今日の半導体の設計および製造において、物理的な構造および回路が、結果的に得られた製造済みの半導体集積回路での使用だけでなく、後の設計、試験、または製造の段階にも適した、コンピュータ読取可能な記述形態で実現され得ることを十分に認識されたい。したがって、典型的な回路または構造に向けられた請求項は、対応する回路および／または構造の製造、試験、もしくは設計の改良を可能にするように、媒体内で実現されるか、または、適切な読取機構と組合されるかに関わらず、その特定の言語との整合性を有しつつ、そのコンピュータ読取可能な符号および表現に読むことができる。この発明は、すべてがこの明細書で記載され、かつ、前掲の請求項で規定されるように、回路、関連する方法または動作、このような回路を製造するための関連する方法、ならびにこのような回路および方法の、コンピュータ読取可能な媒体による符号化を含むように企図される。この明細書で用いられるコンピュータ読取可能な媒体は、少なくとも、ディスク、テープ、または他の磁気媒体、光学媒体、半導体（フラッシュメモリカード、ＲＯＭ等）媒体、または電子媒体と、ネットワーク通信媒体、有線通信媒体、無線通信媒体、または他の通信媒体とを含む。回路の符号化は、回路の概略情報、物理的なレイアウトの情報、および挙動のシミュレーションの情報を含み得、および／または、回路がそこから伝達または通信され得る他の任意の符号化を含み得る。

上述の詳細な説明は、この発明の、考え得る多くの実現例のいくつかを説明しているにすぎない。このため、この詳細な説明は、例示として意図されており、限定としては意図されない。この明細書に開示された実施例の変更例および変形例は、この明細書に明示された説明に基づき、この発明の範囲および精神から逸脱することなく形成され得る。この発明の範囲を規定するように意図されるのは、すべての等価物を含む前掲の請求項のみである。特に、ＴＦＴメモリセルの三次元メモリアレイに関して多くの実施例が説明されているが、特に明記されていない限り、このような限定を請求項に読み込むべきではない。さらに、上述の実施例は、単独で、およびさまざまな組合せで用いられることが特に企図される。したがって、この明細書に記載されていない他の実施例、変更例、および改良例は、この発明の範囲から必ずしも除外されているわけではない。

直列接続されたＮＡＮＤ列を示す、この発明の一実施例に従ったマルチレベルのアレイ構造の斜視図である。 図１に示す構造と同様の構造の断面図である。 この発明の一実施例に従った、４：１にインタリーブされたＮＡＮＤ列の構造の概略図である。 この発明の一実施例に従った、メモリレベル内のいくつかのＮＡＮＤ列の概略図である。 この発明の一実施例に対する例示的な読出条件を示す、図４と同様の概略図である。 図５の例示的な読出条件に対する例示的な波形を示す図である。 この発明の一実施例に対する例示的なプログラム条件を示す、図４と同様の概略図である。 図７の例示的なプログラム条件に対する例示的な波形を示す図である。 この発明の一実施例に対する例示的な消去条件を示す、図４と同様の概略図である。 図９の例示的な消去条件に対する例示的な波形を示す図である。 この発明の一実施例に従った、いくつかのメモリレベルの各々の上のＮＡＮＤ列の相互接続を示す概略図である。 この発明のさまざまな実施例に従った、メモリアレイを形成するための例示的な半導体プロセスフローのフロー図である。 この発明のさまざまな実施例に従った、メモリアレイを形成するための例示的な半導体プロセスフローのフロー図である。 この発明のさまざまな実施例に従った、メモリアレイに対して電荷蓄積誘電体を形成するための例示的な半導体プロセスフローの一部のフロー図である。 この発明のさまざまな実施例に従った、メモリアレイに対してゲート層を形成するための例示的な半導体プロセスフローの一部のフロー図である。 この発明のさまざまな実施例に従った、メモリアレイに対してゲート層を形成するための例示的な半導体プロセスフローの一部のフロー図である。 この発明のさまざまな実施例に従った、メモリアレイに対してシリサイド層を形成するための例示的な半導体プロセスフローの一部のフロー図である。 この発明のさまざまな実施例に従った、部分的に完成したメモリアレイのレベルの斜視図である。 この発明のさまざまな実施例に従った、部分的に完成したメモリアレイのレベルの斜視図である。 この発明のさまざまな実施例に従ったメモリアレイのレベル内におけるＮＡＮＤ列の一部の断面図である。 この発明のさまざまな実施例に従ったメモリアレイのレベル内におけるＮＡＮＤ列の一部の断面図である。 この発明のさまざまな実施例に従ったメモリアレイのレベル内におけるＮＡＮＤ列の一部の断面図であり、下にあるメモリアレイのレベルの上部を示す図である。 この発明のさまざまな実施例に従ったメモリアレイのレベル内における、いくつかのＮＡＮＤ列を横切りかつゲートストライプに沿った断面図であり、下にあるメモリアレイのレベルの上部を示す図である。 この発明のさまざまな実施例に従った、メモリアレイのレベル内におけるＮＡＮＤ列を横切りかつゲートストライプとゲートストライプとの間の断面図である。 この発明のさまざまな実施例に従った、メモリアレイの３つの層に接触するビア構造（すなわち「ジア」）の断面図である。 図２４に示すジア構造に対応する、ジアおよび３つのメモリアレイ層のレイアウト図である。 図３に示す概略図に対応し、かつ図２４に示すジアを含む、４：１でインタリーブされたマルチレベルのＮＡＮＤ列のメモリアレイ構造のレイアウト図である。 この発明のさまざまな実施例に従った３つのジアのレベルのみを用いることにより、８つのメモリレベル内のチャネル列とゲート列との間の垂直方向の相互接続を示す断面図である。 この発明のさまざまな実施例に従った、マルチレベルのメモリアレイの４つのチャネル列の層に接触するビア構造（すなわち「ジア」）の断面図である。 この発明のさまざまな実施例に従った、マルチレベルのメモリアレイの４つのチャネル列の層に接触する煙突様のビア構造（すなわち「ジア」）の断面図である。 図２９に示すジアを含み得る、２：１でインタリーブされたマルチレベルのＮＡＮＤ列のメモリアレイ構造のレイアウト図である。

Claims (134)

1. メモリセルの少なくとも１つの面が基板の上方に形成されたメモリアレイを備えた集積回路であって、前記メモリセルは、複数の直列接続されたＮＡＮＤ列に配置された可変コンダクタンススイッチデバイスを含む、集積回路。
2. メモリアレイは、メモリセルの少なくとも２つの面が基板の上方に形成された三次元メモリアレイを含む、請求項１に記載の集積回路。
3. メモリセルは、少なくとも或る時点においてデプリーションモードのしきい値電圧を有するデバイスを含む、請求項１に記載の集積回路。
4. メモリセルデバイスは、２つのデータ状態のうちの少なくとも１つに対し、−０．５ボルト以下のデプリーションモードのしきい値電圧を有する、請求項２に記載の集積回路。
5. メモリセルデバイスは、２つのデータ状態の各々に対し、各々が０ボルト以下のそれぞれのデプリーションモードのしきい値電圧を有する、請求項２に記載の集積回路。
6. 可変コンダクタンススイッチデバイスは、製造中に決定されるそれぞれのしきい値電圧を有するトランジスタを含む、請求項１に記載の集積回路。
7. 可変コンダクタンススイッチデバイスは、製造後に変更可能なそれぞれのしきい値電圧を有するトランジスタを含む、請求項１に記載の集積回路。
8. 可変コンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項１に記載の集積回路。
9. メモリセルトランジスタの電荷蓄積誘電体は、酸化物−窒化物−酸化物（ＯＮＯ）のスタックを含む、請求項８に記載の集積回路。
10. メモリセルトランジスタは、電荷蓄積誘電体が最小の蓄積された電荷レベルを有する際に、デプリーションモードのしきい値電圧を有する、請求項９に記載の集積回路。
11. メモリセルトランジスタは、消去されたデータの状態に対応する第１のデプリーションモードのしきい値電圧を有し、かつ、プログラムされたデータの状態に対応する第２のデプリーションモードのしきい値電圧を有する、請求項９に記載の集積回路。
12. メモリセルデバイスは、１つのメモリセルにつき２ビット以上のデータを格納するために、コンダクタンスの３つ以上の公称値を有する、請求項９に記載の集積回路。
13. 各列は、その第１の端部において、関連するグローバルアレイ線に列を結合するための第１のスイッチデバイスを含む、請求項１に記載の集積回路。
14. 共通してワード線を有する２つのＮＡＮＤ列は、１つのグローバルアレイ線を共有する、請求項１３に記載の集積回路。
15. 各ＮＡＮＤ列は、第１の端部に対向する第２の端部において、関連するバイアスノードに列を結合するための第２のスイッチデバイスを含む、請求項１３に記載の集積回路。
16. ＮＡＮＤ列の対は、関連するグローバルアレイ線に対の一方の列を結合する第１の制御
    信号が、関連するバイアスノードに対の他方の列を結合するように配置される、請求項１５に記載の集積回路。
17. 各メモリセルの列の第１のスイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項１３に記載の集積回路。
18. 各メモリセルの列の第１のスイッチデバイスは、デプリーションモードのしきい値電圧を有する、請求項１７に記載の集積回路。
19. 基板は、メモリアレイに結合される回路を含む単結晶基板を含む、請求項１に記載の集積回路。
20. 基板は、多結晶基板を含む、請求項１に記載の集積回路。
21. 基板は、絶縁基板を含む、請求項１に記載の集積回路。
22. 各ＮＡＮＤ列を形成するメモリセルデバイスおよびスイッチデバイスは、構造上実質的に同じである、請求項１３に記載の集積回路。
23. ２つ以上のメモリレベル上のＮＡＮＤ列は、前記２つ以上のメモリレベルよりも少ないレベル上に配置されたグローバルアレイ線にそれぞれ結合される、請求項２に記載の集積回路。
24. 少なくとも２つのメモリレベルの各々の上の複数のＮＡＮＤ列のそれぞれは、集積回路の１つのレベル上に配置された１つのグローバルアレイ線に結合される、請求項２に記載の集積回路。
25. 少なくとも２つのメモリ面の各々の上の少なくとも２つのＮＡＮＤ列は、共有されたジアにより、関連するグローバルアレイ線に接触する、請求項２４に記載の集積回路。
26. 直列接続された複数のＮＡＮＤ列にメモリセルの少なくとも１つの面が配置されたメモリアレイを備え、
    それぞれのＮＡＮＤ列の各々は、その一方端において、関連するグローバルアレイ線にそれぞれのＮＡＮＤ列を結合するための第１のスイッチデバイスを含み、その他方端において、関連するバイアスノードにそれぞれのＮＡＮＤ列を結合するための第２のスイッチデバイスをさらに含み、
    第１のＮＡＮＤ列に対する第１のスイッチデバイスおよび第２のＮＡＮＤ列に対する第２のスイッチデバイスは、第１の制御信号に応答し、第１のＮＡＮＤ列に対する第２のスイッチデバイスおよび第２のＮＡＮＤ列に対する第１のスイッチデバイスは、第２の制御信号に応答し、
    第１および第２のＮＡＮＤ列は、共通してワード線を共有する、集積回路。
27. メモリアレイは、メモリセルの１つの面が基板に形成された二次元メモリアレイを含む、請求項２６に記載の集積回路。
28. メモリアレイは、メモリセルの２つ以上の面が基板の上方に形成された三次元メモリアレイを含む、請求項２６に記載の集積回路。
29. メモリセルは、電荷蓄積誘電体を有するトランジスタを含む、請求項２６に記載の集積回路。
30. メモリセルは、製造後に変更可能なそれぞれのしきい値電圧を有するトランジスタを含む、請求項２６に記載の集積回路。
31. 所定のＮＡＮＤ列の第１および第２のスイッチデバイスは、所定のＮＡＮＤ列のメモリセルトランジスタと構造上実質的に同じである、請求項２６に記載の集積回路。
32. 所定のＮＡＮＤ列のメモリセルトランジスタは、２つのデータ状態のうちの少なくとも１つに対してデプリーションモードのしきい値電圧を有する、請求項２６に記載の集積回路。
33. ２つのデータ状態のうちの少なくとも１つに対するデプリーションモードのしきい値電圧は、約−０．５ボルトよりも負である、請求項３２に記載の集積回路。
34. メモリアレイは複数のブロックに配置され、前記複数のメモリブロックの第１のメモリブロックは、
    第１のバイアスノードと、
    第２のバイアスノードと、
    第１の方向で第１のブロックを横切る複数のグローバルビット線と、
    第１の方向とは異なる第２の方向で第１のブロックを横切る複数のワード線と、
    複数のワード線の一方側とほぼ平行でありかつ前記一方側に配置された、第１のブロックを横切る第１のブロック選択線と、
    複数のワード線の他方側とほぼ平行でありかつ前記他方側に配置された、第１のブロックを横切る第２のブロック選択線と、
    各々が、第１のブロック選択線に応答する第１のブロック選択デバイス、複数のワード線のそれぞれの１つに各々が応答する複数のメモリセルデバイス、および第２のブロック選択線に応答する第２のブロック選択デバイスを含む、複数の直列接続されたＮＡＮＤ列とを含み、
    第１の群のＮＡＮＤ列の各々の第１のブロック選択デバイスは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合され、第２の群のＮＡＮＤ列の各々の第１のブロック選択デバイスは、第１のバイアスノードにそれぞれ結合され、
    第１の群のＮＡＮＤ列の各々の第２のブロック選択デバイスは、第２のバイアスノードにそれぞれ結合され、第２の群のＮＡＮＤ列の各々の第２のブロック選択デバイスは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合される、請求項２６に記載の集積回路。
35. ＮＡＮＤ列の対が同じグローバルビット線に結合され、そのような対の各々は、第１および第２の群のＮＡＮＤ列の各々からのＮＡＮＤ列を含み、それによってＮＡＮＤ列のピッチの半分のグローバルビット線のピッチを規定する、請求項３４に記載の集積回路。
36. 第１のメモリブロックの、物理的に隣接する２つ以上のＮＡＮＤ列は、第１または第２のバイアスノードへのコンタクトを共有する、請求項３４に記載の集積回路。
37. 第１のメモリブロックの各ＮＡＮＤ列は、異なるワード線を有する別のメモリブロックの対応するＮＡＮＤ列によって共有されるビアにより、関連するグローバルビット線に接触する、請求項３４に記載の集積回路。
38. 第１のメモリブロックの一方側に配置され、第１のバイアスノードおよび複数のグローバルビット線を第１のメモリブロックと共有する第２のメモリブロックをさらに備え、前記複数のグローバルビット線は、第１の方向で第２のブロックを横切り、前記第２のメモ
    リブロックは、それぞれ、
    第３のバイアスノードと、
    第２の方向でブロックを横切る第２の複数のワード線と、
    第２の複数のワード線の一方側とほぼ平行でありかつ前記一方側に配置された、ブロックを横切る第３のブロック選択線と、
    第２の複数のワード線の他方側とほぼ平行でありかつ前記他方側に配置された、ブロックを横切る第４のブロック選択線と、
    各々が、第３のブロック選択線に応答する第１のブロック選択デバイス、第２の複数のワード線のそれぞれ１つに各々が応答する複数のメモリセルデバイス、および第４のブロック選択線に応答する第２のブロック選択デバイスをそれぞれ含む、第２の複数の直列接続されたＮＡＮＤ列とを含み、
    第１の群の第２の複数のＮＡＮＤ列の各々の第２のブロック選択デバイスのそれぞれは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合され、第２の群の第２の複数のＮＡＮＤ列の各々の第２のブロック選択デバイスのそれぞれは、第１のバイアスノードにそれぞれ結合され、
    第１の群の第２の複数のＮＡＮＤ列の各々の第１のブロック選択デバイスのそれぞれは、第３のバイアスノードにそれぞれ結合され、第２の群の第２の複数のＮＡＮＤ列の各々の第１のブロック選択デバイスのそれぞれは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合される、請求項３４に記載の集積回路。
39. 第１のメモリブロックの、第１の群のＮＡＮＤ列の各々の第１のブロック選択デバイスは、第２のメモリブロックに対する第１の群の第２の複数のＮＡＮＤ列の各々の第２のブロック選択デバイスのそれぞれによって共有されるコンタクトにより、複数のグローバルビット線のそれぞれ１つにそれぞれ結合される、請求項３８に記載の集積回路。
40. メモリアレイは、２つ以上のメモリレベルが基板の上方に形成された三次元メモリアレイを含み、前記集積回路はさらに、
    第１のメモリブロックとは異なるメモリアレイのレベル上に配置された第３のメモリブロックを備え、前記第１および第３のメモリブロックは、複数のグローバルビット線、第１のバイアスノード、および第２のバイアスノードを共有し、前記第３のメモリブロックはそれぞれ、
    第２の方向でブロックを横切る第３の複数のワード線と、
    第３の複数のワード線の一方側とほぼ平行でありかつ前記一方側に配置された、ブロックを横切る第５のブロック選択線と、
    第３の複数のワード線の他方側とほぼ平行でありかつ前記他方側に配置された、ブロックを横切る第６のブロック選択線と、
    各々が、第５のブロック選択線に応答する第１のブロック選択デバイス、各々が第３の複数のワード線のそれぞれ１つに応答する複数のメモリセルデバイス、および第６のブロック選択線に応答する第２のブロック選択デバイスをそれぞれ含む、第３の複数の直列接続されたＮＡＮＤ列とを含み、
    第１の群の第３の複数のＮＡＮＤ列の各々の第１のブロック選択デバイスのそれぞれは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合され、第２の群の第３の複数のＮＡＮＤ列の各々の第１のブロック選択デバイスのそれぞれは、第１のバイアスノードにそれぞれ結合され、
    第１の群の第３の複数のＮＡＮＤ列の各々の第２のブロック選択デバイスのそれぞれは、第２のバイアスノードにそれぞれ結合され、第２の群の第３の複数のＮＡＮＤ列の各々の第２のブロック選択デバイスのそれぞれは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合される、請求項３４に記載の集積回路。
41. 第１のメモリブロックの各ＮＡＮＤ列は、第３のメモリブロックの対応するＮＡＮＤ列
    によって共有されるビアにより、関連するグローバルビット線に接触する、請求項４０に記載の集積回路。
42. 第１のメモリブロックの、第１の群のＮＡＮＤ列の各々は、第２のメモリブロックのＮＡＮＤ列によって共有されるビアにより、関連するグローバルビット線に接触する、請求項３８に記載の集積回路。
43. メモリセルデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項３４に記載の集積回路。
44. メモリセルデバイスは、製造後に変更可能であるそれぞれのしきい値電圧を有するトランジスタを含む、請求項３４に記載の集積回路。
45. 所定のＮＡＮＤ列の第１および第２のブロック選択デバイスは、所定のＮＡＮＤ列のメモリセルトランジスタと構造上同じである、請求項４３に記載の集積回路。
46. 所定のＮＡＮＤ列のメモリセルトランジスタは、２つのデータ状態のうちの少なくとも１つに対してデプリーションモードのしきい値電圧を有する、請求項４３に記載の集積回路。
47. 集積回路を作動させるための方法であって、前記集積回路は、メモリセルの少なくとも１つの面を有するメモリアレイを備え、前記メモリセルは、複数の直列接続されたＮＡＮＤ列に配置され、前記方法は、
    アレイのブロックを選択するステップと、
    選択されたブロックに対する第１のブロック選択線を、第１のブロック選択電圧に駆動するステップとを含み、前記第１のブロック選択線は、第１のＮＡＮＤ列の第１の端部を第１のグローバルアレイ線に結合し、かつ、第２のＮＡＮＤ列の第１の端部を第１のバイアスノードに結合するためのものであり、前記第２のＮＡＮＤ列は、第１のＮＡＮＤ列と同じワード線を共有し、前記方法はさらに、
    選択されたブロックに対する第２のブロック選択線を第２のブロック選択電圧に駆動するステップを含み、前記第２のブロック選択線は、第１のＮＡＮＤ列の第２の端部を第２のバイアスノードに結合し、かつ、第２のＮＡＮＤ列の第２の端部を第１のグローバルアレイ線に結合するためのものであり、前記方法はさらに、
    選択されたブロックの選択されていないワード線を、非選択ワード線電圧に駆動するステップと、
    少なくとも１つの選択されたワード線を、選択ワード線電圧に駆動するステップと、
    第１のバイアスノードに第１のバイアス条件を印加するステップと、
    第２のバイアスノードに第２のバイアス条件を印加するステップと、
    第１のグローバルアレイ線にグローバルアレイ線バイアス電圧を印加するステップとを含む、方法。
48. 第１のブロック選択電圧、第２のブロック選択電圧、グローバルアレイ線バイアス電圧、第１のバイアス条件、および第２のバイアス条件は、第１のＮＡＮＤ列の第１の端部を第１のグローバルアレイ線に結合し、そして第２のＮＡＮＤ列の第１の端部を第１のバイアスノードに結合し、そして第１のＮＡＮＤ列の第２の端部を第２のバイアスノードに結合し、そして第２のＮＡＮＤ列の第２の端部を第１のグローバルアレイ線に結合するように選択される、請求項４７に記載の方法。
49. 非選択ワード線電圧は、第１および第２のブロック選択電圧と実質的に等しく、
    選択ワード線電圧は、非選択ワード線電圧よりも低く、
    少なくとも１つの選択されたワード線は、選択ワード線電圧に駆動される前に或る時間だけ、非選択ワード線電圧に駆動される、請求項４８に記載の方法。
50. グローバルアレイ線バイアス電圧、第１のバイアス条件、および第２のバイアス条件は、第２のＮＡＮＤ列の両端ではなく第１のＮＡＮＤ列の両端にゼロではないバイアス電圧を印加するように選択される、請求項４９に記載の方法。
51. 非選択ワード線電圧、グローバルアレイ線バイアス電圧、第１のバイアス条件、および第２のバイアス条件はすべて、実質的に同じ正の消去電圧となるように選択され、
    選択ワード線電圧は、実質的に消去電圧未満となるように選択され、
    選択されたブロックのすべてのワード線が選択されるが、選択ワード線電圧に駆動される前に或る時間だけ非選択ワード線電圧に駆動される、請求項４９に記載の方法。
52. 第１のブロック選択電圧、第２のブロック選択電圧、グローバルアレイ線バイアス電圧、第１のバイアス条件、および第２のバイアス条件は、第１のＮＡＮＤ列の第１の端部を第１のグローバルアレイ線に結合して第２のＮＡＮＤ列の第１の端部を第１のバイアスノードに結合するが、第１のＮＡＮＤ列の第２の端部を第２のバイアスノードから減結合して第２のＮＡＮＤ列の第２の端部を第１のグローバルアレイ線から減結合するように選択される、請求項４７に記載の方法。
53. 非選択ワード線電圧は、３ボルトの第１のブロック選択電圧以内であり、
    選択ワード線電圧は、非選択ワード線電圧よりも高く、
    少なくとも１つの選択されたワード線は、選択ワード線電圧に駆動される前に、非選択ワード線電圧に駆動される、請求項５２に記載の方法。
54. メモリセルの少なくとも１つの面が基板の上方に形成された集積回路メモリアレイを作動させるための方法であって、前記メモリセルは、複数の直列接続されたＮＡＮＤ列に配置された可変コンダクタンススイッチデバイスを含み、前記方法は、
    ２つのＮＡＮＤ列のそれぞれの第１の端部をグローバルアレイ線に結合するステップを含み、両方のＮＡＮＤ列は共通してワード線を共有し、前記方法はさらに、
    ２つのＮＡＮＤ列の対向する端部のそれぞれに、それぞれの異なる電圧までバイアスをかけて、ＮＡＮＤ列の一方よりも他方の両端に、実質的により大きなバイアス電圧が生じるようにするステップを含む、方法。
55. 可変コンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項５４に記載の方法。
56. 可変コンダクタンススイッチデバイスは、製造後に変更可能なそれぞれのしきい値電圧を有するトランジスタを含む、請求項５４に記載の方法。
57. アレイのブロック、選択されたブロック内のＮＡＮＤ列、および選択されたＮＡＮＤ列内のメモリセルを選択するステップと、
    選択されたＮＡＮＤ列の第１の端部をグローバルビット線に結合し、かつ、選択されたＮＡＮＤ列の第１の端部に対向する第２の端部を第２の共有されたバイアスノードに結合するステップと、
    第２のＮＡＮＤ列の第１の端部を第１のバイアスノードに結合するステップとをさらに含み、前記第２のＮＡＮＤ列は、選択されたＮＡＮＤ列と共通してワード線を有し、前記方法はさらに、第２のＮＡＮＤ列の第１の端部に対向する第２の端部をグローバルビット線に結合するステップと、
    グローバルビット線上に第１のバイアス電圧を印加し、かつ、第２のバイアスノード上
    に第２のバイアス電圧を印加することにより、選択されたＮＡＮＤ列の両端に差動電圧を印加するステップと、
    選択されたセルのワード線上に読出電圧を印加するステップとをさらに含み、前記読出電圧は、第２のデータ状態よりも第１のデータ状態に対し、それぞれのセルを通る、より大きな電流を生じるように選択され、前記方法はさらに、
    選択されたＮＡＮＤ列内の選択されていないセルのそれぞれのワード線上に通電電圧を印加するステップを含み、前記通電電圧は、２つのデータ状態の両方に対して、それぞれのセルを通って実質的に同じ電流が流れるように選択され、前記方法はさらに、
    第１の共有されたバイアスノード上に第１のバイアス電圧を印加し、それによって第２のＮＡＮＤ列の両端に実質的にゼロボルトのバイアスを維持するステップと、
    選択されたＮＡＮＤ列を通りグローバルビット線上に流れる電流を検知するステップとを含む、請求項５５に記載の方法。
58. 第１のブロック選択線を第１のブロック選択電圧に駆動して、選択されたＮＡＮＤ列の第１の端部をグローバルビット線に結合するのと同時に第２のＮＡＮＤ列の第１の端部を第１のバイアスノードに結合するステップと、
    第２のブロック選択線を第２のブロック選択電圧に駆動して、選択されたＮＡＮＤ列の第２の端部を第２の共有されたバイアスノードに結合するのと同時に第２のＮＡＮＤ列の第２の端部をグローバルビット線に結合するステップとをさらに含む、請求項５７に記載の方法。
59. 通電電圧は、第１のバイアス電圧に実質的に等しい、請求項５７に記載の方法。
60. 読出電圧は、第１および第２のバイアス電圧の両方よりも小さい、請求項５７に記載の方法。
61. 選択されたブロックのすべてのワード線は、最初に通電電圧に駆動され、次に、選択されたワード線が読出電圧に駆動される、請求項５７に記載の方法。
62. 第２のＮＡＮＤ列内のメモリセルの両端に、バイアス電圧が実質的に印加されない、請求項５７に記載の方法。
63. アレイのブロック、選択されたブロック内のＮＡＮＤ列、および選択されたＮＡＮＤ列内のメモリセルを選択するステップと、
    選択されたＮＡＮＤ列の一方端および第２のＮＡＮＤ列の一方端を選択されたグローバルビット線に結合するステップとをさらに含み、前記第２のＮＡＮＤ列は、選択されたＮＡＮＤ列と共通してワード線を共有し、前記方法はさらに、
    選択されたＮＡＮＤ列の両端に読出バイアス電圧を印加するステップと、
    第２のＮＡＮＤ列の両端に実質的にバイアス電圧を印加しないステップと、
    選択されたセルに関連するワード線上に読出電圧を印加するステップとを含み、前記読出電圧は、第２のデータ状態よりも第１のデータ状態に対して、それぞれのセルを通る、より大きな電流を生じるように選択され、前記方法はさらに、
    選択されたＮＡＮＤ列内の選択されていないセルのそれぞれのワード線上に通電電圧を印加するステップを含み、前記通電電圧は、２つのデータ状態の両方に対して、実質的に同じ電流がそれぞれのセルを通って流れるように選択され、前記方法はさらに、
    選択されたＮＡＮＤ列を通って選択されたグローバルビット線上に流れる電流を検知して、選択されたメモリセルのデータ状態を判定するステップとを含む、請求項５４に記載の方法。
64. 通電電圧は、選択されたＮＡＮＤ列の両端のバイアス電圧の範囲内で選択され、それに
    より、選択されたＮＡＮＤ列内の選択されていないメモリセルの両端に、バイアス電圧よりも小さい電圧でバイアスをかける、請求項６３に記載の方法。
65. 選択されたグローバルビット線を共有する他のＮＡＮＤ列が、選択されたグローバルビット線から減結合されることを確保するステップをさらに含む、請求項６３に記載の方法。
66. 可変コンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項６３に記載の方法。
67. 可変コンダクタンススイッチデバイスは、製造後に変更可能なそれぞれのしきい値電圧を有するトランジスタを含む、請求項６３に記載の方法。
68. メモリアレイ内のメモリセルをプログラミングするための方法であって、前記メモリアレイは、メモリセルの少なくとも１つの面が集積回路の基板の上方に形成され、前記メモリセルは、複数の直列接続されたＮＡＮＤ列に配置された可変コンダクタンススイッチデバイスを含み、前記方法は、
    アレイのブロック、選択されたブロック内のＮＡＮＤ列、および選択されたＮＡＮＤ列内のメモリセルを選択するステップと、
    選択されたＮＡＮＤ列の第１の端部をグローバルビット線に結合するステップと、
    第２のＮＡＮＤ列の第１の端部を第１のバイアスノードに結合するステップとを含み、前記第２のＮＡＮＤ列は、選択されたＮＡＮＤ列と共通してワード線を有し、前記方法はさらに、
    選択されたＮＡＮＤ列の第２の端部を第２の共有されたバイアスノードから減結合するステップと、
    第２のＮＡＮＤ列の第２の端部をグローバルビット線から減結合するステップと、
    グローバルビット線上にビット線プログラミング電圧を印加して、選択されたメモリセルをプログラミングするか、または、ビット線阻止電圧を印加して、選択されたメモリセルのプログラミングを阻止するステップと、
    第１のバイアスノード上に阻止バイアス電圧を印加するステップと、
    選択されたブロックの選択されていないワード線を、ワード線通電電圧に駆動するステップと、
    選択されたワード線を、或る時間期間だけワード線プログラミング電圧に駆動して、印加されたグローバルビット線電圧に応じて、選択されたメモリセルを条件付きでプログラミングするステップとを含む、方法。
69. 選択されたワード線をワード線プログラミング電圧に駆動する前に、選択されたワード線を或る時間だけワード線通電電圧に駆動するステップをさらに含む、請求項６８に記載の方法。
70. 阻止バイアス電圧は、ビット線阻止電圧と実質的に同じである、請求項６８に記載の方法。
71. 第２のバイアスノードを浮動状態にするステップをさらに含む、請求項６８に記載の方法。
72. 第１のブロック選択線を第１のブロック選択電圧に駆動して、選択されたＮＡＮＤ列の第１の端部をグローバルビット線に結合するのと同時に第２のＮＡＮＤ列の第１の端部を第１のバイアスノードに結合するステップと、
    第２のブロック選択線を第２のブロック選択電圧に駆動して、選択されたＮＡＮＤ列の
    第２の端部を第２の共有されたバイアスノードから減結合するのと同時に第２のＮＡＮＤ列の第２の端部をグローバルビット線から減結合するステップとをさらに含む、請求項６８に記載の方法。
73. 通電ワード線電圧は、約２ボルトの阻止バイアス電圧以内である、請求項６８に記載の方法。
74. 選択されたメモリセルをプログラミングした後に、第１および第２のＮＡＮＤ列内の第１および第２のブロック選択デバイスをプログラミングして、選択されたメモリセルのプログラミング中に生じていたことが考えられる任意の部分的な消去を打消すステップをさらに含む、請求項６８に記載の方法。
75. 可変コンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項６８に記載の方法。
76. 可変コンダクタンススイッチデバイスは、製造後に変更可能なそれぞれのしきい値電圧を有するトランジスタ含む、請求項６８に記載の方法。
77. メモリアレイ内のブロックを消去するための方法であって、前記メモリアレイは、メモリセルの少なくとも１つの面が集積回路の基板の上方に形成され、前記メモリセルは、複数の直列接続されたＮＡＮＤ列に配置された可変コンダクタンススイッチデバイスを含み、前記方法は、
    アレイのブロックを選択するステップと、
    関連するグローバルビット線に、選択されたブロック内の各ＮＡＮＤ列のそれぞれの第１の端部を結合するステップと、
    関連するバイアスノードに、選択されたブロック内の各ＮＡＮＤ列のそれぞれの第２の端部を結合するステップと、
    選択されたブロックに関連するバイアスノードおよびグローバルビット線上にソース／ドレイン消去電圧を印加するステップと、
    ブロックを消去するための消去時間にわたり、選択されたブロックのすべてのワード線上にワード線消去電圧を印加するステップとを含む、方法。
78. 選択されたブロック内のワード線をワード線消去電圧に駆動する前に或る時間だけ、選択されたブロック内のワード線をソース／ドレイン消去電圧に駆動するステップをさらに含む、請求項７７に記載の方法。
79. 消去時間の期間にわたり、選択されていないブロックに対するすべてのワード線およびバイアスノードをソース／ドレイン消去電圧に駆動するステップをさらに含む、請求項７８に記載の方法。
80. 消去時間の期間にわたるソース／ドレイン消去電圧を、初期のソース／ドレイン消去電圧から、初期のソース／ドレイン消去電圧よりも低い最終のソース／ドレイン消去電圧に下げるステップをさらに含む、請求項７７に記載の方法。
81. 初期のソース／ドレイン消去電圧は、約６から１３ボルトの範囲内にある、請求項８０に記載の方法。
82. ワード線消去電圧は、実質的に接地に等しい、請求項７７に記載の方法。
83. 可変コンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む
    、請求項７７に記載の方法。
84. 可変コンダクタンススイッチデバイスは、製造後に変更可能なそれぞれのしきい値電圧を有するトランジスタを含む、請求項７７に記載の方法。
85. 集積回路を符号化するコンピュータ読取可能な媒体であって、前記符号化された集積回路は、メモリセルの少なくとも１つの面が基板の上方に形成されたメモリアレイを含み、前記メモリセルは、複数の直列接続されたＮＡＮＤ列に配置された可変コンダクタンススイッチデバイスを含む、コンピュータ読取可能な媒体。
86. 符号化された集積回路メモリアレイは、メモリセルの少なくとも２つの面を有する三次元メモリアレイを含む、請求項８５に記載のコンピュータ読取可能な媒体。
87. 符号化された可変コンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項８５に記載のコンピュータ読取可能な媒体。
88. 符号化されたＮＡＮＤ列の各々は、第１の端部において、関連するグローバルアレイ線に列を結合するための第１のスイッチデバイスを含む、請求項８５に記載のコンピュータ読取可能な媒体。
89. 共通してワード線を有する２つのＮＡＮＤ列は、１つのグローバルアレイ線を共有する、請求項８８に記載のコンピュータ読取可能な媒体。
90. 各ＮＡＮＤ列は、第１の端部に対向する第２の端部において、関連するバイアスノードに列を結合するための第２のスイッチデバイスを含む、請求項８８に記載のコンピュータ読取可能な媒体。
91. ＮＡＮＤ列の対は、関連するグローバルアレイ線に対の一方の列を結合する第１の制御信号が、関連するバイアスノードに対の他方の列を結合するように配置される、請求項９０に記載のコンピュータ読取可能な媒体。
92. それぞれのＮＡＮＤ列の各々の第１のスイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項８８に記載のコンピュータ読取可能な媒体。
93. それぞれのメモリセルの列の各々の第１のスイッチデバイスは、デプリーションモードのしきい値電圧を有する、請求項９２に記載のコンピュータ読取可能な媒体。
94. 各ＮＡＮＤ列を形成するメモリセルデバイスおよびスイッチデバイスは、構造上実質的に同じである、請求項８８に記載のコンピュータ読取可能な媒体。
95. ２つ以上のメモリレベル上のＮＡＮＤ列は、前記２つ以上のメモリレベルよりも少ないレベル上に配置されたグローバルアレイ線にそれぞれ結合される、請求項８６に記載のコンピュータ読取可能な媒体。
96. 集積回路のレイアウトを符号化するコンピュータ読取可能な媒体であって、前記符号化された集積回路のレイアウトは、
    第１のメモリブロックを備え、前記第１のメモリブロックは、
    第１の方向に延びる複数のチャネルストライプと、
    第１の方向とは異なる第２の方向に延びる複数のゲートストライプとを含み、前記ゲートストライプは、複数のワード線を形成し、第１のブロック選択線は、複数のワード線
    の一方側とほぼ平行に延びかつ前記一方側に配置され、第２のブロック選択線は、複数のワード線の他方側とほぼ平行に延びかつ前記他方側に配置され、前記第１のメモリブロックはさらに、
    第１の方向で第１のブロックを横切る複数のグローバルビット線を含み、
    前記複数のゲートストライプおよび前記複数のチャネルストライプはともに、各々が、第１のブロック選択線に結合された第１のブロック選択デバイス、複数のワード線のそれぞれ１つに各々が結合された複数のメモリセルデバイス、および第２のブロック選択線に結合された第２のブロック選択デバイスを含む、複数の直列接続されたＮＡＮＤ列を形成し、
    第１の群のＮＡＮＤ列の各々の第１のブロック選択デバイスは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合され、第２の群のＮＡＮＤ列の各々の第１のブロック選択デバイスは、第１のバイアスノードにそれぞれ結合され、
    第１の群のＮＡＮＤ列の各々の第２のブロック選択デバイスは、第２のバイアスノードにそれぞれ結合され、第２の群のＮＡＮＤ列の各々の第２のブロック選択デバイスは、複数のグローバルビット線のそれぞれ１つにそれぞれ結合される、コンピュータ読取可能な媒体。
97. ＮＡＮＤ列の対は、同じグローバルビット線に結合され、このような対の各々は、第１および第２の群のＮＡＮＤ列の各々からのＮＡＮＤ列を含み、それにより、ＮＡＮＤ列のピッチの半分であるグローバルビット線のピッチを規定する、請求項９６に記載のコンピュータ読取可能な媒体。
98. 第１のメモリブロックの、物理的に隣接した２つ以上のＮＡＮＤ列は、第１または第２のバイアスノードへのコンタクトを共有する、請求項９６に記載のコンピュータ読取可能な媒体。
99. 第１の群および第２の群のＮＡＮＤ列は、２：１でインタリーブされる、請求項９６に記載のコンピュータ読取可能な媒体。
100. 第１の群および第２の群のＮＡＮＤ列は、４：１でインタリーブされる、請求項９６に記載のコンピュータ読取可能な媒体。
101. 第１のメモリブロックの各ＮＡＮＤ列は、異なるワード線を有する別のメモリブロックの対応するＮＡＮＤ列によって共有されるビアにより、関連するグローバルビット線に接触する、請求項９６に記載のコンピュータ読取可能な媒体。
102. 第１のメモリブロックの一方側に配置され、かつ、第１のバイアスノードおよび複数のグローバルビット線を第１のメモリブロックと共有する第２のメモリブロックをさらに備え、前記複数のグローバルビット線は、第１の方向で第２のブロックを横切る、請求項９６に記載のコンピュータ読取可能な媒体。
103. 第１のメモリブロックの、第１の群のＮＡＮＤ列の各々は、第２のメモリブロックのＮＡＮＤ列によって共有されるビアにより、関連するグローバルビット線に接触する、請求項１０２に記載のコンピュータ読取可能な媒体。
104. チャネルストライプは、集積回路用の基板の上方に配置される誘電体層上に形成される、請求項９６に記載のコンピュータ読取可能な媒体。
105. メモリアレイは、２つ以上のメモリレベルが基板の上方に形成された三次元メモリアレイを含み、前記集積回路はさらに、
     第１のメモリブロックのレベルとは異なるメモリアレイのレベル上に配置される第３のメモリブロックを含み、前記第１および第３のメモリブロックは、複数のグローバルビット線、第１のバイアスノード、および第２のバイアスノードを共有する、請求項９６に記載のコンピュータ読取可能な媒体。
106. 第１のメモリブロックの各ＮＡＮＤ列は、第３のメモリブロックの、対応するＮＡＮＤ列によって共有されるビアにより、関連するグローバルビット線に接触する、請求項１０５に記載のコンピュータ読取可能な媒体。
107. 所定のＮＡＮＤ列の第１および第２のブロック選択デバイスは、所定のＮＡＮＤ列のメモリセルトランジスタと構造上同じである、請求項９６に記載のコンピュータ読取可能な媒体。
108. ２つのデータ状態のうちの少なくとも１つに対してデプリーションモードのしきい値電圧を有するＴＦＴ ＳＯＮＯＳトランジスタを備えるメモリセル。
109. 少なくとも１つのデータ状態に対するデプリーションモードのしきい値電圧は、−０．５ボルト以下である、請求項１０８に記載のメモリセル。
110. ２つのデータ状態の各々に対するデプリーションモードのしきい値電圧は、ゼロボルト以下である、請求項１０８に記載のメモリセル。
111. 集積回路メモリアレイを製造するための方法であって、
     基板の上方の誘電体層上に複数のチャネルストライプを形成するステップを含み、前記ストライプは第１の方向に延び、前記方法はさらに、
     チャネルストライプ上に電荷蓄積誘電体層を形成するステップと、
     電荷蓄積誘電体層上に複数のゲートストライプを形成するステップとを含み、前記ゲートストライプは、第１の方向とは異なる第２の方向に延び、前記方法はさらに、
     ゲートストライプ間のチャネルストライプに高濃度ドープされた領域を形成するステップと、
     ゲートストライプの上方にレベル間誘電体層を形成するステップとを含む、方法。
112. レベル間誘電体層を通る、充填されたビアを形成するステップをさらに含み、前記ビアは、下にある少なくとも１つのメモリレベル上のチャネルストライプおよびゲートストライプに接続する、請求項１１１に記載の方法。
113. 充填されたビアを形成するステップは、
     レベル間誘電体層に開口部を形成して、その下の少なくとも１つのチャネルストライプまたはゲートストライプの一部を露出するステップと、
     導電性金属で開口部を充填するステップと、
     結果的に得られた構造を平坦化して、レベル間誘電体層の上面と共通する上面を有する、充填されたビアを形成するステップとを含む、請求項１１２に記載の方法。
114. 電荷蓄積誘電体層は、複数のチャネルストライプ上に等角に形成され、
     複数のゲートストライプは、複数のチャネルストライプ上に等角に形成される、請求項１１１に記載の方法。
115. 複数のチャネルストライプを形成するステップは、
     下にある誘電体層上にシリコンの層を堆積するステップと、
     シリコンの層をマスキングおよびエッチングして複数のチャネルストライプを形成する
     ステップとを含む、請求項１１１に記載の方法。
116. シリコンの堆積された層を注入して、チャネルストライプに後で形成されるトランジスタに対してデプリーションモードのしきい値電圧を提供するステップをさらに含む、請求項１１５に記載の方法。
117. シリコンの堆積された層は、アモルファスシリコン層を含む、請求項１１５に記載の方法。
118. シリコンの堆積された層は、多結晶シリコン層を含む、請求項１１５に記載の方法。
119. シリコンの堆積された層は、堆積中に現場でドープされる、請求項１１５に記載の方法。
120. 電荷蓄積誘電体層は、シリコン、酸素、および窒素を含む、請求項１１１に記載の方法。
121. 電荷蓄積誘電体層は、酸化シリコン／窒化シリコン／酸化シリコン（ＯＮＯ）スタックを含む、請求項１２０に記載の方法。
122. チャネルストライプ内に高濃度ドープされた領域を形成する前に、ゲートストライプの側壁上にスペーサを形成するステップをさらに含む、請求項１１１に記載の方法。
123. スペーサを形成する前に、チャネルストライプに低濃度ドープされたソース/ドレイン領域を形成するステップをさらに含む、請求項１２２に記載の方法。
124. ゲートストライプ上またはゲートストライプ内にシリサイド層を形成するステップをさらに含む、請求項１１１に記載の方法。
125. シリサイド層は、ポリシリコン層をエッチングしてゲートストライプを形成する前に、堆積されたポリシリコン層の上に形成される、請求項１２４に記載の方法。
126. シリサイド層は、高濃度ドープされた領域を形成した後にゲートストライプ上に形成され、シリサイド層は、チャネルストライプの高濃度ドープされた領域上にも形成される、請求項１２４に記載の方法。
127. メモリセルの２つ以上のメモリレベルを有する三次元メモリアレイを備える集積回路であって、前記集積回路の各メモリレベルは、
     基板の上方の誘電体層上に複数のチャネルストライプを含み、前記ストライプは第１の方向に延び、前記各メモリレベルはさらに、
     チャネルストライプ上に電荷蓄積誘電体層と、
     電荷蓄積誘電体層上に複数のゲートストライプとを含み、前記ゲートストライプは、第１の方向とは異なる第２の方向に延び、前記各メモリレベルはさらに、
     ゲートストライプ間のチャネルストライプにおける、高濃度ドープされた領域と、
     ゲートストライプの上方にレベル間誘電体層とを含む、集積回路。
128. 少なくとも１つのレベル間誘電体層を通って形成され、その下のチャネル列およびゲート列の部分に接触する、充填されたビアをさらに備える、請求項１２７に記載の集積回路。
129. 電荷蓄積誘電体層は、シリコン、酸素、および窒素を含む、請求項１２７に記載の集積回路。
130. 電荷蓄積誘電体層は、酸化シリコン／窒化シリコン／酸化シリコン（ＯＮＯ）スタックを含む、請求項１２９に記載の集積回路。
131. ゲートストライプの側壁上にスペーサをさらに備える、請求項１２７に記載の集積回路。
132. チャネルストライプ内における、低濃度ドープされたソース／ドレイン領域をさらに備える、請求項１３１に記載の集積回路。
133. ゲートストライプの上またはゲートストライプ内に形成されたシリサイド層をさらに備える、請求項１２７に記載の集積回路。
134. チャネルストライプの高濃度ドープされた領域上に形成されたシリサイド層をさらに備える、請求項１３３に記載の集積回路。
     

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