CN101630531B - 非易失性存储器设备及非易失性存储器设备的擦除方法 - Google Patents

Abstract

在一个实施例中，一种包含至少具有串联的第一和第二可编程晶体管的存储阵列的存储器的擦除方法包括：在擦除操作期间限制从第一可编程晶体管进入到第二可编程晶体管的电子流动。

Description

非易失性存储器设备及非易失性存储器设备的擦除方法

技术领域

本发明涉及非易失性存储器设备及其擦除方法，以及非易失性存储器设备的实现。

背景技术

易失性和非易失性存储器被越来越多的应用到移动设备中，例如MP3播放器、个人多媒体播放器(PMP)、移动电话、笔记本电脑、个人数字助理(PDA)等等。这些移动设备需要具有更大的存储能力的存储单元用于提供多种功能(例如，播放动图)。更大容量存储单元的一个例子是多比特存储器设备，其中每个存储单元存储多比特数据(例如，2个或更多个比特的数据)。为清楚起见，以下将存储多比特数据的存储单元称为多电平单元(MLC)。

非易失性存储器中的一种是闪速存储器，它能以包括数十到数百字节的块为单位擦除数据，并且能以字节或页为单位记录数据。闪速存储器通常具有两种类型：NOR和NAND。在NOR型闪速存储器中，存储单元以并联方式连接，然而在NAND型闪速存储器中，存储单元以串联的方式连接。NAND型闪速存储器通常用于数据存储，其中用于图像数据、音乐数据、声音数据等等的数据文件被连续的记录和读取。在NAND型闪速存储器中，在串选择晶体管和接地选择晶体管之间连接存储单元串。在擦除操作期间，串和接地选择晶体管具有浮置栅极，因而将受到在擦除操作期间施加到存储单元、基底等的电压的影响。结果，擦除操作能够不利地增加串和接地选择晶体管的阈电压。

发明内容

示例性实施例提供了非易失性存储器设备和/或对其进行擦除的方法。

在一个实施例中，一种用于包含至少具有串联连接的第一和第二可编程晶体管的存储阵列的存储器的擦除方法包括：在擦除操作期间限制从第一可编程晶体管进入到第二可编程晶体管的电子流动。

例如，所述限制操作可以向第一可编程晶体管的控制栅极施加第一电压。该方法还可以包括向包括第一和第二可编程晶体管的基底的至少一部分施加第二电压。并且，第一电压可以小于第二电压。

存储器的实施例可以包括具有多个存储器串的存储阵列。至少一个存储器串包括串联连接到多个存储单元晶体管的第一选择晶体管和第二选择晶体管。第一选择晶体管、第二选择晶体管和所述多个存储单元晶体管是可编程晶体管。所述存储器进一步包括驱动单元和控制单元。所述驱动单元被配置为向多条字线施加电压。所述多条字线中的每一条字线分别连接到所述多个存储单元晶体管中的一个存储单元晶体管的栅极。所述驱动单元还被配置为分别向连接到第一和第二选择晶体管的栅极的第一和第二选择线施加电压。所述控制单元被配置为控制所述驱动单元以使得，在擦除操作期间，限制从第一选择晶体管进入到第二选择晶体管的电子的流动。

例如，所述控制单元被配置为控制所述驱动单元向第一选择晶体管的控制栅极施加第一电压。

控制单元还可以被配置为控制所述驱动单元在擦除操作期间向包括所述多个存储单元晶体管的基底的至少一部分施加第二电压。第一电压可以小于第二电压。

在另一个实施例中，存储器包括具有多个存储器串的存储阵列。至少一个存储器串包括串联连接到多个存储单元晶体管的第一选择晶体管。第一选择晶体管和所述多个存储单元晶体管是可编程晶体管。所述存储器进一步包括驱动单元和控制单元。所述驱动单元被配置为向多条字线施加电压。所述多条字线中的每一条字线分别连接到所述多个存储单元晶体管中的一个存储单元晶体管的栅极。所述驱动单元还被配置为向连接到第一选择晶体管的栅极的第一选择线施加电压。所述控制单元被配置为控制所述驱动单元以使得，在擦除操作期间，限制从所述多个存储单元选择晶体管进入到第一选择晶体管的电子的流动。

例如，所述控制单元被配置为控制所述驱动单元向第一选择晶体管的控制栅极施加第一电压。

所述控制单元还可以被配置为控制所述驱动单元在擦除操作期间向包括所述多个存储单元晶体管的基底的至少一部分施加第二电压。第一电压可以小于第二电压。

本发明还涉及非易失性存储器设备的实现。

例如，一种实现示例是卡。在一个实施例中，所述卡包括：存储器；和配置为控制所述存储器的控制单元。所述存储器包括具有多个存储器串的存储阵列。至少一个存储器串包括串联连接到多个存储单元晶体管的第一选择晶体管。第一选择晶体管和所述多个存储单元晶体管是可编程晶体管。所述存储器进一步包括驱动单元和控制单元。所述驱动单元被配置为向多条字线施加电压。所述多条字线中的每一条字线分别连接到所述多个存储单元晶体管中的一个存储单元晶体管的栅极。所述驱动单元还被配置为向连接到第一选择晶体管的栅极的第一选择线施加电压。所述控制单元被配置为控制所述驱动单元以使得，在擦除操作期间，限制从所述多个存储单元晶体管进入到第一选择晶体管的电子的流动。

另一种实现示例是系统。在一个实施例中，所述系统包括：总线；连接到所述总线的半导体存储设备；连接到所述总线的输入/输出设备；和连接到所述总线的处理器。所述处理器被配置为经由所述总线与所述输入/输出设备和所述半导体存储设备通信。所述半导体存储设备包括具有多个存储器串的存储阵列。至少一个存储器串包括串联连接到多个存储单元晶体管的第一选择晶体管。第一选择晶体管和所述多个存储单元晶体管是可编程晶体管。所述存储器进一步包括驱动单元和控制单元。所述驱动单元被配置为向多条字线施加电压。所述多条字线中的每一条字线分别连接到所述多个存储单元晶体管中的一个存储单元晶体管的栅极。所述驱动单元还被配置为向连接到第一选择晶体管的栅极的第一选择线施加电压。所述控制单元被配置为控制所述驱动单元以使得，在擦除操作期间，限制从所述多个存储单元晶体管进入到第一选择晶体管的电子的流动。

附图说明

将参照附图对非限制性的和非穷举性的示例实施例进行描述，其中除非另外指明，相同的参考数字标记在所有的附图中代表相同的部分。附图中：

图1示出根据实施例的非易失性存储器设备；

图2示出根据实施例的图1中串的横截面、以及在擦除操作期间施加到串中的晶体管的电压；

图3示出根据另一实施例的图1中串的横截面、以及在擦除操作期间施加到串中的晶体管的电压；

图4A示出图2和图3中对基底或载体施加的擦除电压的时序图；

图4B示出对第一串和/或接地选择晶体管施加的限制电压的时序图；

图5示出图1的擦除控制器的实施例，其用于参照图4A和图4B描述的控制施加限制电压的时序；

图6A示出图2和图3中对基底或载体施加的擦除电压的时序图；

图6B示出对第一串和/或接地选择晶体管施加的限制电压的时序图；

图7示出图1的擦除控制器的实施例，其用于参照图6A和图6B描述的控制限制电压使其与擦除电压成比例；

图8是示出根据另一实施例的非易失性存储器的框图；

图9示出根据实施例的图8中串的横截面、以及在擦除操作期间施加到串中的晶体管的电压；

图10示出根据另一实施例的图8中串的横截面、以及在擦除操作期间施加到串中的晶体管的电压；以及

图11-18示出半导体设备的应用的示例实施例。

具体实施方式

现在将参考其中示出本发明的一些示例性实施例的附图对本发明中的各种示例实施例进行更加详尽的描述。在附图中，为了清楚起见，层和区域的厚度被夸大了。

这里公开本发明的详细的说明性实施例。然而，这里公开的特定的结构性和功能性细节仅仅是用于描述本发明的实施例的典型。然而本发明可以以多种替换形式进行具体的实现，并且也不应当解读为局限于这里所公开的实施例。

从而，虽然本发明的实施例能够有多种变体和替换方式，在附图中作为示例示出其实施例并将在这里进行详细的描述。然而应当理解，并不意欲将本发明的实施例局限于所公开的特定形式，而是相反的，本发明的示例实施例将覆盖落入本发明的保护范围的全部变体、等价物和替换。在整个附图的描述中，相同的数字标记指代相同的元件。

应当理解，尽管这里在描述各种元件时使用了第一、第二等术语，但是这些元件不应当受这些术语的限制。这些术语仅仅用于将一个元件与另一个元件区分开来。例如，第一元件能够被称作第二元件，并且，类似的，第二元件能被称作第一元件，而不脱离本发明的示例性实施例的范围。这里所使用的术语“和/或”包括一个或多个相关的罗列条目的任一及所有组合。

应当清楚的是，当一个元件被称为与另一元件“连接”或“耦接”时，其可以是指它与其他元件直接相连或耦接或者可以存在居间元件。相反的，当一个元件被称为与其他元件“直接连接”或“直接耦接”，其是指没有居间元件存在。应当以类似的方式解释用于描述元件之间关系的其他词汇(例如，“在......之间”相对于“直接在......之间”，“邻近”相对于“直接邻近”，等等)。

这里所使用的术语仅仅是为了描述特定实施例而不意欲限制本发明的示例实施例。如这里所使用的，单数形式“一个(a)”、“一个(an)”、和“该(the)”意欲同样包括复数形式，除非上下文清楚地另外指明。还应当理解，当这里使用术语“包含”，“包含着”，“包括”和/或“包括着”时，表明存在所陈述的特征、整数、步骤、操作、元件和或/组件，但是不排除存在或添加一个或多个其他的特征、整数、步骤、操作、元件、组件和/或其组。

应当注意，在一些替换实施例中，所提及的功能/行为也许会以与附图中所提及的不同的顺序发生。例如，依赖于涉及的功能/行为，相继示出的两幅附图也许事实上基本同时执行或有时以相反的顺序执行。

图1是示出根据示例实施例的非易失性存储器的框图。该非易失性存储器设备可以是闪速存储器设备，例如NAND闪存。如图所示，非易失性存储器设备300可以包括非易失性单元阵列310、读/写电路320、数据输入/输出(I/O)电路330、行解码器340和控制逻辑350。如图所示，单元阵列310可以包括设置于字线WL和位线BL的交叉点处的一组或多组存储单元MC。单元阵列310可以由存储块315(为清楚起见，在图1中只示出了一个存储块315)组成，每一个存储块可以提供一个擦除单元。每个存储块还可以被定义为编程单元并且可以被分割成多个页。每个页可以是共用一条字线WL的一组存储单元MC。

如图1所示，存储单元MC还被分组成串110i。每个串110i包括串联连接在关联的位线BLi与公共源极线CSL之间的第二接地选择晶体管GST2、第一接地选择晶体管GST1、形成存储单元MC的多个存储单元晶体管MCT1-MCTm、第一串选择晶体管SST1、以及第二串选择晶体管SST2。第一接地选择晶体管GST1、第二接地选择晶体管GST2、第一串选择晶体管SST1、和第二串选择晶体管SST2的栅极分别连接到第一接地源极线GSL1、第二接地源极线GSL2、第一串选择线SSL、和第二串选择线SSL2。存储单元晶体管MCT的栅极分别连接到各条字线WL。在该实施例中，第一串选择晶体管SST1和第一接地选择晶体管GST1可以是虚设存储单元。

行解码器340担当驱动器或驱动器单元，并选择性地施加电压到第一和第二接地源极线GSL1和GSL2、第一和第二串选择线SSL1和SSL2、字线WL、公共源极线CSL、以及包括串110的基底或载体区域。特别地，行解码器340包括SSL驱动器342，用于驱动第一和第二串选择线SSL1和SSL2，并且行解码器340包括GSL驱动器334，用于驱动第一和第二接地选择线GSL1和GSL2。

控制逻辑350接收命令信息和地址信息。例如，控制逻辑350可以接收指令编程操作、读取操作、擦除操作等等的模式寄存器集。控制逻辑350还可以接收与命令相关的地址信息，并部分地解码地址信息。控制逻辑350基于控制和地址信息控制行解码器340、读/写电路320和数据I/O电路330。

在读取操作期间，控制逻辑350接收读取命令和读取地址信息CTRL。控制逻辑350将读取的地址部分地解码为行和列地址信息。控制逻辑350控制行解码器340产生用于从单元阵列310中读取数据的电压，并向行解码器340提供行地址信息。行解码器340响应于行地址信息，选择性地向公共源极线CSL提供公共源电压、向字线WL提供字线电压、向单元阵列310的串选择线SSLi提供串选择电压、并向单元阵列310的接地选择线GSLi提供接地选择电压。至少在这个示例实施例中，行解码器340可以响应于行地址信息中的块地址选择存储块，并选择其中的页。在施加电压时，行解码器340施加足够高的电压以导通串选择晶体管SST1和SST2、接地选择晶体管GST1和GST2、以及未选择的存储单元MC的存储单元晶体管MCT。还可以向公共源极线CSL施加诸如0伏特的低电压。行解码器340还将读取电压施加到一个或多个选择存储单元的字线WL。例如，可以以期望的方式施加读取电压以确定存储单元的阈分布状态。由于这样的读取技术众所周知，为简洁起见，这里已略去其描述。

控制逻辑350同样控制读/写电路320。读/写电路320可以包括一组或多组页缓冲器单元，并且每个页缓冲器单元可以与单元阵列310的至少一条位线对应。读/写电路320在读操作期间具有读出放大器的功能。每个页缓冲器单元可以与位线或一对位线中的一条位线电耦接，并可以被配置为通过位线从单元阵列310读取数据位。读/写电路320根据由控制逻辑350提供的列地址信息将数据传送到数据输入/输出电路330。在读取操作期间，数据输入/输出电路330可以传送读取数据到外部设备。

对于编程操作，可以执行增量步进脉冲编程(ISPP)。在编程操作期间，控制逻辑350接收编程(或写)命令和编程地址信息。控制逻辑350将编程地址信息部分地解码为行和列地址信息。控制逻辑350控制行解码器340产生用于在单元阵列310中编程数据的电压，并且将行地址信息提供给行解码器340。行解码器340响应于行地址信息选择性地向单元阵列310的字线WL提供字线电压。至少在该示例实施例中，行解码器340可以响应于块地址选择存储块，并选择其中的页。在施加电压时，行解码器340(更具体地，SSL驱动器342和GSL驱动器344)施加足够高的电压以导通串选择晶体管SST1和SST2，并将低电压施加到接地源极晶体管GST1和GST2。行解码器340向未选择存储单元MC的存储单元晶体管MCT提供非选择电压以防止这些未选择存储单元MC改变其阈分布状态。行解码器340还将编程电压Vpgm施加到一个或多个已选择存储单元的字线WL。编程电压Vpgm从初始电压开始，并随着每个程序循环而递增，直到数据被编程。例如，编程电压可以在15-20V之间变化。这将在后面更详细地描述。还可以向公共源极线CSL施加诸如0V的低电压。

在示例编程操作期间，可以以页为单位将加载到读/写电路320中的编程数据写入已选择存储单元MC。在编程由多电平单元(MLC)形成的单元阵列310时，可以以两个页为单位写数据(例如，连续写)，从而减小邻近单元之间的耦合效应和/或增强加速效率。如上所述，读/写电路320可以包括一组或多组页缓冲器单元并且每个页缓冲器单元可以与单元阵列310的至少一条位线相对应。在控制逻辑350的控制下，读/写电路320在编程操作期间起到写驱动器的作用。每个页缓冲器单元可以电耦接到位线或位线对中的一条位线，并可被配置为存储用于通过位线编程到单元阵列310的数据位。每个页缓冲器单元可以包括用于处理多位编程的第一锁存器和第二锁存器。因为用于MLC编程的页缓冲器的结构和操作是公知的，为简洁起见，这里不再进行详细的描述。

读/写电路320基于从控制逻辑350接收到的列地址，将编程数据从数据输入/输出电路330传送到单元阵列310。在编程操作期间，数据输入/输出电路330可以存储(例如，暂时存储)外部输入的编程数据。

在编程循环期间每次编程尝试之后，控制逻辑350控制行解码器340和读/写电路320对被编程的存储单元执行读操作。该读操作与上文所述的相同。然而，在该读操作期间，控制逻辑350控制数据输入/输出电路330，以使数据输入/输出电路330不输出所读取的数据。而是由控制逻辑350判断该读取的数据是否与编程数据匹配。如果不是，则控制逻辑350以递增的编程电压Vpgm进入下一个程序循环。

在擦除操作期间，控制逻辑350控制行解码器340将电压施加到串选择线SSL1和SSL2、字线WL、接地选择线GSL1和GSL2、及基底或载体，以擦除选择的存储单元。在一个实施例中，以块为基础擦除存储单元MC。例如，图1中示出的单元阵列310的部分可以是单个块315，而单元阵列310可以包括多个这样的块。而且，控制逻辑350包括擦除控制器352，其具体地控制施加于第一串选择线SSL1和第一接地选择线GSL1的电压。下文中将结合图2更详细地描述擦除操作。

图2示出根据实施例的图1中串的横截面、以及在擦除操作期间施加到串中的晶体管的电压。如图所示，存储单元阵列310包括基底100(或是在基底中形成的载体区域100)。存储单元晶体管MCT具有包括在电荷存储层120上形成的电荷存储区域121的结构，该电荷存储层120由第一绝缘层110与基底100绝缘。电荷存储层120可以包括氮(例如，是氮化物层)并且第一绝缘层110可以是氧化物层。在电荷存储层120上形成第二绝缘层130，并且在相应的电荷存储区域120上的第二绝缘层130上形成每个存储单元晶体管MCT的控制栅极141。可以理解，控制栅极141限定相应的电荷存储区域121。第二绝缘层130可以是氧化物层(例如，可以是和第一绝缘层110相同的氧化物)，而控制栅极141可以由导电材料(例如，金属、合金、多晶硅等)来图案形成。可以理解，每个控制栅极141可以是沿第一方向(穿入穿出附图)的字线WL的一部分。而且，在相应的控制栅极141两侧在基底100中形成杂质区域102。杂质区域102可以是N-型杂质区域，而且可以通过离子注入形成。

如上所述，第一串选择晶体管SST1和第一栅极选择晶体管GST1可以是虚设存储单元晶体管MCT。这样，这些晶体管具有和存储单元晶体管MCT相同的结构，虽然(1)电荷存储区域已经分别被标识为123和125、并且(2)所述控制栅分别被标识为143和145。同样，控制栅极143和145可以是沿第一方向(穿入穿出附图)的第一串选择线SSL1和第一接地选择线GSL1的一部分。

仍然参照图2，第二串选择晶体管SST2和第二栅极选择晶体管GST2与存储单元晶体管MCT具有相同的结构，只是第二串选择晶体管SST2和第二栅极选择晶体管GST2是较大的晶体管。如图所示，控制栅极147和对应的第二串选择晶体管SST2的电荷存储区域127，比存储单元晶体管MCT更大(例如，更宽)。类似地，控制栅极149和对应的第二接地选择晶体管GST2的电荷存储区域127比存储单元晶体管MCT的更大(例如，更宽)。在第二串选择晶体管SST2和第二栅极选择晶体管GST2的两侧形成N-型杂质区域。同样，控制栅极147和149可以是沿第一方向(穿入穿出附图)的第二串选择线SSL2和第二接地选择线GSL2的一部分。

组成的结构由保护层150覆盖。保护层150可以是树脂。在保护层150上形成位线160，并且通路(via)155将位线160连接到位于串110外侧的第二串选择晶体管SST2的杂质区域102。位线可以是导电材料(例如，金属、合金、多晶硅等)并且位线160可以与字线WL交叉，例如，可以与字线WL垂直。虽然未示出，但是位于串110外侧的第二接地选择晶体管GST2的杂质区域102与公共源极线CSL相连。

可以理解，第一和第二串选择晶体管SST1和SST2、存储单元晶体管MCT、及第一和第二接地选择晶体管GST1和GST2是浮置栅极型可编程晶体管。

在擦除操作期间，控制逻辑350控制行解码器340将电压施加到存储单元晶体管MCT的控制栅极141、第一串选择晶体管SST1的控制栅极143、第一接地选择晶体管GST1的控制栅极145、第二串选择晶体管SST2的控制栅极147和第二接地选择晶体管GST2的控制栅极149。特别地，如下面详细描述的，擦除控制器352控制SSL驱动器342和GSL驱动器344分别施加到第一串和接地选择晶体管SST1和GST1的控制栅极143和145的电压。

如图2中所示，行解码器340将低电压(例如，0伏特)作为擦除字线电压Vewl施加到存储单元晶体管MCT的控制栅极141。行解码器340还将高电压(例如，20伏特)作为擦除电压Vers施加到基底或载体100上。不通过SSL驱动器342和GSL驱动器344向第二串和接地选择晶体管SST2和GST2的控制栅极147和149施加电压。因此，控制栅极147和149浮置。

SSL驱动器342施加第一限制电压作为串选择电压Vessl到第一或虚设串选择晶体管SST1的控制栅极143。GSL驱动器344施加第二限制电压作为接地选择电压Vegsl到第一或虚设接地选择晶体管GST1的控制栅极145。第一和第二限制电压可以是相同的。第一和第二限制电压的时序和/或电压电平受控于擦除控制器352，其将在下文中详细描述。第一和第二限制电压高于作为擦除字线电压Vewl施加的低电压并且低于擦除电压Vers。在本实施例中，第一和第二限制电压高于0伏特且低于20V。例如，在图2的实施例中，第一和第二限制电压被设置为10V。因为控制栅极143和145没有浮置，并具有高于擦除字线电压Vewl的电压，这分别防止电子被注入第二串和接地选择晶体管SST2和GST2的电荷存储区域127和129。换句话说，第一和第二限制电压的施加分别限制电子从虚设晶体管第一串和接地选择晶体管SST1和GST1流入第二串和接地选择晶体管SST2和GST2。依赖于选择的电压，所述限制可以阻止电子流入第二串和接地选择晶体管SST2和GST2。相反，如果允许控制栅极143和145浮置，那么电子流将不受限制地流入第二串和接地选择晶体管SST2和GST2，并且不利地提高这些晶体管的阈电压。

可以将第一和第二限制电压设置为使得将限制电压和擦除电压Vers之间的电压差保持在最大差值量之下。可以设置这个最大差值量，以防止第一串和接地选择晶体管SST1和GST1被编程。

图3示出根据另一实施例的图1中的串的横截面、以及在擦除操作中向串中的晶体管施加的电压。除了晶体管的结构不同以外，图3的实施例与图2的实施例是相同的。虽然图2中的晶体管是浮置栅极型，但是图3中的晶体管是电荷捕获闪速(charge trap flash CTF)型。也就是说，在本实施例中，去除杂质区域102上的第一绝缘层110、电荷存储层120、和第二绝缘层130以便：(1)对于存储单元晶体管MCT，形成控制栅极141下的第一绝缘层110′、电荷捕获区域121′、和第二绝缘层130′；(2)对于第一串选择晶体管SST1，形成控制栅极143下的第一绝缘层110’、电荷捕获区域123′、和第二绝缘层130′；(3)对于第一接地选择晶体管GST1，形成控制栅极145下的第一绝缘层110′、电荷捕获区域125′、和第二绝缘层130′；(4)对于第二串选择晶体管SST2，形成控制栅极147下的第一绝缘层110′、电荷捕获区域127′、和第二绝缘层130′；(5)对于第二接地选择晶体管GST2，形成控制栅极149下的第一绝缘层110′、电荷捕获区域123′、和第二绝缘层130′。

然后形成保护层150′用于覆盖组成的结构，并填充杂质区域102上晶体管之间的空隙。

关于操作，它与参照图2所描述的是相同的，使得第一和第二限制电压的施加分别限制电子从虚设晶体管第一串和接地选择晶体管SST1和GST1流入第二串和接地选择晶体管SST2和GST2。

接下来，将结合图4A和4B描述擦除控制器352控制用于施加限制电压的时序的操作。为简洁起见，只描述单个限制电压，但是应当理解，该描述独立地适用于第一和第二限制电压。

图4A示出施加于图2和3中的基底和载体的擦除电压Vers的时序图。如图所示，擦除电压Vers的施加从时刻t0开始，但是只有在一段时间之后，擦出电压Vers在时刻t2达到期望的目标擦除电压水平。如果限制电压Vr被施加于虚设或第一串和接地选择晶体管SST1和GST1，并且该限制电压Vr并没有比擦除电压Vers低出一定的量值，那么第一串和接地选择晶体管SST1和GST1将会被非有意地编程。

图4B示出施加到第一串和/或接地选择晶体管的限制电压Vr的时序图。如图所示，限制电压Vr的施加在迟于时刻t0的时刻t1开始，而且限制电压随着时间而达到目标限制电压。也就是说，在施加擦除电压Vers的一段时间之后施加限制电压Vr。这确保在限制电压Vr和擦除电压Vers之间存在足够大的差值，以防止第一串和/或接地选择晶体管SST1和GST1被编程。

图5示出图1中的擦除控制器的实施例，其用于参照图4A和4B所讨论的控制施加限制电压的时序。如图所示，擦除控制器352包括串联在地电压和擦除电压Vers之间的六个电阻R1-R6，擦除电压Vers在擦除操作期间施加于字线WL。第一到第四晶体管T1-T4分别与第二到第五电阻R2-R5并联。第一到第四晶体管T1-T4在他们的栅极处接收微调(trim)电压。电阻R1-R6和晶体管T1-T4作为分压器工作并在连接第三和第四电阻R3和R4的节点N1处产生分压电压Vn。将分压电压Vn提供给差分放大器C1的正极并与提供给差分放大器C1的负极的参考电压Vref相比较。差分放大器C1输出基于该比较的标志。如果分压电压Vn比参考电压Vref低，则放大器C1输出逻辑低标志。如果分压Vn等于或高于参考电压Vref，则差分放大器C1输出逻辑高标志。当SSL驱动器342和/或GSL驱动器344接收到向逻辑高标志的转变时，SSL驱动器342和/或GSL驱动器344开始施加限制电压Vr。

设置微调电压和参考电压Vref以保证在限制电压Vr和擦除电压Vers之间存在足够大的差值，从而防止第一串和/或接地选择晶体管SST1和GST1被编程。可以理解，参考电压Vref和微调电压为设计参数，其将根据非易失性半导体存储器设备的设计而变化。

同样可以理解，当擦除电压Vers的施加终止时，分压电压Vn将回落到低于参考电压。当其发生时，由差分放大器C1输出的标志转变为逻辑低。结果，SSL驱动器342和/或GSL驱动器344将停止施加限制电压Vr。这在图4A和4B中示出。

如上所述，SSL驱动器342和GSL驱动器344可以提供独立的第一和第二限制电压。该情况下，擦除控制器342可以包括图5中的结构的两种版本用于分别触发第一和第二限制电压的产生，或者可替换地，第一和第二限制电压可以由相同的输出触发(即，单个的图5中的结构)。

代替通过控制施加限制电压Vr的时序来保证限制电压Vr与擦除电压Vers之间的所需的差值，擦除控制器352也可以控制限制电压Vr的电压。

接下来，将参照图6A和6B描述擦除控制器352对限制电压的电平进行控制的操作。为简洁起见，只描述单个限制电压，但是应当理解，该描述独立地适用于第一和第二限制电压。

图6A与图4A是相同的，但是已经结合图6B进行了重新构造，以使得擦除电压Vers和限制电压Vr之间的关系将变得更加容易理解。图6B示出施加于第一串和/或接地选择晶体管SST1和GST1的限制电压Vr的时序图。如图所示，限制电压Vr的施加从时刻t0开始，并且限制电压随着时间而达到目标电压。图中还显示出，限制电压Vr与擦除电压Vers成比例，该比例比1小。适当地设置该比例，可以保证限制电压Vr和擦除电压Vers之间存在足够大的差值，以防止第一串和/或接地选择晶体管SST1和GST1被编程。

图7示出图1中的擦除控制器的实施例，其用于参照图6A和6B描述的控制限制电压使其与擦除电压成比例。如图所示，图7中的实施例与图5中的实施例相同，除了将分压Vn与差分放大器C1的输出进行比较、以及差分放大器C1的输出是限制电压Vr。如上所述，SSL驱动器342和GSL驱动器344可以提供独立的第一和第二限制电压。在这种情况下，擦除控制器342可以具有图7中的结构的两种版本，以分别产生第一和第二限制电压。

图8是根据另一个实施例的非易失性存储器设备的框图。图8的实施例与图1中的实施例是相同的，除了图8中从单元阵列310′中删除了虚设串选择晶体管SST1和虚设接地选择晶体管GST1(和相关的选择线)，以及第二串和接地选择晶体管SST2和GST2分别被重新标记为串和接地选择晶体管SST和GST。这样，SSL驱动器342′驱动串选择线SSL，GSL驱动器344′驱动接地选择线GSL，而擦除控制器352′控制SSL驱动器342′和GSL驱动器344′。具体地，擦除控制器352′控制SSL驱动器342′和GSL驱动器344′，以与上文描述的图1的实施例中的将限制电压施加于虚设串和接地选择晶体管SST1和GST1的相同的方式，分别将第一和第二限制电压施加到单元阵列310′中的串和接地选择晶体管SST和GST。这将在下文中结合图9和图10进行更加详细的描述。

图9示出根据实施例的图8中的串的横截面、以及在擦除操作期间施加到串中的晶体管的电压。图9中的实施例与图2中的实施例相同，除了虚设串和接地选择晶体管SST1和GST1被删除，以及限制电压Vr被施加到串和接地选择晶体管SST和GST的控制栅极147和149。

限制电压Vr的施加限制电子从邻近的存储单元晶体管MCT流到串和接地选择晶体管SST和GST。而且，如果限制电压Vr设定的足够高，电子的流动可以被阻止。

图10示出根据另一个实施例的图8中的串的横截面、以及在擦除操作期间施加到串中的晶体管的电压。图10的实施例与图3的实施例是相同的，除了虚设串和接地选择晶体管SST1和GST1被删除，以及限制电压Vr被施加于串和接地选择晶体管SST和GST的控制栅极147和149。

关于操作，其与参照图9所描述的操作是相同的，以使得第一和第二限制电压的施加分别限制电子从邻近的存储单元晶体管MCT流到串和接地选择晶体管SST和GST。

应当理解，图5和图7中的任何一个擦除控制器实施例可以与图8-10中的实施例结合使用以控制限制电压Vr。

图11-18图解说明实现实施例。

图11示出非易失性存储器装置的应用的示例实施例。如图所示，该装置包括连接到存储器控制器2220的存储器2210。存储器2210可以是根据上面描述的实施例之一的非易失性存储器装置。存储器控制器2220提供输入信号用于控制存储器2210的操作。例如，存储器控制器2220提供命令和地址信息。

图12示出另一个实施例。该实施例与图11中的实施例相同，除了存储器2210和存储器控制器2220被具体化为卡2330。例如，卡2330可以是存储卡，例如闪速存储器卡。也就是说，卡2330可以是符合用于例如数码相机、个人电脑等的消费者电子设备的任何工业标准的卡。可以理解，存储器控制器2220可以基于由卡2330从其他(例如，外部)设备接收的控制信号对存储器2210进行控制。

图13示出另一个实现实施例。如图所示，存储器2210可以与主机系统2410相连。主机系统2410可以是处理系统，例如个人电脑，数码相机等。主机系统2410可以将存储器2210作为可移除存储介质使用。可以理解，主机系统2410提供输入信号用于控制存储器2210的操作。例如，主机系统2410提供命令和地址信息。

图14示出一实施例，其中主机系统2410与图12中的卡2330相连。在该实施例中，主机系统2410将控制信号施加到卡2330，以使存储器控制器2220控制存储器2210的操作。

图15示出另一个实现实施例。如图所示，存储器2210可以与计算机系统2610中的中央处理器(CPU)2620相连接。例如，计算机系统2610可以是个人电脑、个人数字助理等。存储器2210可以直接与CPU 2620连接、通过总线连接等。可以理解，为清楚起见，图15没有示出计算机系统2610中可能包括的组件的完整补充。

图16示出本发明的另一个实施例。图16可以表示如上所述的半导体设备实施例的另一个便携应用。如图所示，该实施例包括存储器3010，其可以是任何一种如上所述的非易失性存储器设备实施例。在这个和前述的任何一个实施例中，存储器3010可以包括一个或多个集成电路芯片(die)，其中每一个芯片具有根据各种实施例操作的存储阵列。这些IC芯片可以是布置在诸如常规动态随机存取存储器(DRAM)模块的模块中的分开的、独立存储设备，或者它们可以与其他的片上功能集成。在后面的实施例中，存储器3010可以是如上所述的I/O处理器或微处理器的一部分。

这个和其他便携应用实施例可以是例如便携笔记本电脑、数字照片和/或视频摄像机、个人数字助理、移动(蜂窝)手持电话机、导航设备、GPS系统、音频和/或视频播放器等。当然，也存在存储器3010的其他非便携应用。这些包括，例如，得益于非易失性存储器的大型网络服务器或其他计算设备。

如图16中所示，该实施例包括处理器或CPU 3510，其使用存储器3010作为编程存储器，用于存储其执行所需的代码和数据。可替换地，存储器3010可以用作大容量存储设备，用于代码和数据的非易失性存储。便携应用实施例可以通过I/O接口3515与诸如个人电脑或网络计算机的其他设备通信。I/O接口3515可以提供对计算机外围设备总线、高速数字通信传输线、或用于无定向传输的天线的访问。处理器和存储器3010之间的通信以及处理器3510和I/O接口3515之间的通信可以通过由图16中的总线3500代表的常规计算机总线结构来实现。而且，本发明并不局限于该架构。例如，存储器3010可以由图12中的实施例来替换，并且可以通过存储器控制器2220与处理器3510进行通信。另外，I/O接口3515可以通过存储器控制器2220与存储器3010通信，或者在存储器控制器3020不存在的情况下，直接与存储器3010通信。在便携应用中，由电池3520通过电源提供总线3525为上述组件提供电力。

图17是示出根据实施例的使用闪速存储器设备的示例装置(例如，移动装置)的框图。闪速存储器设备4260可以是上述的任一非易失性存储设备实施例，而且可以用于大容量或相对大容量的存储单元。

参照图17，闪速存储器设备4260可以用于或适配为用于移动设备4200的硬盘4250中。闪速存储器设备4260可以用作硬盘4250的大容量或相对大容量的存储单元。例如，闪速存储器设备4260可以被提供为固态磁盘和/或闪速存储器设备4260可以用作混合硬盘中的闪速存储器组件。在移动设备4200中，可以通过总线4240将硬盘4250提供的数据传输到RAM 4270或中央处理器(CPU)4210。可以通过总线4240将存储在RAM 4270中、以及响应于输入/输出单元4230的操作由CPU 4210内部产生的数据存储到硬盘4250中。

图18是示出根据示例性实施例的使用闪速存储器设备的另一个示例装置(例如，移动装置)的框图。参照图18，闪速存储器设备4260可以用作设备4300中的非易失性存储器组件，并且可以依据上述的任一非易失性存储设备实施例。设备4300可以是移动装置；然而，其不限于此。在该示例中，移动设备4300可以包括被配置为执行用于数据交换的接口操作的存储器控制器4280。存储器控制器4280可以通过移动设备4300的总线4240执行数据的输入/输出操作。

示例实施例应当被理解为解释说明的目的，而不是用于限制，并且所附权利要求旨在覆盖所有这样的变体、增强、和其他的实施例，其落在本发明的真实精神和范围内。例如，虽然参照MLC存储单元进行描述，但是实施例同样适用于单电平(SLC)存储单元。因此，基于法律允许的最大的限度，本发明的保护范围应当由所附权利要求书及其等价物的最宽泛的可容许解释来限定，而不应当受前面的详细描述约束或限制。

对相关申请的交叉引用

本申请要求2008年6月23日向韩国特许厅提交的韩国专利申请No.10-2008-0059081的优先权，通过引用将其全部内容合并于此。

Claims (34)

1.一种用于擦除存储器的方法，该存储器包括至少具有串联连接的第一和第二可编程晶体管的存储阵列，该方法包括：

在擦除操作期间，限制从第一可编程晶体管进入到第二可编程晶体管的电子流动；

向包括第一和第二可编程晶体管的基底的至少一部分施加第二电压；以及

向与第一和第二可编程晶体管关联的至少一个可编程存储单元晶体管的栅极施加第三电压以使得所述存储单元晶体管达到擦除状态，

其中第一可编程晶体管和第二可编程晶体管中的至少一个是可编程选择晶体管，

其中所述限制向第一可编程晶体管或第二可编程晶体管的控制栅极施加第一电压，

其中第一电压高于第三电压且低于第二电压。

2.如权利要求1所述的方法，进一步包括：

允许第二可编程晶体管的栅极浮置。

3.如权利要求1所述的方法，其中所述限制基于第二电压施加第一电压。

4.如权利要求3所述的方法，其中所述限制在施加第二电压一段时间之后施加第一电压。

5.如权利要求3所述的方法，其中所述限制施加第一电压以使得第一电压与第二电压成比例。

6.如权利要求1所述的方法，其中所述存储阵列包括串联连接的多个可编程存储单元晶体管，并且第一可编程选择晶体管和第二可编程选择晶体管串联连接到所述多个可编程存储单元晶体管，并且其中

所述限制将第一电压施加到作为第一可编程晶体管的第一可编程选择晶体管。

7.如权利要求1所述的方法，其中所述存储阵列包括串联连接到可编程选择晶体管的多个可编程存储单元晶体管，并且其中

所述限制将第一电压施加到作为第二可编程晶体管的可编程选择晶体管，并且第一可编程晶体管是邻近第二可编程晶体管的可编程存储单元晶体管。

8.如权利要求1所述的方法，其中所述存储阵列包括串联连接的多个可编程存储单元晶体管，第一可编程选择晶体管和第二可编程选择晶体管串联连接到所述多个可编程存储单元晶体管的第一端，第三可编程选择晶体管和第四可编程选择晶体管串联连接到所述多个可编程存储单元晶体管的第二端，并且其中

所述限制将第一电压施加到作为第一可编程晶体管的第一可编程选择晶体管。

9.一种存储器，包括：

具有多个存储器串的存储阵列，至少一个存储器串包括串联连接到多个存储单元晶体管的第一选择晶体管和第二选择晶体管，并且第一选择晶体管、第二选择晶体管和所述多个存储单元晶体管是可编程晶体管；

驱动单元，被配置为向多条字线施加电压，所述多条字线中的每一条分别连接到所述多个存储单元晶体管中的一个存储单元晶体管的栅极，并且所述驱动单元配置为分别向连接到第一和第二选择晶体管的栅极的第一和第二选择线施加电压；以及

控制单元，被配置为控制所述驱动单元以使得，在擦除操作期间，限制从第一选择晶体管进入到第二选择晶体管的电子流动。

10.如权利要求9所述的存储器，其中第一选择晶体管是虚设选择晶体管且具有与所述多个存储单元晶体管相同的大小，并且第二选择晶体管比所述多个存储单元晶体管大。

11.如权利要求9所述的存储器，其中所述控制单元被配置为控制所述驱动单元向第一选择晶体管的控制栅极施加第一电压。

12.如权利要求11所述的存储器，其中所述控制单元被配置为，在擦除操作期间，控制所述驱动单元向包括所述多个存储单元晶体管的基底的至少一部分施加第二电压。

13.如权利要求12所述的存储器，进一步包括：

在擦除操作期间向所述多个存储单元晶体管中的至少一个存储单元晶体管的栅极施加第三电压，以使该存储单元晶体管达到擦除状态。

14.如权利要求13所述的存储器，其中第一电压大于第三电压高且低于第二电压。

15.如权利要求14所述的存储器，其中所述控制单元被配置为控制所述驱动单元基于第二电压应用第一电压。

16.如权利要求15所述的存储器，其中所述控制单元被配置为控制所述驱动单元在施加第二电压一段时间之后施加第一电压。

17.如权利要求16所述的存储器，其中

所述控制单元包括：

分压器，被配置为对第二电压进行分压并产生分压电压；以及

比较器，被配置为将所述分压电压与参考电压相比较，并产生比较结果，而且

所述驱动单元被配置为基于比较结果开始施加第一电压。

18.如权利要求15所述的存储器，其中所述控制单元被配置为控制所述驱动单元施加第一电压以使得第一电压与第二电压成比例。

19.如权利要求18所述的存储器，其中

所述控制单元包括：

分压器，被配置为对第二电压进行分压并产生分压电压；以及

差分放大器，被配置为接收所述分压电压和所述差分放大器的输出作为输入，而且

所述驱动单元被配置为施加所述差分放大器的输出作为第一电压。

20.如权利要求9所述的存储器，其中第一选择晶体管、第二选择晶体管和所述多个存储单元晶体管是浮置栅极型晶体管和电荷捕获闪速型晶体管其中之一。

21.一种存储器，包括：

具有多个存储器串的存储阵列，至少一个存储器串包括串联连接到多个存储单元晶体管的第一选择晶体管，并且第一选择晶体管和所述多个存储单元晶体管是可编程晶体管；

驱动单元，被配置为向多条字线施加电压，所述多条字线中的每一条分别连接到所述多个存储单元晶体管中的一个存储单元晶体管的栅极，并且所述驱动单元被配置为向连接到第一选择晶体管的栅极的第一选择线施加电压；并且

控制单元，被配置为控制所述驱动单元以使得，在擦除操作期间，限制从所述多个存储单元晶体管进入到第一选择晶体管的电子流动。

22.如权利要求21所述的存储器，其中第一选择晶体管具有大于所述多个存储单元晶体管的大小。

23.如权利要求21所述的存储器，其中所述控制单元被配置为控制所述驱动单元向第一选择晶体管的控制栅极施加第一电压。

24.如权利要求23所述的存储器，其中所述控制单元被配置为，在擦除操作期间，控制所述驱动单元向包括所述多个存储单元晶体管的基底的至少一部分施加第二电压。

25.如权利要求24所述的存储器，进一步包括：

在擦除操作期间，向所述多个存储单元晶体管中的至少一个存储单元晶体管的栅极上施加第三电压，以使得该存储单元晶体管达到擦除状态。

26.如权利要求25所述的存储器，其中第一电压比第三电压高且低于第二电压。

27.如权利要求26所述的存储器，其中所述控制单元被配置为控制所述驱动单元基于第二电压应用第一电压。

28.如权利要求27所述的存储器，其中所述控制单元被配置为控制所述驱动单元在施加第二电压一段时间之后施加第一电压。

29.如权利要求28所述的存储器，其中

所述控制单元包括：

分压器，被配置为对第二电压进行分压并产生分压电压；以及

比较器，被配置为将所述分压电压与参考电压相比较，并产生比较结果，而且

所述驱动单元被配置为基于比较结果开始施加第一电压。

30.如权利要求27所述的存储器，其中所述控制单元被配置为控制所述驱动单元应用第一电压以使得第一电压与第二电压成比例。

31.如权利要求30所述的存储器，其中

所述控制单元包括：

分压器，被配置为对第二电压进行分压并产生分压电压；以及

差分放大器，配置为接收所述分压电压和所述差分放大器的输出作为输入，而且

所述驱动单元，被配置为施加所述差分放大器的输出作为第一电压。

32.如权利要求21所述的存储器，其中第一选择晶体管和所述多个存储单元晶体管是浮置栅极型晶体管和电荷捕获闪速型晶体管其中之一。

33.一种存储卡，包括：

存储器，所述存储器包括：

具有多个存储器串的存储阵列，至少一个存储器串包括串联连接到多个存储单元晶体管的第一选择晶体管和虚设选择晶体管，并且第一选择晶体管、所述虚设选择晶体管和所述多个存储单元晶体管是可编程晶体管，

驱动单元，被配置为向多条字线施加电压，所述多个字线中的每一条分别连接到所述多个存储单元晶体管中的一个存储单元晶体管的栅极，并且所述驱动单元被配置为分别向连接到第一和虚设选择晶体管的栅极的第一和第二选择线施加电压，以及

控制单元，被配置为控制所述驱动单元以使得，在擦除操作期间，限制从第一可编程晶体管进入到第二可编程晶体管的电子流动；以及

控制器，被配置为对所述存储器进行控制。

34.一种计算机系统，包括：

总线；

连接到所述总线的半导体设备，所述半导体设备包括，

具有多个存储器串的存储阵列，至少一个存储器串包括串联连接到多个存储单元晶体管的第一选择晶体管和虚设选择晶体管，并且第一选择晶体管、所述虚设选择晶体管和所述多个存储单元晶体管是可编程晶体管，

驱动单元，被配置为向多条字线施加电压，所述多条字线中的每一条分别连接到所述多个存储单元晶体管中的一个存储单元晶体管的栅极，并且所述驱动单元被配置为分别向连接到第一和虚设选择晶体管的栅极的第一和第二选择线施加电压，以及

控制单元，被配置为控制所述驱动单元以使得，在擦除操作期间，限制从第一可编程晶体管进入到第二可编程晶体管的电子流动；以及

连接到所述总线的输入/输出设备；以及

连接到所述总线的处理器，所述处理器被配置为经由总线与输入/输出设备和半导体设备通信。