CN1432181A - 闪存阵列中页面模式擦除 - Google Patents

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Abstract

提供了在闪存阵列的一个扇区中页面擦除和多页面擦除的操作模式。在页面擦除和多页面擦除的操作模式中，将大约－10伏的优选隧道(效应)电位加到选中作擦除的行(或多行)上闪存单元的栅极上，连接到闪存单元的漏级的位线被驱动到大约6.5伏的优选电压。为了减少对非选中行或多行上存储器单元的非预期擦除，将大约1－2伏的优选偏置电压加到所有非选中行的闪存单元的栅极上。

Description

闪存阵列中页面模式擦除
本申请要求2000年4月4日提交的美国专利申请09/54/434的优先权。
发明领域
本发明涉及闪速存储器(闪存)阵列中的擦除模式。更具体地说，本发明涉及闪存阵列中的单页面擦除模式和多页面擦除模式。
先有技术
在传统的闪存阵列中，闪存阵列通常安排成字线和位线的矩阵以形成交点，闪存元件以本专业的普通技术人员熟知的方式设置在交点处。在闪存阵列的存储器单元上可进行的操作有读出、编程和擦除。
通常进行编程操作时是将与闪存单元的漏极区相连的所选位线驱动到第一电压，并将与所选字线相连的闪存单元的栅极驱动到较高的电压以便以本专业的普通技术人员熟知的方式进行热电子注入。
进行擦除操作时是将闪存单元的栅极驱动到比位线上的电压显著要低一些的电压。这样做时，电子以本专业的普通技术人员熟知的方式因隧道效应而离开闪存单元的浮置栅极。对于传统的闪存阵列，已知可以将整个闪存阵列一次擦除，称为整体擦除(BULK ERASE)，或一次擦除闪存阵列的一个扇区，称为扇区擦除(SECTOR ERASE)。闪存阵列的整体擦除的实例可在下文中找到：“一种90ns 100K擦除-编程周期兆位闪存”，1989，IEEE国际固体电路会议(International Solid State Circuits)，140-141页，1989年2月。扇区擦除的实例可在下文中找到：“极度省电的55ns 0.35μm 5V仅16M闪存”，1996，IEEE国际固体电路会议，44-45页，1996年2月。
将擦除操作限于扇区擦除或整体擦除，是考虑到当选中一些行线进行擦除时，存储在未选中行的闪存单元的浮置栅极上的数值就有可能由于发生非预期的隧道效应而受到影响。因而，本发明的目的就是提供一种擦除模式，可以只擦除一个扇区中的一个单行或一个扇区的多行而同时减少对未选中扇区中闪存单元的干扰现象。
本发明的简要说明
根据本发明的第一方面，提出了对闪存阵列中的扇区进行页面擦除的操作模式。在页面擦除操作模式中，将大约-10V的优选隧道电位加在选中要作页面擦除的行的闪存单元的栅极上，并将与闪存单元的漏极相连接的位线驱动到大约6.5V的优选电压。为了减少对未选中行上的存储器单元发生的非预期擦除，将大约1到2伏的优选偏压加到除选中行外所有行的闪存单元的栅极上。
根据本发明的第二方面，提出了多页面擦除模式。在多页面擦除模式中，把一个扇区中的行分成多个组，选中某组中多于一行进行擦除，或选中不同组中的相应行进行擦除。在多页面擦除模式中，将大约-10V的优选隧道电压加在选中要作擦除的那些行的闪存单元的栅极上，并将与闪存单元的漏极相连接的位线驱动到大约6.5V的优选电压。为了减少对未选中行上的存储器单元发生的非预期擦除，将大约1到2伏的优选偏压加到未被选中作擦除的行上的闪存单元的栅极上。
附图简要说明
图1示出按本发明的闪存阵列的方框图；
图2示出按本发明图1所示的闪存阵列中一部分扇区的示意图；
图3示出按本发明的闪存阵列的读出、编程和擦除模式时加在图2所示扇区中的元件上的信号表；
图4示出适合本发明使用的可变参考发生器电路的示意图。
优选实施例的详细说明
本专业的普通技术人员会理解，本发明的以下说明仅仅是说明性的而非限制性的。本发明的其它实施例对本专业的普通技术人员是显而易见的。
图1示出了按本发明的闪存阵列10。闪存阵列10有M行，每行有N字节。闪存阵列10中M行的每一行通常称为存储器的一个页面。在数据闪存阵列10中，M行分组成为扇区或块，其方式本专业的普通技术人员已熟知。应当指出，数据闪存阵列10的一个扇区所包含的行数通常是个设计选择的问题，而且可以把整个数据闪存阵列10看作一个扇区。在一个4兆字节的闪存阵列的优选实施例中，将264字节的2,048行(或页面)分组成4个扇区，每个扇区有512行。
如上所述，在闪存阵列的存储器单元上通常可进行三种操作。这三种操作是读出、编程和擦除。在先有技术中已知可以进行整个闪存阵列的一次擦除，称为整体擦除，或进行整个扇区的一次擦除，称为扇区擦除。按本发明，可对一个扇区中的一个单行进行擦除，称为页面擦除，或对一个扇区中的多个页面进行擦除，称为多页面擦除。
现参阅图2，图中示出按本发明的扇区12的一部分14。在扇区12的部分14中，行20分隔为K组，每一组有J行。在上述4兆字节的闪存阵列的优选实施例中，扇区中的512行分成64组，每组包括8行。在扇区12的部分14中，第一组行20-1到20-J示为组1，最后一组行20-1到20-J示为组K。
闪存阵列10中20-1到20-J的每一行是一条字线，这一点本专业的普通技术人员已很理解。20-1到20-J行的每条字线与位线形成交点。通常，闪存阵列中的位线数等于行20中的字数乘以每个字的位数。例如，在上述4M闪存阵列的优选实施例中，每一行有264个字，每个字有8位。结果，在闪存阵列中就有2112条位线。在扇区12的部分14中，作为说明，只示出单一位线22。
在字线20和位线22之间的交点处是闪存单元24。闪存单元的具体实施例在此不作说明，以免使本文过于复杂而模糊了对本发明的说明。适用于本发明的一种闪存单元在1986年5月30日提交的美国专利4783766号中已有说明，该专利已授予本发明的同一受让人，并作为参考包括在本文中。
连接到每条字线20一端的是一对N沟道MOS晶体管26-1和26-2。在每一对N沟道MOS晶体管26-1和26-2中，第一N沟道MOS晶体管26-1的漏极连接到行选择电位Xd，第二N沟道MOS晶体管26-2的源极连接到栅极偏置电位Vwg，第一N沟道MOS晶体管26-1和第二N沟道MOS晶体管26-2的源极和漏极分别连接到字线20。
每个N沟道MOS晶体管26-1的栅极连接到组选择信号Xs，每个N沟道MOS晶体管26-2的栅极连接到由倒相器28提供的组选择信号Xs的互补 Xs上。应当指出，倒相器28在 Xs上提供的电压电位比Xs上的电压高或低所需的一定数量。组选择信号Xs以及其互补 Xs均由一解码器提供，解码器的实现是在本专业的普通技术人员的技术范围之内，在此不作说明，以免使本文过于复杂而模糊了对本发明的说明。
对于在字线20和位线22交点处的每一个闪存元件，闪存元件的漏极连接到位线22，闪存元件24的源极通过阵列电源线30连接到阵列电源电压，闪存元件24的栅极连接到字线20。对于每条字线20，P沟道MOS隔离通道(isolation pass)晶体管32串联在每对N沟道MOS晶体管26-1和26-2之间以及位于字线20和位线22交点处的第一闪存元件24之间。在P沟道MOS隔离通道晶体管32和位于字线20和位线22交点处的第一闪存元件24的栅极之间连接的是字线泵34，该字线泵34通过字线泵线36连接到大约为-15伏到-4伏(最好是-10伏)的负电压源。
现参阅图3，该表列出了按本发明进行闪存阵列的读出、编程和擦除模式时加在图2所示电路中的各种元件上的信号。按本发明，现只说明在擦除操作中所述信号的应用。
为了选择一特定行作页面擦除，在组选择信号线Xs上，加Vcc电压至含有选作页面擦除的行20-1到20-j的组中的N沟道MOS晶体管26-1的栅极上，在组选择信号线的互补 Xs线上，加地电压(0伏)至含有选作页面擦除的行20-1到20-j的组中的N沟道MOS晶体管26-2的栅极上。除了含有选作页面擦除的行20-1到20-j的组外，对于其他各组的行20-1到20-j，在组选择信号线Xs上，加地电压(0伏)至N沟道MOS晶体管26-1的栅极上，在组选择信号线的互补 Xs线上，加Vcc电压至N沟道MOS晶体管26-2的栅极上。
在Xs和 Xs组选择信号线上加电压时，将地电压(0伏)加到被选中作页面擦除的行20-1到20-J的N沟道MOS晶体管26-1的栅极上，而大约在1伏到5伏范围内(最好是约1伏到2伏)的偏置电压加到与选中作页面擦除的行20-1到20-J在同一组但未被行选择信号Xd选中作页面擦除的行20-1到20-j的漏极上。
地电压(0伏)同时也加到未被选中作页面擦除的组中与选中的行20-1到20-J相对应的行20-1到20-j的N沟道MOS晶体管26-1的漏极上，而大约在1伏到5伏范围内(最好是约1伏到2伏)的偏置电压也加到对应于选中组的非选中行20-1到20-j的非选中组的行20-1到20-j的N沟道MOS晶体管26-1的漏极上。
例如，被选中的行20-1到20-J是组1的行20-2，那么，地电压(0伏)加到行20-2的N沟道MOS晶体管26-1的漏极上，也加到组2到组K中行20-2的N沟道MOS晶体管26-1的漏极上。另外，偏置电压加到组1的所有行20-1，20-3到20-J的N沟道MOS晶体管26-1的漏极上，也加到组2到组K中所有行20-1，20-3到20-J的N沟道MOS晶体管26-1的漏极上。
除了在N沟道MOS晶体管26-1的漏极上加信号外，当在组选择信号线Xs和 Xs上加电压时，大约在1伏到5伏范围内(最好是约1伏到2伏)的偏置电压也加到信号线Vwg上的N沟道MOS晶体管26-2的源极上。
在这些电压加到N沟道MOS晶体管26-1和26-2的栅极、N沟道MOS晶体管26-1的漏极和N沟道MOS晶体管26-2的源极上时，P沟道MOS隔离通道晶体管32-1到32-J就导通。
于是，地电压(0伏)就会加到选中行20-1到20-J的闪存元件24的栅极上，而偏置电压会加到所有其它行20-1到20-J的闪存元件上。从上述讨论可知，对于含有选中行20-1到20-J的选中组1到组K，加到选中组的未选中行20-1到20-J的闪存元件24的栅极上的偏置电压是由连接到N沟道MOS晶体管26-1漏极的Xd信号线提供的，而对于未选中组1到组K的所有其它行20-1到20-J，加到闪存元件24的栅极上的偏置电压是由Vwg信号线上加到N沟道MOS晶体管26-2的源极上的电压提供的。
一旦地电压(0伏)已加到选中行20-1到20-J的闪存元件24的栅极上，且大约在1伏到5伏范围内(最好是约1伏到2伏)的偏置电压也已加到所有其它闪存元件24的栅极上，在P沟道MOS隔离通道晶体管32-1到32-J的栅极上就会加上这样的电压、使得连接到选中行20-1到20-J的P沟道MOS隔离通道晶体管32-1到32-J由于栅-源(栅极到源极)电压而断开。在大约-15伏到-4伏范围内(最好约-10伏)的负电压由连接到选中行20-1到20-J的字线泵34加到选中组1到K的选中行20-1到20-J上。
为了避免使本文过于复杂而模糊了对本发明的说明，本专业的普通技术人员已知的字线泵34的实现或其它对选中行20-1到20-J提供负电压的装置的实现，在此不再作说明。适用于本发明的一种字线泵34的实现方案在1982年2月8日提交的美国专利4511811号中已有说明，该专利已授予本发明的同一受让人，并作为参考包括在本文中。
由于连接到选中行20-1到20-J的P沟道MOS隔离通道晶体管32-1到32-J已断开，加到选中行20-1到20-J的闪存元件24的栅极上的负电压就不会使N沟道MOS晶体管对26-1和26-2处于负电压。另外，先在选中行20-1到20-J的闪存元件24的栅极上加地电压，而不是加偏置电压，字线泵34向选中行20-1到20-J的闪存元件24的栅极提供负电压所耗费的能量和时间都较少。
为完成页面擦除操作的性能，位线22都被驱动到大约5伏到10伏(最好约6.5伏)的正电压。结果，在选中行20-1到20-J的闪存元件24的浮置栅极和漏极之间就会发生隧道效应(其方式本专业的普通技术人员已熟知)，以便擦除选中行20-1到20-J的闪存元件24，因为在选中行20-1到20-J的闪存元件24的漏极和浮置栅极之间已加有大约12到20伏(最好是约16.5伏)的电位差。
按照本发明，当大约为5伏到10伏(最好是6.5伏)的正电压加到位线22上时，所有未选中行20-1到20-J上的闪存元件24都较不易发生隧道效应，因为在所有未选中行20-1到20-J上的闪存元件24的栅极上都已加有大约1伏到5伏(最好是约1到2伏)的偏置电压。
从上述讨论可知，多页面擦除可在选中组的多页面上进行，方法是加地电压(0伏)到多个选中行20-1到20-J的每一行的每个N沟道MOS晶体管26-1的漏极上，以使地电压(0伏)加到所有多个选中行20-1到20-J上闪存元件24的栅极上。然后选择连接到多个选中行20-1到20-J的字线泵34，将大约-15伏到-4伏(最好是-10伏)的负电压加到所有多个选中行20-1到20-J上闪存元件24的栅极上。
当大约为5伏到10伏(最好是6.5伏)的正电压加到位线22上时，多个选中行20-1到20-J上闪存元件24的浮置栅极和漏极之间就会发生隧道效应(其方式本专业的普通技术人员已熟知)，从而擦除多个选中行20-1到20-J的闪存元件24，因为大约12到20伏(最好是约16.5伏)的电位差已加在多个选中行20-1到20-J的闪存元件24的漏极和浮置栅极之间。
现参阅图4，图中示出了为读出、编程和擦除模式提供行选择参考电压Xd的可变参考发生器电路40。在可变参考电位发生器电路40中，“与非”(NAND)门42具有多个输入端，它们解码某一特定行20-1到20-J是否被选中。NAND门42的输出连接到“或非”(NOR)门44的第一输入端、通过倒相器48连接到NOR门46的第一输入端、并且连接到NOR门50的第一输入端。
NOR门44的第二输入端连接到偏压使能线，该线在闪存阵列处于擦除模式时达到高电平状态。NOR门46和50的第二输入端连接到偏压使能信号的互补线。NOR门44的输出连接到NOR门52的第一输入端，NOR门52的第二输入连接到偏压使能信号。NOR门44的输出端还连接到N沟道MOS通道晶体管54的源极和N沟道“低”导通晶体管56的栅极。
N沟道MOS隔离通道晶体管54的栅极连接到隔离控制信号，最好是Vcc。可变电压参考电位Vmp连接到P沟道MOS晶体管58，60和62的源极。N沟道MOS晶体管56的源极接地。P沟道MOS晶体管58和62的栅极连接到N沟道MOS晶体管56的漏极，而P沟道MOS晶体管60的栅极和P沟道MOS晶体管58的漏极一起连接到N沟道MOS隔离通道晶体管54的漏极。P沟道MOS晶体管60的漏极也连接到N沟道MOS晶体管56的漏极。N沟道MOS晶体管64的栅极连接到NOR门52的输出端，源极接地，漏极接P沟道MOS晶体管62的漏极，形成参考电位发生器电路40的输出Xd。
NOR门46和50的输出端连接到N沟道MOS晶体管66和68的栅极。N沟道MOS晶体管66的漏极连接到BIAS(偏置)电位，N沟道MOS晶体管68的源极接地。N沟道MOS晶体管66的源极连接到N沟道MOS晶体管68的漏极，形成一个连接到参考电位发生器电路40的输出Xd的节点。
在可变参考发生器电路40的工作中，当进行页面擦除模式时，偏压使能信号处在高电平，使得NOR门44和52的输出处在低电平。由N沟道MOS晶体管54传送到P沟道MOS晶体管60的栅极上的低电平信号使可变电压Vmp加在P沟道MOS晶体管62的栅极上。在读出、编程和擦除模式下Vmp电压最好分别是Vcc、10伏和Vcc。这样，P沟道MOS晶体管62就会断开。由NOR门52向N沟道MOS晶体管64的栅极提供的低电平信号也断开N沟道MOS晶体管64。
在页面擦除模式偏压使能信号处在高电平时，连接到NOR门46和50的偏压使能信号的互补信号处在低电平。连接到NOR门46和50的还分别有NAND门42的倒相输出和NAND门42的输出。NOR门46的低电平输出表示该特定行20-1到20-J被选中。相应地，当NOR门42的低电平输出加到NOR门50时，输出Xd被由NOR门50的输出而导通的N沟道MOS晶体管68拉到地，而当NOR门42的高电平输出经过倒相器48作为低电平信号加到NOR门46时，输出Xd被由NOR门46的输出而导通的N沟道MOS晶体管66拉到偏置电压。
在读出或编程模式下，偏压使能信号为低电平，NAND门42的低电平信号会使NOR门44的输出为高电平，而NAND门42的高电平信号会使NOR门44的输出为低电平。当NOR门44的输出为高电平时，因NOR门44的高电平信号而导通的N沟道MOS晶体管56将P沟道MOS晶体管62的栅极拉到地时P沟道MOS晶体管62导通，而Vmp电压就通过导通的P沟道MOS晶体管62加在输出Xd上。当NOR门44的输出为低电平时，地电压通过因NOR门52的高电平信号而导通的N沟道MOS晶体管64加在输出Xd上。
虽然以上已经示出和说明了本发明的实施例和应用，但是，在不背离本发明的观念的条件下有可能作除上述以外的许多改动，这对这对本专业的技术人员是显而易见的。因此，本发明仅受所附权利要求书精神的限制。

Claims (14)

1.在由多行和多列组成的闪存阵列(其中字线与阵列的每一行相关联，而位线与阵列的每一列相关联)中，存储器包括多个存储器单元，每个存储器单元与阵列中的一条行线和一条列线相关联，每个存储器单元包括晶体管，后者具有连接到各行线中与之相关联的一条行线的控制栅极、浮置栅极、连接到存储器阵列的共用电源节点的源极和连接到各列线中与之相关联的一条列线的漏极，在所述阵列的一行上进行擦除操作的方法包括：
将第一电压加到与待擦除的行相关联的所述行线上；
将比所述第一电压正值大的第二电压加到与阵列中除所述待擦除的行之外其它行相关联的行线上；以及
将比所述第二电压正值大的第三电压加到阵列中的每条位线上，所述第一和第三电压之间的电压差的大小应足以使电子从所述浮置栅极穿通，且所述第二和第三电压之间的电压差的大小应使所述浮置栅极较不易产生隧道效应。
2.如权利要求1所述的方法，其特征在于：所述闪存阵列还包括工作时连接到所述字线的字线泵，所述施加第一电压的操作由所述字线泵执行。
3.如权利要求1所述的方法，其特征在于：所述第二电压不超过Vcc。
4.如权利要求1所述的方法，其特征在于：所述第一电压在大约-15伏和大约-4伏之间，所述第二电压是大约1伏到5伏，而所述第三电压是大约5伏到10伏。
5.如权利要求1所述的方法，其特征在于还包括浮置所述共用源节点的操作。
6.在包括多个存储器单元晶体管的闪存中，每个存储器单元晶体管具有控制栅极、浮置栅极、源极和漏极，一种对至少一个存储器单元晶体管上进行擦除操作但不擦除其它存储器单元晶体管的方法，所述包括：
将第一电压加到待擦除的至少一个存储器单元晶体管的控制栅极上；
将比所述第一电压正值大的第二电压加到除所述待擦除的至少一个存储器单元晶体管之外的所有其它存储器单元晶体管的控制栅极上；以及
将比所述第二电压正值大的第三电压加到所述待擦除的至少一个存储器单元晶体管的所述漏极上以及不欲擦除的所述存储器单元晶体管的所述漏极上，其中所述第一和第三电压之间的电压差应足以使电子从所述不欲擦除的至少一个存储器单元晶体管的浮置栅极隧道穿通，且所述第二和第三电压之间的电压差的大小应使所述不欲擦除的所述存储器单元晶体管的所述浮置栅极较不易产生隧道效应。
7.如权利要求6所述的方法，其特征在于：所述闪存阵列还包括工作时连接到所述字线的字线泵，所述施加第一电压的操作由所述字线泵执行。
8.如权利要求6所述的方法，其特征在于：所述第二电压不超过Vcc。
9.如权利要求6所述的方法，其特征在于：所述第一电压在大约-15伏和大约-4伏之间，所述第二电压是大约1伏到5伏，而所述第三电压是大约5伏到10伏。
10.如权利要求6所述的方法，其特征在于还包括浮置所述共用源节点的操作。
11.一种闪存阵列装置，它包括：
多个存储器单元晶体管，每个存储器单元晶体管具有控制栅极、浮置栅极、源极和漏极；
用于将第一电压加到待擦除的至少一个存储器单元晶体管的所述控制栅极上的装置；
用于将比所述第一电压正值大的第二电压加到除所述待擦除的至少一个存储器单元晶体管之外的所有其它存储器单元晶体管的控制栅极上的装置；
用于将比所述第二电压正值大的第三电压加到所述待擦除的至少一个存储器单元晶体管的所述漏极上以及不欲擦除的所述存储器单元晶体管的所述漏极上的装置，其中所述第一和第三电压之间的电压差应足以使电子从所述不欲擦除的所述至少一个存储器单元晶体管的浮置栅极隧道穿通，且所述第二和第三电压之间的电压差的大小应使所述不欲擦除的所述存储器单元晶体管的浮置栅极较不易产生隧道效应。
12.如权利要求11所述的装置，其特征在于还包括工作时连接到所述字线的字线泵。
13.如权利要求11所述的装置，其特征在于：所述第二电压不超过Vcc。
14.如权利要求11所述的装置，其特征在于：所述第一电压在大约-15伏和大约-4伏之间，所述第二电压是大约1伏到5伏，而所述第三电压是大约5伏到10伏。
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