KR20030014383A - 플래시 메모리 어레이에서의 페이지 모드 소거 - Google Patents

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KR20030014383A
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아닐 굽타
스티브 슈만
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아트멜 코포레이션
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Abstract

플래시 메모리 어레이의 섹터에 페이지 소거 및 복수의 페이지 소거 동작 모드가 제공된다. 페이지 소거와 복수의 페이지 소거 동작 모드에 있어서, 소거를 위해 선택되는 행 또는 행들의 플래시 메모리셀들의 게이트에 대략 -10V의 바람직한 터널링 전위가 인가되며, 상기 플래시 메모리셀들의 드레인에 연결되는 비트선들은 대략 6.5V의 바람직한 전압으로 구동된다. 선택된 행 또는 행들 이외의 행들에 메모리셀에서의 의도하지 않은 소거를 줄이기 위해, 선택된 행 또는 행들 이외의 전체 플래시 메모리셀들의 게이트에는 대략 1 내지 2V의 바람직한 바이어스 전압이 인가된다.

Description

플래시 메모리 어레이에서의 페이지 모드 소거{PAGE MODE ERASE IN A FLASH MEMORY ARRAY}
본 출원은 미국특허출원 제09/542,434호(2000.4.4)의 우선권을 주장한다.
종래의 플래시 메모리 어레이에서는, 일반적으로 플래시 메모리 어레이는, 본 기술 분야의 전문가들에게 공지된 바와 같이, 워드선들과 비트선들의 매트릭스 형태로 배열되어 교차점을 형성함으로써 이 교차점에 플래시 메모리 소자들이 배치된 구성을 갖는다. 플래시 메모리 어레이 내의 메모리 셀들에 대해 실행될 수 있는 동작들은 판독, 프로그램 및 소거가 있다.
프로그램 동작은, 플래시 메모리 셀 내의 드레인 영역에 연결되는 선택된 비트선들을 제1 전압으로 구동하고 선택된 워드선들에 연결되는 플래시 메모리 셀들의 게이트들을 보다 높은 전압으로 구동하여 본 기술 분야의 통상의 지식을 가진 자들에게 잘 알려진 방식으로 핫 전자 주입(hot electron injection)을 실행함으로써 종종 실행된다.
소거 동작은 플래시 메모리 셀의 게이트를 비트선 상에 설정된 전압보다 실질적으로 낮은 전압으로 구동시킴으로써 실행된다. 이렇게 함으로써, 전자들은, 본 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려진 방식으로 플래시 메모리 셀들의 플로팅 게이트를 터널링-오프(tunneled-off)한다. 종래의 플래시 메모리 어레이에서는, 전체 플래시 메모리 어레이가 한번에 소거될 수 있는, 벌크 소거(BULK ERASE)로 알려져 있는 방법 또는 플래시 메모리 어레이 내의 섹터가 한번에 소거될 수 있는, 섹터 소거(SECTOR ERASE)로 알려져 있는 방법이 공지되어 있다. 플래시 메모리 어레이의 벌크 소거의 일례는 IEEE International Solid State Circuits Conference, 페이지 140 - 141, 1989년 2월의 "A 90ns 100K Erase-Program Cycle Megabit Flash Memory"라는 논문에 개시되어 있다. 섹터 소거의 일례는 IEEE International Solid State Circuits Conference, 페이지 44 - 45, 1996년 2월의 "A 55ns 0.35㎛ 5V Only 16M Flash Memory with Deep-Power-Down"이라는 논문에 개시되어 있다.
소거 동작을 섹터 또는 벌크 소거중 어느 하나로 제한하는 것은, 개개의 행(row) 라인들이 소거되기 위해 선택될 경우, 선택되지 않은 행들에 대한 플래시 메모리 셀들이 플로팅 게이트에 저장되는 값이 의도되지 않은 터널링의 발생에 의해 영향을 받을 가능성이 존재한다는 사실을 고려한 것이다. 따라서, 본 발명의 목적은 선택되지 않은 섹터 내의 플래시 메모리 셀들에 대한 교란 현상을 감소시키면서 섹터 내의 단일 행 또는 섹터 내의 다수 행들만이 소거될 수 있는 소거 모드를 제공하는 것이다.
<발명의 요약>
본 발명의 제1 측면에 따르면, 플래시 메모리 어레이에 대해 페이지 소거 모드 동작이 제공된다. 페이지 소거 모드 동작에서, 바람직하게는 페이지 소거를 위해 선택되는 행의 플래시 메모리 셀들의 게이트들에 대략 -10V의 터널링 전위가 인가되고 플래시 메모리 셀들의 드레인들에 연결되는 비트선들은 바람직하게는 대략 6.5V의 전압으로 구동된다. 선택된 행 이외의 행들의 메모리 셀들의 의도하지 않은 소거를 감소시키기 위해, 바람직하게는 대략 1 내지 2V의 바이어스 전압이 선택된 행 이외의 행들의 모든 플래시 메모리 셀들의 게이트에 인가된다.
본 발명의 제2 측면에 따르면, 다중 페이지 소거 모드(Multiple Page Erase Mode)가 제공된다. 다중 페이지 소거 모드에서는, 섹터 내의 행들이 그룹으로 분할되고 그룹 내의 하나의 행 이상이 소거되도록 선택되거나 또는 다른 그룹들 내의 대응하는 행들이 소거되도록 선택된다. 다중 페이지 소거 모드에서는, 바람직하게는 소거를 위해 선택되는 행들의 플래시 메모리 셀들의 게이트들에 대략 -10V의 터널링 전압이 인가되고, 플래시 메모리 셀들의 드레인들에 연결되는 비트선들은 바람직하게는 대략 6.5V의 전압으로 구동된다. 선택되지 않은 행들의 플래시 메모리 셀들에 대한 의도하지 않은 소거의 발생을 감소시키기 위해서, 소거를 위해 선택되지 않은 행들의 플래시 메모리 셀들의 게이트들에 대략 1 ~ 2V의 바이어스 전압이 인가된다.
본 발명은 플래시 메모리 어레이에서의 소거 모드에 관한 것이다. 보다 구체적으로, 본 발명은 플래시 메모리 어레이에서의 페이지 소거 모드 및 다중 페이지 소거 모드에 관한 것이다.
도 1은 본 발명에 따른 플래시 메모리 어레이의 블록도.
도 2는 본 발명에 따른 도 1의 플래시 메모리 어레이 내의 섹터의 일부분의 개략도.
도 3은 본 발명에 따른 플래시 메모리 어레이의 판독, 프로그램 및 페이지 소거 모드들에 대해 도 2에 도시된 섹터 내의 소자들에 인가되는 신호들의 표.
도 4는 본 발명에 따라 사용하기에 적합한 가변 기준 발생 회로의 개략도.
본 발명에 대한 이하의 설명은 예시적인 것이며 이에 한정되지 않음을 당업자들은 이해할 수 있을 것이다. 본 발명의 다른 실시예들은 당업자들에게 용이하게 제안될 수 있다.
도 1에는, 본 발명에 따른 플래시 메모리 어레이(10)가 도시되어 있다. 플래시 메모리 어레이(10)는 M 행들을 가지며, 각각의 행은 N 바이트를 갖는다. 플래시 메모리 어레이(10)의 M 행들 각각은 일반적으로 메모리의 페이지로써 참조된다. 데이터 플래시 메모리 어레이(10)에 있어서, M 행들은 당업자에게 공지된 방식으로 섹터 또는 블록으로 그룹지어진다. 플래시 메모리 어레이(10)의 섹터에 포함된 행의 수는 일반적으로 설계 선택의 문제이며, 또한 전체 플래시 메모리 어레이(10)는 하나의 섹터로서 고려될 수 있다는 것을 이해할 수 있다. 4 메가바이트 플래시 메모리 어레이의 바람직한 실시예에 있어서, 264 바이트의 2,048 행들(또는 페이지) 각각은 512개의 행을 각각에 포함하는 4개의 섹터들로 그룹지어진다.
상술한 바와 같이, 일반적으로 플래시 메모리 어레이의 메모리 셀에서 수행될 수 있는 3개의 동작이 있다. 이 3개의 동작은 판독, 프로그램 및 소거이다.당 기술에서는 전체 플래시 메모리 어레이의 소거 동작을 한번에 수행하는 벌크 소거와, 전체 섹터의 소거를 수행하는 섹터 소거가 공지되어 있다. 본 발명에 따르면, 소거는 페이지 소거로서 알려진 바와 같이 섹터의 단일 행에서 수행되거나, 혹은 다중 페이지 소거로서 알려진 바와 같이 섹터의 다중 페이지에서 수행될 수도 있다.
다음으로 도 2를 참조하면, 본 발명에 따른 섹터(12)의 일부(14)가 도시되어 있다. 섹터(12)의 일부(14)에서, 행들(20)은 K 그룹으로 분리되고, 각각의 K 그룹은 J행을 갖는다. 상술된 4 메가바이트 플래시 메모리 어레이의 바람직한 실시예에 있어서, 섹터의 512 행들은 64 그룹으로 분할되고, 64 그룹들 각각은 8행을 포함한다. 섹터(12)의 일부(14)에서, 행들(20-1 내지 20-J)의 제1 그룹은 그룹 1로써 나타내어지고, 행들(20-1 내지 20-J)의 최종 그룹은 그룹 K로써 나타내어진다.
플래시 메모리 어레이(10)의 행들(20-1 내지 20-J) 각각은 당업자들에게 이해되어지는 것처럼 워드선이다. 행들(20-1 내지 20-J)의 각각의 워드선은 비트선과의 교차점을 형성한다. 전형적으로, 플래시 메모리 어레이의 비트선의 수는 각 워드의 비트의 수를 행(20)의 워드의 수에 곱한 것과 동일하다. 예를 들어, 상술된 4M 플래시 메모리 어레이의 바람직한 실시예에는, 각 행의 264 워드와 각 워드의 8비트가 있다. 그 결과, 플래시 메모리 어레이에는 2112 비트선이 있게 된다. 섹터의 일부(14)에서, 단일 비트선(22)은 예시적인 목적으로 도시된 것이다.
플래시 메모리 셀(24)은 워드선(20)과 비트선(22) 사이의 교차점에 배치되어 있다. 플래시 메모리 셀의 특정 실시예는, 본 개시를 더욱 복잡하게 하여 본 발명을 모호하게 하는 것을 피하기 위해 여기에 서술하지 않는다. 본 발명에 의해 사용되기에 적합한 플래시 메모리 셀은, 본 발명과 동일한 양수인에게 양수되며 여기에 참조로써 포함된 1986년 5월 30일에 출원된 미국특허 제4,783,766호에 기술되어 있다.
각각의 워드선(20)의 일단에 N-채널 MOS 트랜지스터(26-1과 26-2) 쌍이 연결되어 있다. N-채널 MOS 트랜지스터(26-1과 26-2)의 각 쌍에서, 제1 N-채널 MOS 트랜지스터(26-1)의 드레인은 행 선택 전위 Xd에 연결되어 있으며, 제2 N-채널 MOS 트랜지스터(26-2)의 소스는 게이트 바이어스 전위 Vwg에 연결되어 있고, 제1 N-채널 MOS 트랜지스터(26-1)와 제2 N-채널 MOS 트랜지스터(26-2)의 소스 및 드레인은 각각 워드선(20)에 연결되어 있다.
각각의 N-채널 MOS 트랜지스터(26-1)의 게이트는 그룹 선택 신호 Xs에 연결되어 있으며, 각각의 N-채널 MOS 트랜지스터(26-2)의 게이트는 인버터(28)에 의해 제공된, 그룹 선택 신호 Xs의 보수 /Xs에 연결되어 있다. 인버터2(8)는 /Xs에 Xs상의 전압보다 소정량 높거나 낮은 전압 전위를 제공한다는 것을 이해할 수 있다. 그룹 선택 신호 Xs와 이것의 보수 /Xs는 디코더에 의해 제공되며, 이것의 구현은 당업자의 범위 내에 있으므로, 본 개시를 복잡하게 하여 본 발명을 모호하게 하는 것을 피하기 위하여 여기에 서술하지 않을 것이다.
워드선(20)과 비트선(22)의 교차점에 배치된 플래시 메모리 소자 각각에 대해서, 플래시 메모리 소자의 드레인은 비트선(22)에 연결되어 있으며, 플래시 메모리 소자(24)의 소스는 어레이 소스 라인(30)에 의해 어레이 소스 전압에 연결되어있으며, 플래시 메모리 소자(24)의 게이트는 워드선(20)에 연결되어 있다. 워드선(20) 각각에 대해서, P-채널 MOS 분리 패스 트랜지스터(32)는 각각의 N-채널 MOS 트랜지스터(26-1 및 26-2) 쌍과 워드선(20)과 비트선(22)의 교차점에 배치된 플래시 메모리 소자(24) 사이에 직렬로 연결되어 있다. P-채널 MOS 분리 패스 트랜지스터(32)와, 워드선(20)과 비트선(22)의 교차점에 배치된 제1 플래시 메모리 소자(24)의 게이트 사이에 배치된 각각의 워드선(20)의 일부에는, 워드선 펌프 라인(36)에 의해 대략 -15 내지 -4V, 바람직하게는 -10V의 음의 전압의 소스에 연결된 워드선 펌프(34)가 연결되어 있다.
다음으로 도 3을 참조하면, 본 발명에 따른 플래시 메모리 어레이의 판독, 프로그램 및 소거 모드를 구현하는, 도 2에 나타낸 회로 내의 각종 소자에 인가되는 신호를 표로 도시하였다. 본 발명에서는 소거 동작 동안의 신호의 인가에 대해서만 설명하기로 한다.
페이지 소거를 위한 특정 행을 선택하기 위해, 그룹 선택 신호 라인 Xs 상의 페이지 소거를 위해 선택된 행(20-l 내지 20-J)을 포함하는 그룹 내의 N-채널 MOS 트랜지스터(26-1)의 게이트로 Vcc 전압이 인가되고, 그룹 선택 신호 라인 /Xs 상의 페이지 소거를 위해 선택되는 행(20-l 내지 20-J)을 포함하는 그룹 내의 N-채널 MOS 트랜지스터(26-2)의 게이트로 접지 전압(0V)이 인가된다. 페이지 소거를 위해 선택되는 행(20-l 내지 20-J)을 갖는 그룹 이외의 그룹 내의 행(20-l 내지 20-J)의 경우에는, 그룹 선택 신호 라인 /Xs 상의 N-채널 MOS 트랜지스터(26-1)의 게이트로 접지 전압(0V)이 인가되고, 그룹 선택 신호 라인 /Xs 상의 N-채널 MOS트랜지스터(26-2)의 게이트로 Vcc 전압이 인가된다.
Xs 및 /Xs 그룹 선택 신호 라인 상의 전압이 인가되면, 접지 전압(0V)은 페이지 소거를 위해 선택된 행(20-l 내지 20-J)의 N-채널 MOS 트랜지스터(26-1)의 드레인으로 인가되며, 대략 1 내지 5V, 바람직하게는 대략 1 내지 2V 범위의 바이어스 전압이 행 선택 신호 Xd에 의해 페이지 소거를 위해 선택되지 않은 행(20-l 내지 20-J)의 드레인에 인가되고, 그것은 페이지 소거를 위해 선택된 행(20-l 내지 20-J)와 동일한 그룹 내에 있다.
또한, 접지 전압(OV)은 선택된 행(20-l 내지 20-J)에 대응하는 비선택된 그룹 내의 행(20-l 내지 20-J)의 N-채널 MOS 트랜지스터(26-1)의 드레인에 인가되게 되고, 대략 1 내지 5V, 바람직하게는 대략 1 내지 2V 범위의 바이어스 전압이 선택된 그룹 내의 비선택된 행(20-l 내지 20-J)에 대응하는 비선택된 그룹 내의 행(20-l 내지 20-J)의 N-채널 MOS 트랜지스터(26-1)의 드레인에 인가되게 된다.
예를 들어, 선택되는 행(20-l 내지 20-J)이 그룹 1 내의 행(20-2)일 때, 행(20-2)의 N-채널 MOS 트랜지스터(26-1)의 드레인 뿐만 아니라 그룹 2 내지 K의 행(20-2)의 N-채널 MOS 트랜지스터(26-1)의 드레인에도 접지 전압(0V)이 인가될 것이다. 또한, 그룹 1 내의 모든 행(20-1, 20-3 내지 20-J)의 N-채널 MOS 트랜지스터(26-1)의 드레인 뿐만 아니라 그룹 2 내지 K의 모든 행(20-1 및 20-3 내지 20-J)의 N-채널 MOS 트랜지스터(26-1)의 드레인에도 바이어스 전압이 인가될 것이다.
N-채널 MOS 트랜지스터(26-1)의 드레인 뿐만 아니라 그룹 선택 신호 라인인 Xs 및 /Xs 상에 전압이 인가될 때, 대략 1 내지 5V, 바람직하게는 대략 1 내지 2V범위의 바이어스 전압이 신호 라인 Vwg 상의 N-채널 MOS 트랜지스터(26-2)의 소스에 인가된다.
이들 전압이 N-채널 MOS 트랜지스터(26-1 및 26-2)의 게이트, N-채널 MOS 트랜지스터(26-1)의 드레인 및 N-채널 MOS 트랜지스터(26-2)의 소스에 인가될 때, P-채널 MOS 분리 패스 트랜지스터(32-l 내지 32-J)가 턴온된다.
그 결과, 선택된 행(20-l 내지 20-J) 내의 플래시 메모리 소자(24)에 접지 전압(0V)이 설정될 것이며, 모든 다른 행(20-l 내지 20-J) 내의 플래시 메모리 소자에는 바이어스 전압이 인가될 것이다. 상기 논의로부터 알 수 있는 바와 같이, 선택된 행(20-l 내지 20-J)을 포함하는 선택된 그룹(1 내지 K)에 대해서는, 선택된 그룹 내의 비선택된 행(20-l 내지 20-J) 내의 플래시 메모리 소자(24)의 게이트에 인가되는 바이어스 전압은 N-채널 MOS 트랜지스터(26-1)의 드레인에 연결된 Xd 신호 라인에 대해 제공되며; 비선택된 그룹(1 내지 K) 내의 모든 다른 행(20-l 내지 20-J)에 대해서는, 플래시 메모리 소자(24)의 게이트에 인가되는 바이어스 전압은 Vwg 신호 라인 상에 제공된 전압에 의해 N-채널 MOS 트랜지스터(26-2)의 소스로 제공된다.
일단 접지 전압(0V)이 선택된 행(20-l 내지 20-J) 내의 플래시 메모리셀(24)의 게이트에 인가되고, 대략 1 내지 5V, 바람직하게는 1 내지 2V 범위의 바이어스 전압이 모든 다른 플래시 메모리셀(24)의 게이트에 인가되면, P-채널 MOS 분리 패스 트랜지스터(32-l 내지 32-J)의 게이트에 전압이 인가되어, 선택된 행(20-l 내지 20-J)과 연결된 P-채널 MOS 분리 패스 트랜지스터(32-l 내지 32-J)는 게이트-소스전압으로 인해 턴오프된다. 대략 -15 내지 -4V 범위, 바람직하게는 대략 -10V의 음의 전압이 선택된 행(20-l 내지 20-J)과 연결된 워드선 펌프(34)에 의해 선택된 그룹(1 내지 K) 내의 선택된 행(20-l 내지 20-J)으로 인가된다.
설명을 복잡하게 하여 본 발명을 불분명하게 하는 것을 피하기 위해, 당해 분야의 전문가에게 공지된 바와 같이, 행 라인(20-l 내지 20-J)으로의 음의 전압을 제공하기 위한 다른 수단 혹은 워드선 펌프(34)의 구현에 대해서는 설명을 생략하기로 한다.
본 발명에 이용하기에 적합한 워드선 펌프(34)의 구현은 본 발명과 동일한 양수인에게 양수된, 1982년 2월 8일자로 제출된 미국 특허 제4,511,811호 및 1985년 2월 8일자로 제출된 4,673,829호에 기술되어 있으며, 본 명세서에서 참조로서 기재한다.
선택된 행(20-1 내지 20-J)에 연결된 P-채널 MOS 분리 패스 트랜지스터(32-1 내지 32-J)가 턴오프되어 있기 때문에, 선택된 행(20-1 내지 20-J)에서 플래시 메모리셀들(24)의 게이트에 인가된 음의 전압은 N-채널 MOS 트랜지스터 쌍(26-1 내지 26-2)을 음의 전압에 노출시키지 않을 것이다. 또한, 선택된 행(20-1 내지 20-J)에서 플래시 메모리셀들(24)의 게이트에 바이어스 전압이 아니라 접지 전압을 먼저 인가함으로써, 선택된 행(20-1 내지 20-J)에서 플래시 메모리셀들(24)의 게이트에 음의 전압을 공급함에 있어서 워드선 펌프(34)에 의해 연장되는 에너지 및 시간이 줄어들게 된다.
페이지 소거 동작의 수행을 완료하기 위하여, 비트선들(22)은 모두 대략 5내지 10V, 바람직하기로는 대략 6.5V의 양의 전압으로 구동된다. 그 결과, 당해 기술분야의 전문가들에게 공지된 바와 같이, 선택된 행(20-1 내지 20-J) 상의 플래시 메모리셀들(24) 상의 드레인과 플로팅 게이트 사이에 대략 12 내지 20V의 전위차, 바람직하기로는 대략 16.5V의 전위차가 발생되기 때문에, 선택된 행(20-1 내지 20-J) 상의 플래시 메모리셀들(24)의 플로팅 게이트와 드레인 사이에서 터널링이 발생하여 선택된 행(20-1 내지 20-J) 상의 플래시 메모리셀들(24)이 소거되게 된다.
본 발명에 따르면, 비트선(22)에 대략 5 내지 10V, 바람직하기로는 대략 6.5V의 양의 전압이 인가되는 경우, 모든 비선택된 행(20-1 내지 20-J)상의 플래시 메모리셀들(24)의 게이트에 대략 1 내지 5V, 바람직하기로는 대략 1 내지 2V의 전압이 인가되기 때문에, 모든 비선택된 행들(20-1 내지 20-J) 상의 플래시 메모리셀들(24)은 터널링에 영향을 덜 받게 된다.
전술한 설명으로부터, 다중 선택된 행(20-1 내지 20-J) 각각의 N-채널 MOS 트랜지스터(26-1) 각각의 드레인에 접지 전압(0V)을 인가하여, 모든 다중 선택된 행(20-1 내지 20-J) 상의 플래시 메모리셀들(24)의 게이트에 접지 전압(0V)이 설정되도록 함으로써, 선택된 그룹 내의 다중 페이지들에 대해 다중 페이지 소거를 수행할 수 있음을 이해할 수 있을 것이다. 그 후, 다중 선택된 행(20-1 내지 20-J)에 연결된 워드선 펌프(34)가 선택되어 모든 다중 선택된 행(20-1 내지 20-J) 상의 플래시 메모리셀들(24)의 게이트에 대략 -15 내지 -4V, 바람직하기로는 대략 -10V의 음의 전압이 설정된다.
대략 5 내지 10V, 바람직하기로는 대략 6.5V의 양의 전압이 비트선(22)에 인가되는 경우에는, 당해 기술분야의 전문가들에게 공지된 바와 같이, 다중 선택된 행(20-1 내지 20-J) 상의 플래시 메모리셀(24)의 플로팅 게이트와 드레인 사이에는 대략 12 내지 20V, 바람직하기로는 16.5V의 전위차가 생기게 되므로, 다중 선택된 행(20-1 내지 20-J) 상의 플래시 메모리셀(24)의 플로팅 게이트와 드레인 사이에 터널링이 발생하게 되어 다중 선택된 행(20-1 내지 20-J) 상의 플래시 메모리셀(24)을 소거하게 된다.
다음으로 도 4를 참조하면, 판독, 프로그램 및 소거 모드를 위한 행 선택 기준 전압(Xd)을 제공하기 위한 가변 기준 전위 발생 회로(40)에 대해 설명한다. 가변 기준 전위 발생 회로(40)에서, NAND 게이트(42)는 그룹 내의 특정 행행1 내지 20-J)가 선택될지의 여부를 디코딩하는 복수의 입력단을 갖는다. NAND 게이트(42)의 출력단은 NOR 게이트(44)의 제1 입력단과, 인버터(48)를 통해 NOR 게이트(46)의 제1 입력단 및 NOR 게이트(50)의 제1 입력단에 연결된다.
NOR 게이트(44)의 제2 입력단은, 플래시 메모리 어레이가 소거 모드에 있는 경우 HIGH 에 있는 바이어스 인에이블 라인에 연결된다. NOR 게이트(46 및 50)의 제2 입력단은 바이어스 인에이블 신호의 상보 신호에 연결된다. NOR 게이트(44)의 출력단은 NOR 게이트(52)의 제1 입력단에 연결되며, NOR 게이트(52)의 제2 입력단은 바이어스 인에이블 신호에 연결된다. 또한, NOR 게이트(44)의 출력단은 N-채널 MOS 분리 패스 트랜지스터(54)의 소스 및 N-채널 풀 다운 트랜지스터(56)의 게이트에 연결된다.
N-채널 MOS 분리 패스 트랜지스터(54)의 게이트는 바람직하기로는 Vcc인 분리 제어 신호에 연결된다. 가변 전압 기준 전위(Vmp)는 P-채널 MOS 트랜지스터(58, 60 및 62)에 연결된다. N-채널 MOS 트랜지스터(56)의 소스는 접지에 연결된다. P-채널 MOS 트랜지스터(58 및 62)의 게이트는 N-채널 MOS 트랜지스터(56)의 드레인에 연결되며, P-채널 MOS 트랜지스터(60)의 게이트는 N-채널 분리 패스 트랜지스터(54)의 드레인 및 P-채널 MOS 트랜지스터(58)의 드레인에 연결된다. 또한, P-채널 MOS 트랜지스터(60)의 드레인은 N-채널 MOS 트랜지스터(56)의 드레인에 연결된다. N-채널 MOS 트랜지스터(64)의 게이트는 NOR 게이트(52)의 출력단에 연결되며, 그 소스는 접지에 연결되며, 그 드레인은 P-채널 MOS 트랜지스터(62)의 드레인에 연결됨으로써 기준 전위 발생 회로(40)의 출력(Xd)을 형성한다.
NOR 게이트(46 및 50)의 출력단은 N-채널 MOS 트랜지스터(66 및 68)의 게이트에 연결된다. N-채널 MOS 트랜지스터(66)의 드레인은 바이어스 전위에 연결되며, N-채널 MOS 트랜지스터(68)의 소스는 접지에 연결된다. N-채널 MOS 트랜지스터(66)의 소스는 N-채널 MOS 트랜지스터(68)의 드레인에 연결되어, 기준 전위 발생 회로(40)의 출력(Xd)에 연결되는 노드를 형성한다.
가변 기준 발생 회로(40)의 동작에 있어서, 페이지 소거 모드가 수행 중인 경우, 바이어스 인에이블 신호가 HIGH 로 되어 NOR 게이트(44 및 52)의 출력이 LOW 로 되게 된다. N-채널 MOS 트랜지스터(54)에 의해 P-채널 MOS 트랜지스터(62)에 전달된 이 LOW 신호는 P-채널 MOS 트랜지스터(62)의 게이트 상에 가변 전압(Vmp)을설정하게 된다. 판독, 프로그램 및 페이지 소거 모드에서의 Vmp 전압은 각각 Vcc, 10V 및 Vcc인 것이 바람직하다. 그 결과, P-채널 MOS 트랜지스터(62)가 턴오프되게 된다. 또한, NOR 게이트(52)에 의해 N-채널 MOS 트랜지스터(64)에 제공된 LOW 신호는 N-채널 MOS 트랜지스터(64)를 턴오프시키게 된다.
페이지 소거 모드에서 바이어스 인에이블 신호가 HIGH 로 되는 경우, NOR 게이트(46 및 50)에 연결된 바이어스 인에이블 신호의 상보 신호는 LOW 로 된다. 또한, NOR 게이트(46 및 50)에는 각각 NAND 게이트(42)의 반전된 출력과 NAND 게이트(42)의 출력이 연결된다. NAND 게이트(42)로부터의 LOW 출력은 특정 열(20-1 내지 20-J)이 선택됨을 나타낸다. 따라서, NAND 게이트(42)의 LOW 출력은 NOR 게이트(50)에 인가되는 경우, 그 출력(Xd)은 NOR 게이트(50)에 의해 턴온 상태에 있는 N-채널 MOS 트랜지스터(68)에 의해 접지 전위로 풀 다운되며; NAND 게이트(42)의 HIGH 출력이 인버터(48)에 의해 LOW 신호로서 NOR 게이트(46)에 인가되는 경우, 그 출력(Xd)은 NOR 게이트(46)의 출력에 의해 턴온 상태에 있는 N-채널 MOS 트랜지스터(66)에 의해 바이어스 전압으로 풀 다운된다.
판독 또는 프로그램 모드 동안에는, 바이어스 인에이블 신호는 LOW 이고, NAND 게이트(42)로부터의 HIGH 신호는 NOR 게이트(44)의 출력을 HIGH 로 만들며, NAND 게이트(42)로부터의 HIGH 신호는 NOR 게이트(44)의 출력을 LOW 로 만들게 된다. NOR 게이트(44)의 출력이 HIGH 인 경우, 이 신호에 의해 턴온 상태에 있는 N-채널 MOS 트랜지스터(56)에 의해 그 게이트가 접지에 풀 다운되는 경우 턴온 상태에 있는 P-채널 MOS 트랜지스터(62)를 통해 Vmp 전압이 출력(Xd)에 설정되게 된다.NOR 게이트(44)의 출력이 LOW 인 경우, NOR 게이트(52)로부터의 HIGH 신호에 의해 턴온 상태에 있는 N-채널 MOS 트랜지스터(64)를 통해 접지 전압이 출력(Xd)에 설정되게 된다.
이상, 본 발명의 실시예와 적용예에 대해 기술하였으나, 당업자에게는 본 발명의 사상을 일탈하지 않으면서 전술한 실시예와 적용예와는 다른 더 많은 변형예가 가능함을 알 수 있다. 따라서, 본 발명은 실시예들에 제한되는 것이 아니라 첨부의 특허청구범위에 의해서만 한정되는 것으로 이해되어야 한다.

Claims (14)

  1. 어레이의 각각의 행과 연결된 워드선과 상기 어레이의 각각의 열과 연결된 비트선을 갖는 복수의 행과 열로 구성된 플래시 메모리 어레이에서, 상기 메모리 어레이는 복수의 메모리셀을 포함하되, 각각의 메모리셀은 상기 메모리 어레이의 하나의 행 라인 및 하나의 열 라인과 연결되고, 상기 행 라인들 중의 하나에 연결되는 제어 게이트와, 플로팅 게이트와, 상기 메모리 어레이의 공통 소스 노드에 연결되는 소스 및 복수의 비트선 중 하나의 비트선에 연결되는 드레인을 갖는 트랜지스터를 포함하며, 상기 메모리 어레이의 하나의 행에 대한 소거 동작을 수행하기 위한 방법에 있어서,
    소거될 행과 연결된 행 라인에 제1 전압을 인가하는 단계와;
    소거될 상기 행 이외의 행들과 연결된 상기 어레이내 행 라인들에 상기 제1 전압보다 플러스인 제2 전압을 인가하는 단계; 및
    상기 어레이내 각각의 비트선에 상기 제2 전압보다 플러스인 제3 전압을 인가하는 단계
    를 포함하되,
    상기 제1 전압과 제3 전압간의 차이는 상기 플로팅 게이트로부터 전자들이 터널링하기에 충분한 크기이며, 상기 제2 및 제3 전압간의 차이는 상기 플로팅 게이트가 터널링을 덜 수용하도록 하는 크기인 것을 특징으로하는 방법.
  2. 제1항에 있어서, 상기 플래시 메모리 어레이는 상기 워드선에 동작가능하게 연결되는 워드선 펌프를 포함하고, 상기 제1 전압을 인가하는 동작은 상기 워드선 펌프에 의해 수행되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 제2 전압은 Vcc를 초과하지 않는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 제1 전압은 대략 -15V와 대략 -4V 사이이며, 상기 제2 전압은 대략 1V 내지 5V이고, 상기 제3 전압은 대략 5V 내지 대략 10V인 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 공통 소스 노드를 플로팅화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 각각이 제어 게이트와, 플로팅 게이트, 소스 및 드레인을 갖는 복수의 메모리셀 트랜지스터를 포함하는 플래시 메모리 장치에서, 몇몇 다른 메모리셀 트랜지스터가 소거되지 않는 동안 적어도 하나의 메모리셀 트랜지스터에 대한 소거 동작을 수행하는 방법에 있어서,
    소거될 적어도 하나의 메모리셀 트랜지스터의 제어 게이트에 제1 전압을 인가하는 단계와;
    소거될 상기 적어도 하나의 메모리셀 트랜지스터 이외의 전체 메모리셀 트랜지스터의 제어 게이트에 상기 제1 전압보다 플러스인 제2 전압을 인가하는 단계; 및
    소거될 적어도 하나의 메모리셀 트랜지스터의 드레인과 소거될 상기 메모리셀 트랜지스터의 드레인에 상기 제2 전압보다 플러스인 제3 전압을 인가하는 단계
    를 포함하되,
    상기 제1 전압과 제3 전압간의 차이는 소거될 상기 적어도 하나의 메모리셀 트랜지스터의 플로팅 게이트로부터 전자가 터널링하기에 충분하며, 상기 제2 전압과 제3 전압간의 차이는 소거될 상기 메모리셀 트랜지스터의 플로팅 게이트들이 터널링을 덜 수용하도록 하는 크기인 것을 특징으로하는 방법.
  7. 제6항에 있어서, 상기 플래시 메모리 어레이는 상기 워드선에 동작가능하게 연결되는 워드선 펌프를 더 포함하고, 상기 제1 전압을 인가하는 동작은 상기 워드선 펌프에 의해 수행되는 것을 특징으로 하는 방법.
  8. 제6항에 있어서, 상기 제2 전압은 Vcc를 초과하지 않는 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 상기 제1 전압은 대략 -15V와 대략 -4V 사이이며, 상기 제2 전압은 대략 1V 내지 5V이고, 상기 제3 전압은 대략 5V 내지 대략 10V인 것을 특징으로 하는 방법.
  10. 제6항에 있어서, 상기 공통 소스 노드를 플로팅화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 플래시 메모리 어레이 장치에 있어서,
    각각이 제어 게이트, 플로팅 게이트, 소스 및 드레인을 갖는 복수의 메모리셀 트랜지스터와;
    소거될 적어도 하나의 메모리셀 트랜지스터의 제어 게이트에 제1 전압을 인가하기 위한 수단과;
    소거될 상기 적어도 하나의 메모리셀 트랜지스터 이외의 전체 메모리셀 트랜지스터의 제어 게이트에 상기 제1 전압보다 플러스인 제2 전압을 인가하기 위한 수단; 및
    소거될 적어도 하나의 메모리셀 트랜지스터의 드레인과 소거될 상기 메모리셀 트랜지스터의 드레인에 상기 제2 전압보다 플러스인 제3 전압을 인가하기 위한 수단을 포함하되,
    상기 제1 전압과 제3 전압간의 차이는 상기 소거될 적어도 하나의 메모리셀 트랜지스터의 플로팅 게이트로부터 전자가 터널링하기에 충분하며, 상기 제2 전압과 제3 전압간의 차이는 소거될 상기 메모리셀 트랜지스터의 플로팅 게이트가 터널링을 덜 수용하도록 하는 크기인 것을 특징으로하는 장치.
  12. 제11항에 있어서, 상기 워드선에 동작가능하게 연결되는 워드선 펌프를 더 포함하는 것을 특징으로 하는 장치.
  13. 제11항에 있어서, 상기 제2 전압은 Vcc를 초과하지 않는 것을 특징으로 하는 장치.
  14. 제11항에 있어서, 상기 제1 전압은 대략 -15V와 대략 -4V 사이이며, 상기 제2 전압은 대략 1V 내지 5V이고, 상기 제3 전압은 대략 5V 내지 대략 10V인 것을 특징으로 하는 장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITMI20022240A1 (it) * 2002-10-22 2004-04-23 Atmel Corp Architettura di memoria flash con cancellazione di modo
KR100705221B1 (ko) 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
US7257033B2 (en) * 2005-03-17 2007-08-14 Impinj, Inc. Inverter non-volatile memory cell and array system
US7679957B2 (en) 2005-03-31 2010-03-16 Virage Logic Corporation Redundant non-volatile memory cell
KR100749736B1 (ko) * 2005-06-13 2007-08-16 삼성전자주식회사 플래시 메모리 장치 및 그것의 소거 방법
KR100739256B1 (ko) * 2006-05-12 2007-07-12 주식회사 하이닉스반도체 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법
JP2007317247A (ja) * 2006-05-23 2007-12-06 Nec Electronics Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の動作方法
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US7646636B2 (en) 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7719896B1 (en) 2007-04-24 2010-05-18 Virage Logic Corporation Configurable single bit/dual bits memory
US7577029B2 (en) 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
JP4712769B2 (ja) * 2007-07-09 2011-06-29 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7826262B2 (en) * 2008-01-10 2010-11-02 Macronix International Co., Ltd Operation method of nitride-based flash memory and method of reducing coupling interference
KR101468098B1 (ko) * 2008-06-23 2014-12-04 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
CN105489244A (zh) * 2014-10-11 2016-04-13 北京兆易创新科技股份有限公司 一种非易失性存储器的擦除方法
CN105575430B (zh) * 2014-10-11 2020-02-07 北京兆易创新科技股份有限公司 一种非易失性存储器的擦除方法
CN105575427B (zh) * 2014-10-11 2020-02-04 北京兆易创新科技股份有限公司 一种非易失性存储器的擦除方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5099297A (en) 1988-02-05 1992-03-24 Emanuel Hazani EEPROM cell structure and architecture with programming and erase terminals shared between several cells
EP0550751B1 (en) * 1990-09-25 1998-01-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US5270980A (en) 1991-10-28 1993-12-14 Eastman Kodak Company Sector erasable flash EEPROM
JP3376594B2 (ja) * 1991-11-20 2003-02-10 日本電気株式会社 行デコーダ
JP3152762B2 (ja) * 1992-10-06 2001-04-03 富士通株式会社 不揮発性半導体記憶装置
JP2541087B2 (ja) 1992-10-30 1996-10-09 日本電気株式会社 不揮発性半導体記憶装置のデ―タ消去方法
JP3199882B2 (ja) * 1993-01-13 2001-08-20 株式会社東芝 不揮発性半導体記憶装置
US5365484A (en) 1993-08-23 1994-11-15 Advanced Micro Devices, Inc. Independent array grounds for flash EEPROM array with paged erase architechture
US5416738A (en) * 1994-05-27 1995-05-16 Alliance Semiconductor Corporation Single transistor flash EPROM cell and method of operation
JP3544743B2 (ja) * 1995-04-17 2004-07-21 株式会社東芝 半導体記憶装置
US5673224A (en) * 1996-02-23 1997-09-30 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources with improved word line control circuitry
US6118705A (en) * 1998-03-13 2000-09-12 Atmel Corporation Page mode erase in a flash memory array

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Publication number Publication date
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