KR100626787B1 - 플래시 메모리 어레이에서의 페이지 모드 소거 - Google Patents

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Abstract

플래시 메모리 어레이 내의 섹터에는 페이지 소거(PAGE ERASE) 및 다중 페이지 소거(MULTIPLE PAGE ERASE) 모드의 동작이 제공된다. 페이지 소거 및 다중 페이지 소거의 동작에서, 대략 -10 볼트의 바람직한 터널링 전위가 소거를 위하여 선택된 플래시 메모리 셀들의 행(row) 혹은 행들(rows) 상에 놓여져 있는 플래시 메모리 셀들의 게이트들에 인가되며, 플래시 메모리 셀들의 드레인에 접속된 비트선들에는 대략 6.5 볼트의 바람직한 전압이 구동된다. 선택되어진 행 혹은 행들 외의 다른 행들에서 메모리 셀들의 의도되지 않은 소거를 감소시키기 위하여, 선택된 행 혹은 행들 이외의 모든 플래시 메모리 셀들의 게이트에 대략 1 내지 2 볼트의 바람직한 바이어스 전압이 인가된다.
플래시 메모리 어레이, 터널링 전위, 바이어스 전압, 비트선 전위, 소거 동작

Description

플래시 메모리 어레이에서의 페이지 모드 소거{PAGE MODE ERASE IN A FLASH MEMORY ARRAY}
본 발명은 플래시 메모리 어레이에서의 소거 모드(erase mode)에 관한 것이다. 더 구체적으로, 본 발명은 플래시 메모리 어레이에서의 페이지 소거 모드 및 다중 페이지 소거 모드에 관한 것이다.
종래의 플래시 메모리 어레이에서는, 당업자들에게 공지된 방식으로, 플래시 메모리 어레이가 교점(intersection)에 배치된 플래시 메모리 소자들과 교점을 형성하도록 워드선 및 비트선으로 된 매트릭스로서 통상 정렬이 된다. 플래시 메모리 어레이에서의 메모리 셀들상에 수행되어질 수 있는 동작들로는 읽기(READ), 및 프로그램(PROGRAM), 소거(ERASE)가 있다.
프로그램(PROGRAM) 동작은, 당업자들에게 공지된 방식에 의하면, 열 전자 주입을 수행하기 위하여 종종 플래시 메모리 셀들내의 드레인 영역에 접속되고 선택된 비트선들을 제1 전압으로 구동하고, 선택된 워드선들에 접속되어 있는 플래시 메모리 셀들의 게이트들을 더 높은 전압으로 구동함으로써 수행된다.
소거(ERASE) 동작은 플래시 메모리 셀의 게이트를 비트선 상의 전압보다 상당히 적은 전압으로 구동함으로써 수행된다. 그렇게 함으로서, 전자들은 당업자들 에게 공지된 방식으로 플래시 메모리 셀들의 플로팅 게이트(floating gate)를 터널 오프(tunnel off)한다. 종래의 플래시 메모리 어레이들에 대하여, 벌크 소거(BULK ERASE)라고 알려진 방식으로 전체의 플래시 메모리 어레이가 한번에 소거되거나, 혹은 섹터 소거(SECTOR ERASE)라고 알려진 방식으로 플래시 메모리 어레이의 섹터가 한번에 소거되는 방식이 있다. 플래시 메모리 어레이의 벌크 소거의 예로는 1989년 2월에 "IEEE International Solid State Circuits Conference"의 140-141 페이지에 실린 "A 90ns 100K Erase-Program Cycle Megabit Flash Memory"라는 논문이 있다. 섹터 소거의 예로는 1996년 2월에 "IEEE International Solid-State Circuits Conference"의 44-45 페이지에 실린 "A 55ns 0.35㎛ 5V Only 16M Flash Memory with Deep-Power-Down"이라는 논문이 있다.
소거 동작을 섹터 소거 혹은 벌크 소거에 제한하는 것은, 개별 행(row) 선들이 소거되도록 선택되어질 때, 선택되지 않은 플래시 메모리 셀들의 플로팅 게이트 상에 저장된 값이 의도하지 않은 터널링의 발생으로 영향을 받을 가능성이 있다는 사실에 대한 고려에 의한 것이다. 이에 따라, 선택되지 않은 섹터에서의 플래시 메모리 셀들에 대한 방해 현상(disturb phenomenon)을 감소시키면서 1 섹터 내의 1 행만이 또는 1 섹터 내의 복수의 행들(rows)이 소거될 수 있는 소거 모드를 제공하는 것이 본 발명의 목적이다.
본 발명의 제1 관점에 따르면, 플래시 메모리 어레이에서의 섹터에 대한 페이지 소거 모드의 동작이 제공된다. 페이지 소거 모드의 동작에서, 대략 -10 볼트의 바람직한 터널링 전위가 페이지 소거를 위하여 선택되는 행 상의 플래시 메모리 셀들의 게이트들에 인가되며, 플래시 메모리 셀들의 드레인에 접속되는 비트선은 대략 6.5 볼트의 바람직한 전압으로 구동된다. 선택된 행 이외의 행들에 있는 메모리 셀들의 의도되지 않은 소거를 감소시키기 위하여, 선택된 행을 제외한 행들에 있는 모든 플래시 메모리 셀들의 게이트들에 대략 1 내지 2 볼트의 바람직한 바이어스 전압이 인가된다.
본 발명의 제2 관점에 따르면, 다중 페이지 소거 모드가 제공된다. 다중 페이지 소거 모드에서, 섹터내의 행들은 그룹들로 구획되며, 그룹내의 하나 이상의 행들이 소거되도록 선택되거나 다른 그룹들내의 대응 행들이 소거되도록 선택된다. 다중 페이지 소거 모드에서, 대략 -10 볼트의 바람직한 터널링 전위가 소거를 위하여 선택된 행들에 있는 플래시 메모리 셀들의 게이트들에 인가되며, 플래시 메모리 셀들의 드레인에 접속되어 있는 비트선들은 대략 6.5 볼트의 바람직한 전압으로 구동된다. 선택되지 않은 행들 상의 플래시 메모리 셀들의 의도되지 않은 소거의 발생을 감소시키기 위하여, 소거되도록 선택되지 않은 행들에 있는 플래시 메모리 셀들의 게이트들에 대략 1 내지 2 볼트의 바람직한 바이어스 전압이 인가된다.
도 1은 본 발명에 따른 플래시 메모리 어레이의 블록도를 도시한다.
도 2는 본 발명에 따른 도 1의 플래시 메모리 어레이에서의 섹터의 일 부분의 개략도를 도시한다.
도 3은 본 발명에 따른 플래시 메모리 어레이의 읽기(READ), 프로그램(PROGRAM), 및 페이지 소거(PAGE ERASE) 모드(mode)를 위하여 도 2에 도시된 섹터내의 소자들에 인가되는 신호들의 표(table)를 도시한다.
도 4는 본 발명에 따른 사용에 적합한 가변 기준 생성기 회로(variable reference generator circuit)의 개략도를 도시한다.
당업자들은 본 발명의 이하 설명들이 단지 예시적인 것이고 제한적인 것이 아님을 인식할 수 있다. 본 발명의 다른 실시예들은 이러한 당업자들에게 자명할 것이다.
도 1에는, 본 발명에 따른 플래시 메모리 어레이(10)가 도시된다. 플래시 메모리 어레이(10)는 각 행(row)이 N 바이트를 가진 M개의 행을 갖는다. 플래시 메모리 어레이(10)에 있는 각 M 개의 행은 통상 메모리의 페이지라고 불린다. 데이터 플래시 메모리 어레이(10)에서, M개의 행들은 당업자들에게 공지된 방식으로서 섹터 또는 블록들로 그룹화된다. 플래시 메모리 어레이(10)의 섹터에 포함되는 행들의 수는 통상 설계 사양상의 문제이며, 또한 전체의 플래시 메모리 어레이(10)는 하나의 섹터로서 고려될 수 있다는 것을 알 수 있을 것이다. 4 메가바이트 플래시 메모리 어레이의 바람직한 실시예에서, 264 바이트의 2,048 행(혹은 페이지)들 각각은 한 섹터당 512개의 행들을 포함하는 4개의 섹터로 그룹화된다.
상술된 바와 같이, 통상 플래시 메모리 어레이에서 메모리 셀들에 수행되어질 수 있는 3 동작들이 있다. 이런 3개의 동작들은 읽기(READ), 프로그램(PROGRAM), 및 소거(ERASE)이다. 전체의 플래시 메모리 어레이의 소거를 한번에 수행하는 방식- '벌크 소거'라 알려짐 - 및 전체의 섹터의 소거를 수행하는 방식- '섹터 소거'라 알려짐 -이 공지되어 있다. 본 발명에 따르면, 소거는 페이지 소거(PAGE ERASE)라고 일컫는 방식으로 섹터내의 하나의 행 상에 수행되어질 수도 있으며, 다중 페이지 소거(MULTIPLE PAGE ERASE)라고 일컫는 방식으로 섹터내의 다수의 페이지들 상에 수행되어질 수도 있다.
이제 도 2로 넘어가서, 본 발명에 따른 섹터(12)의 부분(14)이 도시되어 있다. 섹터(12)의 부분(14)에서, 행(20)들을 K 개의 그룹으로 분리되고, 여기서 각 K 개의 그룹들 각각은 J 개의 행들을 가진다. 상술된 4 메가바이트 플래시 메모리 어레이의 바람직한 실시예에서, 섹터내의 512 행들은 64개의 그룹으로 분할되고, 여기서 64개의 그룹들 각각은 8개의 행들을 포함한다. 섹터(12)의 부분(14)에서, 20-1 행 내지 20-J 행들의 최초 그룹이 그룹 1으로서 도시되며, 행(20-1 내지 20-J)의 마지막 그룹이 그룹 K로서 도시된다.
플래시 메모리 어레이(10)에서 행(20-1 내지 20-J) 각각은 당업자들에게 공지된 워드선이다. 행(20-1 내지 20-J)의 워드선들 각각은 비트선들과 교점을 형성한다. 통상, 플래시 메모리 어레이내의 비트선들의 수는 행(20)내의 워드 수를 각 워드내의 비트 수로 곱한 것과 동일하다. 예를 들어, 상술된 4M 플래시 메모리 어레이의 바람직한 실시예에서, 각 행에는 264 워드가 있으며 각 워드에는 8 비트가 존재한다. 결과적으로, 플래시 메모리 어레이에는 2112 개의 비트선들이 있게 된다. 섹터(12)의 부분(14)에는, 설명의 목적상 단일 비트선(22)이 도시되었다.
워드선(20) 및 비트선(22) 사이의 교점상에는 플래시 메모리 셀(24)들이 배치되어 있다. 플래시 메모리 셀의 특정 실시예는 과도하게 복잡한 개시로 인하여 본 발명을 불명확하게 하는 것을 회피하기 위하여 여기서는 설명되지 않을 것이다. 본 발명에 따른 사용에 적합한 플래시 메모리 셀에 관하여는, 본 발명과 동일한 양수인에게 양수되고 여기에 참조되는 1986년 5월 30일자 미국 특허 4,783,766호에 설명되어 있다.
각 워드선(20)의 일 단에는 한 쌍의 N 채널 MOS 트랜지스터(26-1 및 26-2)가 접속된다. N 채널 MOS 트랜지스터(26-1 및 26-2)의 각 쌍에서, 제1 N 채널 MOS 트랜지스터(26-1)의 드레인은 행 선택 전위 Xd에 접속되고, 제2 N 채널 MOS 트랜지스터(26-2)의 소스는 게이트 바이어스 전위 Vwg에 접속되며, 제1 N 채널 MOS 트랜지스터(26-1) 및 제2 N 채널 MOS 트랜지스터(26-2) 각각의 소스 및 드레인은 워드선(20)에 접속된다.
각 N 채널 MOS 트랜지스터(26-1)의 게이트는 그룹 선택 신호 Xs에 접속되고, 각 N 채널 MOS 트랜지스터(26-2)의 게이트는 인버터(28)에 의해 제공되고 그룹 선택 신호인 Xs의 보수(complement)인
Figure 112004010384295-pct00005
에 접속된다. 인버터(28)는 Xs 상의 전압보다 소정 양만큼 높거나 낮은 전압 전위를
Figure 112004010384295-pct00010
상에 제공한다. 그룹 선택 신호 Xs 및 그의 보수인
Figure 112004010384295-pct00007
는 디코더에 의해 제공되는데, 디코더의 실시예는 당업자들에게 공지되어 있으므로, 과도하게 복잡한 개시로 인하여 본 발명을 불명확하게 하는 것을 회피하기 위하여 여기서는 설명되지 않을 것이다.
워드선(20) 및 비트선(22)의 교점에 배치된 플래시 메모리 소자들 각각에 대하여, 플래시 메모리 소자의 드레인은 비트선(22)에 접속되고, 플래시 메모리 소자(24)의 소스는 어레이 소스선(30)에 의해 어레이 소스 전압에 접속되고, 플래시 메모리 소자(24)의 게이트는 워드선(20)에 접속된다. 각 워드선(20)에 대하여, P 채널 MOS 아이솔레이션 패스 트랜지스터(32; P-channel MOS isolation pass transistor)는 N 채널 MOS 트랜지스터(26-1 및 26-2)의 각 쌍들과 워드선(20) 및 비트선(22)의 교점에 배치된 제1 플래시 메모리 소자(24)와의 사이에 직렬로 접속된다. 워드선 펌프선(36; word line pump line)에 의하여 약 -15 볼트 내지 약 -4 볼트, 보다 바람직하게는 -10 볼트인 네가티브 전압의 소스에 접속된 워드선 펌프(34; word line pump)는 P 채널 MOS 아이솔레이션 패스 트랜지스터(32)와 워드선(20) 및 비트선(22)의 교점에 배치된 제1 플래시 메모리 소자(24)의 게이트와의 사이에 배치된 각 워드선(20)의 부분들에 접속되어 있다.
이제 도 3으로 넘어가서, 본 발명에 따른 플래시 메모리 어레이의 읽기(READ), 프로그램(PROGRAM), 및 소거(ERASE) 모드를 구현하기 위하여, 도 2에 도시된 회로내의 다양한 소자들에 인가된 신호들을 나타내는 표가 도시된다. 본 발명에 따르면, 오직 소거(ERASE) 동작 동안에 만들어진 신호들의 응용만이 여기서 설명될 것이다.
페이지 소거(PAGE ERASE)를 위한 특정 행을 선택하기 위하여, Vcc 전압이 그룹 선택 신호선 Xs 상에서 페이지 소거를 위하여 선택되는 행(20-1 내지 20-J)를 포함하는 그룹내의 N 채널 MOS 트랜지스터(26-1)의 게이트로 인가되며, 접지 전압(0 볼트)은 그룹 선택 신호선의 보수인
Figure 112006013183882-pct00008
상에서 페이지 소거를 위하여 선택되는 행(20-1 내지 20-J)을 포함하는 그룹내의 N 채널 MOS 트랜지스터(26-2)의 게이트들로 인가된다. 페이지 소거를 위하여 선택되는 행(20-1 내지 20-J)을 갖는 그룹 이외의 그룹들 내의 행(20-1 내지 20-J)에 대해서는, 접지 전압(0 볼트)이 그룹 선택 신호선 Xs 상에서 N 채널 MOS 트랜지스터(26-1)의 게이트들에 인가되며, Vcc 전압이 그룹 선택 신호선의 보수
Figure 112006013183882-pct00009
상에서 N 채널 MOS 트랜지스터(26-2)의 게이트들에 인가된다.
Xs 및
Figure 112006013183882-pct00010
그룹 선택 신호선들 상에 전압이 인가됨에 따라, 접지 전위(0 볼트)는 페이지 소거를 위하여 선택되는 행(20-1 내지 20-J)의 N 채널 MOS 트랜지스터(26-1)의 드레인에 인가될 것이며, 약 1 볼트 내지 약 5 볼트, 보다 바람직하게는 약 1 볼트 내지 2 볼트의 범위에 있는 바이어스 전압은 페이지 소거를 위하여 선택되어진 행(20-1 내지 20-J)의 드레인과 같은 그룹에 있으며, 행 선택 신호 Xd에 의하여 페이지 소거를 위하여 선택되지 않은 행(20-1 내지 20-J)의 드레인들에 인가될 것이다.
접지 전압(0 볼트)은 또한 선택된 행(20-1 내지 20-J)에 대응하는 선택되지 않은 그룹들 내의 행(20-1 내지 20-J)의 N 채널 MOS 트랜지스터(26-1)의 드레인에 인가될 것이며, 약 1 볼트 내지 5 볼트, 보다 바람직하게는 약 1 볼트 내지 2 볼트 범위의 바이어스 전압이 또한 선택된 그룹내의 선택되지 않은 행(20-1 내지 20-J)에 대응하는 선택되지 않은 그룹들 내의 행(20-1 내지 20-J)에 대해 N 채널 MOS 트랜지스터(26-1)의 드레인에 인가될 것이다.
예를 들어, 선택되는 행(20-1 내지 20-J)이 그룹 1의 행(20-2)이라면, 접지 전압(0 볼트)이 행(20-2)의 N 채널 MOS 트랜지스터(26-1)의 드레인에 인가될 것이며, 또한 그룹 2 내지 K에 있는 행(20-2)의 N 채널 MOS 트랜지스터(26-1)의 드레인에 인가될 것이다. 또한, 바이어스 전압은 모든 행(20-1), 및 그룹 1에 있는 행(20-3 내지 20-J)의 N 채널 MOS 트랜지스터(26-1)의 드레인과, 또한 모든 행(20-1), 및 그룹 2 내지 그룹 K에 있는 행(20-3 내지 20-J)의 N 채널 MOS 트랜지스터(26-1)의 드레인에 인가될 것이다.
N 채널 MOS 트랜지스터(26-1)의 드레인으로의 신호의 인가와 더불어, 그룹 선택 신호선 Xs 및
Figure 112004010384295-pct00012
를 통해 전압이 인가될 때, 약 1 볼트 내지 약 5 볼트, 보다 바람직하게는 약 1 볼트 내지 약 2 볼트의 범위에 있는 바이어스 전압이 신호선 Xwg를 통해 N 채널 MOS 트랜지스터(26-2)들의 소스에 인가된다.
이들 전압이 N 채널 MOS 트랜지스터(26-1 및 26-2)들의 게이트, N 채널 MOS 트랜지스터(26-1)의 드레인 및 N 채널 MOS 트랜지스터(26-2)의 소스에 인가될 때, P 채널 MOS 아이솔레이션 패스 트랜지스터(32-1 내지 32-J)가 턴온된다.
그 결과로, 접지 전압(0 볼트)은 선택된 행(20-1 내지 20-J)내의 플래시 메모리 소자(24)의 게이트에 놓여지게 되며, 바이어스 전압은 그외의 모든 행(20-1 내지 20-J)내의 플래시 메모리 소자들에 인가되게 된다. 위의 논의로부터, 선택된 행(20-1 내지 20-J)을 포함하는 선택된 그룹 1 내지 그룹 K에 대해서는, 선택된 그룹 내의 선택되지 않은 행(20-1 내지 20-J)에서의 플래시 메모리 소자(24)들의 게이트에 인가된 바이어스 전압이 N 채널 MOS 트랜지스터(26-1)의 드레인에 접속된 Xd 신호선 상에 공급되고, 선택되지 않은 그룹 1 내지 그룹 K내의 그외의 모든 행(20-1 내지 20-J)에 대해서는, 플래시 메모리 소자(24)들의 게이트에 인가된 바이어스 전압이 N 채널 MOS 트랜지스터(26-2)들의 소스에 접속된 Vwg 신호선에 인가된 전압에 의해 공급된다.
일단 접지 전압(0 볼트)이 선택된 행(20-1 내지 20-J)에서의 플래시 메모리 셀(24)들의 게이트에 인가되고, 약 1 볼트 내지 약 5 볼트, 보다 바람직하게는 약 1 볼트 내지 약 2 볼트의 범위에 있는 바이어스 전압이 그외의 모든 플래시 메모리 셀(24)들의 게이트에 인가되면, 전압이 P 채널 MOS 아이솔레이션 패스 트랜지스터(32-1 내지 32-J)에 인가되어, 선택된 행(20-1 내지 20-J)에 접속된 P 채널 MOS 아이솔레이션 패스 트랜지스터(32-1 내지 32-J)는 게이트-소스 전압에 기인하여 턴오프 된다. 약 -15 볼트 내지 약 -4 볼트 , 보다 바람직하게는 약 -10 볼트의 범위에 있는 네가티브 전압이, 선택된 행(20-1 내지 20-J)에 접속된 워드선 펌프(34)에 의해 선택된 그룹 1 내지 그룹 K에 있는 선택된 행(20-1 내지 20-J)에 인가된다.
과도하게 복잡한 개시로 인하여 본 발명을 불명확하게 하는 것을 회피하기 위하여, 선택된 행 선(row line)(20-1 내지 20-J)에 네가티브 전압을 공급하기 위해 당업자들에게 공지된 다른 수단 혹은 워드선 펌프(34)의 구현은 여기서 설명되지 않을 것이다. 본 발명에 따른 사용에 적합한 워드선 펌프(34)의 구현은 본 발명과 같은 양수인에게 양수되고, 여기서 참조되는 1982년 2월 8일자 미국 특허 4,511,811호 및 1985년 2월 8일자 미국 특허 4,673,82호9에 설명되어 있다.
선택된 행(20-1 내지 20-J)에 접속된 P 채널 MOS 아이솔레이션 패스 트랜지스터(32-1 내지 32-J)가 턴오프 되었기 때문에, 선택된 행(20-1 내지 20-J)에 있는 플래시 메모리 셀(24)들의 게이트에 인가된 네가티브 전압은 N 채널 MOS 트랜지스터 쌍(26-1 및 26-2)을 네가티브 전압에 노출시키지 않을 것이다. 또한, 바이어스 전압보다 우선 접지 전압을 선택된 행(20-1 내지 20-J)내의 플래시 메모리 셀(24)들의 게이트에 인가함으로써, 선택된 행(20-1 내지 20-J)에 있는 플래시 메모리 셀(24)들의 게이트에 네가티브 전압을 공급하는데에는 적은 에너지와 시간이 워드선 펌프(34)에 의해 소요된다.
페이지 소거 동작의 수행을 완료하기 위해서, 비트선(22)들은 모두 약 5 볼트 내지 약 10 볼트, 보다 바람직하게는 약 6.5 볼트의 포지티브 전압으로 구동된다. 그 결과로, 약 12 볼트 내지 약 20 볼트, 보다 바람직하게는 약 16.5 볼트의 전위차가 선택된 행(20-1 내지 20-J) 상의 플래시 메모리 셀(24)들의 드레인 및 플로팅 게이트 사이에 놓여졌기 때문에, 선택된 행(20-1 내지 20-J) 상의 플래시 메모리 셀(24)들의 드레인 및 플로팅 게이트 사이에 선택된 행(20-1 내지 20-J) 상의 플래시 메모리 셀(24)들을 소거하기 위한 터널링이 당업자에게 공지된 방식으로 발생한다.
본 발명에 따르면, 약 1 볼트 내지 약 5 볼트, 보다 바람직하게는 약 1 볼트 내지 약 2 볼트의 바이어스 전압이 선택되지 않은 모든 행(20-1 내지 20-J) 상의 플래시 메모리 셀(24)들의 게이트에 인가되었기 때문에, 약 5 볼트 내지 약 10 볼트, 보다 바람직하게는 약 6.5 볼트의 포지티브 전압이 비트선(22)에 인가될 때, 선택되지 않은 모든 행(20-1 내지 20-J) 상의 플래시 메모리 셀(24)들은 터널링에 영향을 거의 받지 않을 것이다.
위의 논의로부터, 다중 페이지 소거(MULTIPLE PAGE ERASE)는, 다수의 선택된 모든 행(20-1 내지 20-J)상의 플래시 메모리 셀(24)들의 게이트에 접지 전압(0 볼트)을 두기 위해서, 다수의 선택된 행(20-1 내지 20-J) 각각의 N 채널 MOS 트랜지스터(26-1)의 드레인에 접지 전압(0 볼트)을 인가함으로써 선택된 그룹내의 다수의 페이지 상에 수행되어질 수 있다. 다수의 선택된 행(20-1 내지 20-J)에 접속된 워드선 펌프(34)는 그 후 다수의 선택된 모든 행(20-1 내지 20-J) 상의 플래시 메모리 셀(24)들의 게이트에 약 -15 볼트 내지 약 -4 볼트, 보다 바람직하게는 약 -10 볼트의 네가티브 전압이 놓여지도록 선택된다.
약 5 볼트 내지 약 10 볼트, 보다 바람직하게는 약 6.5 볼트의 포지티브 전압이 비트선(22)에 인가되면, 약 12 볼트에서 약 20 볼트, 보다 바람직하게는 약 16.5 볼트의 전위차가 선택된 행(20-1 내지 20-J) 상의 플래시 메모리 셀(24)들의 드레인 및 플로팅 게이트 사이에 놓여지기 때문에, 다수의 선택된 행(20-1 내지 20-J) 상의 플래시 메모리 셀(24)들을 소거하기 위하여 당업자들에게 공지된 방식으로 다수의 선택된 행(20-1 내지 20-J) 상의 플래시 메모리 셀(24)들의 드레인 및 플로팅 게이트 사이에서 터널링이 발생할 것이다.
이제 도 4로 넘어가서, 읽기(READ), 프로그램(PROGRAM), 및 소거(ERASE) 모드에 대한 행 선택 기준 전압 Xd를 제공하기 위한 가변 기준 전위 생성기 회로(40)가 도시된다. 가변 기준 전위 생성기 회로(40)에서, NAND 게이트(42)는 그룹 내의 특정 행(20-1 내지 20-J)이 선택되어질지를 디코드하는 복수의 입력들을 갖는다. NAND 게이트(42)의 출력은 NOR 게이트(44)의 제1 입력, 인버터(48)를 통한 NOR 게이트(46)의 제1 입력, 및 NOR 게이트(50)의 제1 입력에 접속된다.
NOR 게이트(44)의 제2 입력은 플래시 메모리 어레이가 소거(ERASE) 모드에 있을 때 HIGH로 진행하는 바이어스 인에이블 신호에 접속된다. NOR 게이트(46 및 50)의 제2 입력은 바이어스 인에이블 신호의 보수에 접속된다. NOR 게이트(44)의 출력은 NOR 게이트(52)의 제1 입력에 접속되어 있으며, NOR 게이트(52)의 제2 입력은 바이어스 인에이블 신호에 접속된다. NOR 게이트(44)의 출력은 또한 N 채널 MOS 패스 트랜지스터(54)의 소스 및 N 채널 풀다운(pull-down) 트랜지스터(56)의 게이트에 접속된다.
N 채널 MOS 아이솔레이션 패스 트랜지스터(54)의 게이트는 아이솔레이션 제어 신호, 즉 Vcc에 접속된다. 가변 전압 기준 전위 Vmp는 P 채널 MOS 트랜지스터(58, 60 및 62)의 소스들에 접속된다. N 채널 MOS 트랜지스터(56)의 소스는 접지된다. P 채널 MOS 트랜지스터(58 및 62)의 게이트는 N 채널 MOS 트랜지스터(56)의 드레인에 접속되고, P 채널 MOS 트랜지스터(60)의 게이트는 P 채널 MOS 트랜지스터(58)의 드레인과 함께 N 채널 MOS 아이솔레이션 패스 트랜지스터(54)의 드레인에 접속된다. P 채널 MOS 트랜지스터(60)의 드레인은 또한 N 채널 MOS 트랜지스터(56)의 드레인에 접속된다. N 채널 MOS 트랜지스터(64)는 기준 전위 발생기 회로(40)의 출력 Xd를 형성하기 위해, NOR 게이트(52)의 출력에 접속된 게이트, 접지에 접속된 소스, 및 P 채널 MOS 트랜지스터(62)의 드레인에 접속된 드레인을 갖는다.
NOR 게이트들(46 및 50)의 출력은 N 채널 MOS 트랜지스터들(66 및 68)의 게이트에 접속된다. N 채널 MOS 트랜지스터(66)의 드레인은 바이어스(BIAS) 전위에 접속되고, N 채널 MOS 트랜지스터(68)의 소스는 접지에 접속된다. N 채널 MOS 트랜지스터(66)의 소스는 기준 전위 발생기 회로(40)의 출력 Xd로의 접속 노드를 형성하도록, N 채널 MOS 트랜지스터(68)의 드레인에 접속된다.
가변 기준 발생기 회로(40)의 동작에서, 페이지 소거 모드가 수행되고 있을 때, 바이어스 인에이블 신호가 HIGH가 되면, NOR 게이트(44 및 52)의 출력은 LOW가 된다. N 채널 MOS 트랜지스터(54)에 의해 P 채널 MOS 트랜지스터(60)의 게이트에 전달된 LOW 신호에 의해 가변 전압 Vmp가 P 채널 MOS 트랜지스터(62)의 게이트에 인가된다. 읽기(READ), 프로그램(PROGRAM), 및 페이지 소거(PAGE ERASE) 모드에서의 Vmp 전압이 바람직하게는 각각 Vcc, 10 볼트, Vcc가 된다. 이런 방식으로, P 채널 MOS 트랜지스터(62)가 턴오프 될 것이다. NOR 게이트(52)에 의해 N 채널 MOS 트랜지스터(64)에 제공된 LOW 신호는 또한 N 채널 MOS 트랜지스터(64)를 턴오프 시킬 것이다.
페이지 소거 모드에서, 바이어스 인에이블 신호가 HIGH가 될 때, NOR 게이트(46 및 50)에 접속된 바이어스 인에이블 신호의 보수는 LOW가 된다. 또한 NOR 게이트(46 및 50)에는 NAND 게이트(42)의 반전 출력 및 NAND 게이트(42)의 출력이 각각 접속된다. NAND 게이트(42)로부터의 LOW 출력은 이러한 특정 행(20-1 내지 20-J)이 선택되어지고 있다는 것을 나타낸다. 이에 따라, NAND 게이트(42)의 LOW 출력이 NOR 게이트(50)에 인가될 때, 출력 Xd는 NOR 게이트(50)의 출력에 의해 턴온된 N 채널 MOS 트랜지스터(68)에 의해 접지될 것이고, NAND 게이트(42)의 HIGH 출력이 인버터(48)에 의해 NOR 게이트(46)에 LOW 신호로 인가되면, 출력 Xd는 NOR 게이트(46)의 출력에 의해 턴온되는 N 채널 MOS 트랜지스터(66)에 의해 바이어스 전압으로 된다.
읽기 혹은 프로그램 모드 중 어느 하나의 모드 동안, 바이어스 인에이블 신호는 LOW가 될 것이며, NAND 게이트(42)로부터의 LOW 신호는 NOR 게이트(44)의 출력을 HIGH로 만들고, NAND 게이트(42)로부터의 HIGH 신호는 NOR 게이트(44)의 출력을 LOW로 만들 것이다. NOR 게이트(44)의 출력이 HIGH이면, Vmp 전압은, NOR 게이트(44)로부터의 HIGH 신호에 의해 턴온된 N 채널 MOS 트랜지스터(56)에 의해 그 게이트가 접지전압으로 될 때 턴온되는 P 채널 MOS 트랜지스터(62)를 통해 출력 Xd에 인가된다. NOR 게이트(44)의 출력이 LOW이면, 접지 전압은, NOR 게이트(52)로부터의 HIGH 신호에 의해 턴온된 N 채널 MOS 트랜지스터(64)를 통해 출력 Xd에 인가된다.
본 발명의 실시예 및 적용예들이 보여지고 설명되었지만, 당업자들에게는 본 발명의 개념을 벗어나지 않는 범위에서, 위에서 언급되었던 것보다 더 많은 변형이 가능하다는 것이 명백할 것이다. 본 발명은, 그러므로, 첨부된 청구범위의 사상을 제외하고는 제한되어질 수 없다.

Claims (15)

  1. 플래시 메모리 어레이의 섹터 내의 메모리 소자들의 적어도 하나의 행 상에서 소거 동작을 수행하는 방법에 있어서,
    상기 플래시 메모리는, 워드선이 상기 어레이의 각 행과 관련되어 있고 비트선이 상기 어레이의 각 열과 관련되어 있는 복수의 행들 및 열들로 구성되어 있으며, 상기 메모리는 복수의 메모리 소자 - 각 메모리 소자는 상기 어레이의 1개의 행 선 및 1개의 열 선과 관련되어 있고, 관련된 행 선들 중 하나에 결합된 제어 게이트, 플로팅 게이트, 상기 메모리 어레이에 대한 공통 소스 노드에 결합된 소스, 및 관련된 비트선들 중 하나에 결합된 드레인을 구비하는 트랜지스터를 포함함 - 를 포함하며, 상기 소거 동작을 수행하는 방법은:
    상기 섹터 내의 상기 적어도 하나의 행 내의 상기 메모리 소자들의 각 제어 게이트에 터널링 전위를 인가하는 단계;
    상기 섹터 내의 상기 적어도 하나의 행 내의 상기 메모리 소자들 이외의 메모리 소자들의 각 제어 게이트에 바이어스 전압을 인가하는 단계; 및
    상기 적어도 하나의 행 내의 상기 메모리 소자들의 플로팅 게이트로부터 터널링이 발생하도록, 상기 플래시 메모리 어레이의 상기 섹터 내의 각 비트선에 상기 터널링 전위 및 상기 바이어스 전압보다 큰 비트선 전위를 인가하는 단계
    를 포함하되,
    상기 바이어스 전압과 상기 비트선 전위 간의 차이는, 상기 적어도 하나의 행 이외의 행들에 관련된 상기 플로팅 게이트가 상기 적어도 하나의 행에 관련된 플로팅 게이트보다 터널링 발생이 어렵게 되는 크기인 소거 동작 수행 방법.
  2. 제1항에 있어서,
    상기 방법은, 플래시 메모리 어레이의 섹터 내의 메모리 소자들의 하나의 행 상에서 수행되는 소거 동작 수행 방법.
  3. 제1항에 있어서,
    상기 방법은, 플래시 메모리 어레이의 섹터 내의 메모리 소자들의 복수의 행들 상에서 수행되는 소거 동작 수행 방법.
  4. 제1항에 있어서,
    상기 방법은, 플래시 메모리 어레이의 섹터 내의 그룹 내의 메모리 소자들의 복수의 행들 상에서 수행되는 소거 동작 수행 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 플래시 메모리 어레이는 상기 워드선에 동작가능하게 결합되는 워드선 펌프를 더 포함하고, 상기 터널링 전위의 인가 동작은 상기 워드선 펌프에 의해 수행되는 소거 동작 수행 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 바이어스 전압은 Vcc를 초과하지 않는 소거 동작 수행 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 터널링 전위는 약 -15V 내지 약 -4V 이고, 상기 비트선 전위는 약 5V 내지 약 10V이며, 상기 바이어스 전위는 약 1V 내지 약 5V인 소거 동작 수행 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 공통 소스 노드를 플로팅하는 동작을 더 포함하는 소거 동작 수행 방법.
  9. 삭제
  10. 삭제
  11. 플래시 메모리 어레이 내의 섹터로서:
    행들의 그룹으로 분할(partition)되는 복수의 행들;
    각 행과 관련되어 있는 워드선;
    상기 복수의 행들과 교점을 형성하도록 배치된 복수의 비트선;
    상기 교점들에 배치된 플래시 메모리 소자들 - 각 플래시 메모리 소자는 상기 복수의 행들 중 하나에 접속된 게이트, 상기 비트선들 중 하나에 접속된 드레인, 어레이 소스선에 접속된 소스, 및 플로팅 게이트를 구비함 - ;
    상기 행들의 그룹 중 하나를 선택하기 위한 수단;
    상기 섹터 내의 상기 하나의 행 내의 상기 메모리 소자들의 각 제어 게이트에 터널링 전위를 인가하기 위한 수단;
    상기 섹터 내의 상기 하나의 행 내의 상기 메모리 소자들 이외의 메모리 소자들의 각 제어 게이트에 바이어스 전압을 인가하기 위한 수단;
    상기 비트선 전위는, 상기 적어도 하나의 행 내의 상기 메모리 소자들의 플로팅 게이트로부터 터널링이 발생하도록 상기 터널링 전위 및 상기 바이어스 전압보다 더 큰 전위를 갖고, 상기 바이어스 전압과 상기 비트선 전위 간의 차이는, 상기 적어도 하나의 행 이외의 행들에 관련된 상기 플로팅 게이트가 상기 적어도 하나의 행에 관련된 플로팅 게이트보다 터널링이 발생하기 어려운 크기가 되도록, 상기 플래시 메모리 어레이의 상기 섹터 내의 각 비트선에 비트선 전위를 인가하기 위한 수단
    을 포함하는 플래시 메모리 어레이 내의 섹터.
  12. 제11항에 있어서,
    상기 워드선에 동작가능하게 결합되는 워드선 펌프를 더 포함하는 플래시 메모리 어레이 내의 섹터.
  13. 제11항에 있어서,
    상기 바이어스 전위는 Vcc를 초과하지 않는 플래시 메모리 어레이 내의 섹터.
  14. 제11항에 있어서,
    상기 터널링 전위는 약 -15V 내지 약 -4V이고, 상기 바이어스 전위는 약 1V 내지 약 5V이며, 상기 비트선 전압은 약 5V 내지 약 10V인 플래시 메모리 어레이 내의 섹터.
  15. 삭제
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