JP2002507041A - フラッシュメモリアレイにおけるページモードイレース - Google Patents
フラッシュメモリアレイにおけるページモードイレースInfo
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Abstract
(57)【要約】
本発明のページイレースモードでは、約−１０ボルトの好ましいトンネル電位が、ページイレースに対して選択されているロウ上のフラッシュメモリセルのゲートへ印加され、かつ、フラッシュメモリセルのドレインへ接続されたビットラインが、約６．５ボルトの好ましい電圧へ駆動される。選択されたロウ以外のロウ内のメモリセルの意図せぬイレースを減少するために、約１〜２ボルトの好ましいバイアス電圧が、選択されたロウ以外のロウ内の全てのフラッシュメモリセルのゲートへ印加される。
Description
【０００１】
本発明は、フラッシュメモリアレイにおけるイレースモードに関する。より詳
細には、本発明は、フラッシュメモリアレイにおけるページイレースモードおよ
びマルチプルページイレースモードに関する。
細には、本発明は、フラッシュメモリアレイにおけるページイレースモードおよ
びマルチプルページイレースモードに関する。
【０００２】
従来のフラッシュメモリアレイにおいて、フラッシュメモリアレイは、一般的
に、当業者によく知られた方法で、交差点に配置されたフラッシュメモリ素子を
伴う交差点を形成するように、ワードラインおよびビットラインのマトリクスと
して配列されている。フラッシュメモリアレイ内のメモリセル上で実行される動
作は、リード（READ）とプログラム（PROGRAM ）とイレース（ERASE ）とである
。
に、当業者によく知られた方法で、交差点に配置されたフラッシュメモリ素子を
伴う交差点を形成するように、ワードラインおよびビットラインのマトリクスと
して配列されている。フラッシュメモリアレイ内のメモリセル上で実行される動
作は、リード（READ）とプログラム（PROGRAM ）とイレース（ERASE ）とである
。
【０００３】 プログラム動作は、当業者によく知られた方法で、励起電子注入を実行するた
めに、フラッシュメモリセル内のドレイン領域へ接続された選択ビットラインを
第１電圧へ駆動することによって、かつ、選択されたワードラインへ接続された
フラッシュメモリセルのゲートをより高い電圧へ駆動することによって、たびた
び実行される。
めに、フラッシュメモリセル内のドレイン領域へ接続された選択ビットラインを
第１電圧へ駆動することによって、かつ、選択されたワードラインへ接続された
フラッシュメモリセルのゲートをより高い電圧へ駆動することによって、たびた
び実行される。
【０００４】 イレース動作は、ビットライン上へ印加された電圧より実質的に小さい電圧へ
フラッシュメモリセルのゲートを駆動することによって実行される。その際、電
子は、当業者によく知られた方法で、フラッシュメモリセルのフローティングゲ
ートを通り抜ける。従来のフラッシュメモリアレイについては、「フラッシュメ
モリアレイ全体が一度にイレースされる、あるいは、フラッシュメモリアレイ内
のセクタが一度にイレースされる」ということが知られている。前者はバルクイ
レース（BULK ERASE）として知られており、かつ、後者はセクタイレース（SECT
OR ERASE）として知られている。フラッシュメモリアレイのバルクイレースの一
例は、論文“A 90ns 100K Erase-Program Cycle Megabit Flash Memory”（1989
, IEEE International Solid State Circuits Conference, 第140, 141頁, 1989
年2月 ）に見られる。セクタイレースの一例は、“A 55ns 0.35μm 5V Only 16M
Flash Memory with Deep-Power-Down”（1996, IEEE International Solid-Sta
te Circuits Conference, 第44,45頁, 1996年 2月 ）という表題を付けられた論
文に見られる。
フラッシュメモリセルのゲートを駆動することによって実行される。その際、電
子は、当業者によく知られた方法で、フラッシュメモリセルのフローティングゲ
ートを通り抜ける。従来のフラッシュメモリアレイについては、「フラッシュメ
モリアレイ全体が一度にイレースされる、あるいは、フラッシュメモリアレイ内
のセクタが一度にイレースされる」ということが知られている。前者はバルクイ
レース（BULK ERASE）として知られており、かつ、後者はセクタイレース（SECT
OR ERASE）として知られている。フラッシュメモリアレイのバルクイレースの一
例は、論文“A 90ns 100K Erase-Program Cycle Megabit Flash Memory”（1989
, IEEE International Solid State Circuits Conference, 第140, 141頁, 1989
年2月 ）に見られる。セクタイレースの一例は、“A 55ns 0.35μm 5V Only 16M
Flash Memory with Deep-Power-Down”（1996, IEEE International Solid-Sta
te Circuits Conference, 第44,45頁, 1996年 2月 ）という表題を付けられた論
文に見られる。
【０００５】 イレース動作をセクタイレースまたはバルクイレースのどちらにするかは、「
個々のロウ（row ）ラインがイレースされるべく選択されるときに、選択されな
いロウについて、フラッシュメモリセルのフローティングゲート上に記憶された
値が、意図されないトンネルの発生によって影響を及ぼされる可能性がある」と
いう事実を考慮して行われる。従って、選択されないセクタ内のフラッシュメモ
リセルに対する外乱現象を減少させながら、セクタ内の１つのロウだけまたはセ
クタ内の多数のロウがイレースされるイレースモードを提供することが、本発明
の目的である。
個々のロウ（row ）ラインがイレースされるべく選択されるときに、選択されな
いロウについて、フラッシュメモリセルのフローティングゲート上に記憶された
値が、意図されないトンネルの発生によって影響を及ぼされる可能性がある」と
いう事実を考慮して行われる。従って、選択されないセクタ内のフラッシュメモ
リセルに対する外乱現象を減少させながら、セクタ内の１つのロウだけまたはセ
クタ内の多数のロウがイレースされるイレースモードを提供することが、本発明
の目的である。
【０００６】
本発明の第１の特徴によると、フラッシュメモリアレイ内のセクタに対して、
動作のページイレースモードが提供される。動作のページイレースモードでは、
約−１０ボルトの好ましいトンネル電位が、ページイレースに対して選択されて
いるロウ上のフラッシュメモリセルのゲートへ印加され、かつ、フラッシュメモ
リセルのドレインへ接続されたビットラインが、約６．５ボルトの好ましい電圧
へ駆動される。選択されたロウ以外のロウ内のメモリセルの意図せぬイレースを
減少するために、約１〜２ボルトの好ましいバイアス電圧が、選択されたロウ以
外のロウ内の全てのフラッシュメモリセルのゲートへ印加される。
動作のページイレースモードが提供される。動作のページイレースモードでは、
約−１０ボルトの好ましいトンネル電位が、ページイレースに対して選択されて
いるロウ上のフラッシュメモリセルのゲートへ印加され、かつ、フラッシュメモ
リセルのドレインへ接続されたビットラインが、約６．５ボルトの好ましい電圧
へ駆動される。選択されたロウ以外のロウ内のメモリセルの意図せぬイレースを
減少するために、約１〜２ボルトの好ましいバイアス電圧が、選択されたロウ以
外のロウ内の全てのフラッシュメモリセルのゲートへ印加される。
【０００７】 本発明の第２の特徴によると、マルチプルページイレースモードが提供される
。マルチプルページイレースモードでは、セクタ内のロウがグループへ分割され
、かつ、グループ内の２以上のロウがイレースされるべく選択されるか、または
、異なるグループ内の対応するロウがイレースされるべく選択される。マルチプ
ルページイレースモードでは、約−１０ボルトの好ましいトンネル電圧が、イレ
ースのために選択されたロウ内のフラッシュメモリセルのゲートへ印加され、か
つ、該フラッシュメモリセルのドレインへ接続されたビットラインが、約６．５
ボルトの好ましい電圧へ駆動される。選択されていないロウ上のフラッシュメモ
リセルの意図せぬイレースの発生を減少するために、約１〜２ボルトの好ましい
バイアス電圧が、イレースのために選択されていないロウ内のフラッシュメモリ
セルのゲートへ印加される。
。マルチプルページイレースモードでは、セクタ内のロウがグループへ分割され
、かつ、グループ内の２以上のロウがイレースされるべく選択されるか、または
、異なるグループ内の対応するロウがイレースされるべく選択される。マルチプ
ルページイレースモードでは、約−１０ボルトの好ましいトンネル電圧が、イレ
ースのために選択されたロウ内のフラッシュメモリセルのゲートへ印加され、か
つ、該フラッシュメモリセルのドレインへ接続されたビットラインが、約６．５
ボルトの好ましい電圧へ駆動される。選択されていないロウ上のフラッシュメモ
リセルの意図せぬイレースの発生を減少するために、約１〜２ボルトの好ましい
バイアス電圧が、イレースのために選択されていないロウ内のフラッシュメモリ
セルのゲートへ印加される。
【０００８】
当業者は、「本発明の以下の説明は、単なる実例であり、かつ、あらゆる点に
おいて制限するものではない」ということを理解するであろう。本発明の他の実
施形態は、該実施形態自体を、当業者に、たやすく示唆するであろう。
おいて制限するものではない」ということを理解するであろう。本発明の他の実
施形態は、該実施形態自体を、当業者に、たやすく示唆するであろう。
【０００９】 図１には、本発明によるフラッシュメモリアレイ１０が図解されている。フラ
ッシュメモリアレイ１０は、Ｍ個のロウを有する。各ロウは、Ｎバイトを有する
。フラッシュメモリアレイ１０内のＭ個のロウの各々は、一般的に、メモリのペ
ージとして参照される。データフラッシュメモリアレイ１０において、Ｍ個のロ
ウは、当業者によく知られた方法で、セクタまたはブロックへグループ分けされ
る。「フラッシュメモリアレイ１０のセクタ内に具備されるロウの数は、一般的
に、設計選択の事項である」ということが理解され、更に、「フラッシュメモリ
アレイ１０全体が１つのセクタとして考慮されてもよい」ということが理解され
る。４メガバイトフラッシュメモリアレイの好ましい実施形態では、それぞれが
２６４バイトからなる２０４８個のロウ（または、ページ）が、各々５１２個の
ロウを含む４個のセクタへグループ分けされる。
ッシュメモリアレイ１０は、Ｍ個のロウを有する。各ロウは、Ｎバイトを有する
。フラッシュメモリアレイ１０内のＭ個のロウの各々は、一般的に、メモリのペ
ージとして参照される。データフラッシュメモリアレイ１０において、Ｍ個のロ
ウは、当業者によく知られた方法で、セクタまたはブロックへグループ分けされ
る。「フラッシュメモリアレイ１０のセクタ内に具備されるロウの数は、一般的
に、設計選択の事項である」ということが理解され、更に、「フラッシュメモリ
アレイ１０全体が１つのセクタとして考慮されてもよい」ということが理解され
る。４メガバイトフラッシュメモリアレイの好ましい実施形態では、それぞれが
２６４バイトからなる２０４８個のロウ（または、ページ）が、各々５１２個の
ロウを含む４個のセクタへグループ分けされる。
【００１０】 上述されたように、一般的には、フラッシュメモリアレイ内のメモリセル上で
実行されることができる３個の動作が存在する。それらの３個の動作は、リード
とプログラムとイレースとである。本分野では、フラッシュメモリアレイ全体の
イレースを一度に実行することと、セクタ全体のイレースを実行することとが知
られている。前者はバルクイレースとして知られており、かつ、後者はセクタイ
レースとして知られている。本発明によると、イレースは、セクタ内の１個のロ
ウ上で実行されるか、または、セクタ内の複数のロウ上で実行される。前者はペ
ージイレース（PAGE ERASE）として知られ、かつ、後者はマルチプルページイレ
ース（MULTIPLE PAGE ERASE ）として知られる。
実行されることができる３個の動作が存在する。それらの３個の動作は、リード
とプログラムとイレースとである。本分野では、フラッシュメモリアレイ全体の
イレースを一度に実行することと、セクタ全体のイレースを実行することとが知
られている。前者はバルクイレースとして知られており、かつ、後者はセクタイ
レースとして知られている。本発明によると、イレースは、セクタ内の１個のロ
ウ上で実行されるか、または、セクタ内の複数のロウ上で実行される。前者はペ
ージイレース（PAGE ERASE）として知られ、かつ、後者はマルチプルページイレ
ース（MULTIPLE PAGE ERASE ）として知られる。
【００１１】 次に、図２を参照すると、本発明によるセクタ１２の一部１４が図解されてい
る。セクタ１２の一部１４において、ロウ２０は、Ｋ個のグループへ分離される
。ここで、Ｋ個のグループの各々は、Ｊ個のロウを有する。上述された４メガバ
イトフラッシュメモリアレイの好ましい実施形態において、セクタ内の５１２個
のロウは、６４個のグループへ分割される。ここで、６４個のグループの各々は
、８個のロウを具備する。セクタ１２の一部１４において、ロウ２０−１〜２０
−Ｊからなる最初のグループはグループ１として示され、かつ、ロウ２０−１〜
２０−Ｊからなる最後のグループはグループＫとして示される。
る。セクタ１２の一部１４において、ロウ２０は、Ｋ個のグループへ分離される
。ここで、Ｋ個のグループの各々は、Ｊ個のロウを有する。上述された４メガバ
イトフラッシュメモリアレイの好ましい実施形態において、セクタ内の５１２個
のロウは、６４個のグループへ分割される。ここで、６４個のグループの各々は
、８個のロウを具備する。セクタ１２の一部１４において、ロウ２０−１〜２０
−Ｊからなる最初のグループはグループ１として示され、かつ、ロウ２０−１〜
２０−Ｊからなる最後のグループはグループＫとして示される。
【００１２】 当業者によってよく理解されるように、フラッシュメモリアレイ１０内のロウ
２０−１〜２０−Ｊの各々はワードラインである。ロウ２０−１〜２０−Ｊから
なるワードラインの各々は、ビットラインとの交差点を形成する。一般的に、フ
ラッシュメモリアレイ内のビットラインの数は、各ワード内のビットの数を乗算
されたロウ２０内のワードの数に等しい。例えば、上述された４Ｍフラッシュメ
モリアレイの好ましい実施形態では、各ロウ内に２６４ワードが存在し、かつ、
各ワード内に８ビットが存在する。その結果、フラッシュメモリアレイ内には、
２１１２本のビットラインが存在する。セクタ１２の一部１４では、実例として
、１個のビットライン２２が描かれている。
２０−１〜２０−Ｊの各々はワードラインである。ロウ２０−１〜２０−Ｊから
なるワードラインの各々は、ビットラインとの交差点を形成する。一般的に、フ
ラッシュメモリアレイ内のビットラインの数は、各ワード内のビットの数を乗算
されたロウ２０内のワードの数に等しい。例えば、上述された４Ｍフラッシュメ
モリアレイの好ましい実施形態では、各ロウ内に２６４ワードが存在し、かつ、
各ワード内に８ビットが存在する。その結果、フラッシュメモリアレイ内には、
２１１２本のビットラインが存在する。セクタ１２の一部１４では、実例として
、１個のビットライン２２が描かれている。
【００１３】 フラッシュメモリセル２４は、ワードライン２０とビットライン２２との交差
点に配置されている。開示を過度に複雑にすることによって本発明を曖昧にする
ことを避けるために、フラッシュメモリセルの明細な実施形態は、ここでは説明
されない。本発明による使用に対して適切なフラッシュメモリセルは、１９８６
年５月３０日に提出された米国特許第４，７８３，７６６号に記載されている。
該特許は、本発明と同じ譲渡先へ譲渡されている。該特許は、参照として、本明
細書に組み込まれる。
点に配置されている。開示を過度に複雑にすることによって本発明を曖昧にする
ことを避けるために、フラッシュメモリセルの明細な実施形態は、ここでは説明
されない。本発明による使用に対して適切なフラッシュメモリセルは、１９８６
年５月３０日に提出された米国特許第４，７８３，７６６号に記載されている。
該特許は、本発明と同じ譲渡先へ譲渡されている。該特許は、参照として、本明
細書に組み込まれる。
【００１４】 各ワードライン２０の一端は、一対のＮチャネルＭＯＳトランジスタ２６−１
，２６−２へ接続される。各対のＮチャネルＭＯＳトランジスタ２６−１，２６
−２において、第１ＮチャネルＭＯＳトランジスタ２６−１のドレインは、ロウ
選択電位Ｘｄへ接続され、かつ、第２ＮチャネルＭＯＳトランジスタ２６−２の
ソースは、ゲートバイアス電位Ｖｗｇへ接続され、かつ、第１ＮチャネルＭＯＳ
トランジスタ２６−１のソースおよび第２ＮチャネルＭＯＳトランジスタ２６−
２のドレインは、それぞれ、ワードライン２０へ接続される。
，２６−２へ接続される。各対のＮチャネルＭＯＳトランジスタ２６−１，２６
−２において、第１ＮチャネルＭＯＳトランジスタ２６−１のドレインは、ロウ
選択電位Ｘｄへ接続され、かつ、第２ＮチャネルＭＯＳトランジスタ２６−２の
ソースは、ゲートバイアス電位Ｖｗｇへ接続され、かつ、第１ＮチャネルＭＯＳ
トランジスタ２６−１のソースおよび第２ＮチャネルＭＯＳトランジスタ２６−
２のドレインは、それぞれ、ワードライン２０へ接続される。
【００１５】 各ＮチャネルＭＯＳトランジスタ２６−１のゲートは、グループ選択信号Ｘｓ
へ接続され、かつ、各ＮチャネルＭＯＳトランジスタ２６ー２のゲートは、グル
ープ選択信号Ｘｓの反転へ接続される。該反転は、インバータ２８によって提供
される。「インバータ２８は、Ｘｓ上の電圧よりも希望量だけ高い（または低い
）電圧電位を、＊Ｘｓ上に提供する」ということが理解されるべきである（ここ
で、＊は反転を示す）。グループ選択信号Ｘｓおよびその反転＊Ｘｓは、デコー
ダによって提供される。該デコーダの実現は、十分、当業者の認識範囲内にある
。開示を過度に複雑にすることによって本発明を曖昧にすることを避けるために
、該デコーダは、ここでは説明されない。
へ接続され、かつ、各ＮチャネルＭＯＳトランジスタ２６ー２のゲートは、グル
ープ選択信号Ｘｓの反転へ接続される。該反転は、インバータ２８によって提供
される。「インバータ２８は、Ｘｓ上の電圧よりも希望量だけ高い（または低い
）電圧電位を、＊Ｘｓ上に提供する」ということが理解されるべきである（ここ
で、＊は反転を示す）。グループ選択信号Ｘｓおよびその反転＊Ｘｓは、デコー
ダによって提供される。該デコーダの実現は、十分、当業者の認識範囲内にある
。開示を過度に複雑にすることによって本発明を曖昧にすることを避けるために
、該デコーダは、ここでは説明されない。
【００１６】 ワードライン２０とビットライン２２との交差点に配置されたフラッシュメモ
リ素子の各々について、フラッシュメモリ素子のドレインは、ビットライン２２
へ接続され、かつ、フラッシュメモリ素子２４のソースは、アレイ電源ライン３
０によって、アレイ電源電圧へ接続され、かつ、フラッシュメモリ素子２４のゲ
ートは、ワードライン２０へ接続される。ワードライン２０の各々について、Ｐ
チャネルＭＯＳ分離経路トランジスタ３２は、各対のＮチャネルＭＯＳトランジ
スタ２６−１，２６−２と（ワードライン２０とビットライン２２との交差点に
配置された）第１フラッシュメモリ素子２４との間に、直列に接続されている。
ＰチャネルＭＯＳ分離経路トランジスタ３２と（ワードライン２０とビットライ
ン２２との交差点に配置された）第１フラッシュメモリ素子２４のゲートとの間
に配置された各ワードライン２０の部分には、ワードラインポンプ３４が接続さ
れている。ワードラインポンプ３４は、約−１５〜−４ボルト（好ましくは、−
１０ボルト）の負電圧の電源へ、ワードラインポンプライン３６によって接続さ
れている。
リ素子の各々について、フラッシュメモリ素子のドレインは、ビットライン２２
へ接続され、かつ、フラッシュメモリ素子２４のソースは、アレイ電源ライン３
０によって、アレイ電源電圧へ接続され、かつ、フラッシュメモリ素子２４のゲ
ートは、ワードライン２０へ接続される。ワードライン２０の各々について、Ｐ
チャネルＭＯＳ分離経路トランジスタ３２は、各対のＮチャネルＭＯＳトランジ
スタ２６−１，２６−２と（ワードライン２０とビットライン２２との交差点に
配置された）第１フラッシュメモリ素子２４との間に、直列に接続されている。
ＰチャネルＭＯＳ分離経路トランジスタ３２と（ワードライン２０とビットライ
ン２２との交差点に配置された）第１フラッシュメモリ素子２４のゲートとの間
に配置された各ワードライン２０の部分には、ワードラインポンプ３４が接続さ
れている。ワードラインポンプ３４は、約−１５〜−４ボルト（好ましくは、−
１０ボルト）の負電圧の電源へ、ワードラインポンプライン３６によって接続さ
れている。
【００１７】 次に、図３を参照すると、本発明によるフラッシュメモリアレイのリードモー
ドとプログラムモードとイレースモードとを実現するために（図２に図解された
回路内の様々な素子に）印加される信号を示す図表が描かれている。イレース動
作の間に生成される信号の印加だけが（本発明に従って）ここでは示される。
ドとプログラムモードとイレースモードとを実現するために（図２に図解された
回路内の様々な素子に）印加される信号を示す図表が描かれている。イレース動
作の間に生成される信号の印加だけが（本発明に従って）ここでは示される。
【００１８】 ページイレースに対して個々のロウを選択するために、グループ選択信号Ｘｓ
上において、Ｖｃｃ電圧が、ページイレースに対して選択されているロウ２０−
１〜２０−ｊを含むグループ内のＮチャネルＭＯＳトランジスタ２６−１のゲー
トへ印加され、かつ、グループ選択信号Ｘｓの反転上において、接地電圧（０ボ
ルト）が、ページイレースに対して選択されているロウ２０−１〜２０−ｊを含
むグループ内のＮチャネルＭＯＳトランジスタ２６−２のゲートへ印加される。
ページイレースに対して選択されているロウ２０−１〜２０−ｊを有するグルー
プ以外のグループ内のロウ２０−１〜２０ｊに対しては、グループ選択信号ライ
ンＸｓ上において、接地電圧（０ボルト）が、ＮチャネルＭＯＳトランジスタ２
６−１のゲートへ印加され、かつ、グループ選択信号ラインＸｓの反転上におい
て、Ｖｃｃ電圧が、ＮチャネルＭＯＳトランジスタ２６−２のゲートへ印加され
る。
上において、Ｖｃｃ電圧が、ページイレースに対して選択されているロウ２０−
１〜２０−ｊを含むグループ内のＮチャネルＭＯＳトランジスタ２６−１のゲー
トへ印加され、かつ、グループ選択信号Ｘｓの反転上において、接地電圧（０ボ
ルト）が、ページイレースに対して選択されているロウ２０−１〜２０−ｊを含
むグループ内のＮチャネルＭＯＳトランジスタ２６−２のゲートへ印加される。
ページイレースに対して選択されているロウ２０−１〜２０−ｊを有するグルー
プ以外のグループ内のロウ２０−１〜２０ｊに対しては、グループ選択信号ライ
ンＸｓ上において、接地電圧（０ボルト）が、ＮチャネルＭＯＳトランジスタ２
６−１のゲートへ印加され、かつ、グループ選択信号ラインＸｓの反転上におい
て、Ｖｃｃ電圧が、ＮチャネルＭＯＳトランジスタ２６−２のゲートへ印加され
る。
【００１９】 Ｘｓグループ選択信号ライン上および＊Ｘｓグループ選択信号ライン上に電圧
が印加されると、ページイレースに対して選択されているロウ２０−１〜２０−
ＪのＮチャネルＭＯＳトランジスタ２６−１のドレインへ接地電圧（０ボルト）
が印加され、かつ、約１〜５ボルト（好ましくは、約１〜２ボルト）の範囲内の
バイアス電圧が、ロウ選択信号Ｘｄによって、ページイレースに対して選択され
ていないロウ２０−１〜２０−ｊのドレインへ印加される。該選択されていない
ロウ２０−１〜２０−ｊは、ページイレースに対して選択されているロウ２０−
１〜２０−ｊと同じグループ内にある。
が印加されると、ページイレースに対して選択されているロウ２０−１〜２０−
ＪのＮチャネルＭＯＳトランジスタ２６−１のドレインへ接地電圧（０ボルト）
が印加され、かつ、約１〜５ボルト（好ましくは、約１〜２ボルト）の範囲内の
バイアス電圧が、ロウ選択信号Ｘｄによって、ページイレースに対して選択され
ていないロウ２０−１〜２０−ｊのドレインへ印加される。該選択されていない
ロウ２０−１〜２０−ｊは、ページイレースに対して選択されているロウ２０−
１〜２０−ｊと同じグループ内にある。
【００２０】 接地電圧（０ボルト）は、また、選択されたロウ２０−１〜２０−ｊに対応す
る非選択グループ内のロウ２０−１〜２０−ｊのＮチャネルＭＯＳトランジスタ
２６−１のドレインへ印加され、かつ、約１〜５ボルト（好ましくは、約１〜２
ボルト）の範囲内の該バイアス電圧は、また、選択されたグループ内の選択され
ないロウ２０−１〜２０−ｊに対応する非選択グループ内のロウ２０−１〜２０
−ｊに対するＮチャネルＭＯＳトランジスタ２６−１のドレインへ印加される。
る非選択グループ内のロウ２０−１〜２０−ｊのＮチャネルＭＯＳトランジスタ
２６−１のドレインへ印加され、かつ、約１〜５ボルト（好ましくは、約１〜２
ボルト）の範囲内の該バイアス電圧は、また、選択されたグループ内の選択され
ないロウ２０−１〜２０−ｊに対応する非選択グループ内のロウ２０−１〜２０
−ｊに対するＮチャネルＭＯＳトランジスタ２６−１のドレインへ印加される。
【００２１】 例えば、選択されているロウ２０−１〜２０−ｊがグループ１内のロウ２０−
２である場合、接地電圧（０ボルト）が、ロウ２０−２のＮチャネルＭＯＳトラ
ンジスタ２６−１のドレインへ印加され、かつ、グループ２〜Ｋ内のロウ２０−
２のＮチャネルＭＯＳトランジスタ２６−１のドレインへも印加される。更に、
バイアス電圧が、グループ１内の全てのロウ２０−１，２０−３〜２０−ＪのＮ
チャネルＭＯＳトランジスタ２６−１のドレインへ印加され、かつ、グループ２
〜Ｋ内の全てのロウ２０−１，２０−３〜２０−ＪのＮチャネルＭＯＳトランジ
スタ２６−１のドレインへも印加される。
２である場合、接地電圧（０ボルト）が、ロウ２０−２のＮチャネルＭＯＳトラ
ンジスタ２６−１のドレインへ印加され、かつ、グループ２〜Ｋ内のロウ２０−
２のＮチャネルＭＯＳトランジスタ２６−１のドレインへも印加される。更に、
バイアス電圧が、グループ１内の全てのロウ２０−１，２０−３〜２０−ＪのＮ
チャネルＭＯＳトランジスタ２６−１のドレインへ印加され、かつ、グループ２
〜Ｋ内の全てのロウ２０−１，２０−３〜２０−ＪのＮチャネルＭＯＳトランジ
スタ２６−１のドレインへも印加される。
【００２２】 ＮチャネルＭＯＳトランジスタ２６−１のドレインへの信号の印加に加えて、
Ｘｓグループ選択信号ライン上および＊Ｘｓグループ選択信号ライン上に電圧が
印加されている場合、約１〜５ボルト（好ましくは、約１〜２ボルト）の範囲内
のバイアス電圧が、信号線Ｖｗｇ上において、ＮチャネルＭＯＳトランジスタ２
６−２のソースへ印加される。
Ｘｓグループ選択信号ライン上および＊Ｘｓグループ選択信号ライン上に電圧が
印加されている場合、約１〜５ボルト（好ましくは、約１〜２ボルト）の範囲内
のバイアス電圧が、信号線Ｖｗｇ上において、ＮチャネルＭＯＳトランジスタ２
６−２のソースへ印加される。
【００２３】 これらの電圧がＮチャネルＭＯＳトランジスタ２６−１，２６−２のゲートと
ＮチャネルＭＯＳトランジスタ２６−１のドレインとＮチャネルＭＯＳトランジ
スタ２６−２のソースとへ印加されると、ＰチャネルＭＯＳ分離経路トランジス
タ３２−１〜３２−ｊがＯＮ状態にされる。
ＮチャネルＭＯＳトランジスタ２６−１のドレインとＮチャネルＭＯＳトランジ
スタ２６−２のソースとへ印加されると、ＰチャネルＭＯＳ分離経路トランジス
タ３２−１〜３２−ｊがＯＮ状態にされる。
【００２４】 結果として、接地電圧（０ボルト）が、選択されたロウ２０−１〜２０−Ｊ内
のフラッシュメモリ素子２４のゲートに印加され、かつ、バイアス電圧が、他の
全てのロウ２０−１〜２０−Ｊ内のフラッシュメモリ素子へ印加される。上記の
検討から、「選択されたロウ２０−１〜２０−Ｊを具備する選択グループ１〜Ｋ
について、選択グループ内の選択されないロウ２０−１〜２０−Ｊ内のフラッシ
ュメモリ素子２４のゲートへ印加されるバイアス電圧は、ＮチャネルＭＯＳトラ
ンジスタ２６−１のドレインへ接続されたＸｄ信号線上で供給され、かつ、非選
択グループ１〜Ｋ内の他の全てのロウ２０−１〜２０−Ｊについて、フラッシュ
メモリ素子２４のゲートへ印加されるバイアス電圧は、Ｖｗｇ信号線上に印加さ
れた電圧によって、ＮチャネルＭＯＳトランジスタ２６−２のソースへ供給され
る」ということが理解されるべきである。
のフラッシュメモリ素子２４のゲートに印加され、かつ、バイアス電圧が、他の
全てのロウ２０−１〜２０−Ｊ内のフラッシュメモリ素子へ印加される。上記の
検討から、「選択されたロウ２０−１〜２０−Ｊを具備する選択グループ１〜Ｋ
について、選択グループ内の選択されないロウ２０−１〜２０−Ｊ内のフラッシ
ュメモリ素子２４のゲートへ印加されるバイアス電圧は、ＮチャネルＭＯＳトラ
ンジスタ２６−１のドレインへ接続されたＸｄ信号線上で供給され、かつ、非選
択グループ１〜Ｋ内の他の全てのロウ２０−１〜２０−Ｊについて、フラッシュ
メモリ素子２４のゲートへ印加されるバイアス電圧は、Ｖｗｇ信号線上に印加さ
れた電圧によって、ＮチャネルＭＯＳトランジスタ２６−２のソースへ供給され
る」ということが理解されるべきである。
【００２５】 一端、選択されたロウ２０−１〜２０−Ｊ内のフラッシュメモリセル２４のゲ
ートへ接地電圧（０ボルト）が印加され、かつ、約１〜５ボルト（好ましくは、
約１〜２ボルト）の範囲内のバイアス電圧が他の全てのフラッシュメモリセル２
４のゲートへ印加されると、選択されたロウ２０−１〜２０−Ｊへ接続されたＰ
チャネルＭＯＳ分離経路トランジスタ３２−１〜３２−Ｊがゲート−ソース電圧
によってＯＦＦ状態にされるように、ＰチャネルＭＯＳ分離経路トランジスタ３
２−１〜３２−Ｊへ電圧が印加される。約−１５〜−４ボルトの範囲内（好まし
くは、約−１０ボルト）の負電圧が、選択されたロウ２０−１〜２０−Ｊへ接続
されたワードラインポンプ３４によって、選択されたグループ１〜Ｋ内の選択さ
れたロウ２０−１〜２０−Ｊへ印加される。
ートへ接地電圧（０ボルト）が印加され、かつ、約１〜５ボルト（好ましくは、
約１〜２ボルト）の範囲内のバイアス電圧が他の全てのフラッシュメモリセル２
４のゲートへ印加されると、選択されたロウ２０−１〜２０−Ｊへ接続されたＰ
チャネルＭＯＳ分離経路トランジスタ３２−１〜３２−Ｊがゲート−ソース電圧
によってＯＦＦ状態にされるように、ＰチャネルＭＯＳ分離経路トランジスタ３
２−１〜３２−Ｊへ電圧が印加される。約−１５〜−４ボルトの範囲内（好まし
くは、約−１０ボルト）の負電圧が、選択されたロウ２０−１〜２０−Ｊへ接続
されたワードラインポンプ３４によって、選択されたグループ１〜Ｋ内の選択さ
れたロウ２０−１〜２０−Ｊへ印加される。
【００２６】 選択されたロウライン２０−１〜２０−Ｊへ負電圧を供給するためのワードラ
インポンプ３４（または他の手段）の実現は、当業者にはよく知られており、開
示を過度に複雑にすることによって本発明を曖昧にすることを避けるために、こ
こでは説明されない。本発明による使用に対して適切なワードラインポンプ３４
の実現は、１９８２年２月８日に提出された米国特許第４，５１１，８１１号お
よび１９８５年２月８日に提出された米国特許第４，６７３，８２９号に記載さ
れている。これらの特許は、本発明と同じ譲渡先へ譲渡されている。これらの特
許は、参照として、本明細書に組み込まれる。
インポンプ３４（または他の手段）の実現は、当業者にはよく知られており、開
示を過度に複雑にすることによって本発明を曖昧にすることを避けるために、こ
こでは説明されない。本発明による使用に対して適切なワードラインポンプ３４
の実現は、１９８２年２月８日に提出された米国特許第４，５１１，８１１号お
よび１９８５年２月８日に提出された米国特許第４，６７３，８２９号に記載さ
れている。これらの特許は、本発明と同じ譲渡先へ譲渡されている。これらの特
許は、参照として、本明細書に組み込まれる。
【００２７】 選択されたロウ２０−１〜２０−Ｊに接続されたＰチャネルＭＯＳ分離経路ト
ランジスタ３２−１〜３２−ＪがＯＦＦ状態にされたので、選択されたロウ２０
−１〜２０−Ｊ内のフラッシュメモリセル２４のゲートへ印加された負電圧は、
ＮチャネルＭＯＳトランジスタ対２６−１，２６−２に影響を及ぼさない。更に
、選択されたロウ２０−１〜２０−Ｊ内のフラッシュメモリセル２４のゲートへ
（バイアス電圧ではなく）接地電圧を最初に印加することによって、選択された
ロウ２０−１〜２０−Ｊ内のフラッシュメモリセル２４のゲートへ負電圧を供給
する際に、ワードラインポンプ３４によって費やされるエネルギーと時間とがよ
り少なくなる。
ランジスタ３２−１〜３２−ＪがＯＦＦ状態にされたので、選択されたロウ２０
−１〜２０−Ｊ内のフラッシュメモリセル２４のゲートへ印加された負電圧は、
ＮチャネルＭＯＳトランジスタ対２６−１，２６−２に影響を及ぼさない。更に
、選択されたロウ２０−１〜２０−Ｊ内のフラッシュメモリセル２４のゲートへ
（バイアス電圧ではなく）接地電圧を最初に印加することによって、選択された
ロウ２０−１〜２０−Ｊ内のフラッシュメモリセル２４のゲートへ負電圧を供給
する際に、ワードラインポンプ３４によって費やされるエネルギーと時間とがよ
り少なくなる。
【００２８】 ページイレース動作の実行を完了するために、ビットライン２２は、全て、約
５〜１０ボルト（好ましくは、約６．５ボルト）の正電圧へ駆動される。その結
果、選択されたロウ２０−１〜２０−Ｊ上のフラッシュメモリセル２４のフロー
ティングゲートとドレインとの間において、当業者によってよく理解された方法
で、トンネルが起こり、選択されたロウ２０−１〜２０−Ｊ上のフラッシュメモ
リセル２４をイレースする。なぜならば、約１２〜２０ボルト（好ましくは、約
１６．５ボルト）の電位差が、選択されたロウ２０−１〜２０−Ｊ上のフラッシ
ュメモリセル２４のドレインとフローティングゲートとの間に印加されているか
らである。
５〜１０ボルト（好ましくは、約６．５ボルト）の正電圧へ駆動される。その結
果、選択されたロウ２０−１〜２０−Ｊ上のフラッシュメモリセル２４のフロー
ティングゲートとドレインとの間において、当業者によってよく理解された方法
で、トンネルが起こり、選択されたロウ２０−１〜２０−Ｊ上のフラッシュメモ
リセル２４をイレースする。なぜならば、約１２〜２０ボルト（好ましくは、約
１６．５ボルト）の電位差が、選択されたロウ２０−１〜２０−Ｊ上のフラッシ
ュメモリセル２４のドレインとフローティングゲートとの間に印加されているか
らである。
【００２９】 本発明によると、約５〜１０ボルト（好ましくは、約６．５ボルト）の正電圧
がビットライン２２へ印加されると、選択されない全てのロウ２０−１〜２０−
Ｊ上のフラッシュメモリセル２４は、トンネルをあまり起こすことができない。
なぜならば、約１〜５ボルト（好ましくは、約１〜２ボルト）のバイアス電圧が
、選択されない全てのロウ２０−１〜２０−Ｊ上のフラッシュメモリセル２４の
ゲートへ印加されているからである。
がビットライン２２へ印加されると、選択されない全てのロウ２０−１〜２０−
Ｊ上のフラッシュメモリセル２４は、トンネルをあまり起こすことができない。
なぜならば、約１〜５ボルト（好ましくは、約１〜２ボルト）のバイアス電圧が
、選択されない全てのロウ２０−１〜２０−Ｊ上のフラッシュメモリセル２４の
ゲートへ印加されているからである。
【００３０】 上記の検討から、「複数選択された各々のロウ２０−１〜２０−Ｊの各々のＮ
チャネルＭＯＳトランジスタ２６−１のドレインへ接地電圧（０ボルト）を印加
し、その結果、複数選択された全てのロウ２０−１〜２０−Ｊ上のフラッシュメ
モリセル２４のゲートに接地電圧（０ボルト）を印加することによって、選択グ
ループ内の複数のページ上で、マルチプルページイレースが実行される」という
ことが理解されるべきである。そして、複数選択された全てのロウ２０−１〜２
０−Ｊ上のフラッシュメモリセル２４のゲートに約−１５〜−４ボルト（好まし
くは、約−１０ボルト）の負電圧を印加するために、複数選択されたロウ２０−
１〜２０−Ｊへ接続されたワードラインポンプ３４が選択される。
チャネルＭＯＳトランジスタ２６−１のドレインへ接地電圧（０ボルト）を印加
し、その結果、複数選択された全てのロウ２０−１〜２０−Ｊ上のフラッシュメ
モリセル２４のゲートに接地電圧（０ボルト）を印加することによって、選択グ
ループ内の複数のページ上で、マルチプルページイレースが実行される」という
ことが理解されるべきである。そして、複数選択された全てのロウ２０−１〜２
０−Ｊ上のフラッシュメモリセル２４のゲートに約−１５〜−４ボルト（好まし
くは、約−１０ボルト）の負電圧を印加するために、複数選択されたロウ２０−
１〜２０−Ｊへ接続されたワードラインポンプ３４が選択される。
【００３１】 約５〜１０ボルト（好ましくは、約６．５ボルト）の正電圧がビットライン２
２へ印加されると、複数選択されたロウ２０−１〜２０−Ｊ上のフラッシュメモ
リセル２４のフローティングゲートとドレインとの間において、当業者によって
よく理解された方法で、トンネルが起こり、その結果、複数選択されたロウ２０
−１〜２０−Ｊ上のフラッシュメモリセル２４をイレースする。なぜならば、約
１２〜２０ボルト（好ましくは、約１６．５ボルト）の電位差が、複数選択され
たロウ２０−１〜２０−Ｊ上のフラッシュメモリセル２４のドレインとフローテ
ィングゲートとの間に印加されるからである。
２へ印加されると、複数選択されたロウ２０−１〜２０−Ｊ上のフラッシュメモ
リセル２４のフローティングゲートとドレインとの間において、当業者によって
よく理解された方法で、トンネルが起こり、その結果、複数選択されたロウ２０
−１〜２０−Ｊ上のフラッシュメモリセル２４をイレースする。なぜならば、約
１２〜２０ボルト（好ましくは、約１６．５ボルト）の電位差が、複数選択され
たロウ２０−１〜２０−Ｊ上のフラッシュメモリセル２４のドレインとフローテ
ィングゲートとの間に印加されるからである。
【００３２】 次に、図４を参照すると、リードモードとプログラムモードとイレースモード
とに対して、ロウ選択参照電圧Ｘｄを提供するための可変参照発生器回路４０が
図解される。可変参照電位発生器回路４０では、ＮＡＮＤゲート４２が複数の入
力を有する。該入力は、「グループ内のどのロウ２０−１〜２０−Ｊが選択され
たのか」ということをデコードする。ＮＡＮＤゲート４２の出力は、ＮＯＲゲー
ト４４の第１入力と（インバータ４８を通して）ＮＯＲゲート４６の第１入力と
ＮＯＲゲート５０の第１入力とへ接続される。
とに対して、ロウ選択参照電圧Ｘｄを提供するための可変参照発生器回路４０が
図解される。可変参照電位発生器回路４０では、ＮＡＮＤゲート４２が複数の入
力を有する。該入力は、「グループ内のどのロウ２０−１〜２０−Ｊが選択され
たのか」ということをデコードする。ＮＡＮＤゲート４２の出力は、ＮＯＲゲー
ト４４の第１入力と（インバータ４８を通して）ＮＯＲゲート４６の第１入力と
ＮＯＲゲート５０の第１入力とへ接続される。
【００３３】 ＮＯＲゲート４４の第２入力は、バイアスイネーブルラインへ接続される。バ
イアスイネーブルラインは、フラッシュメモリアレイがイレースモードになると
、“Ｈ”になる。ＮＯＲゲート４６，５０の第２入力は、バイアスイネーブル信
号の反転へ接続される。ＮＯＲゲート４４の出力は、ＮＯＲゲート５２の第１入
力へ接続され、かつ、ＮＯＲゲート５２の第２入力は、バイアスイネーブル信号
へ接続される。ＮＯＲゲート４４の出力は、また、ＮチャネルＭＯＳパストラン
ジスタ５４のソースと、Ｎチャネルプルダウントランジスタ５６のゲートとへ接
続される。
イアスイネーブルラインは、フラッシュメモリアレイがイレースモードになると
、“Ｈ”になる。ＮＯＲゲート４６，５０の第２入力は、バイアスイネーブル信
号の反転へ接続される。ＮＯＲゲート４４の出力は、ＮＯＲゲート５２の第１入
力へ接続され、かつ、ＮＯＲゲート５２の第２入力は、バイアスイネーブル信号
へ接続される。ＮＯＲゲート４４の出力は、また、ＮチャネルＭＯＳパストラン
ジスタ５４のソースと、Ｎチャネルプルダウントランジスタ５６のゲートとへ接
続される。
【００３４】 ＮチャネルＭＯＳ分離経路トランジスタ５４のゲートは、アイソレーション制
御信号へ接続される。アイソレーション制御信号は、好ましくは、Ｖｃｃである
。可変電圧参照電位Ｖｍｐは、ＰチャネルＭＯＳトランジスタ５８，６０，６２
のソースへ接続される。ＮチャネルＭＯＳトランジスタ５６のソースは、グラン
ドへ接続される。ＰチャネルＭＯＳトランジスタ５８，６２のゲートは、Ｎチャ
ネルＭＯＳトランジスタ５６のドレインへ接続され、かつ、ＰチャネルＭＯＳト
ランジスタ６０のゲートは、ＰチャネルＭＯＳトランジスタ５８のドレインと共
に、ＮチャネルＭＯＳ分離経路トランジスタ５４のドレインへ接続される。Ｐチ
ャネルＭＯＳトランジスタ６０のドレインは、また、ＮチャネルＭＯＳトランジ
スタ５６のドレインへ接続される。ＮチャネルＭＯＳトランジスタ６４は、ＮＯ
Ｒゲート５２の出力へ接続されたゲートと、グランドへ接続されたソースと、Ｐ
チャネルＭＯＳトランジスタ６２のドレインへ接続されたドレインとを有し、参
照電位発生器回路４０の出力Ｘｄを形成する。
御信号へ接続される。アイソレーション制御信号は、好ましくは、Ｖｃｃである
。可変電圧参照電位Ｖｍｐは、ＰチャネルＭＯＳトランジスタ５８，６０，６２
のソースへ接続される。ＮチャネルＭＯＳトランジスタ５６のソースは、グラン
ドへ接続される。ＰチャネルＭＯＳトランジスタ５８，６２のゲートは、Ｎチャ
ネルＭＯＳトランジスタ５６のドレインへ接続され、かつ、ＰチャネルＭＯＳト
ランジスタ６０のゲートは、ＰチャネルＭＯＳトランジスタ５８のドレインと共
に、ＮチャネルＭＯＳ分離経路トランジスタ５４のドレインへ接続される。Ｐチ
ャネルＭＯＳトランジスタ６０のドレインは、また、ＮチャネルＭＯＳトランジ
スタ５６のドレインへ接続される。ＮチャネルＭＯＳトランジスタ６４は、ＮＯ
Ｒゲート５２の出力へ接続されたゲートと、グランドへ接続されたソースと、Ｐ
チャネルＭＯＳトランジスタ６２のドレインへ接続されたドレインとを有し、参
照電位発生器回路４０の出力Ｘｄを形成する。
【００３５】 ＮＯＲゲート４６の出力は、ＮチャネルＭＯＳトランジスタ６６のゲートへ接
続され、かつ、ＮＯＲゲート５０の出力は、ＮチャネルＭＯＳトランジスタ６８
のゲートへ接続される。ＮチャネルＭＯＳトランジスタ６６のドレインは、バイ
アス電位へ接続され、かつ、ＮチャネルＭＯＳトランジスタ６８のソースは、グ
ランドへ接続される。ＮチャネルＭＯＳトランジスタ６６のソースは、Ｎチャネ
ルＭＯＳトランジスタ６８のドレインへ接続され、参照電位発生器回路４０の出
力Ｘｄへ接続されるノードを形成する。
続され、かつ、ＮＯＲゲート５０の出力は、ＮチャネルＭＯＳトランジスタ６８
のゲートへ接続される。ＮチャネルＭＯＳトランジスタ６６のドレインは、バイ
アス電位へ接続され、かつ、ＮチャネルＭＯＳトランジスタ６８のソースは、グ
ランドへ接続される。ＮチャネルＭＯＳトランジスタ６６のソースは、Ｎチャネ
ルＭＯＳトランジスタ６８のドレインへ接続され、参照電位発生器回路４０の出
力Ｘｄへ接続されるノードを形成する。
【００３６】 可変参照発生器回路４０の動作では、ページイレースモードが実行されている
場合、バイアスイネーブル信号が“Ｈ”にされ、そのため、ＮＯＲゲート４４，
５２の出力が“Ｌ”になる。ＮチャネルＭＯＳトランジスタ５４によってＰチャ
ネルＭＯＳトランジスタ６０のゲートへ送られた“Ｌ”信号は、ＰチャネルＭＯ
Ｓトランジスタ６２のゲート上へ可変電圧Ｖｍｐを印加する。リードモードとプ
ログラムモードとページイレースモードとにおけるＶｍｐの電圧は、好ましくは
、それぞれ、Ｖｃｃと１０ボルトとＶｃｃとである。その結果、ＰチャネルＭＯ
Ｓトランジスタ６２はＯＦＦ状態にされる。ＮＯＲゲート５２によってＮチャネ
ルＭＯＳトランジスタ６４へ提供された“Ｌ”信号は、また、ＮチャネルＭＯＳ
トランジスタ６４をＯＦＦ状態にする。
場合、バイアスイネーブル信号が“Ｈ”にされ、そのため、ＮＯＲゲート４４，
５２の出力が“Ｌ”になる。ＮチャネルＭＯＳトランジスタ５４によってＰチャ
ネルＭＯＳトランジスタ６０のゲートへ送られた“Ｌ”信号は、ＰチャネルＭＯ
Ｓトランジスタ６２のゲート上へ可変電圧Ｖｍｐを印加する。リードモードとプ
ログラムモードとページイレースモードとにおけるＶｍｐの電圧は、好ましくは
、それぞれ、Ｖｃｃと１０ボルトとＶｃｃとである。その結果、ＰチャネルＭＯ
Ｓトランジスタ６２はＯＦＦ状態にされる。ＮＯＲゲート５２によってＮチャネ
ルＭＯＳトランジスタ６４へ提供された“Ｌ”信号は、また、ＮチャネルＭＯＳ
トランジスタ６４をＯＦＦ状態にする。
【００３７】 ページイレースモードにおいて、バイアスイネーブル信号が“Ｈ”にされると
、ＮＯＲゲート４６，５０へ接続されたバイアス信号の反転は“Ｌ”である。Ｎ
ＡＮＤゲート４２の反転出力はＮＯＲゲート４６へ接続され、かつ、ＮＡＮＤゲ
ート４２の出力はＮＯＲゲート５０へ接続される。ＮＡＮＤゲート４２からの“
Ｌ”出力は、「特定のロウ２０−１〜２０−Ｊが選択されている」ということを
示す。従って、ＮＡＮＤ４２の“Ｌ”出力がＮＯＲゲート５０へ印加されると、
出力Ｘｄは、ＮＯＲゲート５０の出力によってＯＮ状態にされたＮチャネルＭＯ
Ｓトランジスタ６８によって、グランドへ引かれ、かつ、ＮＡＮＤゲート４２の
“Ｈ”出力が（インバータ４８によって、“Ｌ”信号として）ＮＯＲゲート４６
へ印加されると、出力Ｘｄは、ＮＯＲゲート４６の出力によってＯＮ状態にされ
たＮチャネルＭＯＳトランジスタ６６によって、バイアス電圧へ引かれる。
、ＮＯＲゲート４６，５０へ接続されたバイアス信号の反転は“Ｌ”である。Ｎ
ＡＮＤゲート４２の反転出力はＮＯＲゲート４６へ接続され、かつ、ＮＡＮＤゲ
ート４２の出力はＮＯＲゲート５０へ接続される。ＮＡＮＤゲート４２からの“
Ｌ”出力は、「特定のロウ２０−１〜２０−Ｊが選択されている」ということを
示す。従って、ＮＡＮＤ４２の“Ｌ”出力がＮＯＲゲート５０へ印加されると、
出力Ｘｄは、ＮＯＲゲート５０の出力によってＯＮ状態にされたＮチャネルＭＯ
Ｓトランジスタ６８によって、グランドへ引かれ、かつ、ＮＡＮＤゲート４２の
“Ｈ”出力が（インバータ４８によって、“Ｌ”信号として）ＮＯＲゲート４６
へ印加されると、出力Ｘｄは、ＮＯＲゲート４６の出力によってＯＮ状態にされ
たＮチャネルＭＯＳトランジスタ６６によって、バイアス電圧へ引かれる。
【００３８】 リードモードまたはプログラムモードの最中において、バイアスイネーブル信
号は“Ｌ”であり、かつ、ＮＡＮＤゲート４２からの“Ｌ”信号は、ＮＯＲゲー
ト４４の出力を“Ｈ”にし、かつ、ＮＡＮＤゲート４２からの“Ｈ”信号は、Ｎ
ＯＲゲート４４の出力を“Ｌ”にする。ＮＯＲゲート４４の出力が“Ｈ”である
場合、ＮＯＲゲート４４からの“Ｈ”信号によってＯＮ状態にされたＮチャネル
ＭＯＳトランジスタ５６によって、ＰチャネルＭＯＳトランジスタ６２のゲート
がグランドへ引かれる。ＰチャネルＭＯＳトランジスタ６２のゲートがグランド
へ引かれると、ＯＮ状態にされたＰチャネルＭＯＳトランジスタ６２を通して、
Ｖｍｐ電圧が出力Ｘｄに印加される。ＮＯＲゲート４４の出力が“Ｌ”である場
合、ＮＯＲゲート５２からの“Ｈ”信号によってＯＮ状態にされたＮチャネルＭ
ＯＳトランジスタ６４を通して、接地電圧が出力Ｘｄに印加される。
号は“Ｌ”であり、かつ、ＮＡＮＤゲート４２からの“Ｌ”信号は、ＮＯＲゲー
ト４４の出力を“Ｈ”にし、かつ、ＮＡＮＤゲート４２からの“Ｈ”信号は、Ｎ
ＯＲゲート４４の出力を“Ｌ”にする。ＮＯＲゲート４４の出力が“Ｈ”である
場合、ＮＯＲゲート４４からの“Ｈ”信号によってＯＮ状態にされたＮチャネル
ＭＯＳトランジスタ５６によって、ＰチャネルＭＯＳトランジスタ６２のゲート
がグランドへ引かれる。ＰチャネルＭＯＳトランジスタ６２のゲートがグランド
へ引かれると、ＯＮ状態にされたＰチャネルＭＯＳトランジスタ６２を通して、
Ｖｍｐ電圧が出力Ｘｄに印加される。ＮＯＲゲート４４の出力が“Ｌ”である場
合、ＮＯＲゲート５２からの“Ｈ”信号によってＯＮ状態にされたＮチャネルＭ
ＯＳトランジスタ６４を通して、接地電圧が出力Ｘｄに印加される。
【００３９】 本発明の実施形態および用途が示されかつ説明されたが、「上述されたよりも
多くの変形が、ここに記載された本発明の概念から離れることなく、可能である
」ということが当業者には明白である。故に、本発明は、添付の請求項の趣旨以
外の何事にも制限されるべきではない。
多くの変形が、ここに記載された本発明の概念から離れることなく、可能である
」ということが当業者には明白である。故に、本発明は、添付の請求項の趣旨以
外の何事にも制限されるべきではない。
【図１】 本発明によるフラッシュメモリアレイのブロック図である。
【図２】 本発明による図１のフラッシュメモリアレイ内のセクタの一部の
概要図である。
概要図である。
【図３】 本発明によるフラッシュメモリアレイのリードモードとプログラ
ムモードとページイレースモードとについて、図２に図解されたセクタ内の素子
へ印加される信号の図表である。
ムモードとページイレースモードとについて、図２に図解されたセクタ内の素子
へ印加される信号の図表である。
【図４】 本発明による使用に適した可変参照発生器回路の概要図である。
２０−１，２０−Ｊ……ワードライン ２２……ビットライン ２４……フラッシュメモリセル ３０……アレイ電源ライン ３４……ワードラインポンプ
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年４月１０日（２０００．４．１０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD08 AD09 AD10 AE08
Claims (15)
- 【請求項１】 フラッシュメモリアレイのセクタ内のメモリ素子の１個のロ
ウ上でイレース動作を実行するための方法であって、 前記セクタ内の前記１個のロウ内の前記メモリ素子の各ゲートへ、トンネル電
位を印加するステップと、 前記セクタ内の前記１個のロウ内の前記メモリ素子以外のメモリ素子の各ゲー
トへ、バイアス電圧を印加するステップと、 前記１個のロウ内の前記メモリ素子内のフローティングゲートからのトンネル
が発生するように、前記フラッシュメモリアレイの前記セクタ内の各ビットライ
ンへ、前記トンネル電位よりも大きいビットライン電位を印加するステップと を具備する ことを特徴とする方法。 - 【請求項２】 前記ビットライン電位は、前記トンネル電位よりも、約１２
〜２０ボルト大きい ことを特徴とする請求項１記載のイレース動作を実行するための方法。 - 【請求項３】 前記トンネル電位は、約−１５〜−４ボルトであり、 前記ビットライン電位は、約５〜１０ボルトであり、 前記バイアス電位は、約１〜５ボルトである ことを特徴とする請求項１記載のイレース動作を実行するための方法。
- 【請求項４】 前記トンネル電位を印加するステップの前に、前記セクタ内
の前記１個のロウ内の前記メモリ素子の各ゲートへ、接地電位を印加するステッ
プ を更に具備する ことを特徴とする請求項１記載のイレース動作を実行するための方法。 - 【請求項５】 前記グループ内の前記複数のロウ内の前記メモリ素子以外の
前記グループ内のロウのメモリ素子へ印加される前記バイアス電圧は、第１参照
ソースから提供され、 前記グループ内の前記メモリ素子以外のメモリ素子の各ゲートへ印加される前
記バイアス電圧は、第２参照ソースによって提供される ことを特徴とする請求項１記載のイレース動作を実行するための方法。 - 【請求項６】 フラッシュメモリのセクタ内のメモリ素子の複数のロウ上で
イレース動作を実行するための方法であって、 前記セクタ内の前記複数のロウ内の前記メモリ素子の各ゲートへ、トンネル電
位を印加するステップと、 前記セクタ内の前記複数のロウ内の前記メモリ素子以外のメモリ素子の各ゲー
トへ、バイアス電圧を印加するステップと、 前記複数のロウ内の前記メモリ素子内のフローティングゲートからのトンネル
が発生するように、前記セクタ内の各ビットラインへ、前記トンネル電位よりも
大きいビットライン電位を印加するステップと を具備する ことを特徴とする方法。 - 【請求項７】 前記ビットライン電位は、前記トンネル電位よりも、約１２
〜２０ボルト大きい ことを特徴とする請求項６記載のイレース動作を実行するための方法。 - 【請求項８】 前記トンネル電位は、約−１５〜−４ボルトであり、 前記ビットライン電位は、約５〜１０ボルトであり、 前記バイアス電位は、約１〜５ボルトである ことを特徴とする請求項６記載のイレース動作を実行するための方法。
- 【請求項９】 前記トンネル電位を印加するステップの前に、前記セクタ内
の前記複数のロウ内の前記メモリ素子の各ゲートへ、接地電位を印加するステッ
プ を更に具備する ことを特徴とする請求項６記載のイレース動作を実行するための方法。 - 【請求項１０】 フラッシュメモリアレイのセクタ内のグループ内のメモリ
素子の複数のロウ上でイレース動作を実行するための方法であって、 前記セクタ内の前記グループ内の前記複数のロウ内の前記メモリ素子の各ゲー
トへ、トンネル電位を印加するステップと、 前記セクタ内の前記複数のロウ内の前記メモリ素子以外のメモリ素子の各ゲー
トへ、バイアス電圧を印加するステップと、 前記グループ内の前記複数のロウ内の前記メモリ素子内のフローティングゲー
トからのトンネルが発生するように、前記セクタ内の前記ビットラインへ、前記
トンネル電位よりも大きいビットライン電位を印加するステップと を具備する ことを特徴とする方法。 - 【請求項１１】 前記グループ内の前記複数のロウ内の前記メモリ素子以外
の前記グループ内のロウのメモリ素子へ印加される前記バイアス電圧は、第１参
照ソースから提供され、 前記グループ内の前記メモリ素子以外のメモリ素子の各ゲートへ印加される前
記バイアス電圧は、第２参照ソースによって提供される ことを特徴とする請求項１０記載のイレース動作を実行するための方法。 - 【請求項１２】 前記ビットライン電位は、前記トンネル電位よりも、約１
２〜２０ボルト大きい ことを特徴とする請求項１０記載のイレース動作を実行するための方法。 - 【請求項１３】 前記トンネル電位は、約−１５〜−４ボルトであり、 前記ビットライン電位は、約５〜１０ボルトであり、 前記バイアス電位は、約１〜５ボルトである ことを特徴とする請求項１０記載のイレース動作を実行するための方法。
- 【請求項１４】 前記トンネル電位を印加するステップの前に、前記セクタ
内の前記１個のロウ内の前記メモリ素子の各ゲートへ、接地電位を印加するステ
ップ を更に具備する ことを特徴とする請求項１０記載のイレース動作を実行するための方法。 - 【請求項１５】 ロウのグループへ分割された複数のロウと、 前記複数のロウとの交差点を形成するように配列された複数のビットラインと
、 前記交差点に配置され、それぞれが、前記複数のロウの内の１個へ結合された
ゲートと、前記ビットラインの内の１個へ結合されたドレインと、アレイ電源ラ
インへ結合されたソースと、フローティングゲートとを有するフラッシュメモリ
セルと 前記ロウのグループの内の１個を選択するための手段と、 前記フラッシュメモリセルの前記ゲートへ、トンネル電位を提供するための手
段と、 前記フラッシュメモリセルの前記ゲートへ、バイアス電位を印加するための手
段と を具備する ことを特徴とするフラッシュメモリアレイ内のセクタ。
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| DE60205389D1 (de) * | 2002-11-28 | 2005-09-08 | St Microelectronics Srl | Einzelzelllöschverfahren der Rückgewinnung von progammiergestörte Zellen in nichtflüchtige Speichervorrichtung |
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| KR100705221B1 (ko) * | 2004-09-03 | 2007-04-06 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법 |
| US20080010326A1 (en) * | 2006-06-15 | 2008-01-10 | Carpenter Troy A | Method and system for securely deleting files from a computer storage device |
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