NO321316B1 - Sidemodussletting ved en flashlagergruppe - Google Patents

Sidemodussletting ved en flashlagergruppe Download PDF

Info

Publication number
NO321316B1
NO321316B1 NO20004307A NO20004307A NO321316B1 NO 321316 B1 NO321316 B1 NO 321316B1 NO 20004307 A NO20004307 A NO 20004307A NO 20004307 A NO20004307 A NO 20004307A NO 321316 B1 NO321316 B1 NO 321316B1
Authority
NO
Norway
Prior art keywords
row
volts
sector
rows
potential
Prior art date
Application number
NO20004307A
Other languages
English (en)
Other versions
NO20004307L (no
NO20004307D0 (no
Inventor
Anil Gupta
Steven J Schumann
Original Assignee
Atmel Corp A Delaware Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Corp A Delaware Corp filed Critical Atmel Corp A Delaware Corp
Publication of NO20004307L publication Critical patent/NO20004307L/no
Publication of NO20004307D0 publication Critical patent/NO20004307D0/no
Publication of NO321316B1 publication Critical patent/NO321316B1/no

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Landscapes

  • Read Only Memory (AREA)
  • Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
  • Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
  • Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)

Description

Foreliggende oppfinnelse angår slettemodus ved en flashlagergruppe. Nærmere bestemt angår foreliggende oppfinnelse en sideslettemodus multippel sideslettemodus ved en flashlagergruppe.
Ved en konvensjonell flash lagergruppe er flashlagergruppen typisk anordnet som en matrise med ordlinjer og bitlinjer for å danne kryssinger med flashlagerelementer anbrakt i krysninger på for fagmannen velkjent måte. Operasjonene som kan bli utført på lagercellene i flashlagergruppen er LESE, PROGRAM og SLETT.
PROGRAM operasjonen er ofte utført ved å drive valgte bitlinjer forbundet med avløpsområde i flashlagerceller til en første spenning og som driver portene til flashcellene forbundet med valgte ordlinjer til en høyere spenning for å utføre varmladningsbærer injeksjon velkjent for fagmannen på området.
SLETTE operasjonen utføres ved å drive porten til flashlagercellen til en spenning som er vesentlig mindre enn en spenning anbrakt på bitlinjen. Ved å gjøre dette blir elektroner tunnelet av til den flytende porten til flashlagercellene på for fagmannen velkjent måte. For konvensjonelle flashlagergrupper er det kjent at enten hele flashlageret kan bli slettet på en gang, kjent som MASSESLETTING, eller at en sektor i flashlagergruppen kan ble slettet på en gang kjent som SEKTORSLETTING. Et eksempel på MASSESLETTING av en flashlagergruppe er beskrevet i publikasjonene " A 90ns 100K Erase-Program Cycle Megabit Flash Memory" 1989, IEEE International Solid State Circuits Conference, side 140 og 141, februar 1989. Et eksempel på SEKTORSLETTING er beskrevet i publikasjonen "A 55ns 0,35 um 5 V Only 16M Flash Memory with Deep-Power-Down", 1996, IEEE International Solid-State Circuits Conference, side 44 og 45, februar 1996.
Begrensning av SLETTE operasjonen til enten en SEKTOR eller MASSIV SLETTING er gjort ved betraktning av det faktumet at når individuelle radlinjer velges for sletting er det mulig at verdier lagret på den flytende porten til flashlagercellene for ikke valgte rader vil bli påvirket på grunn av forekomst av utilsiktet tunneling. Det er følgelig et formål med foreliggende oppfinnelse å tilveiebringe en slettemodus hvor kun en enkel rad i en sektor eller multippel rader i en sektor kan bli slettet kan bli slettet mens forstyrrelsesfenomener reduseres for flashlagerceller i sektoren som ikke er valgt.
Ifølge det første trekket ved foreliggende oppfinnesle er en SIDESLETTE-modus til operasjonen er tilveiebrakt en sektor i en flashgruppelagergruppe. Ved SIDESLETTE-modusen til operasjonen blir et foretrukket tunnelingspotensial på tilnærmet -10 Volt tilført portene til flashlagercellene på raden som er valgt for SIDESLETTTNG og bitlinjene forbundet med avløpene for flashlagercellene drives til en foretrukket spenning på tilnærmet 6,5 Volt. For å redusere utilsiktet slettingen av lagerceller i radene utenom den valgte raden, en foretrukket forspenning på tilnærmet 1 til 2 Volt er tilført til portene til flashlagerceller i rader utenom den valgte raden.
Ifølge et andre trekk ved foreliggende oppfinnelse er anordnet en MULTIPPEL SIDESLETTE-modus. Ved MULTIPPEL SIDESLETTE-modus er rader i en sektor partisjonert i gruppe og flere enn en rad i gruppen er valgt for å bli slettet eller korresponderende rader i forskjellige grupper er valgt for å bli slettet. Ved MULTIPPEL SIDESLETTE-modusen blir et foretrukket tunnelingspotensial på tilnærmet -10 Volt tilført portene til flashlagercellene på raden som er valgt for sletting og bitlinjene forbundet med avløpene for flashlagercellene drives til en foretrukket spenning på tilnærmet 6,5 Volt. For å redusere utilsiktet slettingen av lagerceller i rader som ikke er valgte, en foretrukket forspenning på tilnærmet 1 til 2 Volt tilføres til portene til flashlagerceller i rader som ikke er valgt for sletting.
I det påfølgende skal oppfinnelsen beskrives nærmere med henvisning til tegningene, hvor: Fig. 1 viser et blokkdiagram av en flashlagergruppe ifølge
foreliggende oppfinnelse.
Fig. 2 viser et skjematisk diagram av en del av en sektor i flashlagergruppen på fig. 1 ifølge foreliggende oppfinnelse. Fig. 3 viser en tabell med signaler tilført elementene i sektoren vist på fig. 2 for LESE-, PROGRAM- og SIDESLETTE-modier til en flashlagergruppe ifølge foreliggende oppfinnelsen. Fig. 4 viser et skjematisk diagram av en variabel referansekrets egnet for bruk i samsvar med foreliggende oppfinnelse.
På fig. 1 er vist en flashlagergruppe 10 ifølge oppfinnelsen. Flashlagergruppen 10 har M rader hvor hver rad har N byter. Hver av M rader i i flashlagergruppen 10 er typisk som en lagerside. I dataflashlagergruppen 10 er M rader gruppert i sektorer eller blokker på en i og for seg kjent måte for fagmannen på området. Det er innelysende at antall rader inkludert i en sektor av flashlagergruppen 10 er typisk en konstruktørs valg og videre at hele flashlagergruppen 10 kan bli betraktet som en sektor. Ved en foretrukket utførelsesform er 4 megabyte flashlagergruppe, 2 048 rader (eller sider) av 264 byter hver gruppert i 4 sektorer inneholdende 512 rader pr. stk.
Som beskrevet ovenfor er det typisk tre operasjoner som kan bli utført på lagerceller i en flashlagergruppe. Disse tre operasjonene er LESE, PROGRAM og SLETT. Det har vært kjent å utføre en sletting av hele flashlagergruppen på en gang, kjent som MASSESLETTING, og utføre en sletting av en hel sektor, kjent som SEKTORSLETTING. I følge foreliggende oppfinnelse kan en sletting bli utført på en enkel rad i en sektor, kjent som SIDESLETTING eller på multippelsider i en sektor kjent som MULTIPPEL SIDESLETTING.
Med henvisning til fig.2 er vist en del 14 av en sektor 12 ifølge foreliggende oppfinnelse. I delen 14 av sektoren 12 er rader 20 separert i K grupper hvor hver av K gruppene har J rader. Ved den foretrukne utførelsesformen med 4 megabyte flashlagergruppen beskrevet ovenfor er de S12 radene i sektoren delt i 64 grupper hvor hver av de 64 gruppene innbefatter 8 rader. I del 14 til sektoren 12 er vist en første gruppe på radene 20-1 til 20-J som gruppe 1 og en siste gruppe av radene 20-1 til 20-J er vist som gruppe K.
Hver av radene 20-1 til 20-J i flashlagergruppen 10 er en ordlinje som er vel forstått av fagmannen på området. Hver av ordlinjene til radene 20-1 til 20-J danner krysninger med bitlinjer. Antall bitlinjer i flashlagergruppen er typisk lik antall ord i rad 20 multiplisert med antall biter i hvert ord. Ved den foretrukne utførelsesformen med 4M flashlagergruppen beskrevet ovenfor er for eksempel der 264 ord i hver rad og 8 biter i hvert ord. Som et resultat vil der være 2112 bitlinjer i flashlagergruppen. I delen 14 til sektoren 12 er vist en enkel bitlinje 22 for illustrasjonens skyld.
Anbrakt ved krysningen mellom ordlinjene 20 og bitlinjene 22 flashlagerceller 24. En spesifikk utførelses form av en flashlagercelle vil ikke bli beskrevet her for å unngå å komplisere beskrivelsen og derved overskygge foreliggende oppfinnelse. En flashlagercelle egnet for bruk ved foreliggende oppfinnelse er beskrevet i US patent nr. 4,783,766.
Forbundet med en ende av hver ordlinje 20 er et par N-kanal MOS transistorer 26-1 og 26-2.1 hvert par av N-kanal MOS transistorer 26-1 og 26-2 er avløpet til første N-kanal MOS transistor 26-1 forbundet med et radvelger potensial Xd, kilden til den andre N-kanal MOS transistor 26-2 er forbundet med et portforspenningspotensial Vwg og kilden og avløpet til respektive første N-kanal MOS transistor 26-1 og andre N-kanal MOS transistor 26-2 er forbundet med ordlinjene 20.
Porten til hver N-kanal MOS transistor 26-1 er forbundet med et gruppevelger signal Xs og porten til hver N-kanal MOS transistor 26-2 er forbundet med komplementet Xs til gruppevelgersignalet Xs tilført av en inverter 28. Det skal bemerkes at inverteren 28 tilveiebringer et spenningspotensial på Xs som er enten høyere eller lavere enn spenningen på Xs med en ønsket størrelse. Gruppevelgersignalet Xs og dens kompliment Xs er tilveiebrakt av en dekoder hvis anvendelse er velkjent for fagmannen på området og skal ikke bli beskrevet her for å unngå overkomplisering av beskrivelsen og derved overskygge foreliggende oppfinnelse.
For hvert flashlagerelement anbrakt ved krysningen med en ordlinje 20 og en bitlinje 22 er avløpet til flashlagerelementet forbundet med bitlinjen 22, kilden til flashlagerelementet 24 er forbundet med en gmppekildespennings med hjelp av en gruppekildelinje 30 og porten til flashlagerelementet 24 er forbundet med ordlinjen 20. For hver av ordlinjene 20 er en P-kanal MOS isolasjonspasstransistor 32 forbundet i serie mellom hvert par N-kanal MOS transistorer 26-1 og 26-2 og det første flashlagerelement 24 anbrakt ved krysningen av ordlinjen 20 og bitlinjen 22. Forbundet med delen av hver av ordlinjene 20 anbrakt mellom P-kanal MOS isolasjonspasstransistoren 32 og porten til det første flashlagerelementet anbrakt ved krysningen av ordlinjen 20 og en bitlinje 22 er en ordlinjepumpe 34 forbundet med en kilde av negativ spenning på omkring -15 volt til omkring -4 volt og fortrinsvis -10 volt ved hjelp av ordlinjepumpelinjen 36.
Med henvisning til fig. 3 er vist en tabell over signaler tilført forskjellige i kretsen vist på fig. 2 for å implementere LESE-, PROGRAM- og SLETTE-modiene til flashlagergruppen ifølge foreliggende oppfinnelse. Ifølge foreliggende oppfinnelse vil kun anvendelsen dannet i løpet av SLETTE-operasjonen bli beskrevet her.
For å velge en bestemt rad for SIDESLETTING blir en Vcc spenning tilført gruppevelgersignallinjen Xs til portene til N-kanal MOS transistorene 26-1 i gruppen som inneholder raden 20-1 til 20-j som er valgt for SIDESLETTING og en jordspenning (0 volt) er tilført på komplementet av gruppevelgersignallinjen Xs til N-kanal MOS transistorer 26-2 i gruppene som inneholder raden 20-1 til 20-J som er valgt SIDESLETTING. For radene 20-1 til 20-J i grupper utenom gruppen som har en rad 20-1 til 20-J som er valgt for SIDESLETTING, en jordspenning (0 volt) er tilført på gruppevelgersignallinjen Xs til N-kanal MOS transistorer 26-1 og Vcc spenning er tilført på komplementet av gruppevelgersignallinjen Xs til portene til N-kanal MOS transistorene 26-2.
Etter som spenning på Xs og Xs gruppevelgersignallinjene er blitt tilført vil en jordspenning (0 volt) bli tilført avløpet til N-kanal MOS transistoren 26-1 til raden 20-1 til 20-J det vil si som er valgt for SIDESLETTING og en forspenning i området fra omkring 1 volt til omkring 5 volt og fortrinnsvis på omkring 1 volt til omkring 2 volt vil bli tilført avløpene til radene 20-1 til 20-J som ikke er blitt valgt for SIDESLETTING av radvelgersignalet Xd og som er i samme gruppe som raden 20-1 til 20-J som er valgt for SIDESLETTING.
Jordspenningen (0 volt) vil også bli tilført avløpene til N-kanal MOS transistorene 26-1 til raden 20-1 til 20-J i ikke-valgte grupper som korresponderer med valgte rad 20-1 til 20-J og at forspenningen i området på omkring 1 volt til omkring 5 volt og fortrinnsvis på omkring 1 volt til omkring 2 volt vil også bli tilført avløpene til N-kanal MOS transistorene 26-1 forrådene 20-1 til 20-J i ikke-valgte grupper som korresponderer med ikke-valgte rader 20-1 til 20-J i den valgte gruppen.
Når for eksempel raden 20-1 til 20-J som er valgt er raden 20-2 i gruppe 1 så vil en jordspenning (0 volt) bli tilført avløpet til N-kanal MOS transistoren 26-1 til raden 20-2 og også til avløpene til N-kanal MOS transistorene 26-1 til raden 20-2 i grupper 2 til K. Forspenningen vil dessuten bli tilført avløpene til N-kanal MOS transistorene 26-1 for radene 20-1, og 20-3 til 20-J i gruppe 1, og også avløpene til N-kanal MOS transistorene 26-1 til alle radene 20-1, og 20-3 til 20-J ti 20-J i grupper 2 til K.
I tillegg til påføring av signalene til avløpene til N-kanal MOS transistorene 26-1 når spenningene Xs og Xs gruppevelgerlinjesignalene er påført blir en forspenning i området av omkring 1 volt til omkring 5 volt og fortrinnsvis på omkring 1 volt til omkring 2 volt tilført kildene til N-kanal MOS transistorene 26-1 på signallinjen Vweg.
Når disse spenningene tilføres portene til N-kanal MOS transistorene 26-1 og 26-2, avløpet til N-kanal MOS transistoren 26-1 og kilden til N-kanal MOS transistoren 26-2 blir P-kanalen MOS isolasjonspasstransistorene 32-1 til 32-j er slått på.
Som et resultat vil jordspenningen (0 volt) bli anbrakt på portene til flashlagerelementene 24 i den valgte raden 20-1 til 20-J og forspenningen vil bli tilført flashlagerelementene i alle andre rader 20-1 til 20-J. Det skal bemerkes av ovennevnte fremgår at for valgt gruppe 1 til K som inneholder valgt rad 20-1 til 20-J blir forspenningen tilført portene til flashlagerelementene 24 i ikkevalgte rader 20-1 til 20-J i valgte gruppe tilført på Xd signallinjen forbundet med avløpene til N-kanal MOS transistorene 26-1 og at for alle andre rader 20-1 til 20-J i ikkevalgte grupper 1 til K blir forspenningen tilført portene til flashlagerelementene 24 spenningsforsynt av spenningen tilført på Vwg signallinjen til kildene til N-kanal MOS transistorene 26-2.
Straks jordspenningen (0 volt) har blitt tilført portene til flashlagercellene 24 i den valgte raden 20-1 til 20-J og forspenningen i området av omkring 1 volt til omkring 5 volt og fortrinnsvis på omkring 1 volt til omkring 2 volt har blitt tilført alle andre flashlagerceller 24 tilføres en spenning til portene til P-kanal MOS isolasjonspasstransistoren 32-1 ti 132-J slik at P-kanal MOS isolasjonspasstransistoren 32-1 til 32-J forbundet med valgte rader 20-1 til 20-J slåes av på grunn av port-til-kilde spenning. En negativ spenning i området omkring -15 volt til omkring -4 volt og fortrinnsvis -10 volt tilføres valgte rad 20-1 til 20-J i valgte gruppe 1 til K ved hjelp av en ordlinjepumpe 36 forbundet med valgte rad 20-1 til 20-J.
For å unngå en overkomplisering av beskrivelsen og derved overskygge foreliggende oppfinnelse skal en implementering av ordlinjepumpen 34 eller andre innretninger for forsyne den negative spenningen til valgte radlinje 20-1 til 20-J kjent for fagmannen på området ikke beskrives nærmere her. En implementering av ordlinjepumpen 34 egnet for bruk ved foreliggende oppfinnelse er beskrevet i US patentene nr. 4,511,811 og nr. 4,673,829.
Siden P-kanal MOS isolasjonspasstransistoren 32-1 til 32-J forbundet med den valgte raden 20-1 til 20-J har blitt slått av vil den negative spenningen tilført portene til flashlagercellene 24 i den valgte raden 20-1 til 20-J ikke utsette N-kanal MOS transistor paret 26-1 og 26-2 for negativ spenning. Ved først å påføre en jordspenning på portene til flashlagercellene 24 i den valgte raden 20-1 til 20-J isteden for en forspenning er mindre energi og tid anvende av ordlinjepumpen 34 ved forsyningen av negativ spenning til portene til flashlagercellene 24 i den valgte raden 20-1 til 20-J.
For å fullføre utførelsen SIDESLETTTNG operasjonen bli bitlinjene 22 drevet til en positiv spenning på omkring 5 volt til omkring 10 volt og fortrinnsvis 6,5 volt. Som følge derav vil en tunneling forekomme mellom den flytende porten og avløpet til flashlagercellene 24 i den valgte raden 20-1 til 20-J på en måte som er vel forstått av fagmannen på området for å SLETTE flashlagercellene 24 på den valgte raden 20-1 til 20-J på grunn av en potensialforskjell på omkring 12 til omkring 20 volt og fortrinnsvis 16,5 volt har blitt anbrakt mellom avløpet og den flytende porten til flashlagercellene 24 på den valgte raden 20-1 til 20-J.
Ifølge foreliggende oppfinnelse vil når den positive spenningen på omkring 5 volt til omkring 10 volt og fortrinnsvis 6,5 volt er tilført bitlinjene 22 flashlagercellene 24 på alle ikkevalgte raden 20-1 til 20-J bli mindre følsomme for tunneling på grunn av at forspenning på omkring 1 volt til omkring 5 volt og fortrinnsvis på omkring 1 volt til omkring 2 volt vil bli tilført portene til flashlagercellene 24 på alle av de ikkevalgte raden 20-1 til 20-J.
Det skal bemerkes at ovenfor beskrevne MULTIPPEL SIDESLETTING kan bli utført på multippel sider i en valgt gruppe ved å påføre en jordspenning (0 volt) til avløpet til hver av N-kanal MOS transistorene 26-1 til hver av multippel valgte rader 20-1 til 20-J for anbringe jordspenningen (0 volt) på portene til flashlagercellene 24 på alle multippelvalgte rader 20-1 til 20-J. Ordlinjepumpen 34 forbundet med multippelvalgte rader 20-1 til 26-J er så valgt for å anbringe den negative spenningen på omkring -15 volt til omkring -4 volt og fortrinnsvis -10 volt ved portene til flashlagercellene 24 på all av de multippelvalgte raden 20-1 til 20-J.
Når den positive spenningen på omkring 5 volt til omkring 10 volt og fortrinnsvis 6,5 volt tilføres bitlinjene 22 slik at tunneling forekommer mellom de flytende portene og avløpene til flashlagercellene 24 på de multippelvalgte raden 20-1 til 20-J på en måte som er vel forstått av fagmannen på området for å SLETTE flashlagercellene 24 på de multippelvalgte raden 20-1 til 20-J på grunn av en potensialforskjell på omkring 12 til omkring 20 volt og fortrinnsvis 16,5 volt har blitt anbrakt mellom avløpet og den flytende porten til flashlagercellene 24 på de multippelvalgte raden 20-1 til 20-J.
Med henvisning til flg. 4 er vist en variabel referansegeneratorkrets 40 for å tilveiebringe radvalgreferansespenning Xd for LESE, PROGRAM og SLETTE modier. Ved variabel referansepotensial generatorkrets 40 har en NOG-port 42 en flerhet av innganger som dekoderer om en bestemt rad 20-1 til 20-J i en gruppe vil bli valgt. Utgangen til NOG-port 42 er forbundet med en første inngang til en NELLER-port 46 via en inverter 48 og en første inngang til en NELLER-port 50.
En andre inngang til NELLER-porten 44 er forbundet med en
forspenningsklargjøringslinje som går HØY når flashlagergruppen er i en SLETTEmodus. Den andre inngangen til NELLER-portene 46 og 50 er forbundet med komplementet av forspenningsklargjøringssignalet. Utgangen til NELLER-porten 44 er forbundet med en første inngang til en NELLER-port 52 og en andre inngang til NELLER-porten 52 er forbundet med forspenningsklargjøringssignalet. Utgangen til NELLER-porten 44 er også forbundet med kilden til N-kanal MOS passtransistorene 54 og med porten til N-kanal pull-down transistoren 56.
Porten til N-kanal MOS isolasjonspasstransistoren 54 er forbundet med et isolasjonsstyresignal som fortrinnsvis Vcc. Et variabelt referansespenningspotensial Vmp er forbundet med kildene til P-kanal MOS transistorene 58, 60 og 62. Kilden til N-kanal MOS transistoren 56 er forbundet med jord. Portene til P-kanal MOS transistorene 58 og 62 er forbundet med avløpet til N-kanal MOS transistoren 56 og porten til P-kanal MOS transistoren 60 er forbundet med avløpet til N-kanal MOS isolasjonspasstransistoren 54 sammen med avløpet til P-kanal MOS transistorene 58. Avløpet til P-kanal MOS transistoren 60 er også forbundet med avløpet til N-kanal MOS transistoren 56. En N-kanal MOS transistor 64 har sin port forbundet med utgangen til NELLER-porten 52, kilden forbundet med jord og et avløp forbundet med avløpet til P-kanal MOS transistoren 62 for å danne utgangen Xd til referansepotensialgeneratorkretsen40.
Ved operasjon av den variable referansegeneratorkretsen 40 når SIDESLETTING-modusen er blitt uført er forspenningsklargjøringssignalet brakt HØY slik at utgangen til NELLER-porten 44 og 52 vil være LAV. LAV signalet ført ved hjelp av N-kanal MOS transistoren 54 til porten til P-kanal MOS transistoren 60 vil bringe den variable spenningen Vmp på porten til P-kanal MOS transistorene 62. Spenningene til Vmp i LESE, PROGRAM og SIDESLETTING er fortrinnsvis respektive Vcc, 10 volt og Vcc. Som sådan vil P-kanal MOS transistoren 62 bli slått av. LAV signalet tilveiebrakt av NELLER-porten 52 til porten tilhørende N-kanal MOS transistoren 64 vil også slå av N-kanal MOS transistoren 64.
I SIDESLETTING-modusen når forspenningsklargjøringssignalet er brakt HØY er
komplementet av forspenningsklargjøringssignalet forbundet med NELLER-portene 46 og 50 LAV. Også forbundet med NELLER-portene 46 og 50 er respektivt den inverterte utgangen til NOG-porten 42 og utgangen til NOG-porten 42. En LAV utgang fra NOG-porten 42 indikerer at denne bestemte rad 20-1 til 20-J er valgt. Når en LAV utgang til NOG-porten 42 er tilført NELLER-porten 50 vil følgelig utgangen Xd bli trukket til jord av N-kanal MOS transistoren 68 som er slått på av utgangen til NELLER-porten 50 og når en HØY utgang til NOG-porten 42 er tilført som et LAV signal til NELLER-porten 46 av inverteren 48 vil utgangen Xd bli trukket til forspenningen av N-kanal MOS transistoren 66 som er slått på av utgangen til NELLER-porten 46.
I løpet av LESE eller PROGRAM modiene vil forspenningsklargjøringssignalet være LAV og et LAV signal fra NOG-porten 42 vil gjøre utgangen til NELLER-porten 44 HØY og et HØY signal fra OG-porten 42 vil gjøre utgangen til NELLER-porten 44 LAV. Når utgangen til NELLER-porten 44 er HØY vil Vmp spenningen bli anbrakt på utgangen Xd gjennom P-kanal MOS transistoren 60 som har blitt slått på når dens port er trukket til jord av N-kanal MOS transistoren 56 som har blitt slått på av HØY signalet fra NELLER-porten 44. Når utgangen til NELLER-porten 44 er LAV vil jordspenningen bli anbrakt på utgangen Xd gjennom N-kanal MOS transistoren 64 som har blitt slått på av HØY signalet fra NELLER-porten 52.

Claims (12)

1. Fremgangsmåte for å utføre en sletteoperasjon på minst en rad av lagerelementer i en sektor til en flashlagergruppe, der flashlageret er organisert i et antall rader og kolonner med en ordlinje assosiert med hver rad i gruppen og en bitlinje assosiert med hver kolonne i gruppen, der lageret inkluderer et flertall av lagerelementer, der hvert lagerelement er assosiert med en radlinje og en kolonnelinje i gruppen og inkluderer en transistor med en kontrollgate koblet til den av rekkelinjene den er assosiert med, en flytende port og en kilde koblet til en felles kildenode for lagergruppen, og et avløp koblet til den av bitlinjene den er assosiert til, der fremgangsmåten er karakterisert ved at den omfatter følgende trinn: et tunnelingspotensial påføres hver port til lagerelementene i nevnte ene rad i sektoren, en forspenning påføres hver port til lagerelementene utenom de nevnte lagerelementene i nevnte rad i nevnte sektor, og et bitlinjepotensial påføres hver bitlinje i sektoren til flashlagergruppen som er større enn nevnte tunnelingspotensial og at nevnte forspenning er slik at tunnelering fra den flytende porten i lagerelementene i nevnte minst en rad vil oppstå, og der differansen mellom nevnte forspenning og nevnte bitlinjepotensial er i en størrelsesorden slik at de flytende portene assosiert med andre rader enn nevnte minste en rad er mindre utsatt for tunnelering enn de flytende portene assosiert med nevnte minst én rad.
2. Fremgangsmåte ifølge krav 1, der fremgangsmåten utføres på én rad av lagerelementer i en sektor på et flashlagergruppe.
3. Fremgangsmåte ifølge krav 1, der fremgangsmåten utføres på et flertall av rader av lagerelementer i en sektor av en flashlagergruppe.
4. Fremgangsmåte ifølge krav 1, der fremgangsmåten utføres på et flertall av lagerelementer i en gruppe i en sektor av en flashlagergruppe.
5. Fremgangsmåte ifølge krav 1,2 eller 3, der flashlagergruppen videre inkluderer en ordlinjepumpe operativt koblet til nevnte ordlinje, og nevnte utførelse av påtrykking av nevnte tunneleringspotensiale blir utført av ordlinjepumpen.
6. Fremgangsmåte ifølge krav 1,2 eller 3, der forspenningen ikke overstiger Vcc.
7. Fremgangsmåte ifølge krav 1,2 eller 3, der tunnelingspotensialet er omkring -15 volt til omkring -4 volt, bitlinjepotensialet er omkring 5 volt til omkring 10 volt og forspenningspotensialet er omkring 1 volt til omkring 5 volt.
8. Fremgangsmåte ifølge krav 1,2 eller 3, videre omfattende inkludering av å la nevnte felles kildenode flyte.
9. En sektor i en flashlagergruppe omfattende: et flertall rader, der flertallet av rader er delt inn i grupper av rader, en ordlinje assosiert med hver rad, en flerhet av bitlinjer, idet bitlinjene er anordnet for å danne krysninger med flerheten av rader, flashlagerelementer anbrakt ved krysningene, idet hver av flashlagerelementene har en port forbundet med en av flerheter av rader, et avløp forbundet med en av bitlinjene, en kilde forbundet med en gruppekildelinje og en flytende port, en innretning for å velge en av en gruppe i radene, en innretning for å tilveiebringe et tunnelingspotensial til portene til flashlagerelementet, en innretning for å påføre et forspenningspotensial til porten til andre flashlagercellene enn de lagerelementene i nevnte rad i nevnte sektor, og innretning for å påføre et bitlinjepotensial i hver bitlinje i sektoren til flashlagergruppen som er større enn nevnte tunnelingspotensialet og nevnte forspenning slik at tunneling fra en flytende port i lagerelementene i nevnte ene rad vil oppstå, og at forskjellen mellom nevnte bitlinjepotensial og nevnte forspenning er av en størrelsesorden slik at nevnte flytende porter assosiert med andre rekker enn nevnte ene rad er mindre utsatt for tunneling enn flytende porter assosiert med nevnte ene rad.
10. Sektor ifølge krav 9, videre omfattende en ordlinjepumpe operativt koblet til nevnte ordlinje.
11. Sektor ifølge krav 9, der forspenningen ikke overstiger Vcc.
12. Sektor ifølge krav 9, der tunnelingspotensialet er omkring -15 volt til omkring -4 volt, bitlinjepotensialet er omkring 5 volt til omkring 10 volt og forspenningspotensialet er omkring 1 volt til omkring 5 volt.
NO20004307A 1998-03-13 2000-08-29 Sidemodussletting ved en flashlagergruppe NO321316B1 (no)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/042,244 US6118705A (en) 1998-03-13 1998-03-13 Page mode erase in a flash memory array
PCT/US1999/005435 WO1999046777A1 (en) 1998-03-13 1999-03-12 Page mode erase in a flash memory array

Publications (3)

Publication Number Publication Date
NO20004307L NO20004307L (no) 2000-08-29
NO20004307D0 NO20004307D0 (no) 2000-08-29
NO321316B1 true NO321316B1 (no) 2006-04-24

Family

ID=21920839

Family Applications (1)

Application Number Title Priority Date Filing Date
NO20004307A NO321316B1 (no) 1998-03-13 2000-08-29 Sidemodussletting ved en flashlagergruppe

Country Status (12)

Country Link
US (1) US6118705A (no)
EP (1) EP1070323B1 (no)
JP (1) JP2002507041A (no)
KR (1) KR100626787B1 (no)
CN (1) CN1153223C (no)
AU (1) AU3083599A (no)
CA (1) CA2317576A1 (no)
DE (1) DE69908340T2 (no)
HK (1) HK1036517A1 (no)
NO (1) NO321316B1 (no)
RU (1) RU2222058C2 (no)
WO (1) WO1999046777A1 (no)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359810B1 (en) * 1998-03-13 2002-03-19 Atmel Corporation Page mode erase in a flash memory array
US6134149A (en) * 1999-03-01 2000-10-17 Integrated Memory Technologies, Inc. Method and apparatus for reducing high current during chip erase in flash memories
US6198664B1 (en) * 1999-12-01 2001-03-06 Advanced Micro Devices, Inc. APDE scheme for flash memory application
US6728140B2 (en) 2001-12-05 2004-04-27 Nexflash Technologies, Inc. Threshold voltage convergence
US6876582B2 (en) * 2002-05-24 2005-04-05 Hynix Semiconductor, Inc. Flash memory cell erase scheme using both source and channel regions
KR100495308B1 (ko) * 2002-07-18 2005-06-14 주식회사 하이닉스반도체 플래시 메모리 소자의 로우 디코더
US6836434B2 (en) * 2002-11-21 2004-12-28 Micron Technology, Inc. Mode selection in a flash memory device
DE60205389D1 (de) * 2002-11-28 2005-09-08 St Microelectronics Srl Einzelzelllöschverfahren der Rückgewinnung von progammiergestörte Zellen in nichtflüchtige Speichervorrichtung
US6940759B2 (en) * 2003-10-14 2005-09-06 Atmel Corporation Group erasing system for flash array with multiple sectors
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
US20080010326A1 (en) * 2006-06-15 2008-01-10 Carpenter Troy A Method and system for securely deleting files from a computer storage device
US8190868B2 (en) 2006-08-07 2012-05-29 Webroot Inc. Malware management through kernel detection
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
WO2008098342A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
US7646636B2 (en) 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7577029B2 (en) 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
US11489857B2 (en) 2009-04-21 2022-11-01 Webroot Inc. System and method for developing a risk profile for an internet resource
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
KR20150091687A (ko) * 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5099297A (en) * 1988-02-05 1992-03-24 Emanuel Hazani EEPROM cell structure and architecture with programming and erase terminals shared between several cells
US5270980A (en) * 1991-10-28 1993-12-14 Eastman Kodak Company Sector erasable flash EEPROM
JP2541087B2 (ja) * 1992-10-30 1996-10-09 日本電気株式会社 不揮発性半導体記憶装置のデ―タ消去方法
US5365484A (en) * 1993-08-23 1994-11-15 Advanced Micro Devices, Inc. Independent array grounds for flash EEPROM array with paged erase architechture

Also Published As

Publication number Publication date
CA2317576A1 (en) 1999-09-16
RU2222058C2 (ru) 2004-01-20
DE69908340D1 (de) 2003-07-03
JP2002507041A (ja) 2002-03-05
WO1999046777A1 (en) 1999-09-16
KR100626787B1 (ko) 2006-09-22
EP1070323A1 (en) 2001-01-24
AU3083599A (en) 1999-09-27
NO20004307L (no) 2000-08-29
DE69908340T2 (de) 2003-11-27
CN1153223C (zh) 2004-06-09
KR20010074443A (ko) 2001-08-04
CN1292924A (zh) 2001-04-25
US6118705A (en) 2000-09-12
NO20004307D0 (no) 2000-08-29
EP1070323B1 (en) 2003-05-28
HK1036517A1 (en) 2002-01-04

Similar Documents

Publication Publication Date Title
NO321316B1 (no) Sidemodussletting ved en flashlagergruppe
JP3661164B2 (ja) 不揮発性半導体メモリのプログラム方法
US6359810B1 (en) Page mode erase in a flash memory array
US4422161A (en) Memory array with redundant elements
JP2838993B2 (ja) 不揮発性半導体記憶装置
US5283758A (en) Non-volatile semiconductor memory device
KR950006867A (ko) 페이지 소거 구조를 갖는 플래시 이이피롬 어레이용 독립 어레이 접지
US8199604B2 (en) Flash memory device and erase method using the same
KR970003258A (ko) 기준 전압 발생 회로를 갖는 불휘발성 반도체 메모리
KR960005358B1 (ko) 반도체 메모리 장치
US7196943B2 (en) Memory device
RU2000125741A (ru) Режим стирания страницы в матрице флэш-памяти
JP3895816B2 (ja) 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム
US6614691B2 (en) Flash memory having separate read and write paths
KR950011965B1 (ko) 불휘발성 반도체 메모리 장치
JPH06215584A (ja) 不揮発性半導体記憶装置およびこれを用いた記憶システム
EP1381057A1 (en) Line selector for a matrix of memory elements
JP2725564B2 (ja) 半導体記憶装置及びそのデータ書込み方法
JP3399547B2 (ja) 不揮発性半導体メモリ装置用制御回路
JPH06103790A (ja) 不揮発性半導体記憶装置
KR950034269A (ko) 비휘발성 반도체 메모리 장치
KR20090124103A (ko) 불휘발성 메모리 소자 및 그 동작 방법
CN101128884A (zh) 一次性可编程锁存器及方法
JP4290618B2 (ja) 不揮発性メモリ及びその動作方法
JP2003141889A (ja) 記憶サイト選択方法、コントロール・ゲート線デコーダ、及びコントロール・ゲート信号デコード装置

Legal Events

Date Code Title Description
MM1K Lapsed by not paying the annual fees