KR0172335B1 - 반도체 메모리 장치의 가상접지전압 생성방법 및 그 회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 분야 :

가상접지전압 생성회로

2. 발명이 해결하려고 하는 기술적 과제 :

하나의 단자를 가상접지 단자로서 사용하여 접지 전압을 인가하는 반도체 장치에 있어서 상기 접지단자에 상기 접지 전압에 보다 가까운 전압을 인가할 수 있도록 함으로써, 상기 접지전압을 인가하는 일련의 동작이 원활히 수행하도록 하는데 있다.

3. 발명의 해결방법의 요지 :

내부에 고전압 발생회로가 존재하고, 상기 고전압 발생회로에 의해 고전압이 인가되는 단자를 동작 형태에 따라 접지 전위로도 사용하는 반도체 메모리 장치에 있어서, 상기 접지 전위는 두 개의 트랜지스터에 의해 구성되며, 제1트랜지스터의 소오스 단자와 제2트랜지스터의 드레인 단자를 접속하고, 제2트랜지스터의 소오스 단자에 접지 전압을 인가한 후, 제1트랜지스터의 드레인 단자를 상기 접지 전위를 인가하고자 할 때, 상기 두 개의 트랜지스터의 게이트에 전원 전압 이상의 전압을 인가하는 상기 접지 전위를 구성하는 것을 특징으로 하는 것을 특징으로 한다.

4. 발명의 중요한 용도 :

반도체 메모리에 사용된다.

Description

반도체 메모리 장치의 가상접지전압 생성방법 및 그 회로

제1도는 일반적인 NAND 구조의 메모리 셀의 저장상태를 판독하는 리드동작을 설명하기 위해 제시된 회로도.

제2도는 종래 기술에 따른 가상접지전압의 생성 회로도.

제3도는 본 발명에 따른 가상접지전압의 생성 회로도.

제4도는 제3도중 고전압 발생회로의 세부 회로도.

제5도는 제3도에 따른 동작 타이밍도.

본 발명은 반도체 메모리 장치 예를 들면 낸드타입 플래쉬 메모리 등에 적합한 가상접지전압 생성방법 및 그 회로에 관한 것이다.

일반적으로 반도체 메모리 장치의 경우 특정한 일 부분에 대해 동작 형태에 따라 다른 전위를 인가하는 경우가 있다. 특히, NAND 타입 플래시 메모리의 경우 메모리 셀의 구성 단위인 1개의 스트링(string)내의 공통소완라인(Common Sovice line)인 CSL에 소거시에는 고전압이 인가되고, 프로그램 및 리드 동작에서는 접지 전압이 인가된다. 이하에서는 상기 CSL와 같은 부분을 편의상 가상접지(혹은 virtual ground)라 칭한다.

먼저, 후술된 본 발명의 이해를 돕기 위해 제1도에 도시된 바와 같이, 전기적으로 소거 및 프로그램이 가능한 불 휘발성 반도체 메모리 장치인 NAND 타입 플래시 메모리의 일반적인 동작을 실시 예로 들어 설명한다. 상기 NAND 타입 플래시 메모리의 셀 어레이 구성 및 리드/라이트 동작에 대한 설명은 1993년 12월 22일 미국에 출원된 불휘발성 반도체 메모리 장치에 상세히 개시되어 있다.

제1도에는 상기 NAND 타입 플래시 메모리 셀의 저장 상태를 판독하는 리드 동작에 대한 일반적인 회로도가 되시된다. 상기 NAND 타입 플래시 메모리 셀은 소거 동작에 의해 통상적 ON 상태가 되고, 프로그램 동작에 의해 통상적(noemally) OFF 상태가 된다. 상기 통상적 ON/OFF 상태란 메모리 셀의 게이트에 OV의 접지 전압을 인가하였을 경우 메모리 셀의 드레인 단자에서 소오스 단자쪽으로 전류가 흐르는 상태가 통상적 ON상태이고, 흐르지 않는 상태가 통상적 OFF 상태인 것을 말한다. 상기 NAND 타입 플래시 메모리의 리드 동작은 한 개의 워드 라인에 연결되어 있는 복수개의 메모리 셀을 동시에 판독하는 방식을 채택하고 있다. 이를 페이지 리드동작이라고 한다.

제1도의 동작을 설명하면, 한 블록내에 존재하는 16개의 워드라인중 선택된 하나의 워드라인(10)에는 OV를 인가하고, 나머지 비선택된 15개의 워드라인(15)에는 선택된 메모리 셀의 판독에 영향을 주지 않도록 일정 전압을 인가하여 준다. 또한, 각 비트 라인(20)에 연결되어 있는 일시 저장수단(25)으로부터 약 3uA의 전류를 상기 비트 라인을 통해 메모리 셀로 인가함으로써, 메모리 셀의 센싱이 이루어진다. 상기 통상적 OFF상태의 메모리 셀은 상기 전류가 흐르는 경로가 없어 상기 비트 라인(20)은 일정 전압을 가지게 되고, 이로 인해 상기 일시 저장 수단(25)은 전원 전압을 가지게 된다. 또한 상기 통상적 ON 상태의 메모리 셀은 상기 전류가 메모리 셀을 통해 V.G.(30)쪽으로 전류가 흐르는 경로가 발생하게 되고, 상기 비트 라인(20)은 OV을 가지게 된다.

따라서, 이 경우에 상기 일시저장 수단(25)은 OV의 접지 전압을 가지게 된다. 상기 NAND 타입 플래시 메모리는 통상 4096개의 비트 라인으로 구성되어 있으며, 상기 페이지 리드동작시 4096개의 비트 라인에서 각 비트 라인당 3uA의 전류가 유입되어, 상기 통상적 ON상태의 메모리셀의 경우 12mA이상의 전류가 V.G.(30)로 유입되게 된다. 이때, 상기 V.G.(30)는 OV의 접지 전압을 인가하여 상기 비트 라인(20)으로 부터의 전류 경로를 만들어 주어야 한다. 또한, 상기 NAND 타입 플래시 메모리의 경우 소거 동작시에는 상기 V.G.에 20V이상의 고전압을 인가하여야 함에 따라 상기 V.G.에 대한 소거 동작시와 리드 동작시를 분리시킬 필요가 있음을 알 수 있다.

제2도에는 일반적으로 종래 기술에 대한 회로도를 도시하였다. 종래 기술에서는 가상접지(VG)에 접지전위를 인가하기 위해 엔형 디플리션(n-type depletion) 모오스 트랜지스터(35)와, 엔형 인핸스먼트(n-type enhancement) 모오스 트랜지스터(40)가 직렬로 접속되어 있었다. 상기 트랜지스터의 각각의 게이트 단자에 전원 전압을 인가하여 출력단(30)으로 소망전압을 얻는 구조의 반도체 메모리 장치는 상기 두 개의 트랜지스터(35,40)의 턴온 저항으로 인해 상기 가상 접지 단자(V.G.)의 전위가 접지 전압보다 높은 전위를 가지게 되어 반도체 메모리 장치의 동작에 바람직하지 못한 영향을 미치는 문제점이 있었다.

이를 보다 구체적으로 설명하면, 상기 V.G.에 대한 리드 동작시 OV의 접지전압을 인가하는 종래 기술의 회로인 제2도에서, 0V의 접지전압을 상기 V.G.에 인가하기 위한 종래기술은 소거 동작시 V.G. 부분을 고전압에 견딜 수 있도록 해주는 상기 트랜지스터(35)와 소거 동작과 리드 동작을 구분시켜 주는 상기 트랜지스터(40)를 직렬로 접속하고, 상기 트랜지스터(35)의 게이트 단자에는 전원 전압을 인가하여 준다. 또한, 상기 트랜지스터(40)의 게이트 단자는 리드 동작 신호를 받아 전원 전압으로 변화시키고, 상기 트랜지스터(40)의 소오스 단자에 0V의 접지 전압을 인가하는 방법을 사용한다. 하지만, 상기 V.G.(30)로 상기 NAND 타입 플래시 메모리의 리드 동작시와 같이, 수십 mA의 전류가 유입되는 경우 상기 두 개 트랜지스터(35,40)의 턴 온시 발생하는 턴 온 저항으로 인해 전류 전달 능력이 제한을 받아 상기 V.G.는 접지 전압보다 높은 전위를 가지게 되어 상기 리드 동작에 영향을 미치게 된다. 따라서, 제2도와 같은 회로로는 상기 리드 동작시 상기 V.G.의 전압을 접지 전압에 좀 더 가까운 전압이 되도록 할 수 없는 문제점이 있다. 부득이 이를 해결하고자 하면, 상기 두 개의 트랜지스터(35,40)의 폭(width)을 증가시켜 전류전달 능력을 키워야 하는데, 그러면, 이에 상응하는 레이아웃의 면적이 많이 소요되는 문제가 또한 발생되는 것이다.

따라서, 본 발명의 목적은 상기한 종래의 문제를 해결할 수 있는 반도체 메모리 장치의 가상접지전압 생성방법 및 그 회로를 제공함에 있다.

본 발명의 다른 목적은 상기한 두 트랜지스터의 폭을 크게함이 없이도 가상 접지전압을 이상적으로 생성할 수 있는 방법 및 회로를 제공함에 있다.

본 발명의 또 다른 목적은 하나의 단자를 가상접지 단자로서 사용하여 접지전압을 인가하는 반도체 장치에 있어서 상기 접지단자에 상기 접지전압에 보다 가까운 전압을 인가할 수 있도록 함으로써, 상기 접지전압을 인가하는 일련의 동작이 원활히 수행하도록 하는데 있다.

상기한 목적을 달성하기 위한 본 발명에 따르면, 엔형 디플리션 모오스 트랜지스터와, 엔형 인핸스먼트 모오스 트랜지스터를 직렬로 접속하고, 상기 인핸스먼트 트랜지스터의 소오스 단자에 접지전압을 인가하는 구성을 가지는 일반적인 가상접지전압 생성회로에, 상기 엔형 모오스 트랜지스터의 각 게이트 단자에 출력단이 각기 연결되고 제1,2전압신호에 각기 응답하여 상기 출력단에 고전압을 각기 인가하기 위한 제1,2고전압 발생회로를 더 구비한 것을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

먼저, 본 발명에서는 상기 두 개 트랜지스터의 폭의 크기(width)를 증가시키지 않고서도, 상기 V.G.의 전압을 접지 전압에 좀 더 가까운 전압이 되도록 하기 위해, 제3도와 같은 실시예의 회로를 강구하였다. 이하에서는 본 발명의 이해를 철저히 돕기 위해 제3도, 제4도 및 제5도의 실시예를 들어 설명한다.

제3도는 상기 V.G.에 상기 리드동작시 접지 전압을 인가하기 위한 본 발명의 실시예의 회로도를 나타내었다. 제3도는 엔형 디플리션 모오스 트랜지스터(100)와, 엔형 인핸스먼트 모오스 트랜지스터(105)를 직렬로 접속하고, 상기 트랜지스터(105)의 소오스 단자에 접지전압을 인가하는 구성을 가지는 일반적인 가상접지 전압 생성회로에, 상기 엔형 디플리션 모오스 트랜지스터(100)와 엔형 인핸스먼트 모오스 트랜지스터(105)의 각 게이트 단자에 출력단(120,125)이 각기 연결된 제1,2고전압 발생회로(105,115)를 더 구비한 구성을 가진다.

제4도에는 상기 고전압 발생회로(110,115)의 회로도를 하나만 대표적으로 도시하였다. 상기 고전압 발생회로(110,115)는 소자 N1, I1-2, M1-3, C1을 가지는 통상적인 고전압 발생회로이므로, 상세한 설명은 약한다.

제5도에는 상기 제3도에 따른 동작의 타이밍도가 도시된다. 소거 동작시에는 상기 제1고전압 발생회로(110)의 입력 신호인 130,135에는 전원 전압이 인가되어, 상기 고전압 발생회로(110)는 활성화 되지 않는다. 따라서, 이 경우에는 상기 회로(110)의 출력단(120)에는 전원 전압만이 생성된다. 또한 상기 제2고전압 발생회로(115)의 입력신호인 140에는 0V의 접지 전압으로 인가함으로써, 상기 제2고전압 발생회로(115)의 출력인 파형 125를 접지 전압으로 유지시켜 상기 V.G.(30)로 부터 접지 단자로의 전류 경로를 차단하여 준다. 반면, 리드 동작시에는 상기 두 개의 고전압 발생회로(110,115)의 입력단(130,140)에는 전원 전압을 인가하고, 입력단(135,145)에는 주기적인 전원 전압과 접지 전압간의 변화를 가지는 펄스를 인가함으로써, 상기 두 개의 고전압 발생회로(110,115)를 모두 활성화 시켜 상기 고전압 발생회로의 출력(120,125)에 고전압을 발생시킨다. 이러한 동작에 의해, 상기 두 개의 트랜지스터(110,115)의 게이트에는 고전압이 인가되고, 상기 트랜지스터의 턴온 저항은 감소하게 된다.

따라서, 상기한 바와같이 메모리의 리드 동작시 상기 2개의 트랜지스터의 폭을 변화시키지 않은 상태에서 상기 가상접지에 OV의 접지 전압에 가까운 전압을 인가함으로써, 리드 동작이 원할히 수행되도록 할 수 있는 효과가 있다.

Claims (5)

1. 칩 내부에 고전압 발생회로가 존재하고, 상기 고전압 발생회로에 의해 고전압이 인가되는 단자를 동작 형태에 따라 접지 전위로도 사용하는 반도체 메모리 장치에 있어서, 상기 접지 전위는 두 개의 트랜지스터에 의해 설정되며, 제1트랜지스터의 소오스 단자와 제2트랜지스터의 드레인 단자를 접속하고, 제2트랜지스터의 소오스 단자에 접지 전압을 인가한 후, 상기 제1트랜지스터의 드레인 단자에 상기 접지 전위를 인가하고자 할 때, 상기 두 개의 트랜지스터의 게이트에 전원 전압 이상의 전압을 인가하여 상기 접지 전위를 생성하는 것을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 고전압 발생회로의 개수는 상기 트랜지스터의 개수와 동일함을 특징으로 하는 회로.
3. 제2항에 있어서, 전원 전압이상의 전압은 상기 전원 전압보다 1V∼5V 높은 것을 특징으로 하는 회로.
4. 엔형 디플리션 모오스 트랜지스터와 엔형 인핸스먼트 모오스 트랜지스터를 직렬로 접수하고, 상기 엔형 인핸스먼트 트랜지스터의 소오스단자에 접지전압을 인가하고, 상기 접지 전압을 상기 엔형 디플리션 트랜지스터의 드레인단자에 전달하도록 하는 반도체 메모리의 가상 접지 전압 생성회로에 있어서, 상기 모오스 트랜지스터들의 각 게이트 단자에 출력단이 각기 연결되고, 제1,2전압신호에 각기 응답하여 상기 출력단에 고전압을 각기 인가하기 위한 제1,2고전압 발생회로를 가짐을 특징으로 하는 회로.
5. 제4항에 있어서, 상기 제1,2전압신호는 전원 전압 및 펄스형태의 전압임을 특징으로 하는 회로.