JPH07287986A - 列電圧保持回路を有する集積回路メモリ - Google Patents

列電圧保持回路を有する集積回路メモリ

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JPH07287986A
JPH07287986A JP9956195A JP9956195A JPH07287986A JP H07287986 A JPH07287986 A JP H07287986A JP 9956195 A JP9956195 A JP 9956195A JP 9956195 A JP9956195 A JP 9956195A JP H07287986 A JPH07287986 A JP H07287986A
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transistor
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memory
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Abstract

(57)【要約】 （修正有） 【目的】２進数の値の書込み中にビットライン電圧を一
定に保つ回路を提案する。 【構成】電圧保持回路１５は差動増幅器１６を有し、こ
の差動増幅器が分圧器によって与えられる基準電圧ＶＤ
とビットラインを反映する電圧との差を測定して、この
電圧の差を小さくする信号２４を出力し、ビットライン
アドレッシング回路選択のトランジスタＴ３のゲートに
印加してビットラインの電圧を一定に保つ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は行と列とで構成された集
積回路型の半導体メモリに関するものであって、特に、
そのようなメモリにおいて、書込み中に列電圧を一定に
保つための回路に関するものである。
【０００２】
【従来の技術】標準型の半導体メモリは、例えば、約16
00万個のメモリセル（16メガビット）を備え、それぞれ
が512,000 ビットの32個のセクタで構成されており、各
セクタが、それぞれが８ビットのワード64,000個を含ん
でいる。目安として大雑把に言うならば、不揮発性で電
気的に消去およびプログラム可能な集積メモリ10（図
１）は、メモリセルを有し、各メモリセルは第１列ＢＬ
1（ビットラインとも呼ばれる）に関してＮ型フローテ
ィングゲートＭＯＳＦＥＴトランジスタＣ１1 〜ＣＮ1
を、最終列ＢＬn に関してＮ型フローティングゲートＭ
ＯＳＦＥＴトランジスタＣ１n 〜ＣＮn をそれぞれ含
む。行と列が交わる位置にあるメモリセルの選択は、列
アドレッシング回路11および行アドレッシング回路12に
よって行われる。それぞれの列に関して、メモリセル内
に書き込む情報要素の２進数の値の指示はプログラミン
グ回路13によって得られる。列は電圧Ｕを与える電圧ジ
ェネレータ14に接続される。
【０００３】行アドレッシング回路12は、行のアドレス
コードを受けて行選択信号Ｒ1 〜ＲN のうちのいずれか
を出力し、この信号が同じ行のトランジスタのゲートＧ
に印加される。列アドレッシング回路11は、２つのデコ
ード回路111 と112 を有し、それぞれが列のアドレスコ
ードの一部を受けてそれぞれが列を選択するための信号
を出力し、この信号がＮ型ＭＯＳＦＥＴトランジスタで
あるトランジスタＴ２1 〜Ｔ２n またはＴ３1 〜Ｔ３n
のいずれかのゲートＧに印加される。
【０００４】メモリセルに書き込む２進数の値をプログ
ラミングする回路13は、１つの列に付き１個のＰ型ＭＯ
ＳＦＥＴトランジスタ（Ｔ１1 〜Ｔ１n ）を有し、この
トランジスタが、そのゲートで、マッチング回路131 〜
13n により２進数０または１を受ける。ＢＬ1 のような
列においては、トランジスタＴ１1 、Ｔ２1 、Ｔ３1 は
直列接続されており、一方トランジスタＣ１1 〜ＣＮ1
はそれぞれ列と行との間で並列であって、ドレインは列
に接続されており、全てのトランジスタのソースは電源
回路（図示せず）に接続されている。
【０００５】図１を参照して上記に概略を説明したメモ
リは、メモリセルへの情報要素の書込みは、全てのセル
を消去してそれらを所定の状態、例えばメモリセルのト
ランジスタのフローティングゲート内に電子が存在しな
いことを示す状態１とする操作に引き続いて行われる。
ワードの書込みを行うには、０を書き込まなければなら
ないセルのみが選択されて、ソースは０Ｖのままで、こ
れらのセルのドレインとゲートに適当な電圧が同時に印
加される（ドレインには例えば５〜７Ｖ、ゲートには例
えば12Ｖ）。電圧Ｕは列アドレッシング回路11とプログ
ラミング回路13によってビットラインの方に切り換えら
れる。
【０００６】メモリ内で実行される各種操作は、現在知
られている任意のタイプのメモリ制御回路９によって制
御されている。そのような構成においては、プログラミ
ング回路13およびアドレッシング回路11のトランジスタ
の寄生抵抗と伝達抵抗とによって起こる電圧の低下によ
って、列内の電流に応じて列ＢＬに印加される電圧が低
下する。
【０００７】
【発明が解決しようとする課題】本発明の目的は、２進
数の値を書込むために選択された列ＢＬにおいて、プロ
グラミングトランジスタおよび選択トランジスタの端子
における電圧低下の影響を受けない電圧を得るために使
用される回路を備える集積回路メモリを作製することに
ある。
【０００８】
【課題を解決するための手段】本発明によれば、電気的
に消去可能でプログラム可能な不揮発性の集積回路メモ
リであって、上記メモリはメモリセルの行と列とで構成
されており、上記行が行アドレッシング回路によって選
択され、上記列またはビットラインは、ビットライン上
に直列接続された選択回路１つ以上を備えた列アドレッ
シング回路によって選択され、各ビットラインが書き込
む２進数の値をプログラミングするための回路を備えて
おり、上記メモリが電圧保持回路を有し、その出力端子
がビットラインデコード回路に接続されて、あるビット
ラインが２進数の値を書き込むために選択された時にこ
のビットラインの電圧を一定に保つようになっている集
積回路メモリが提案される。
【０００９】電圧保持回路は差動増幅器を備え、この差
動増幅器が基準電圧とビットラインに現れる電圧（を反
映する電圧）との差を測定して、基準電圧とビットライ
ンを反映する電圧との差を小さくする信号を出力し、上
記信号がビットライン上の列選択トランジスタに印加さ
れる。
【００１０】
【実施例】以下、特定の具体例を説明することによって
本発明のその他の利点および特徴が明らかとなろう。以
下の記載は図面を参照しながら行うものである。各図に
おいて、同じ参照番号は同一の機能を有する同じ要素を
示している。図１は、序文部分で説明した従来技術に相
当するものであって、重ねて説明はしないが、本発明の
記載の一部を構成するものである。図２のブロック図
は、本発明による回路15を構成する要素を除いては図１
と同一である。この回路は３個のトランジスタＴ４、Ｔ
５およびＴ６を有し、これらのトランジスタは電源装置
30によって与えられる電位Ｖpp＝12Ｖとグランドとの間
に直列に接続されている。第１のＮ型トランジスタＴ４
のドレインは電位Ｖppに接続されており、そのソースは
第２のＮ型トランジスタＴ５のドレインに接続されてい
る。トランジスタＴ４のゲートは電圧ジェネレータに接
続されており、この電圧ジェネレータは電圧Ｕ＝12Ｖま
たは電圧０Ｖを与え、その電圧の選択は、メモリが書込
みサイクルにあるか読み出しサイクルにあるかに応じて
プログラミングによって行われる。第２のＮ型トランジ
スタＴ５のソースは第３のトランジスタＴ６のドレイン
に接続されており、トランジスタＴ６はＰ型トランジス
タであって、そのソースは第１にグランドに接続され
て、第２にゲートに接続されている。
【００１１】トランジスタＴ５のソースは、差動増幅器
16の差動入力端子に接続されており、差動増幅器16のも
う一方の差動入力端子は電位Ｖppとグランドとの間に直
列接続された２つの抵抗器17と18の間の共通点に接続さ
れている。差動増幅器16の出力端子は、第１に第２のト
ランジスタＴ５のゲートに接続され、さらにアドレッシ
ング回路112 の入力に接続されている。このアドレッシ
ング回路112 に接続されたトランジスタＴ３は、列また
はビットラインＢＬに直接接続されている。図３のブロ
ック図に示されるように、アドレッシング回路112 は、
既知のように回路20を備え、この回路20はその入力端子
に印加される列のアドレスの各桁の数Ａ４〜Ａ７をデコ
ードする。
【００１２】デコード回路20の出力端子は、「０Ｖ」レ
ベルにあるか、あるいは入力端子25に印加される論理レ
ベルＵＬ（例えば５Ｖ）にある。この出力信号は昇圧回
路21に印加され、この昇圧回路21は、その出力におい
て、「０Ｖ」レベル、あるいは電圧Ｖｐが印加される入
力端子24によって与えられるＶｐレベルを出力する。ア
ドレッシング回路111 は、アドレッシング回路112 に類
似している。但しアドレッシング回路111 は、入力端子
27に電圧ＵＬが供給されているデコード回路22の入力端
子で列アドレスの各桁の数Ａ０〜Ａ３を受け、さらに電
圧Ｖppが供給されている入力端子26によって12Ｖの出力
レベルＶppが与えられている。本発明によれば、差動増
幅器の出力端子は昇圧回路21の入力端子24に接続されて
いる。
【００１３】トランジスタＴ５はアドレッシング回路11
のトランジスタＴ３と同一である。トランジスタＴ６
は、メモリトランジスタがプログラミング（書込み）状
態にある場合にビットラインと同じ伝導抵抗を有するよ
うに選択される。トランジスタＴ４は、書込み（記録）
サイクル中はそのゲート電圧がＵ＝12Ｖで導通状態にあ
り、このサイクル以外では非導通状態であって、書込み
サイクルが存在しない時には本発明の回路を遮断するよ
うになっている。抵抗器17と18の値は、差動増幅器16の
基準入力電圧が、トランジスタＴ３1 のドレインで必要
な電圧ＶＤとなるように選択される。つまり、差動増幅
器16が電圧ＶＤをトランジスタＴ５のソース電圧ＶＳと
を比較して、Ｔ５のソース電圧Ｖｐとなるようにその出
力電圧を変更する。その結果、端子24における電源電圧
Ｖｐが一定となり、ビットラインＢＬ上の電圧がトラン
ジスタＴ１およびＴ２の電流の影響を受けなくなる。
【００１４】メモリ内で実行される各種の操作は制御回
路９によって制御される。基準電圧は、選択トランジス
タＴ３のドレインで得られるべきドレイン電圧（ＶＤ）
に等しく、抵抗分圧器によって与えられる。ビットライ
ンに現れる電圧（ビットラインの電圧を反映する電圧）
は、イメージトランジスタＴ６を含む電流ジェネレータ
に接続された抵抗によって与えられ、この抵抗は、セル
が導通状態にある時にはビットラインの抵抗に等しく、
ジェネレータの電流は、セルが導通状態にある時にはビ
ットライン中を流れる電流に等しい。ビットラインに現
れる電圧（ビットラインの電圧を反映する電圧）はイメ
ージトランジスタＴ６によって与えられ、セルが導通状
態にある場合、トランジスタＴ６の伝導抵抗はビットラ
インの抵抗に等しい。
【００１５】イメージトランジスタＴ６はフォロワトラ
ンジスタＴ５と直列接続されており、このフォロワトラ
ンジスタＴ５は列選択トランジスタＴ３と同一である。
フォロワトランジスタＴ５と列選択トランジスタＴ３
は、フォロワを形成して配置されて、２つのトランジス
タのゲートが差動増幅器の出力端子に接続されている。
フォロワトランジスタＴ５のドレインは切り換えトラン
ジスタＴ４を介して電源電圧Ｖppに接続されており、こ
の切り換えトランジスタＴ４は、メモリ10の書込みサイ
クル中のみ導通状態であって、電圧保持回路15は上記の
書込みサイクル中のみ機能する。
【００１６】２つのレベルにある列アドレッシング回路
に関して本発明を説明したが、各列にトランジスタＴ３
を有するような、アドレッシングレベルが１つの場合に
ついても適用可能である。以上、少なくとも１つの本発
明の具体例を説明したが、当業者においては各種の変更
および改良が容易に可能であって、そのような変更およ
び改良も本発明の範囲に含まれるものとする。つまり、
以上の記載は単なる実施例であってなんら本発明を限定
するものではない。本発明は請求項の記載およびその同
等物によってのみ限定されるものである。
【図面の簡単な説明】
【図１】従来技術による不揮発性で電気的に消去および
プログラム可能な半導体集積回路メモリのブロック図を
示す。
【図２】保持回路を備えた本発明の集積回路メモリのブ
ロック図を示す。
【図３】集積回路メモリの列をアドレスするための回路
のブロック図を示す。
【符号の説明】
９ 制御回路 10 メモリ 11 列アドレッシング回路 111 、112 デコード回路 12 行アドレッシング回路 13 プログラミング回路 131 〜13n マッチング回路 14 電圧ジェネレータ 15 電圧保持回路 16 差動増幅器 17、18 抵抗 20 デコード回路 21 昇圧回路 22 デコード回路 24、25、26、27 入力端子 Ｔ１1 〜Ｔ１n Ｐ型ＭＯＳＦＥＴトランジスタ Ｔ２1 〜Ｔ２n 、Ｔ３1 〜Ｔ３n Ｎ型ＭＯＳＦＥＴト
ランジスタ Ｔ４、Ｔ５ Ｎ型トランジスタ Ｔ６ Ｐ型トランジスタ

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 電気的に消去およびプログラム可能な不
    揮発性の集積回路メモリであって、 行と列とに構成された複数のメモリセルと、 行を選択するための行アドレッシング回路と、 列を選択するためにビットラインに電圧を印加する列ア
    ドレッシング回路と、 書き込む２進数の値をプログラミングするために各ビッ
    トラインに接続されたプログラミング回路と、 出力端子が全てのビットラインに接続されており、２進
    数の値を書き込むためにビットラインが選択された時に
    ビットラインの電圧を一定の値に保つ電圧保持回路とを
    備えていることを特徴とするメモリ。
  2. 【請求項２】 各列アドレッシング回路が選択トランジ
    スタを含み、電圧保持回路が差動増幅器を含み、この差
    動増幅器が基準電圧とビットラインを反映するライン電
    圧との差を測定して基準電圧とライン電圧との差を小さ
    くするための信号を出力し、この信号が、選択されたビ
    ットライン上の列アドレッシング回路の選択トランジス
    タのゲートに印加されることを特徴とする請求項１に記
    載のメモリ。
  3. 【請求項３】 電圧保持回路が、選択トランジスタのド
    レインで得られるべきドレイン電圧（ＶＤ）に等しい基
    準電圧を供給する抵抗分圧器と、 上記ライン電圧を供給するための電流ジェネレータに接
    続された抵抗とを含み、セルが導通状態にある時に、上
    記抵抗がビットラインの抵抗に等しく、セルが導通状態
    である時に、電流ジェネレータの電流がビットライン中
    を流れる電流に等しいことを特徴とする請求項２に記載
    のメモリ。
  4. 【請求項４】 抵抗と電流ジェネレータがイメージトラ
    ンジスタによって構成されており、セルが導通状態の時
    にはその伝導抵抗がビットラインの抵抗に等しいことを
    特徴とする請求項３に記載のメモリ。
  5. 【請求項５】 電圧保持回路が、上記イメージトランジ
    スタと直列に接続されたフォロワトランジスタを含み、
    フォロワトランジスタが選択トランジスタと同一であっ
    て、さらにフォロワトランジスタと選択トランジスタが
    フォロワを形成して配置され、２つのトランジスタのゲ
    ートが差動増幅器の出力信号に接続されていることを特
    徴とする請求項４に記載のメモリ。
  6. 【請求項６】 電圧保持回路が、上記フォロワトランジ
    スタのドレインを電源電圧に接続する切り換えトランジ
    スタを含み、上記切り換えトランジスタが上記メモリの
    書込みサイクル中のみ導通状態であって電圧保持回路が
    上記書込みサイクル中のみ機能することを特徴とする請
    求項５に記載のメモリ。
  7. 【請求項７】 各列アドレッシング回路がそれぞれ選択
    トランジスタを含み、上記電圧保持回路が各選択トラン
    ジスタのそれぞれのゲートに接続されて各選択トランジ
    スタのソースの電圧を制御していることを特徴とする請
    求項１に記載のメモリ。
  8. 【請求項８】 各選択トランジスタのソースがそれぞれ
    のビットラインに接続されており、各選択トランジスタ
    のドレインが電圧源に接続されていることを特徴とする
    請求項７に記載のメモリ。
  9. 【請求項９】 上記電圧保持回路が、ビットラインの電
    圧および電流特性を表す反映手段を含むことを特徴とす
    る請求項７に記載のメモリ。
  10. 【請求項１０】 上記反映手段が、選択トランジスタの
    電圧および電流特性を表すトランジスタ反映手段を含む
    ことを特徴とする請求項９に記載のメモリ。
  11. 【請求項１１】 上記電圧保持回路が、 電圧源と、 上記電圧源および上記反映手段に接続された入力と、上
    記反映手段および上記選択トランジスタのゲートに接続
    された出力とを有し、上記電圧源の電圧と上記反映手段
    の電圧との差を小さくするための信号を出力する比較手
    段とを含むことを特徴とする請求項９に記載のメモリ。
  12. 【請求項１２】 上記電圧源が、抵抗分圧器を含むこと
    を特徴とする請求項11に記載のメモリ。
  13. 【請求項１３】 上記比較手段が、差動増幅器を含むこ
    とを特徴とする請求項11に記載のメモリ。
  14. 【請求項１４】 上記反映手段がフォロワトランジスタ
    を含み、このフォロワトランジスタが、電圧源に接続さ
    れたドレイン、上記比較手段の入力に接続されてソース
    および上記比較手段の出力に接続されたゲートを有する
    ことを特徴とする請求項11に記載のメモリ。
  15. 【請求項１５】 上記反映手段が、イメージトランジス
    タを含み、このイメージトランジスタが、上記フォロワ
    トラジスタのソースに接続されたドレインおよびゲート
    に接続されてさらにグランドに接続されているソースを
    有することを特徴とする請求項14に記載のメモリ。
  16. 【請求項１６】 上記電圧保持回路が、上記電圧保持回
    路を選択的に機能させるための手段を含むことを特徴と
    する請求項１に記載のメモリ。
  17. 【請求項１７】 トランジスタのゲートに接続されてそ
    のトランジスタのソース電圧を制御する電圧保持回路で
    あって、このトランジスタがトランジスタの電圧源に接
    続されたドレインと、アプリケーション回路に接続され
    たソースとを有し、上記電圧保持回路が、 上記ソース電圧を反映する信号を供給する電圧源と、 上記アプリケーション回路の電圧と電流特性とを反映す
    る反映手段と、 上記電圧源および上記反映手段に接続された入力と、上
    記反映手段および上記ゲートに接続された出力とを有
    し、上記電圧源の電圧と上記反映手段の電圧との間の差
    を小さくするための信号を出力する比較手段とを備える
    ことを特徴とする回路。
  18. 【請求項１８】 上記電圧源が、上記トランジスタ電圧
    源に接続された抵抗分圧器を含むことを特徴とする請求
    項17に記載の電圧保持回路。
  19. 【請求項１９】 上記比較手段が、差動増幅器を含むこ
    とを特徴とする請求項17に記載の電圧保持回路。
  20. 【請求項２０】 上記表示手段が、フォロワトランジス
    タを含み、このフォロワトランジスタが、電圧源に接続
    されたドレイン、上記比較手段の入力に接続されたソー
    スおよび上記比較手段の出力に接続されたゲートを有す
    ることを特徴とする請求項17に記載の電圧保持回路。
  21. 【請求項２１】 上記反映手段が、イメージトランジス
    タを含み、このイメージトランジスタが、上記フォロワ
    トランジスタのソースに接続されたドレインおよびゲー
    トに接続されてさらにグランドに接続されているソース
    を有することを特徴とする請求項20に記載の電圧保持回
    路。
  22. 【請求項２２】 電圧源に接続されたドレインおよびビ
    ットラインに接続されたソースを有するトランジスタの
    ソースに所定のソース電圧を供給する方法において、 上記トランジスタのゲートに電圧信号を印加する段階
    と、 上記トランジスタおよびビットラインの電圧および電流
    特性を反映する反映回路に上記に電圧信号を印加する段
    階と、 上記反映回路の回路電圧と所定の電圧とを比較する段階
    と、 上記回路電圧と上記所定の電圧の差を小さくするように
    上記電圧信号を調節する段階とを含むことを特徴とする
    方法。
  23. 【請求項２３】 上記２番目の段階が、上記反映回路内
    のフォロワトランジスタのゲートに上記電圧信号を印加
    することを含み、 上記比較段階が、上記フォロワトランジスタのソース電
    圧と上記所定の電圧とを比較することを含むことを特徴
    とする請求項22に記載の方法。
  24. 【請求項２４】 上記２番目の段階が、フォロワトラン
    ジスタのソースを、ビットラインの電圧と電流特性を反
    映するイメージトランジスタに接続することを含むこと
    を特徴とする請求項23に記載の方法。
  25. 【請求項２５】 上記比較段階が、上記所定の電圧と上
    記回路電圧とを差動増幅器に印加することを含み、上記
    調節段階が、上記差動増幅器の出力を上記反映回路と上
    記トランジスタの上記ゲートに印加することを含むこと
    を特徴とする請求項22に記載の方法。
  26. 【請求項２６】 上記最初の段階が、上記ビットライン
    に接続されたメモリセルが書き込まれる場合に上記電圧
    信号を上記ゲートに選択的に印加することを含むことを
    特徴とする請求項22に記載の方法。
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