KR20020068597A - 낸드형 플래쉬 메모리 장치의 디코딩 회로 - Google Patents

Abstract

본 발명에 따른 플래쉬 메모리 장치는, 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들을 가지는 다수개의 워드라인 드라이버들과; 상기 다수개의 워드라인 드라이버들 중에서 일부의 워드라인 드라이버들의 상기 전달 트랜지스터들의 게이트들에 고전압을 전달하는 하나의 고전압 제어회로를 적어도 구비하여, 고집적화에 유리한 워드라인 디코딩 회로 영역을 제공한다.

Description

낸드형 플래쉬 메모리 장치의 디코딩 회로{DECODING CIRCUIT OF NAND-TYPE FLASH MEMORY DEVICE}

본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로서, 특히 낸드(NAND)형 플래쉬 메모리 장치에서 워드 라인을 선택하고 구동시키는 장치에 관한 것이다.

비휘발성 반도체 메모리 장치의 종류의 하나인 낸드형(NAND-type)의 플래쉬(flash) 메모리 장치는 다이나믹 램에 준하는 집적도와 메모리 용량을 가지는 장점으로 인하여, 그 용도 및 활용성이 점차 증대되고 있다. 낸드형 플래쉬 메모리 장치는, 기본적으로, 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트라인과 소오스 라인사이에서 직렬로 연결된 구조를 가지며, 그러한 메모리 스트링들이 다수개로 배열되어 메모리 셀 어레이가 구성된다. 메모리 스트링에 걸쳐서 하나의 워드라인에 연결된 메모리 셀들은 페이지(page)단위 또는 바이트(byte)단위를 형성한다.

메모리셀에 데이타를 프로그램(또는 쓰기), 또는 소거하거나 독출하기 위해서는, 메모리장치에 공급되는 전원전압보다 높은 레벨의 전압(이하 "고전압")이 필요하다. 낸드형 플래쉬 메모리장치의 메모리셀은 컨트롤 게이트(control gate)와 플로팅 게이트(floating)를 가지며, 플로팅 게이트와 기판사이의 전압차를 이용하여 플로팅 게이트로부터 전자를 방출시키거나 플로팅 게이트로 전자를 주입함에 의해 소거 또는 프로그램 동작을 수행한다. 전자의 터널링(tunneling)을 유발시키기 위한 고전압은 디코딩(decoding)회로(또는 디코더)를 통하여 워드라인을 거쳐 해당하는 메모리셀의 컨트롤 게이트에 인가된다.

제1도는 그러한 고전압을 메모리 셀 어레이로 공급하기 위한 디코딩 부분의 일반적인 회로 구성을 보여 준다. 디코딩 회로 9 및 10은 단위 메모리 셀 어레이 MCU0t 및 MCU0b에 각각 대응하여 배치된다. 각 메모리 셀 어레이는 16개의 워드라인들(WL0~WL15 또는 WL16~Wl31)과 하나씩의 스트링 선택 라인(SSL0 또는 SSL1) 및접지 선택 라인(GSL0 또는 GSL1)으로 이루어 진다. 워드라인 프리 디코더(predecoder) 5로부터 제공되는 스트링 및 접지 선택신호와 워드라인 구동 신호를 스위칭하기 위한 전달 트랜지스터들(SN0~GN0, 또는 SN1~GN1)은 해당하는 메모리 셀 어레이에 대응하여 배치된다. 또한, 전달 트랜지스터를 충분히 턴온시켜 고전압이 메모리 셀 어레이의 메모리 셀들로 손실(전달 트랜지스터의 드레쉬홀드전압에 의한 전압 손실)없이 전달되도록 하기 위하여, 고전압 전달 회로(HVCt 또는 HVCb)가 각 메모리 셀 어레이에 별도로 제공되어 있으며 고전압 전달 회로 HVCt 및 HVCb의 출력 전압 VGPt 및 VGPb는 전달 트랜지스터들 SN0~GN0 및 SN1~GN1의 게이트들에 각각 인가된다. 고전압 전달 회로들 HVCt 및 HVCb는 프리디코더 5와 함께 펌핑전압 발생 회로 3으로부터 발생된 펌핑전압 VPP를 입력으로 한다.

메모리 장치의 집적도가 높아지면서 선택하여야 하는 워드라인의 수가 증가함에 따라, 디코딩 회로가 차지하는 영역이 더욱 커지고 있다. 메모리 징치내에서실질적으로 고집적화가 진행되는 부분은 메모리 셀 어레이 영역이며 단위 메모리 셀이 차지하는 면적은 줄어든다. 그러나, 디코딩 회로와 같은 주변회로의 영역은, 그 점유면적상의 변화가 크지 않기 때문에, 고집적화가 진행될수록 점유할 수 있는 영역이 줄어든다. 따라서, 제1도에 보인 바와 같이, 각 단위 메모리 셀 어레이마다 고전압 전달회로를 배치하는 것은 집적도 향상의 장애 요인으로 되어갈 것이다.

따라서, 본 발명은 전술한 문제점들을 개선하기 위한 것으로서, 고집적에 유리한 디코딩 회로 영역을 가지는 플래쉬 메모리 장치를 제공함을 목적으로 한다.

본 발명의 다른 목적은 보다 작은 수의 디코딩 회로로써 효율적인 디코딩 동작을 수행하는 플래쉬 메모리 장치를 제공함에 있다.

상술한 본 발명의 목적들을 달성하기 위하여, 본 발명에 따른 플래쉬 메모리 장치는, 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레이에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들을 가지는 다수개의 워드라인 드라이버들과; 상기 다수개의 워드라인 드라이버들 중에서 일부의 워드라인 드라이버들의 상기 전달 트랜지스터들의 게이트들에 고전압을 전달하는 하나의 고전압 제어회로를 적어도 구비함을 특징으로 한다.

본 발명에 의하면, 복수개의 워드라인 드라이버들에 하나의 고전압 제어회로를 배치함으로써, 고집적화 및 저전력화에 유리하다.

제1도는 종래의 디코딩 회로의 구성을 보여주는 블럭도.

제2도는 본 발명의 제1실시예에 따른 디코딩 회로의 구성을 보여주는 블럭도.

제3도는 본 발명의 제2실시예에 따른 디코딩 회로의 구성을 보여주는 블럭도.

제4도는 제2도(또는 제3도)의 워드라인 드라이버의 제1실시예를 보여주는 회로도.

제5도는 제2도(또는 제3도)의 워드라인 드라이버의 제1실시예를 보여주는 회로도.

제6도는 제2도(또는 제3도)의 고전압 제어 회로의 구성을 보여주는 회로도.

제7도는 본 발명에 따른 워드라인 디코딩 동작을 보여주는 타이밍도.

< 도면의 주요 부호들의 명칭>

WD : 워드라인 드라이버WDU : 워드라인 디코딩 유닛

HVC : 고전압 전달 회로13,15 : 프리디코더

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 하기의 설명에서 실질적으로 동일한 구성 요소로서, 반복적으로 배열되는 것들에 대하여는 동일한 참조 부호를 사용하여 설명할 것이다. 또한, 설명중에 "고전압"이라 함은 본 발명이 적용되는 낸드형 플래쉬 메모리 장치에서 사용되는 전원전압(Vcc)보다 적어도 높은 전압을 의미한다.

제2도는 본 발명의 일실시예에 따른 워드라인 디코딩 회로 영역의 구성을 보여 준다. 제2도를 참조하면, 각 메모리 셀 어레이 MCUa, MCUb, MCUc, 또는 MCUd에 대응하여 워드라인 드라이버 WDa, WDb, WDc, 또는 WDd가 각각 배치된다. 4개의 단위 메모리 셀 어레이들 MCUa~MCUd와 4개의 단위 워드라인 드라이버들 WDa~WDd에 대응하여 하나의 고전압 전달 회로 HVC0이 배치된다. 즉, 하나의 고전압 전달 회로와 4개의 워드라인 드라이버들이 하나의 디코딩 유닛 WDU0 또는 WDU1이 된다. 고전압 전달 회로 HVC0은 펌핑 클럭 발생회로 7로부터 펌핑 클럭 ΦP를 입력하며, 펌핑전압 발생회로 3으로부터 펌핑전압 VPP를 입력한다. 또한, 고전압 전달 회로 HVC0은 로우 디코더(도시되지 않음)로부터 제공되는 어드레스 신호 ADD를 입력한다. 고전압 전달 회로 HVC0는 동작에 필요한 고전압 HV0와 방전 신호 DCH를 출력하여 담당하는 워드라인 드라이버들의 고전압 입력 터미널 HVIN에 인가한다.

각 워드라인 드라이버는 스트링 선택 라인 SSL을 접지 전압으로 리세트(reset)시키는 스트링 접지전압 SSLG을 드라이버 1로부터 공급받는다. 제1 프리디코더 13으로부터 공급되는 16개의 워드라인 구동 신호들 WLEN0~WLEN15(이하 "WLEN[0:15]")가 워드라인 드라이버들 WDa~WDd에 공통으로 인가된다. 또한, 제2프리디코더 15로부터 발생된 4개의 워드라인 드라이버 활성화 신호들 EN0~EN3이 각각 4개의 워드라인 드라이버들 WDa~WDd에 각각 인가된다. 4개의 워드라인 드라이버 활성화 신호들 EN0~EN3은 그 중에서 하나만이 선택적으로 활성화되어 4개의 워드라인 드라이버들 WDa~WDd 중에서 하나만을 활성화 시킨다. 제1프리디코더 13과 제2프리디코더 15의 출력되는 신호들의 전압레벨은 전원전압 또는 고전압이다. 각 워드라인 드라이버의 출력들은 해당하는 단위 메모리 셀 어레이에 배열된 스트링 선택 라인 SSL, 워드라인들 WL[0:15] 및 접지 선택 라인 GSL에 연결된다.

제3도는 본 발명의 다른 실시예에 따라 워드라인 디코딩 회로 영역을 구성한 것으로서, 워드라인 드라이버들의 고전압 입력단 HVIN과 펌핑전압 VPP사이에 클램프(clamp)용 엔모오스 트랜지스터 M0가 연결된 것을 제외하고는 제2도의 구성과 동일하다. 엔모오스 트랜지스터 M0의 게이트와 드레인은 고전압 입력 터미널 HVIN에 공통으로 연결되고 소오스는 펌핑전압 VPP에 연결됨에 의해, 워드라인 드라이버로 인가되는 고전압이 과도하게 높아지는 상태를 억제한다.

제4도는 제2도 또는 제3도에 보인 워드라인 드라이버(예컨대, WDa)의 내부 구성의 일실시예를 보여 준다. 고전압 입력 터미널 HVIN에 게이트가 접속된 엔모오스 트랜지스터 M1은 워드라인 드라이버 활성화 신호 EN0과 노드 N11사이에 연결된다. 노드 N11은 스트링 선택 라인과 워드라인 및 접지선택 라인을 위한 전달 트랜지스터들 SM0, WM0~WMn 및 GM0의 게이트들에 공통으로 접속된다. 전달 트랜지스터들 SM0, WM0~WMn 및 GM0은 각각 스트링 선택 라인 구동신호 SSLD, 워드라인 구동신호들 WLEN[0:n] 및 접지선택라인 구동신호 GSLD와 스트링 선택 라인 SSL, 워드라인 WL0~WLn 및 접지 선택 라인 GSL사이에 각각 연결된다. 노드 N11과 접지전압사이에는 게이트가 방전신호 DCH에 접속된 엔모오스 트랜지스터 M2가 연결된다. 방전신호 DCH는 또한 스트링 접지 전압 SSLG와 스트링 선택 라인 SSL사이에 연결된엔모오스 트랜지스터 M3의 게이트에 접속된다.

제5도는 제2도 또는 제3도에 보인 워드라인 드라이버(예컨대, WDa)의 다른 실시예를 보여 준다. 제5도를 참조하면, 노드 N11을 통하여 공급되는 고전압이 과도하게 높아지는 것을 방지하기 위하여, 고전압 입력 터미널 HVIN과 노드 N11사이에 연결된 엔모오스 트랜지스터 M14가 클램프용으로서 별도로 제공되어 있다. 엔모오스 트랜지스터 N14의 게이트와 드레인은 노드 N11에 공통으로 연결되고, 소오스는 고전압 입력단 HVIN에 연결된다.

제6도는 제2도 또는 제3도에 보인 고전압 제어 회로 HVC의 내부 구성을 보여 준다. 발생회로 7로부터 공급되는 펌핑클럭 φP는 캐패시터 C0를 통하여 엔모오스 트랜지스터 M12의 게이트 및 드레인으로 인가된다. 엔모오스 트랜지스터 M12의 게이트는 엔모오스 트랜지스터 M13을 통하여 펌핑전압 VPP에 연결된다. 엔모오스 트랜지스터 M12의 소오스는 노드 N13에 연결된다. 펌핑클럭 φP는 또한 인버터 INV1을 통하여 그 위상이 반전된 다음 캐패시터 C1을 통하여 노드 N13으로 인가된다. 노드 N13에는, 게이트가 전원전압에 접속된 엔모오스 트랜지스터 M11을 통하여 어드레스 신호 ADD가 인가되며, 엔모오스 트랜지스터 M13의 게이트가 접속된다. 또한, 노드 N13에는, 펌핑전압 VPP와 고전압 HV사이에 연결된 엔모오스 트랜지스터 M14의 게이트가 접속된다. 어드레스 신호 ADD는 또한 인버터 INV2를 통하여 엔모오스 트랜지스터 M15의 게이트로 인가된다. 엔모오스 트랜지스터 M15는 고전압 HV와 접지전압사이에 연결된다. 인버터 INV2의 출력은 방전신호 DCH로 발생된다.

이하, 제7도의 타이밍도를 참조하여, 본 발명에 따른 워드라인 디코딩 동작을 설명한다. 아래의 설명에서는 제2도 또는 제3도에 보인 4개의 워드라인 드라이버들 WDa~WDd 중에서 WDa가 선택되고 그에 해당하는 메모리 셀 어레이 MCUa에서 프로그램 동작이 진행되는 것으로 가정한다. 본 발명이 고집적화에 유리한 워드라인 디코딩 회로 영역의 구성에 관한 것이므로, 선택된 메모리 셀 어레이 MCUa의 내부에서 선택된 메모리셀에 대한 프로그램 동작과 비선택된 메모리 셀들에 대한 프로그램 방지 동작에 관한 구체적인 설명은 생략될 것이다. 그러나 그러한 동작들(프로그램 및 프로그램 방지 동작)은 본 발명의 출원인이 선출원한 명세서(예컨대, 특허출원 번호 2000-55795)에 상세하게 기재되어 있다.

제7도를 참조하면, 시각 t0이전에 방전신호 DCH는 하이 레벨로 설정되어 엔모오스 트랜지스터 M2를 턴온시킴에 따라 노드 N11은 접지 전압을 유지한다. 또한, DCH에 게이트가 접속된 엔모오스 트랜지스터 M3은 스트링 선택 라인 SSL의 전위를 스트링 접지 전압 SSLG로 방전시킨다. 시각 t0에서 VPP가 활성화되고 어드레스 신호 ADD가 하이 레벨(VCC)로 활성화 되면, 제6도의 고전압 제어 회로 HVC에서는 엔모오스 트랜지스터 M14를 통하여 고전압 HV가 VPP의 레벨로 발생된다. 이 때, 방전신호 DCH는 하이 레벨의 ADD에 의해 로우 레벨로 비활성화된다(즉, HV와는 반대의 논리 상태를 가진다). M14를 통하여 VPP가 고전압 HV로 출력되는 동안 노드 N13은 잘 알려진 챠아지 펌핑(charge pumping) 동작을 통하여 M13의 게이트 전압을 충분히 끌어 올려 VPP가 전압 손실 없이 HV로 발생되도록 한다. 펌핑클럭 ΦP는 오실레이터로부터 공급되는 일정한 주기를 가지는 펄스신호이다. 고전압 HV가 VPP의 레벨로 상승하는 것과 동시에 워드라인 드라이버 활성화 신호 EN0가 제2프리디코더 15로부터 VPP의 레벨로 공급된다. 제2프리디코더 15에도 VPP가 공급되므로, 고전압 제어 회로 HVC에서와 같은 과정을 통하여 EN0가 발생된다. 선택되지 않는 신호들 EN1~EN3은 로우레벨(또는 접지전압 레벨)로 발생된다. HVIN과 EN0가 VPP의 레벨로 활성화되어 가는 것과 함께, 노드 N11의 전압도 M1을 통하여 VPP의 레벨로 상승한다. 이 동안, 워드라인 구동신호 WLEN(WLEN0~WLENn 중에서 선택된 하나로 간주함)은 여전히 로우레벨로 비활성화 되어 있다.

그 후, 즉 노드 N11이 VPP의 레벨로 충분히 충전된 다음에는, 시각 t1에서 선택된 워드라인 구동신호 WLEN이 제1프리디코더 13으로부터 VPP의 레벨로 공급된다. 제1프리디코더 13에서도 전술한 고전압 제어 회로 HVC와 유사한 과정을 거쳐 WLEN이 VPP의 레벨로 발생된다. 또한, 선택되지 않은 다른 워드라인 구동 신호들은 프로그램 패스 전압으로 발생되거나, 프로그램 방지를 위하여 접지전압의 레벨(또는 0V)로 발생될 것이다. 이미, 노드 N11, 즉 전달 트랜지스터들 SM0, WM0~WMn 및 GM0의 게이트들이 VPP로 VPP의 레벨로 충전되어 있는 상태이므로, VPP 레벨의 워드라인 구동신호 WLEM(예컨대, WLEN0)이 전달 트랜지스터(예컨대, WM0)의 드레인에 인가되면, 전달 트랜지스터의 게이트와 드레인사이에 존재하는 캐패시턴스의 커플링(couling) 현상에 의해 노드 N11의 전압이 VPP보다 더 높은 VPP+ΔV로 상승하게 된다. 이와 같은 노드 N11의 자가 승압(self-boosting)은 프로그램을 위하여 인가되는 VPP 레벨의 워드라인 구동 신호가 전달 트랜지스터의 드레쉬홀드 전압으로 인한 전압 강하 없이 선택된 워드라인으로 전달되도록 한다.

전술한 본 발명의 실시예들에서는, 4개의 워드라인 드라이버 당 하나의 고전압 제어 회로를 배치하였으나, 고전압 공급 용량 및 회로 배치상의 효율성에 따라 고전압 제어회로 대 워드라인 드라이버간의 배치 비율을 달리 할 수 있을 것이다.

상술한 바와 같이, 본 발명은 보다 작은 수의 고전압 제어 회로로써 복수개의 워드라인 드라이버들로 워드라인들을 구동함으로써, 고전압 제어 회로(또는 고전압 전달 장치)가 차지하는 면적을 줄여 고집적화에 유리한 디코딩 회로 영역을 제공한다. 또한 종래의 구조에 비하여 동일한 워드라인 드라이버들의 수에 비해 보다 작은 수의 고전압 제어 회로를 사용하기 때문에, 전력소모를 줄이는 이점이 있다.

Claims (6)

1. 플래쉬 메모리 장치에 있어서:

   스트링 선택라인 및 접지 선택 라인과 복수개의 워드라인들을 가지는 다수개의 단위 메모리 셀 어레이들과;

   상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들을 가지는 다수개의 워드라인 드라이버들과;

   상기 다수개의 워드라인 드라이버들 중에서 일부의 워드라인 드라이버들의 상기 전달 트랜지스터들의 게이트들에 고전압을 전달하는 하나의 고전압 제어회로를 적어도 구비함을 특징으로 하는 낸드형 플래쉬 메모리 장치.
2. 플래쉬 메모리 장치에 있어서:

   스트링 선택라인 및 접지 선택 라인과 복수개의 워드라인들을 가지는 다수개의 단위 메모리 셀 어레이들과;

   상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레이에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들의 게이트에 공통으로 연결된 노드가 구비된 다수개의 워드라인 드라이버들과;

   상기 노드를 제1전압레벨로 만든 다음 상기 노드를 제2전압레벨로 충전하며,상기 다수개의 워드라인 드라이버들 중에서 일부의 워드라인 드라이버들에 대응하여 배치된 하나의 고전압 제어회로를 적어도 구비함을 특징으로 하는 낸드형 플래쉬 메모리 장치.
3. 제 2 항에 있어서,

   상기 노드가 제2전압레벨로 충전 된 후에 소정시간이 경과한 다음 상기 전달트랜지스터의 드레인으로 고전압을 공급하는 회로가 더 구비됨을 특징으로 하는 플래쉬 메모리 장치.
4. 플래쉬 메모리 장치에 있어서:

   스트링 선택라인 및 접지 선택 라인과 복수개의 워드라인들을 가지는 다수개의 단위 메모리 셀 어레이들과;

   펌핑전압을 발생하는 펌핑전압 발생회로와;

   상기 단위 메모리 셀 어레이들의 각각에 대응하여 배치되며, 상기 단위 메모리 셀 어레이에 속하는 상기 라인들에 해당하는 구동신호들을 공급하기 위한 전달 트랜지스터들의 게이트에 공통으로 연결된 노드가 구비된 다수개의 워드라인 드라이버들과;

   상기 워드라인 드라이버 그룹 중 하나의 워드라인 드라이버를 선택하는 활성화 신호를 발생하는 회로와;

   상기 워드라인 드라이버 그룹 중 선택된 워드라인 드라이버들의 상기 워드라인들을 구동시키는 신호들을 발생하는 회로와;

   상기 노드와 상기 펌핑전압 발생회로의 출력단사이에 연결된 클램프 소자와;

   상기 노드를 제1전압레벨로 만든 다음 상기 노드를 제2전압레벨로 충전하며, 상기 다수개의 워드라인 드라이버들 중에서 복수개의 워드라인 드라이버들을 포함하는 워드라인 드라이버 그룹에 대응하여 배치된 하나의 고전압 제어회로를 구비함을 특징으로 하는 플래쉬 메모리 장치.
5. 제 4 항에 있어서,

   상기 펌핑전압 발생회로와 상기 노드 사이에 적어도 하나의 클램프용 트랜지스터가 연결됨을 특징으로 하는 플래쉬 메모리 장치.
6. 복수개의 단위 메모리 셀 어레이들을 가지는 플래쉬 메모리 장치에 있어서:

   제1전압과, 상기 제1전압과는 상보적인 논리를 가지는 제2전압을 발생하는 고전압 제어 회로와;

   상기 제2전압에 응답하여 소정의 노드를 제1레벨로 만드는 제1트랜지스터와,상기 제1전압에 응답하여 상기 노드를 제2레벨로 충전하는 제2트랜지스터와, 상기 노드의 전압에 응답하여 상기 메모리 셀 어레이의 워드라인들을 구동하는 신호들을 전달하는 복수개의 전달 트랜지스터들을 가지는 복수개의 워드라인 드라이버들을 구비함을 특징으로 하는 플레쉬 메모리 장치.