JP2847322B2 - 電気的にプログラム可能でかつ消去可能な複数のメモリセルを有するメモリアレイ - Google Patents

電気的にプログラム可能でかつ消去可能な複数のメモリセルを有するメモリアレイ

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的にプログラム可能な読出し専用メモリ
に関するものであり、とくに、浮動ゲートメモリ装置を
採用する電気的にプログラム可能なメモリに関するもの
である。
〔従来の技術〕
金属−酸化物−半導体（MOS）電気的にプログラム可
能な読出し専用メモリ（EPROM）は、電気的に分離され
ているゲート（浮動ゲート）を有するメモリセルをしば
しば用いる。それらの浮動ゲートは典型的には絶縁体に
より完全に囲まれ、多結晶シリコン（ポリシリコン）層
から形成される。情報は浮動ゲート上の電荷の形でメモ
リセルすなわちメモリ装置を記憶される。電子なだれ注
入、チャネル注入、トンネル効果等、セルの構造に応じ
てきまる各種のメカニズムによつて、電荷は浮動ゲート
へ送られる。アレイに紫外線を照射することによりセル
は全体的に消去される。それらのセルの例を米国特許第
3,500,142号，第3,660,819号、第4,099,196号に見るこ
とができる。ある場合にはそれらのセルは電気的に消去
できる（EEPROMセル）。そのようなセルの例が米国特許
第4,203,158号に示されている。
本願発明はEPROMセル、とくに「フラツシユ」EPROMセ
ルと呼ばれる、電気的に消去できるEPROMセルに用いら
れる。本発明に用いられるセルが1988年10月５日付で出
願され、本願の出願人へ譲渡された「低電圧EEPROMセル
（Low Voltage EEPROM cell）」という名称の未決の米
国特許出願第253,775号に記載されている。
EPROMセルがメモリアレイに用いられる時には、装置
を互いに電気的に分離させるための回路が時に求められ
る。たとえば、隣りのセルからの干渉なしに１つのセル
を読出すことができるようにするため、または、たとえ
ば、別のセルのプログラミングを乱すことなしにセルを
プログラミングできるようにするためにそれを必要とす
ることがある。これの例としては米国特許第3,728,695
号および第4,698,787号を参照されたい。
本発明に最も近い、発明者の知つている従来の技術は
米国特許第4,698,787号に開示されている技術である。
この米国特許には、メモリアレイに対称的なソース領域
とドレイン領域を有するセルを使用することが開示され
ている。選択的に消去する方法が記載されている。（そ
の米国特許の公報の11欄54行〜12欄23行を参照された
い。）その米国特許には、たとえば、バイトを分離する
ために、語線が組合わされた選択トランジスタの使用が
示されている。後でわかるように、本発明は、アレイの
語線により起動される分離トランジスタまたはその他の
トランジスタを用いることなしに、アレイ中でブロツク
消去するものである。
〔発明の概要〕
この明細書では、ソース領域と、ドレイン領域と浮動
ゲートと、制御ゲートとをおのおの有する、電気的にプ
ログラム可能で、電気的に消去可能な複数のメモリセル
を説明する。複数のブロツクが用いられる。各ブロツク
は全体として平行な複数のビツト線（列）を有する。セ
ルのドレイン領域がビツト線へ結合される。このメモリ
は複数の語線を含む。それらの語線はビツト線に全体と
して垂直である。各語線は連続しており、ブロツクを通
つて延長する。好適な実施例においては、ポリシリコン
語線がセルの制御ゲートを形成する。各ブロツクにソー
ススイツチが組合わされる。各スイツチは、与えられた
ブロツク中のセルの全てのソース領域を３つの電位のう
ちの１つへ選択的に結合する。読出しおよびプログラミ
ングのために、列アドレス復号手段を用いて１つのブロ
ツク中の複数のビツト線を選択する。プログラミング中
に、選択されたブロツクのソーススイツチが、選択され
たブロツク中の全てのソース領域を第１の電位（たとえ
ばアース）へ結合する。選択されないブロツク中のセル
のソース領域は選択されないブロツクのソーススイツチ
により第２の電位（たとえば3.5ボルト）へ結合され
る。消去中は、選択されたブロツク中の全てのソース領
域と、選択されないブロツク中のセルのソース領域とは
接地される。ソーススイツチを制御するために列アドレ
ス復号手段が用いられる。行アドレス復号器がメモリの
語線を選択する。
この明細書においては、選択的な消去を行えるように
するEPROMメモリアレイについて説明する。本発明を完
全に理解できるようにするために、以下の説明において
は、ブロツク中のビツト線の数のような特定の事項の詳
細について数多く述べてある。しかし、そのような特定
の詳細事項なしに本発明を実施できることが当業者には
明らかであろう。その他の場合には、本発明を不必要で
詳しく説明して本発明をあいまいにしないようにするた
めに、周知の回路および周知のプロセスは説明しない。
1989年６月12日付で出願された「フラツシユEPROM用
の基準スイツチング回路（Reference Switching Circui
t for Flash EPROM）」という名称の関連する米国特許
出願第365,185号には、本発明とともに使用できる回路
が開示されている。（この未決の米国特許出願は本願の
譲受人へ譲渡されている。）この回路は、ビツト線へ結
合されているセンス増幅器に用いられる基準装置におけ
る擾乱状態を阻止する。
〔実施例〕
まず第１図を参照して、本発明の好適な実施例に用い
られるメモリ装置またはメモリセルが、第１図のｐ形基
板15のようなシリコン基板の上に形成される。（第１図
の装置の構造を最もよく示すために、第１図には部分的
に製造された状態が示されている。）この装置は一対の
離隔されたドープされた領域を基板内に含む。それらの
領域はとくにドレイン領域12とソース領域13である。そ
れらの領域の上と間にポリシリコン浮動ゲート10が配置
され、二酸化リコンまたはその他の絶縁層14によりそれ
らの領域から絶縁される。処理が終ると浮動ゲート10は
絶縁層により完全に囲まれるから、電気的に浮動ずる。
浮動ゲート10の上に第２のゲート（制御ゲート11）が配
置される。この好適な実施例においては、このゲートは
第２のポリシリコン層から製造される。この製造ゲート
は、第３図のメモリの語線を形成する連続ポリシリコン
条である。
この実施例のメモリ装置は非対称的にドープされたソ
ース領域とドレイン領域を用いる。ソース領域とドレイ
ン領域にはひ素がドープされ、かつソース領域にはりん
もドープされる。したがつて、ソース領域はより高濃度
にドープされる。ソース領域の上には浮動ゲートが形成
される。プログラミングと消去にそれらの領域を用いる
ことについては前記米国特許出願に述べられている。
第１図に示すセルは周知のNMOS技術またはCMOS技術を
用いて製造できる。第１図に示されているｎチヤネル装
置はｐ形基板内に直接製造でき、またはｎ形基板を用い
る時は、その基板内に形成されたｐ形井戸の中に製造で
きる。ｐ形井戸でｎ形井戸を用いるというような他の技
術も周知である。
現在採用されているように、語線または制御ゲート11
を約＋12ボルトの電位へ結合し、ドレイン領域を約＋７
ボルトの電位へ結合し、ソース領域を接地することによ
りプログラムされる（すなわち、浮動ゲートを負に充電
する。）それらの条件では、酸化物層14を通じてチヤネ
ルのホツト電子の注入が行われる。その酸化物層14の厚
さは、この実施例においては、約115オングストローム
である。セルを消去するためには、ドレイン領域を浮動
させ、語線すなわち浮動ゲート11を接地し、ソース領域
へ約＋12ボルトの電位を加える。それらの条件の下にお
いては、電荷が浮動ゲートからトンネル効果で移動す
る。セルの読出し中は、電荷を浮動ゲートへ転送させる
電位より低い正の電位（たとえば５ボルト）が制御ゲー
トへ加えられ、ある電位（たとえば１ボルト）がドレイ
ン領域へ加えられる。浮動ゲートが負に帯電させられて
いるか否かを判定するために、その装置を流れる電流が
検出される。他の浮動ゲート装置のように、浮動ゲート
における負電荷が装置のしきい値を移動させて装置の導
電度を低くする。したがつて、センス増幅器により、浮
動ゲート上の電荷の有無を決定できる。これはセルが２
進の１または０でプログラムされているかどうかを決定
する。
メモリアーキテクチヤの概観 第３図を参照して、この好適な実施例におけるメモリ
セルは、通常のように、語線とビツト線の交点に形成さ
れる。メモリセルのドレイン端子はビツト線へ結合され
る。制御ゲートは、アレイ全体を横切つて延長するポリ
シリコンの連続条から形成される。全体として平行なビ
ツト線が全体として平行な語線に垂直である。たとえ
ば、セル27のドレイン領域はビツト38へ結合され、それ
のソース領域39はソーススイツチ51へ係合される。語線
29は語線に沿う複数の他のセルまで延長する。
本発明に従つて、セルはブロツクに構成される。各ブ
ロツクは複数のビツト線を有する。たとえば、この実施
例においては第３図の各ブロツク40,41,42が128本のビ
ツト線を含む。各ブロツク中の全てのセルのソース領域
は共通ノードへ接続されて、その共通ノードをソースス
イツチによつて３つの電位のうちの１つへ切換えること
ができるようにする。各ブロツクにソーススイツチが組
合わされる。たとえば、ブロツク40はソーススイツチ50
へ結合され、ブロツク41はソーススイツチ51へ結合さ
れ、ブロツク42はソーススイツチ52へ結合される。
Ｘ復号器43は、割当てられた各アドレスに対してメモ
リ中の１つの語線を選択する。各ＹアドレスのためのＹ
復号器44,45,46は１つのブロツクから１バイト（８本の
ビツト線）を選択し、選択されたブロツクからの８本の
ビツト線をセンス増幅器および出旅バツフア54へ結合す
る（与えられた任意のＹアドレスに対してただ１つのブ
ロツクが選択されたブロツクである）。ソーススイツチ
はソースＹ復号器60により制御される。この実施例にお
いては、ソースＹ復号器60はＹ復号器44,45,46の一部で
あつて、後で説明するように、このソースＹ復号器は選
択されたブロツクと選択されないブロツクのセルのソー
ス領域を、読出し、プログラミングおよび消去のための
３つの電位のうちの１つに結合させる。
消去／プログラムソース領域電位 次に、選択されたブロツクと選択されないブロツクの
ための消去中に用いられる電圧が示されている第2A図を
参照する。（プログラミングまたは読出しのために選択
されるセルを含むブロツクが選択される。消去のために
全体のブロツクが１度に１つずつ選択される。）ブロツ
ク20は選択されたブロツクを表し、ブロツク内にセル25
のような複数のメモリセルを含む。ブロツク21は選択さ
れないブロツクを表す。そのブロツクの中には複数のセ
ルが配置される。ブロツク20内の全てのセルのソース領
域は共通ノードすなわち共通線22へ結合される。同様
に、ブロツク21内のセルに対する全てのソース領域は共
通ノードすなわち共通線23へ結合される。
消去中に、ブロツク20が選択されたとすると、セルの
ソース領域は第３図に示されているソーススイツチを介
してプログラミング電位（Vpp）へ接続される。この実
施例においては、プログラミング電位は＋12ボルトであ
る。選択されないブロツクのためのソーススイツチがソ
ーススイツチを介して接地される。したがつて、線23は
接地されている様子が示されている。全てのドレイン領
域は浮動させられているから、たとえば、プログラム20
の線28と、選択されたブロツクおよび選択されていない
ブロツク中の他のビット線は浮動状態にされる。それら
の条件に対して、選択されたブロツク中のセル浮動ゲー
トにある負電荷はソース領域を通じて除去されるから、
浮動ゲートは消去される（浮動ゲートを中性的に帯電さ
せられる）。それらの条件の下においては、１つのブロ
ツク内の全てのセルは消去され、選択されないブロツク
中のメモリセルは不変のままである。
第2B図はセルのプログラミング中に加えられる電位を
示す。この図にも選択されたブロツク30と選択されない
ブロツク31が示されている。各ブロツクは複数のセルを
含み、ブロツク30内のセルの全てのソース領域は線34へ
結合され、ブロツク31内の全てのセルの全てのソース領
域は線35へ結合される。プログラミング中は、選択され
たブロツク中の全てのソース領域はソーススイツチを介
して接地され、選択されないブロツク中の全てのソース
領域は電位VD1（乱れ禁止電位）へ結合される。この電
位については後で説明する。ここで説明している実施例
においてはVD1は約＋3.5ボルトである。
プログラミングのためにＸ復号線器が線32を選択し、
ブロツク30中のこの線に沿うセルをプログラムするもの
と仮定する。たとえばセル36をプログラムする（すなわ
ち、それの浮動ゲートを負に帯電させる）ものとする
と、メモリセル36のドレイン領域がプログラム電幾Vp
（たとえば＋７ボルト）へ結合され、選択された語線32
は12ボルトに保たれる。それらの条件の下においては、
電荷が基板から浮動ゲートへ移動させられる。語線33と
他の語線は零電位に保たれているから、ビツト線37に沿
う他のセルはいずれもプログラムされない。ブロツク30
内と選択されないブロツク内の選択されないビツト線は
零電位に保たれているから、選択された語線と選択され
ない語線に沿う他のメモリセルではプログラミングは行
われない。
プログラミング動作は典型的には遅い動作であつて、
選択された語線へ加えられる＋12ボルトは、選択されな
いブロツク中のその語線に沿うセルに遅いログラミング
を行わせることができ、しかも、それらのブロツク中の
セルのドレイン領域が接地されていてもそのプログラミ
ングは行うことができる。これは、ソース領域における
電位を、たとえば＋５ボルト（メモリにより用いられる
公称電位）まで上昇することによつて阻止できる。これ
は米国特許第4,698,787号明細書に記載されている。し
かし、これを行うことにより、選択されない語線に沿う
セル内で遅い消去が起る。その理由は、それらのセルの
制御ゲートが零電位、ドレイン領域が零電位、ソース領
域が＋５ボルトだからである。それよりも、ソース領域
をたとえば＋５ボルトより低い電位に保つことがより効
果的であることが判明している。この電位は第2B図に電
位VD1として示されている。ここで説明している実施例
においては、この電位は約＋3.5ボルトである。この電
位は、選択されない語線に沿う消去を阻止するためには
十分に低く、しかも選択された語線に沿うプログラミン
グを阻止するために十分に高い。
第３図の好適な実施例 第３図にはブロツクが３つだけ示されている。実際に
はもつと多くのブロツクが用いられる。各ブロツクは複
数のビツト線（たとえば128本）を含む。ブロツク数
と、ブロツク当りのビツト線数と、語線数とは本発明に
とつて重要でない。
Ｙ復号器44,45,46は通常の復号器で構成でき、１つの
ブロツクから、センス増幅器へ結合するための８本の
（または他の数の）ビツト線を選択する。どのブロツク
が選択されて、どのブロツクが選択されなかつたかを示
す信号を供給するために、Ｙアドレスのサブセツトがソ
ースＹ復号器60により求められる。したがつて、ソース
スイツチ50,51,52のための信号を中間復号段から得るこ
とができ、バイトの選択に用いられるＹ復号器はブロツ
クから得ることができ、または別々のソース復号器60を
使用できる。図示のように、各ソーススイツチ50,51,52
はそれのそれぞれのブロツクをアース、擾乱禁止電位、
またはプログラミング電位Vppへ結合する。それらのソ
ーススイツチは電界効果トランジスタから製造される通
常のスイツチとすることができる。
第３図の全体のメモリを新しいプログラムでプログラ
ムするものと仮定する。これを行う前に全てのブロツク
は消去される。第2A図を参照して説明したように、各ブ
ロツクのソーススイツチはそれのそれぞれのブロツクを
電流の流れを最小にするために順次Vpp電位へ結合す
る。選択されないブロツクのためのソーススイツチは選
択されないブロツクを零に保つ。この消去動作中にＹ復
号器はドレイン領域が浮動することを許す。Ｘ復号器は
語線をアース電位へ結合する。このようにして全てのセ
ルと全てのブロツクは消去される。（最初のプログラミ
ングの後で、再プログラミングのために１つまたは複数
のブロツクが選択されることが予測される。この場合に
は、再プログラミングを求めるブロツクだけが消去され
る。） 消去がひとたび行われると、セルを再びプログラムで
きる。たとえば、ブロツク41中の全てのセルを１度に１
バイトずつプログラムできる。それらの環境の下でプロ
グラミングするために、ソーススイツチ50と52がブロツ
ク40と42のソース領域を擾乱禁止電位へ結合する。
ソーススイツチ51がブロツク41内のソース領域を接地
する。Ｘ復号器43は、１本の語線を＋12ボルトへ結合す
ることによりプログラミングするために、１度に１本の
語線を順次選択する。そうすると、プログラムすべきそ
れらのセルのドレインはVp電位へ結合される。選択され
たブロツクと選択されないブロツクに含まれる他の全て
のドレイン領域はアース電位を保つ。これはＹ復号器に
より行われる。入力データが、どのドレイン領域をプロ
グラミングのためにVpへ結合するかを決定する。
データの読出し中は、Ｘ復号器により語線が選択され
る。図示の実施例では、１つのブロツクから１バイトが
選択される。読出すためには、選択されたブロツクと選
択されないブロツクのための全てのソーススイツチがソ
ース領域を接地する。選択されたブロツク中の選択され
たセルのドレイン領域（ビツト線）が約１ボルトの電位
へ結合される。選択された語線は約５ボルトに保たれ
る。それから、あるセルをプログラムするか否かは通常
のセンス増幅器を用いてセルの導電度により決定でき
る。
この実施例で用いられる基準セルは前記米国特許出願
に記載されている。
以上、ブロツク消去を行えるようにするフラツシユEP
ROM用のメモリセルについて説明した。
【図面の簡単な説明】
第１図は本発明の実施例で用いられる浮動ゲートメモリ
装置またはメモリセルの横断面図、第2A図は消去中に選
択されるブロツクと選択されないブロツクのソース領域
へ加えられる電位を示し、第2B図はプログラミング中に
選択されるブロツクと選択されないブロツクのソース領
域へ加えられる電位を示し、第３図は本発明のメモリの
実施例のブロツク図である。 10……浮動ゲート、11……制御ゲート、12……ドレイン
領域、13……ソース領域、14……絶縁層、15……ｐ形基
板、40,41,42……ブロツク、43……Ｘ復号器、44,45,46
……Ｙ復号器、50,51,52……ソーススイツチ、54……セ
ンス増幅器および出力バツフア、60……ソースＹ復号
器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチヤード・エイ・ローデンケ アメリカ合衆国 95131 カリフオルニ ア州・サンホゼ・ゴーデイ ドライブ・ 1423 (56)参考文献 特開 昭63−7599（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】ソース領域と、ドレイン領域と、浮動ゲー
    トと、制御ゲートとをおのおの有する電気的に消去可能
    かつ電気的に消去可能な複数のメモリセルを有するメモ
    リアレイにおいて、 複数の前記セルの前記ドレイン領域へ結合される全体と
    して並列の複数のビツト線をおのおの有する複数のブロ
    ツクと、 各ブロツクに１つずつ設けられるソーススイツチであつ
    て、各ソーススイツチへ前記各ブロツク中の前記複数の
    前記セルの前記ソース領域が結合される複数のソースス
    イツチと、 各前記ビツト線上の１つの前記セルの前記制御ゲートへ
    おのおのが結合され、前記複数のブロツクを通つて延長
    し、かつ連続である、前記ビツト線に対して全体として
    垂直である複数の語線と、 １本の前記語線が選択された時に、全ての前記ブロツク
    内の前記語線に沿う前記セルの前記制御ゲートにおける
    電位が変えられるように、行アドレスを復号し、語線を
    選択する行復号器手段と、 プログラミングのために選択された１つのブロツク中の
    複数のビツト線のプログラミング中に、前記選択された
    ブロツク中の前記セルの前記ソース領域を選択し、かつ
    それらのソース領域を第１の電位へ結合し、かつ選択さ
    れていない前記ブロツク中の前記セルの前記ソース領域
    を選択し、かつそれらのソース領域を第２の電位へ結合
    し、更に、選択された前記ブロツク中の前記セルの前記
    ソース領域を消去中に第３の電位へ結合し、選択されて
    いない前記ブロツク中の前記セルの前記ソース領域を前
    記第１の電位へ結合する第２の復号器手段と、 を備える、電気的にプログラム可能でかつ消去可能な複
    数のメモリセルを有するメモリアレイ。
  2. 【請求項２】全体として平行な複数の語線と、 それらの語線に垂直な、全体として平行な複数のビツト
    線と、 前記ビツト線と前記語線の各交点におのおの組合わさ
    れ、それぞれのビツト線へ結合される第１の領域と、第
    ２の領域と、前記語線により形成された制御ゲートとを
    おのおのが有する複数のメモリセルと、 隣接する前記ビツト線のブロツク内の前記セルの前記第
    ２の領域を第１の電位、第２の電位または第３の電位へ
    選択的におのおの結合する複数のスイッチング手段と、 前記語線へ結合され、第１のアドレス信号を受け、前記
    語線の少くとも１本を選択して、選択された前記語線を
    沿う全ての前記セルが選択された同じ電位を受けるよう
    にする第１の復号手段と、 前記ビツト線へ結合され、第２のアドレス信号を受け、
    選択された１つの前記ブロツク中の少くとも１本の前記
    ビツト線を選択する第２の復号手段と、 前記セルの前記第２の領域を前記第１の電位、前記第２
    の電位または前記第３の電位の１つへ結合するために前
    記スイツチへ結合され、前記第２のアドレス信号の少く
    ともいくつかを受ける第３の復号手段と、 を備える電気的にプログラム可能でかつ消去可能なメモ
    リ。
JP21510290A 1989-09-15 1990-08-16 電気的にプログラム可能でかつ消去可能な複数のメモリセルを有するメモリアレイ Expired - Lifetime JP2847322B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/407,645 US5065364A (en) 1989-09-15 1989-09-15 Apparatus for providing block erasing in a flash EPROM
US407.645 1989-09-15

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Publication Number Publication Date
JPH03173999A JPH03173999A (ja) 1991-07-29
JP2847322B2 true JP2847322B2 (ja) 1999-01-20

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ID=23612935

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21510290A Expired - Lifetime JP2847322B2 (ja) 1989-09-15 1990-08-16 電気的にプログラム可能でかつ消去可能な複数のメモリセルを有するメモリアレイ

Country Status (8)

Country Link
US (1) US5065364A (ja)
JP (1) JP2847322B2 (ja)
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