FR2652189A1 - Memoire eeprom "flash" a effacement par blocs. - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 43
- 108090000623 proteins and genes Proteins 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Cette mémoire comprend une pluralité de lignes de mot (29); une pluralité de lignes de bit; une pluralité de cellules de mémoire (27) une pluralité de moyens de commutation (50, 51, 52) permettant, chacun, de relier sélectivement à un premier, un second (VDI ) ou un troisième (VPP ) potentiel la région de source des cellules d'un bloc (40, 41, 42) de lignes de bit adjacentes; des premiers moyens décodeurs (43), pour recevoir des premiers signaux d'adresse pour sélectionner au moins l'une des lignes de mot de manière que toutes les cellules situées le long des lignes de mot sélectionnées reçoivent le même potentiel lorsqu'elles sont sélectionnées; des seconds moyens décodeurs (44, 45, 46 ), pour recevoir des seconds signaux d'adresse permettant de sélectionner au moins l'une des lignes de bit dans un bloc sélectionné desdits blocs; et des troisièmes moyens décodeurs (60), pour recevoir au moins certains des seconds signaux d'adresse, ces troisièmes moyens décodeurs étant reliés aux moyens de commutation de manière à relier au premier, au second ou au troisième potentiel ladite seconde région des cellules.
Description
La présente invention concerne le domaine des mémoires mortes
électriquement programmables, en particulier celles
qui utilisent des composants de mémoire à grille flottante.
Les mémoires mortes électriquement programmables (EPROMs) du type métaloxyde-semiconducteur (MOS) utilisent fréquem-
ment des cellules de mémoire pourvues de grilles électrique-
ment isolées (grilles flottantes). Ces grilles flottantes sont généralement entièrement entourées par un isolant et
formées d'une couche de silicium polycristallin (polysili-
cium). L'information est conservée dans les cellules ou com-
posants de mémoire sous forme d'une charge sur les grilles flottantes. La charge est amenée aux grilles flottantes par
des mécanismes très variés tels que l'injection par ava-
lanche, l'injection de canal, l'effet tunnel, etc., en fonc-
tion de la structure des cellules. Les cellules sont géné-
ralement effacées en exposant le réseau à un rayonnement ultraviolet. Un exemple de ces cellules peut être trouvé dans les US-A-3 500 142, US-A-3 660 819, US-A-3 755 721 et
US-A-4 099 196. Dans certains cas, ces cellules sont élec-
triquement effacables (cellules EEPROM). Un exemple d'une
telle cellule est illustré dans le US-A-4 203 158.
L'invention de la présente demande est utilisée avec une
cellule EPROM, en particulier une telle cellule électrique-
ment effacable du type appelé "cellule EPROM flash". La cellule utilisée par la présente invention est décrite dans une demande apparentée, dérivée de la demande déposée au
Etats-Unis le 5 octobre 1988 sous le numéro 253775 et inti-
tulée Low Voltage EEPROM Cell, qui appartient à la Deman-
deresse. Depuis de nombreuses années on sait que, lorsque l'on utilise des cellules EPROM dans un réseau mémoire, on a quelquefois besoin de circuits pour isoler électriquement les composants les uns des autres. On peut en avoir besoin, par exemple, pour permettre la lecture d'une cellule sans interférences provenant des cellules adjacentes ou, par exemple, pour permettre la programmation d'une cellule sans perturber la programmation d'une autre cellule. On en trouvera des exemples dans les US-A-3 728 695 et US-A-4 698 787. La technique antérieure la plus proche est, selon la
Demanderesse, le US-A-4 698 787. Ce brevet décrit l'utilisa-
tion d'une cellule présentant, dans un réseau mémoire, des régions de source et de drain asymétriques. On y décrit des procédés pour permettre un effacement sélectif (cf. colonne 11, début de la ligne 54, jusqu'à colonne 12, ligne 23 de ce document). Ce brevet enseigne l'utilisation de transistors de sélection associés aux lignes de mot pour, par exemple, isoler des octets (cf. le transistor 129 de la figure 5d de
ce document). Comme on le verra, la présente invention per-
met un effacement par blocs dans un réseau sans utiliser de transistors d'isolement ou autres, activés par la ligne de
mot du réseau.
A cet effet, la présente invention propose un réseau mémoire comprenant une pluralité de cellules de mémoire électriquement programmable et électriquement effaçables, présentant chacune une région de source, une région de drain, une grille flottante et une grille de commande. On
utilise une pluralité de blocs comportant chacun une plu-
ralité de lignes de bit globalement parallèles (colonnes), les régions de drain des cellules étant reliées aux lignes de bit. La mémoire comporte une pluralité de lignes de mot globalement perpendiculaires aux lignes de bit, chaque ligne de mot étant continue et s'étendant d'un bout à l'autre des blocs. Dans le mode de réalisation actuellement préféré, des
lignes de mot en polysilicium forment les grilles de com-
mande des cellules. On dispose un commutateur de source
associé à chacun des blocs. Chaque commutateur relie sélec-
tivement toutes les régions de source des cellules d'un bloc donné à l'un de trois potentiels. On utilise des moyens décodeurs d'adresse de colonne pour sélectionner une pluralité de lignes de bit dans l'un des blocs pour lecture et programmation. Lors de la programmation, le commutateur de source d'un bloc sélectionné relie toutes les régions de source du bloc sélectionné à un premier potentiel (par
exemple, celui de la masse). Les régions de source des cel-
lules des blocs non sélectionnés sont reliées à un second potentiel (par exemple, de 3,5 V) par les commutateurs de source des blocs non sélectionnés. Lors de l'effacement, toutes les régions de source du bloc sélectionné sont reliées au troisième potentiel (par exemple, de 12 V) et les régions de source des cellules des blocs non sélectionnés sont reliées à la masse. On utilise une partie des moyens
décodeurs d'adresse de colonne pour commander les commuta-
teurs de source. Un décodeur d'adresse de rangée sélectionne
les lignes de mot dans la mémoire.
On va maintenant donner une description détaillée d'un
exemple de réalisation de l'invention, en référence aux
dessins annexés.
La figure 1 est une vue en élévation, en coupe, d'un composant ou cellule de mémoire à grille flottante utilisé
dans le mode de réalisation actuellement préféré de la pré-
sente invention.
La figure 2A illustre les potentiels appliqués aux régions de source lors de l'effacement, pour un bloc
sélectionné et pour un bloc non sélectionné.
La figure 2B illustre les potentiels appliqués aux régions de source lors de la programmation, pour un bloc
sélectionné et pour un bloc non sélectionné.
La figure 3 est un schéma par blocs de la configuration
actuellement préférée de la mémoire selon l'invention.
On va décrire un réseau de mémoire EPROM "flash"
permettant un effacement sélectif. Dans la description qui
va suivre, on donnera de nombreux détails particuliers tels que des nombres de lignes de bit par blocs, etc. afin de permettre une compréhension complète de la présente invention. Il sera cependant bien évident pour l'homme du métier que la présente invention peut être mise en oeuvre
sans ces détails particuliers. Inversement, on n'a pas dé-
crit en détail les processus et circuits bien connus afin de
ne pas compliquer inutilement la description de la présente
invention. On a décrit un circuit pouvant être utilisé en combinaison avec la présente invention dans une demande apparentée, dérivée de la demande déposée aux USA le 12 juin 1989 sous le numéro 365185 et intitulée Reference Switching Circuit for Flash EPROM, qui appartient également à la
Demanderesse. Ce circuit empêche l'établissement de condi-
tions perturbantes dans les composants de référence utilisés par les amplificateurs de détection reliés aux lignes de bit. Sur la figure 1, on a représenté le composant ou cellule de mémoire utilisé dans le mode de réalisation actuellement préféré, formé sur un substrat de silicium tel que le substrat de type P 15 de la figure 1 (le composant de la figure 1 n'a été représenté qu'à un stade partiellement
réalisé, de manière à mieux faire apparaître sa structure).
Le composant comporte deux régions dopées distantes dispo-
sées dans le subtrat, à savoir une région de drain 12 et une région de source 13. Une grille flottante 10 de polysilicium est disposée globalement entre ces régions et au-dessus de leur niveau, en étant isolée de celles-ci par une couche de dioxyde de silicium ou autre couche isolante 14. La grille flottante 10, une fois le processus de fabrication achevé, est entourée complètement de couches isolantes et elle est donc électriquement flottante. Une seconde grille (grille de commande 11) est disposée au-dessus de la grille flottante 10. Dans le mode de réalisation actuellement préféré, cette
grille est réalisée à partir d'une seconde couche de poly-
silicium. Cette grille de commande est une bande continue de polysilicium formant une ligne de mot de la mémoire de la
figure 3.
Le composant de mémoire du mode de réalisation actuel-
lement préféré utilise des régions de source et de drain asymétriquement dopées. Des régions de source et de drain sont toutes deux dopées par de l'arsenic dopant et la région de source reçoit un dopage supplémentaire de phosphore dopant. La région de source est donc plus profondément dopée; en outre, la région de source vient empiéter sur la zone de la grille flottante située au-dessus. L'utilisation de ces régions pour la programmation et l'effacement est décrite dans la demande apparentée précitée. On notera que la cellule de la figure 1 peut être réalise en utilisant une technologie NMOS ou CMOS bien connue. Le composant à canal N illustré figure 1 peut être réalisé directement dans un substrat de type P ou, lorsque l'on utilise un substrat de type N, peut être réalisé dans un puits de type P formé dans le substrat. D'autres variantes bien connues telles que l'utilisation à la fois de puits P
et de puits N sont bien connus de la technique.
Dans leur emploi actuel, les composants de mémoire sont programmés (c'està-dire chargés négativement sur leur grille flottante) en reliant la ligne de mot ou grille de commande 11 à un potentiel d'environ +12 V, la région de drain à un potentiel d'environ +7 V et la région de source à
la masse. Dans ces conditions, on a une injection d'élec-
trons chauds de canal au travers de la couche d'oxyde 14, couche qui a une épaisseur d'environ 11,5 nm dans le mode de réalisation actuellement préféré. Pour effacer la cellule, on rend flottante la région de drain, on met à la masse la ligne de mot ou grille de commande 11 et on applique un potentiel d'environ +12 V à la région de source. Dans ces conditions, la charge quitte la grille flottante par effet tunnel. Lors de la lecture de la cellule, on applique à la grille de commande un potentiel positif inférieur au potentiel, 5 V par exemple, qui provoquerait normalement le transfert de la charge sur la grille flottante, et on applique à la région de drain un potentiel de 1 V, par exemple. On détecte le courant traversant le composant pour déterminer si la grille flottante est chargée négativement ou non. Comme avec les autres composants à grille flottante, la charge négative sur la grille flottante décale la tension
de seuil du composant, en rendant celui-ci moins conducteur.
C'est pourquoi on peut déterminer la présence ou l'absence d'une charge sur la grille flottante avec un amplificateur de détection. Ceci permet de dire si une cellule est
programmée avec un "1" binaire ou un "0" binaire.
Présentation générale de l'architecture de la mémoire Sur la figure 3, on a représenté les cellules de mémoire
du mode de réalisation actuellement préféré aux intersec-
tions de lignes de mot et de ligne de bit, comme cela est habituellement le cas. Les bornes de drain des cellules de mémoire sont reliées à la ligne de bit. Les grilles de commande sont formées de bandes continues de polysilicium qui s'étendent sur toute la longueur du réseau. Les lignes de bit, globalement parallèles, sont perpendiculaires aux
lignes de mot, globalement parallèles. Par exemple, la cel-
lule 27 a sa région de drain reliée à la ligne de bit 38 et
sa région de source 39 reliée au commutateur de source 51.
La ligne de mot 29 s'étend sur une pluralité d'autres cel-
lules disposées le long de la ligne de mot.
Conformément à la présente invention, les cellules sont organisées en blocs. Chaque bloc comporte une pluralité de lignes de bit, par exemple chacun des blocs 40, 41 et 42 de la figure 3 du mode de réalisation actuellement préféré contient 128 lignes de bit. Les régions de source de toutes les cellules de chacun des blocs sont reliées à un noeud commun, ce qui permet à ce noeud d'être commuté sur l'un de trois potentiels au moyen d'un commutateur de source. Il y a un commutateur de source associé à chacun des blocs, par exemple le bloc 40 est relié au commutateur de source 50, le bloc 41 au commutateur de source 51 et le bloc 42 au
commutateur de source 52.
Le décodeur X 43 sélectionne une ligne de mot isolée de
la mémoire pour chacune des adresses qui lui sont appli-
quées. Les décodeurs Y 44, 45 et 46 sélectionnent, pour cha-
cune des adresses Y, un octet (8 lignes de bit) de l'un des
blocs et relient 8 lignes de bit provenant du bloc sélec-
tionné à l'amplificateur de détection et aux tampons de sortie 54 (pour une adresse Y donnée, il n'y a qu'un seul bloc qui soit un bloc sélectionné). Les commutateurs de source sont commandés par le décodeur Y de source 60 qui, dans le mode de réalisation actuellement préféré, fait partie des décodeurs Y 44, 45 et 46 et, comme on le décrira, le décodeur 60 fait en sorte que les régions de source des cellules des blocs sélectionnés et des blocs non sélection- nés soient reliées à l'un des trois potentiels pour lecture,
programmation et effacement.
Potentiels de région de source d'effacement/programmation Sur la figure 2A, on a illustré les tensions utilisées lors de l'effacement, pour un bloc sélectionné et pour un bloc non sélectionné (un bloc est sélectionné lorsque des cellules de ce bloc sont sélectionnés pour programmation ou lecture; les blocs entiers sont sélectionnés, un à la fois, pour effacement). Le bloc 20 représente un bloc sélectionné et comprend une pluralité de cellules de mémoire situées au
sein du bloc, par exemple la cellule 25. Le bloc 21 repré-
sente un bloc non sélectionné, illustrant de la même façon une pluralité de cellules disposées au sein du bloc. Toutes les régions de source de toutes les cellules situées dans le
bloc 20 sont reliées à un noeud commun ou ligne commune 22.
De façon semblable, toutes les régions de source des cel-
lules du bloc 21 sont reliées à un noeud commun ou ligne
commune 23.
Lors de l'effacement, si le bloc 20 est sélectionné, les régions de source des cellules sont reliées au potentiel de programmation VPP par l'intermédiaire des commutateurs de source illustrés figure 3. Ce potentiel de programmation est, dans le mode de réalisation actuellement préféré, de +12 V. Les commutateurs de source des blocs non sélectionnés sont reliés à la masse par l'intermédiaire des commutateurs de source, et c'est pour cette raison que l'on a illustré la ligne 23 reliée à la masse. Pour l'effacement, toutes les
grilles de commande sont reliées au potentiel de la masse.
Toutes les régions de drain sont laissées flottantes, donc la ligne 28 du bloc 20, par exemple, et les autres lignes de bit des blocs sélectionnés et non sélectionnés sont laissés flottantes. Dans ces conditions, toute charge négative sur les grilles flottantes des cellules du bloc sélectionné est éliminée via la région de source, ce qui efface les grilles flottantes (en les laissant avec une charge neutre). Dans
ces conditions, toutes les cellules d'un bloc donné sont ef-
facées, et les cellules de mémoire des blocs non sélec-
tionnés restent intactes.
La figure 2B illustre les potentiels appliqués lors de la programmation des cellules. Ici encore, on a représenté deux
blocs, un bloc sélectionné 30 et un bloc non sélectionné 31.
Chacun des blocs contient une pluralité de cellules, toutes les régions de source des cellules du bloc 30 étant reliées à la ligne 34 et toutes les régions de source de toutes les cellules du bloc 31 étant reliées à la ligne 35. Lors de la programmation, toutes les régions de source du bloc sélectionné sont reliées à la masse par l'intermédiaire du commutateur de source, et toutes les régions de source du
bloc non sélectionné sont reliées à un potentiel anti-per-
turbateur VDI (Disturb Inhibit) qui sera expliqué plus loin.
Dans le mode de réalisation actuellement préféré, VDI est d'environ +3,5 V. Supposons que le décodeur X ait sélectionné la ligne 32 pour programmation, et que les cellules situées dans le bloc
30 le long de cette ligne de mot doivent être programmées.
Si l'on doit programmer par exemple la cellule 36 (c'est-
à-dire que l'on doit charger négativement sa grille flot-
tante), la région de drain de la cellule de mémoire 36 est reliée à un potentiel de programmation VPP (par exemple, de
+7 V), tandis que la ligne de mot sélectionnée 32 est main-
tenue à +12 V. Dans ces conditions, une charge est transfé-
rée du substrat à la grille flottante. Comme la ligne de mot
33 et les autres lignes de mot sont maintenues à un poten-
tiel nul, aucune des autres cellules situées le long de la ligne de bit 37 n'est programmée. Les lignes de bit non sélectionnées, aussi bien celles du bloc 30 que celles des blocs non sélectionnés, sont maintenues à un potentiel nul, de sorte qu'aucune programmation n'a lieu dans les autres cellules de mémoire, que ce soit le long de la ligne de mot
sélectionnée ou le long des lignes de mot non sélectionnées.
L'opération de programmation est habituellement une opération lente, et il est possible que les +12 V appliqués à la ligne de mot sélectionnée provoquent une programmation lente dans les cellules situées le long de cette ligne de mot dans les blocs non sélectionnés, même avec les régions de drain des cellules de ces blocs reliées à la masse. On peut empêcher ceci en élevant le potentiel sur les régions de source, par exemple à +5 V (le potentiel nominal utilisé par la mémoire). Cette action est décrite dans le US-A-4 698
787. Cependant, on a constaté qu'en opérant ainsi un efface-
ment lent a lieu dans les cellules situées le long des li-
gnes de mot non sélectionnées, car ces cellules ont leur grille de commande au potentiel nul, leur région de drain à un potentiel nul et leur région de source à +5 V. Au lieu de cela, on a trouvé qu'il était plus efficace de maintenir les régions de source à un potentiel inférieur à +5 V par exemple, ce potentiel étant illustré par le potentiel VDI sur la figure 2B. Dans le mode de réalisation actuellement préféré, ce potentiel est d'environ +3,5 V. Ce potentiel est suffisamment faible pour empêcher l'effacement le long des lignes de mot non sélectionées, mais suffisamment élevé pour
empêcher la programmation le long des lignes de mot sélec-
tionnées.
Mode de réalisation actuellement préféré (figure 3) Sur la figure 3, on n'a représenté que trois blocs. En
pratique, on utilise un nombre de blocs très supérieur.
Chaque bloc contient une pluralité de lignes de bit (par exemple, 128 lignes). Le nombre exact de blocs, le nombre exact de lignes de bit par bloc et le nombre exact de lignes de mot ne sont pas critiques pour la mise en oeuvre de la
présente invention.
Les décodeurs Y 44, 45 et 46 peuvent être des décodeurs ordinaires qui sélectionnent huit lignes de bit (ou tout autre nombre quelconque) de l'un des blocs pour liaison aux amplificateurs de détection. Un sous- ensemble des adresses Y est nécessaire au décodeur Y de source 60 pour appliquer un signal servant à indiquer quel bloc à été sélectionné et, inversement, quels blocs n'ont pas été sélectionnés. Les signaux pour les commutateurs de source 50, 51 et 52 peuvent donc provenir d'un étage de décodage intermédiaire et l'on peut utiliser le décodeur Y servant à sélectionner les
octets dans les blocs, ou un autre décodeur de source dis-
tinct 60. Comme illustré, chacun des commutateurs de source 50, 51 et 52 relie son bloc respectif soit à la masse, soit
au potentiel anti-perturbateur, soit au potentiel de pro-
grammation VPP. Ces commutateurs peuvent être des commuta-
teurs ordinaires réalisés à partir de transistors à effet de champ. Supposons que l'on doive programmer la totalité de la mémoire de la figure 3 par un nouveau programme. Avant de pouvoir effectuer ceci, on efface tous les blocs. Comme indiqué à propos de la figure 2A, les commutateurs de source de chacun des blocs relient leurs blocs respectifs (de façon séquentielle, afin de minimiser le passage de courant) au potentiel Vp. Les commutateurs de source des blocs non
sélectionnés maintiennent à zéro les blocs non sélectionnés.
Durant cette opération d'effacement, les décodeurs Y lais-
sent flotter les drains. Le décodeur X relie les lignes de mot au potentiel de la masse. De cette manière, on efface
toutes les cellules de tous les blocs (après la program-
mation initiale, on peut s'attendre à ce qu'un ou plusieurs blocs soit sélectionné pour être reprogrammé; dans ce cas,
on n'efface que les blocs nécessitant une reprogrammation).
Une fois que l'effacement a eu lieu, les cellules peuvent être programmées. Par exemple, toutes les cellules du bloc 41 peuvent être programmées - un octet à la fois. Pour une programmation dans ces circonstances, les commutateurs de source 50 et 52 relient au potentiel anti-perturbateur les régions de source pour les blocs 40 et 42. Le commutateur de source 51 relie les régions de source des cellules du bloc 41 à la masse. Le décodeur X 43 sélectionne séquentiellement
les lignes de mot les unes après les autres pour les pro-
il grammer, en reliant ces lignes au potentiel +12 V. Celles des cellules qui doivent être programmées ont alors leur région de drain reliées au potentiel VPP. Toutes les autres électrodes de drain, à la fois pour les blocs sélectionnés et pour les blocs non sélectionnés, restent au potentiel de
la masse. On réalise ceci au moyen des décodeurs Y. Les don-
nées d'entrée déterminent celles des régions de drain qui
sont reliées au potentiel VPP pour programmation.
Lors de la lecture des données, on sélectionne une ligne
de mot au moyen du décodeur X et, dans le mode de réali-
sation illustré, on sélectionne un octet dans l'un des blocs. Pour la lecture, les commutateurs de source relient tous les régions de source à la masse, aussi bien pour les blocs sélectionnés que pour les blocs non sélectionnés. Les régions de drain (lignes de bit) des cellules sélectionnées des blocs sélectionnés sont reliées à un potentiel d'environ 1 V. La ligne de mot sélectionnée est maintenue à environ V. On peut déterminer si une cellule est programmée ou non au moyen d'amplificateurs de détection ordinaires, d'après
la conductivité de la cellule.
Les cellules de référence utilisées dans le mode de réa-
lisation actuellement préféré ont été décrites dans la
demande de brevet apparentée précitée.
Claims (10)
1. Un réseau mémoire, comportant une pluralité de cellules de mémoire (27) électriquement programmables et électriquement effaçables comprenant chacune une région de source (S), une région de drain (D), une grille flottante et une grille de commande, caractérisé en ce qu'il comprend:
- une pluralité de blocs (40, 41, 42), chaque bloc com-
prenant une pluralité de lignes de bit (38) globalement
parallèles, reliées auxdites régions de drain d'une plura-
lité desdites cellules, - une pluralité de commutateurs de source (50, 51, 52),
avec un commutateur pour chacun desdits blocs, lesdites ré-
gions de source de ladite pluralité desdites cellules de
chacun desdits blocs étant reliées à l'un de ces commuta-
teurs,
- une pluralité de lignes de mot (29), globalement paral-
lèles aux lignes de bit, chaque ligne de mot étant continue et traversant sur son étendue ladite pluralité de blocs, chacune des ces lignes de mot étant reliée à la grille de commande de l'une des cellules situées sur chacune des lignes de bit, - des moyens décodeurs de rangée (43), pour décoder des adresses de rangée et pour sélectionner des lignes de mot de
telle manière que, lorsque l'une des lignes de mot est sé-
lectionnée, le potentiel des grilles de commande des cellu-
les situées le long de cette ligne de mot dans tous les blocs soit modifié, - des seconds moyens décodeurs (44, 45, 46, 60), pour,
lors de la programmation, sélectionner une pluralité de li-
gnes de bit dans un bloc sélectionné desdits blocs pour pro-
grammation et relier les régions de source des cellules des blocs sélectionnés à un premier potentiel et les régions de source des cellules des blocs non sélectionnés à un second potentiel (VDI) et pour, lors de l'effacement, relier les régions de source des cellules d'un bloc sélectionné desdits blocs à un troisième potentiel (VPP) et la région de source
des cellules des blocs non sélectionnés audit premier po-
tentiel.
2. La mémoire de la revendication 1, dans lequel ledit premier potentiel est le potentiel de la masse.
3. La mémoire de la revendication 2, dans lequel ledit second potentiel (VDI) est d'environ +3,5 V.
4. La mémoire de la revendication 3, dans lequel ledit troisième potentiel (VPP) est de +12 V.
5. La mémoire de l'une des revendications 1 ou 4, dans
lequel les lignes de mot sont formées de bandes de polysili-
cium qui constituent les grilles de commande des cellules
situées le long de cette ligne de mot.
6. La mémoire de la revendication 1, dans laquelle, lors de la programmation, les seconds moyens décodeurs (44, 45, 46, 60) relient à un potentiel de programmation (VPP) les électrodes de source des cellules des lignes sélectionnées et relient à la masse les électrodes de source des lignes non sélectionnées, aussi bien celles des blocs sélectionnés que celles des blocs non sélectionnés et dans laquelle, lors
de l'effacement, les seconds moyens décodeurs laissent flot-
ter électriquement les régions de drain de toutes les cel-
lules, sélectionnées et non sélectionnées.
7. La mémoire de la revendication 5, dans laquelle, lors de la programmation, les seconds moyens décodeurs (44, 45, 46, 60) relient à un potentiel de programmation (VPP) les électrodes de source des cellules des lignes sélectionnées et relient à la masse les électrodes de source des lignes non sélectionnées, aussi bien celles des blocs sélectionnés que celles des blocs non sélectionnés et dans laquelle, lors
de l'effacement, les seconds moyens décodeurs laissent flot-
ter électriquement les régions de drain de toutes les cel-
lules, sélectionnées et non sélectionnées.
8. Une mémoire électriquement programmable et électri-
quement effaçable, caractérisée en ce qu'elle comprend:
- une pluralité de lignes de mot (29), globalement paral-
lèles, - une pluralité de lignes de bit (38), globalement paral- lèles, ces lignes de bit étant perpendiculaires aux lignes de mot, - une pluralité de cellules de mémoire (27), associées
chacune à chaque intersection des lignes de bit et des li-
gnes de mot, chacune de ces cellules comprenant une première
région (D), une seconde région (S) et une grille de com-
mande, les grilles de commande étant formées par les lignes de mot et la première région des cellules étant reliée à la ligne de bit respective de celles-ci, - une pluralité de moyens de commutation (50, 51, 52) permettant, chacun, de relier sélectivement à un premier, un second (VDI) OU un troisième (VPP) potentiel ladite seconde région des cellules d'un bloc (40, 41, 42) de lignes de bit adjacentes, - des premiers moyens décodeurs (43), pour recevoir des premiers signaux d'adresse pour sélectionner au moins l'une des lignes de mot de manière que toutes les cellules situées le long des lignes de mot sélectionnées reçoivent le même
potentiel lorsqu'elles sont sélectionnées, ces premiers mo-
yens décodeurs étant reliés aux lignes de mot,
- des seconds moyens décodeurs (44, 45, 46), pour rece-
voir des seconds signaux d'adresse permettant de sélection-
ner au moins l'une des lignes de bit dans un bloc sélec-
tionné desdits blocs, ces seconds moyens décodeurs étant reliés aux lignes de bit, et - des troisièmes moyens décodeurs (60), pour recevoir au moins certains des seconds signaux d'adresse,'ces troisièmes moyens décodeurs étant reliés aux moyens de commutation de
manière à relier au premier, au second ou au troisième po-
tentiel ladite seconde région des cellules.
9. La mémoire de la revendication 8, dans laquelle ladite première région est une région de drain et ladite seconde
région est une région de source.
10. La mémoire de la revendication 9, dans laquelle, lors de la programmation, les moyens de commutation d'un bloc sélectionné parmi lesdits blocs relient les régions de source au potentiel de la masse et les régions de source des blocs non sélectionnés à un potentiel antiperturbateur (VDI) et dans laquelle, lors de l'effacement, ces moyens de commutation relient les régions de source de l'un des blocs
sélectionnés parmi lesdits blocs à un potentiel de pro-
grammation (VPP) et les régions de source des blocs non
sélectionnés à la masse.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/407,645 US5065364A (en) | 1989-09-15 | 1989-09-15 | Apparatus for providing block erasing in a flash EPROM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2652189A1 true FR2652189A1 (fr) | 1991-03-22 |
| FR2652189B1 FR2652189B1 (fr) | 1994-03-04 |
Family
ID=23612935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR909005278A Expired - Fee Related FR2652189B1 (fr) | 1989-09-15 | 1990-04-25 | Memoire eeprom "flash" a effacement par blocs. |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5065364A (fr) |
| JP (1) | JP2847322B2 (fr) |
| DE (1) | DE4028575C2 (fr) |
| FR (1) | FR2652189B1 (fr) |
| GB (1) | GB2235999B (fr) |
| HK (1) | HK63794A (fr) |
| IE (1) | IE64921B1 (fr) |
| IT (1) | IT1242990B (fr) |
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| GB9005482D0 (en) | 1990-05-09 |
| IE901399A1 (en) | 1991-03-27 |
| IT1242990B (it) | 1994-05-23 |
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