KR100280451B1 - 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리 - Google Patents

메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리 Download PDF

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Abstract

본 발명은 메모리 셀 어레이가 다수의 섹터(11)로 나누어지고, 나누어진 섹터(11) 단위로 지우기가 수행되는 플래쉬 메모리에 관한 것으로, 나누어진 섹터(11)를 다시 2개 이상의 서브 섹터(200)(300)로 나누고, 그 서브 섹터(200)(300)들의 내부에 있는 워드라인(W/L1)을 다른 서브 섹터 내부에 있는 워드라인(W/L2)과 공통으로 연결함으로써, 하나의 워드라인 디코더(21)에 여러개의 워드라인(W/L1)(W/L2)을 공통 연결할 수 있게 되어, 워드라인 디코더를 감소시킬 수 있다.

Description

메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리
본 발명은 메모리 셀 어레이가 다수의 섹터로 나누어지고, 나누어진 섹터 단위로 지우기가 수행되는 플래쉬 메모리에 관한 것으로, 특히 나누어진 섹터를 다시 2개 이상의 서브 섹터로 나누고, 그 서브 섹터 내부의 메모리 셀과 연결된 워드라인과 다른 서브 섹터 내부의 메모리 셀과 연결된 워드라인을 공통으로 연결함으로써, 레이아웃 면적을 줄일 수 있는, 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리에 관한 것이다.
사용자에 의해 프로그램 가능한 플래쉬 메모리인 이피롬은 바이트 단위로 프로그램되며, 지우기를 수행하면 메모리 셀 어레이의 각 셀에 저장된 데이터는 지워지며, 후에 다시 프로그램될 수 있다.
한편, 상기 지우기 동작에 의하면, 메모리 셀 어레이의 전체 셀에 저장된 데이터가 한꺼번에 지워진다. 전체 셀에 저장된 데이터가 한꺼번에 지워지는 것을 방지하기 위하여 메모리 셀 어레이를 다수의 섹터로 구분하고, 구분된 섹터별로 지우기를 수행하는 기술이 있으며, 이와같은 종래 기술은 미국에서 등록된 특허로서 특허번호 "5,245,570"인 "플로팅 게이트 비휘발성 메모리 블록과 선택 트랜지스터(Floating gate non-volatile memory blocks and select transistors)" 가 있다.
도 1은 종래기술에 따른, 플래쉬 메모리의 개략적인 구성도이다. 도 1에 도시된 바와같이, 플래쉬 메모리는 메모리 셀 어레이(10)와, 다수의 워드라인 디코더(21∼26)와, 비트라인 디코더(30)와, 상기 메모리 셀 어레이(10)를 다수의 섹터로 나누기 위한 다수의 섹터 선택 디코더(41,42)로 이루어지며, 그 메모리 셀 어레이(10)의 각 메모리 셀들은 워드라인(W/L1,W/L2)을 통하여 워드라인 디코더(21∼26)와 연결되고, 글로벌 비트라인(B/L1)을 통하여 비트라인 디코더(30)와 연결된다.
상기 메모리 셀 어레이(10)는 다수의 메모리 섹터(11,12)로 이루어지며, 각각의 메모리 섹터(11,12)는 각기 섹터 선택부(110,120)를 포함한다. 그 섹터 선택부(110,120)는 상기 섹터 선택 디코더(41,42)의 동작에 따라, 상기 메모리 섹터(11,12)의 각 셀과 상기 비트라인 디코더(30)와의 연결을 제어한다.
도 2는 상기 도 1의 메모리 셀 어레이의 상세 구성도로서, 메모리 섹터(11)의 각 셀(E11∼En4)의 게이트는 워드라인(W/L1∼W/Ln)과 연결되고, 드레인은 로컬 비트라인(B/LL1∼B/LL4)과 연결되며, 그 로컬 비트라인(B/LL1∼B/LL4)은 동일한 칼럼에 위치한 셀들의 드레인을 공통으로 연결한다. 또한, 메모리 섹터(11) 내부에서 각 셀의 소스는 공통 연결된다. 섹터 선택부(110)는 상기 로컬 비트라인(B/LL1∼B/LL4)과 글로벌 비트라인(B/L1)(B/L2)을 선택적으로 연결하는 다수의 선택 트랜지스터(T1∼T4)로 이루어지고, 그 다수의 선택 트랜지스터(T1∼T4)의 게이트는 섹터 선택라인(SL1,SL2)을 통하여 상기 섹터 선택 디코더(41)와 연결된다. 여기서, 그 다수의 스위칭 트랜지스터(T1∼T4)는 엔모스 트랜지스터이다.
이와같이 구성된 종래 기술의 동작은 다음과 같다.
하나의 워드라인과 하나의 글로벌 비트라인이 인에이블되어 있는 상태에서, 섹터 선택 디코더가 섹터 선택라인을 통하여 소정전압을 출력하면 메모리 섹터(11)의 전체 메모리 셀 중에서 하나의 메모리 셀이 선택된다. 예를들어, 섹터 선택 디코더(41)가 섹터 선택라인(SL1)에 하이레벨의 전압을 출력하고 섹터선택라인(SL2)에 로우레벨의 전압을 출력하면, 그 섹터 선택라인(SL1)이 게이트에 연결된 선택 트랜지스터(T2,T4)가 턴온되고, 그 섹터 선택라인(SL2)이 게이트에 연결된 선택 트랜지스터(T1,T3)는 턴오프된다. 상기 선택 트랜지스터(T2,T4)가 턴온됨에 의해, 글로벌 비트라인(B/L1)(B/L2)과 로컬 비트라인(B/LL2)(B/LL4)이 각각 연결된다. 이때 첫번째 워드라인(W/L1)과 첫 번째 글로벌 비트라인(B/L1)이 인에이블 되어 있으면 메모리 셀(E12)이 선택된다.
다음으로, 도 3을 참조하여 읽기, 쓰기, 및 지우기 동작에 대하여 설명한다. 읽기와 쓰기는 워드라인 별로 수행되고, 지우기 동작은 섹터 내부의 전체 메모리 셀들에서 동시에 수행된다. 도 3은 종래 기술에서, 읽기, 쓰기, 및 지우기 동작이 수행될 때, 메모리 셀의 각 단자의 전압 레벨을 나타낸 도이다.
첫 번째로, 도 3에 도시된 바와같이, 메모리 셀의 게이트 전압인 워드라인 전압이 전원전압(VCC)이고, 드레인 전압인 비트라인 전압이 1[V]∼1.5[V] 이고, 소스 전압인 접지전압이 '0'[V] 이면, 그 메모리 셀에서 읽기 동작이 수행된다.
두 번째로, 도 3에 도시된 바와같이, 메모리 셀의 게이트에 8∼10[V]의 전압이 인가되고, 드레인에 5∼7[V]전압이 인가되고, 소스에 '0'[V]전압이 인가되면, 해당 메모리 셀에서 쓰기 동작이 수행된다. 한편, 쓰기 동작시 기판에서부터 플로팅 게이트로 전하의 이동이 일어날 수 있으며, 이로인하여, 동일한 워드라인에 연결된 메모리 셀들에 인접한 메모리 셀들에는 교란현상(Disturb)이 일어날 수 있다. 이를 방지하기 위해, 게이트 전압은 적절한 값으로 결정되어야 한다.
세 번째로, 도 3에 도시된 바와같이, 게이트에 -8∼-12[V]가 인가되고, 소스에 5∼7[V]가 인가되며, 드레인이 플로팅(floating) 상태로 되면, 지우기 동작이 수행된다. 즉, 선택 트랜지스터가 오프되면 그 선택 트랜지스터와 연결된 메모리셀의 드레인은 플로팅 상태가 되고, 워드라인의 전압이 -8∼-12[V]가 되도록 하면, 해당 메모리 셀의 데이터가 지워진다. 한편, 선택되지 않은 섹터( 섹터(11)이외의 도시되지 않은 섹터 ) 내부에 있는 셀들의 각각의 게이트 전압은 '0'[V] 이기 때문에, 지우기가 수행되지 않는다.
이와같은 지우기 동작은 상기 메모리 섹터(11) 내부의 전체 메모리 셀(E11∼En4)에서 동시에 수행된다. 즉, 워드라인(W/L1∼W/Ln)을 통해 -8∼-12[V] 전압이 인가되고, 선택 트랜지스터(T1∼T4)들을 오프시키면, 전체 메모리 셀(E11∼En4)에서 동시에 지우기가 수행된다.
위에서 설명한 바와같은 종래 기술은, 지우기 동작시와 쓰기 동작시에, 메모리 셀을 인에이블 시키기 위하여, 워드라인 하나에 하나의 워드라인 디코더가 있어야 한다. 즉, 워드라인이 256개라면 워드라인 디코더 역시 256개가 있어야 한다.
한편, 반도체 집적회로에서는 레이아웃이 중요한 요소이다. 레이아웃을 줄이기 위하여 메모리 셀의 크기를 축소 시키는 방법이 있으나, 메모리 셀의 크기를 축소 시키더라도 주변회로의 디자인 룰(rule)이 많이 줄지 않는다면, 셀의 피치에 맞게 워드라인 디코더를 위치시킬 수가 없다. 따라서, 셀의 크기가 줄어들어도 워드라인 디코더의 크기는 줄어들지 않게 됨으로써, 워드라인 디코더의 크기는 상대적으로 증가하게 된다. 따라서, 효율적으로 레이아웃 면적을 줄이기 위해서는 전체 레이아웃에서 워드라인 디코더의 레이아웃이 차지하는 비율을 줄이는 것이 필요하다.
따라서, 본 발명의 목적은, 워드라인과 연결되는 워드라인 디코더의 개수를 줄여 레이아웃 면적을 줄일 수 있는 플래쉬 메모리를 제공하는데 있다.
도 1은 종래 기술에 따른, 플래쉬 메모리의 개략적인 구성도
도 2는 상기 도 1의 메모리 셀 어레이의 상세 구성도
도 3은 종래 기술에서, 읽기, 쓰기, 및 지우기 동작이 수행될 때, 메모리 셀의 각 단자의 전압 레벨을 나타낸 도
도 4는 본 발명의 실시예에 따른, 플래쉬 메모리의 개략적인 구성도
도 5는 상기 도 4의 메모리 섹터의 상세 구성도
**** 도면의 주요 부분에 대한 부호의 설명 ****
10 : 메모리 셀 어레이 11: 메모리 섹터
21∼24 : 워드라인 디코더 30 : 비트라인 디코더
200 : 제1 부(sub) 메모리 섹터 300 : 제2 부 메모리 섹터
110 : 섹터 선택부 111 : 서브 섹터 선택부
41 : 섹터 선택 디코더 51 : 서브 섹터 선택 디코더
E11∼E24 : 제1 메모리 셀 En-1,1∼En4 : 제2 메모리 셀
SL1, SL2 : 섹터 선택라인 SSL1, SSL2 : 서브 섹터 선택라인
B/Ll, B/L2 : 글로벌 비트라인 B/LL1l-B/LL14 : 제1 로컬 비트라인
B/LL2l-B/LL24 : 제2 로컬 비트라인
T1,T2,T3,T4,ST1,ST2,ST3,ST4 : 선택 트랜지스터
상기 목적을 달성하기 위한 본 발명은, 메모리 섹터를 두 개 이상의 서브 섹터로 나누고, 각 서브 섹터들 내부에 있는 다수의 메모리 셀들의 각각의 게이트에 연결된 다수의 워드라인 중에서, 하나의 워드라인을 다른 서브 섹터 내부에 있는 워드라인과 공통으로 연결한다. 즉, 첫 번째 서브 섹터 내부의 첫번째 워드라인과 두 번째 서브섹터 내부의 첫 번째 워드라인을 하나의 워드라인 디코더에 공통 연결한다. 또한, 메모리 섹터 내부의 전체 메모리 셀들의 각각의 소스는 공통으로 연결된다. 이 경우, 본 발명에 따른, 전체 워드라인 디코더의 개수는 종래 기술에 비하여 반으로 줄어들게 된다.
이와같이 구성된 본 발명의 동작을 첨부한 도면을 참조하여 설명한다.
도 4는 본 발명의 실시예에 따른, 플래쉬 메모리의 개략적인 구성도이다.
도 4에 도시한 바와같이, 메모리 셀 어레이의 일부분인 메모리 섹터(11)는 제1 및 제2 부(sub) 메모리 섹터(200)(300)로 나누어 진다.
섹터 선택 디코더(41)는, 종래 기술에서는 메모리 섹터(11)의 메모리 셀 전체를 선택하였으나 본 발명의 실시예에서는, 상기 제1 부 메모리 섹터(200) 내부의 메모리 셀들을 선택한다. 서브 섹터 선택 디코더(51)는 상기 제2 부 메모리 섹터(300) 내부의 메모리 셀들을 선택한다.
섹터 선택부(110)는, 상기 제1 부 메모리 섹터(200) 내부에 위치하여, 상기 섹터 선택 디코더(41)의 동작에 따라, 상기 제1 부 메모리 섹터(200)의 각 셀과 비트라인의 연결을 제어한다.
상기 제2 부 메모리 섹터(300)의 서브 섹터 선택부(111)는, 상기 서브 섹터 선택 디코더(51)의 동작에 따라, 상기 제2 부 메모리 섹터(300)의 각 셀과 비트라인의 연결을 제어한다.
부호 21∼24는 워드라인 디코더이다. 첫 번째 워드라인 디코더(21)는 상기 제1 부 메모리 섹터(200)의 첫 번째 워드라인(W/L1) 및 상기 제2 부 메모리 섹터(300)의 첫 번째 워드라인(W/L2)에 공통 연결된다.
또한, 워드라인 디코더(22)는 상기 제1 부 메모리 섹터(200)의 세 번째 워드라인(W/L5) 및 상기 제1 부 메모리 섹터(300)의 세 번째 워드라인(W/L6)에 공통으로 연결된다.
또한, 워드라인 디코더(23)는 상기 제1 부 메모리 섹터(200)의 두 번째 워드라인(W/L3) 및 상기 제2 부 메모리 섹터(300)의 두 번째 워드라인(W/L4)에 공통 연결된다.
부호 30은 비트라인 디코더이다.
도 5는 상기 도 4의 메모리 섹터(11)의 상세 구성도로서,
상기 제1 부 메모리 섹터(200)는 다수의 제1 메모리 셀(E11∼E24)과, 그 다수의 제1 메모리 셀(E11∼E24) 중에서 같은 칼럼에 위치한 메모리 셀(E11,E21) (E12,E22) (E13,E23)(E14,E24)들의 드레인을 공통으로 연결하는 다수의 제1 로컬 비트라인(B/LL11∼B/LL14)을 포함하며, 상기 섹터 선택부(110)는 상기 섹터 선택 디코더(41)의 동작에 따라 상기 다수의 제1 로컬 비트라인(B/LL11∼B/LL14)과 상기 글로벌 비트라인(B/L1)(B/L2)을 연결 하거나 차단한다.
상기 섹터 선택부(110)는 4개의 스위칭 트랜지스터(T1∼T4)로 이루어지며, 그 구성은 종래 기술의 섹터 선택부(110)의 구성과 동일하다.
상기 제2 부 메모리 섹터(300)는 다수의 제2 메모리 셀(En-1,1∼En4)과, 그 다수의 제2 메모리 셀(En-1,1∼En4)중에서 같은 칼럼에 위치한 메모리 셀(En-1,1,En1) (En-1,2,En2)(En-1,3,En3)(En-1,4,En4)들의 드레인을 공통으로 연결하는 다수의 제2 로컬 비트라인(B/LL21∼B/LL24)을 포함하며, 상기 서브 섹터 선택부(111)는 상기 서브 섹터 선택 디코더(51)의 동작에 따라 상기 다수의 제2 로컬 비트라인(B/LL21∼B/LL24)과 상기 글로벌 비트라인(B/L1)(B/L2)을 연결 하거나 차단한다. 상기 메모리 섹터(11) 내부의 전체 메모리 셀의 소스는 공통 연결된다.
상기 서브 섹터 선택부(111)의 구성은 상기 섹터 선택부(110)의 구성과 동일한 형태를 이루며, 4개의 스위칭 트랜지스터(ST1∼ST4)는 각기 상기 서브 섹터 선택 디코더(51)의 동작에 따라 상기 제2 로컬 비트라인(B/LL21∼B/LL24)과 글로벌 비트라인(B/L1)(B/L2)을 연결 또는 차단하고, 그 게이트는 상기 서브 섹터 선택 디코더(51)로 부터의 선택 라인(SSL1)(SSL2)과 연결된다.
상기 스위칭 트랜지스터(T1∼T4)(ST1∼ST4)들은 엔모스 트랜지스터이다.
이와같이 구성한 본 발명 실시예의 동작을 설명한다.
하나의 글로벌 비트라인이 인에이블되어 있는 상태에서, 워드라인 디코더에 의해 두 개의 워드라인이 선택된다. 이때, 섹터 선택 디코더(41)가 섹터 선택선(SL1)(SL2)에 소정전압을 출력하면 제1 부 메모리 섹터(200) 내부에 있는 하나의 메모리 셀이 선택되며, 서브 섹터 선택 디코더(51)가 섹터 선택선(SSL1)(SSL2)에 소정전압을 출력하면 제2 부 메모리 섹터(300) 내부에 있는 하나의 메모리 셀이 선택된다. 하나의 셀이 선택됨으로써, 읽기 및 쓰기가 수행된다.
즉, 제1 부 메모리 섹터(200)의 첫번째 워드라인(W/L1)과 제2 부 메모리 섹터(300)의 첫 번째 워드라인(W/L2)이 공통으로 연결되어 있음으로 인해, 제1 부 메모리 섹터(200)의 첫번째 줄(row)에 위치한 제1 메모리 셀(E11∼E14)과 제2 부 메모리 섹터(300)의 첫번째 줄(row)에 위치한 제2 메모리 셀(En-1,1∼En-1,4)이 동시에 선택된다.
이 상태에서, 섹터 선택 디코더(41)가 섹터 선택부(110)를 동작시키고, 서브 섹터 선택 디코더(51)가 서브 섹터 선택부(111)를 동작하지 않도록 함으로써, 상기 제1 메모리 셀(E11∼E14)은 선택되고, 상기 제2 메모리 셀(En-1,1∼En-1,4)은 선택되지 않는다.
예를들어, 섹터 선택 디코더(41)가 섹터 선택선(SL1)으로 하이레벨의 전압을 출력하고 섹터선택선(SL2)으로 로우레벨의 전압을 출력하면, 선택 트랜지스터(T2,T4)가 턴온되고, 선택 트랜지스터(T1,T3)는 턴오프된다. 상기 선택 트랜지스터(T2,T4)가 턴온됨에 의해, 글로벌 비트라인(B/L1)(B/L2)과 로컬 비트라인(B/LL12)(B/LL14)이 각각 연결된다. 이 상태에서, 첫번째 워드라인(W/L1)과 첫 번째 글로벌 비트라인(B/L1)이 인에이블 되어 있으면 메모리 셀(E12)이 선택된다.
이때, 서브 섹터 선택 디코더(51)는 두 개의 섹터선택선(SSL1)(SSL2)으로 로우레벨의 전압을 출력하면 서브 섹터 선택부(111)의 선택 트랜지스터(ST1∼ST4)들은 턴오프 된다. 즉, 상기 제2 로컬 비트라인(B/LL21∼B/LL24)은 글로벌 비트라인(B/L1)(B/L2)과 연결되지 않는다. 따라서, 상기 메모리 셀(E12)에 대하여서만, 읽기 및 쓰기 동작이 수행될 수 있게 된다.
본 발명 실시예에서, 읽기, 쓰기, 및 지우기 동작이 수행될 때, 메모리 셀의 각 단자의 전압 레벨은, 종래 기술과 마찬가지로 도 3에 도시된 바와같다.
다음으로 지우기 동작에 대하여 설명한다.
메모리 섹터(11)의 각 셀(E11∼En4)의 소스는 서로 공통 연결되어 있기 때문에, 지우기 동작은 메모리 섹터(11)의 전체 셀에서 동시에 수행되도록 한다.
섹터 선택 디코더(41)가 두 개의 섹터선택선(SL1)(SL2)으로 로우레벨을 출력하면 섹터 선택부(110)의 선택 트랜지스터(T1∼T4)들이 턴오프되어, 글로벌 비트라인(B/L1)과 로컬 비트라인(B/LL11,B/LL12)(B/LL21,B/LL22)이 연결되지 않고, 서브 섹터 선택 디코더(51)가 두 개의 섹터선택선(SSL1)(SSL2)으로 로우레벨을 출력하면 서브 섹터 선택부(111)의 스위칭 트랜지스터(ST1∼ST4)들이 글로벌 비트라인(B/L2)과 로컬 비트라인(B/LL13,B/LL14)(B/LL23,B/LL24)이 연결되지 않는다. 이와같이 함으로써, 전체 메모리 셀(E11∼En4)의 드레인은 프로팅 상태로 된다. 이때 워드라인 디코더(21∼24)는 워드라인(W/L1∼W/L4)으로 -8∼-12[V]의 전압을 인가하고, 각 메모리 셀의 소스에는 5[V]∼7[V]의 지우기 전압을 인가한다. 따라서, 전체 메모리 셀(E11∼En4)에서 동시에 지우기가 수행된다.
이상에서 설명한 실시예에서는 설명의 편의상 하나의 메모리 섹터를 두 개의 서브 섹터로 나누었으나, 필요에 따라 하나의 섹터를 두 개 이상의 서브 섹터로 나눌수 있으며, 이와같이 하여도 읽기 및 쓰기는 워드라인 별로 수행되고 지우기는 섹터별로 수행되기 때문에, 전체 시스템의 동작은 상기한 실시예의 동작과 동일하다.
이상에서 상세히 설명한 바와같이, 본 발명은 플래쉬 메모리의 메모리 셀 어레이를 다수의 메모리 섹터로 나누고, 그 다수의 메모리 섹터를 다시 여러개의 서브 섹터로 나누고, 나누어진 서브 섹터들의 내부에 있는 워드라인을 다른 서브 섹터 내부에 있는 워드라인과 공통으로 연결함으로써, 하나의 워드라인 디코더에 여러개의 워드라인을 공통 연결할 수 있게 된다. 만약, 하나의 섹터를 두 개의 서브 섹터로 나누고 메모리 셀 어레이의 워드라인이 256개 라고 가정하면, 워드라인 디코더는 128개가 필요하다. 또한, 하나의 섹터를 두개 이상의 서브 섹터로 나누면, 워드라인 디코더의 수는 더욱 감소하게 된다.
한편, 섹터를 여러개의 서브 섹터로 나누면, 나누는 개수만큼 서브 섹터 선택 디코더가 추가 되어야 하지만, 그 개수는, 감소되는 워드라인 디코더의 수에 비해서 상당히 적은 개수이므로, 무시할 만 하다.
이와같이 본 발명은, 종래 기술에 비하여 워드라인 디코더의 수는 절반 가량 줄어들게 되어, 플래쉬 메모리의 전체 레이아웃이 많이 줄어드는 효과가 있다.

Claims (5)

  1. 다수의 글로벌 비트라인과;
    섹터 선택 디코더와;
    서브 섹터 선택 디코더와;
    다수의 제1 메모리 셀과, 그 다수의 제1 메모리 셀의 게이트에 연결된 제1 워드라인과, 그 다수의 제1 메모리 셀 중에서 같은 칼럼에 위치한 메모리 셀들의 드레인을 공통으로 연결하는 다수의 제1 로컬 비트라인과, 상기 섹터 선택 디코더의 동작에 따라 상기 다수의 제1 로컬 비트라인과 상기 글로벌 비트라인을 연결 하거나 차단하는 섹터 선택부로 이루어진 제1 부 메모리 섹터와;
    다수의 제2 메모리 셀과, 그 다수의 제2 메모리 셀의 게이트에 연결된 제2 워드라인과, 그 다수의 제2 메모리 셀중에서 같은 칼럼에 위치한 메모리 셀들의 드레인을 공통으로 연결하는 다수의 제2 로컬 비트라인과, 상기 서브 섹터 선택 디코더의 동작에 따라 상기 다수의 제2 로컬 비트라인과 상기 글로벌 비트라인을 연결 하거나 차단하는 서브 섹터 선택부로 이루어진 제2 부 메모리 섹터; 로 구성되고,
    상기 제1 워드라인과 상기 제2 워드라인은 공통으로 연결되고, 상기 다수의 제1 및 제2 메모리 셀의 각각의 소스는 공통으로 연결된 것을 특징으로 하는 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리.
  2. 제1항에 있어서, 상기 섹터 선택부는, 다수의 선택 트랜지스터로 이루어지며, 그 각각의 선택 트랜지스터의 드레인은 상기 글로벌 비트라인에 연결되고, 소스는 상기 다수의 제1 로컬 비트라인 중에 하나와 연결되고, 게이트는 상기 섹터 선택 디코더에 연결되는 것을 특징으로 하는 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리.
  3. 제2항에 있어서, 상기 선택 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리.
  4. 제1항 또는 제2항에 있어서, 상기 서브 섹터 선택부는, 다수의 선택 트랜지스터로 이루어지며, 그 각각의 스위칭 트랜지스터의 드레인은 상기 글로벌 비트라인에 연결되고, 소스는 상기 다수의 제2 로컬 비트라인 중에 하나와 연결되고, 게이트는 상기 서브 섹터 선택 디코더에 연결되는 것을 특징으로 하는 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리.
  5. 제4항에 있어서, 상기 선택 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리.
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