JPH11283393A - メモリセルの動作がセクタ単位で行われるフラッシュメモリ - Google Patents
メモリセルの動作がセクタ単位で行われるフラッシュメモリInfo
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- JPH11283393A JPH11283393A JP26260298A JP26260298A JPH11283393A JP H11283393 A JPH11283393 A JP H11283393A JP 26260298 A JP26260298 A JP 26260298A JP 26260298 A JP26260298 A JP 26260298A JP H11283393 A JPH11283393 A JP H11283393A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 5
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 5
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 5
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- 238000010586 diagram Methods 0.000 description 3
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- 239000004065 semiconductor Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- G11C8/14—Word line organisation; Word line lay-out
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ワードラインと連結されるワードラインディ
コーダの個数を減らして、レイアウトの面積を減らし得
るフラッシュメモリを提供しようとするものである。 【解決手段】 メモリセルアレイを複数のセクタ１１に
分割し、該分割されたセクタを再び二つ以上のサブセク
タ２００、３００に分割し、該サブセクタ２００、３０
０の内部のワードラインＷ／Ｌ１を他のサブセクタの内
部のワードラインＷ／Ｌ２と共通連結させて、一つのワ
ードラインディコーダ２１に複数のワードラインＷ／Ｌ
１、Ｗ／Ｌ２を共通連結し得るように構成する。
コーダの個数を減らして、レイアウトの面積を減らし得
るフラッシュメモリを提供しようとするものである。 【解決手段】 メモリセルアレイを複数のセクタ１１に
分割し、該分割されたセクタを再び二つ以上のサブセク
タ２００、３００に分割し、該サブセクタ２００、３０
０の内部のワードラインＷ／Ｌ１を他のサブセクタの内
部のワードラインＷ／Ｌ２と共通連結させて、一つのワ
ードラインディコーダ２１に複数のワードラインＷ／Ｌ
１、Ｗ／Ｌ２を共通連結し得るように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイ
が複数のセクタに分割され、該分割されたセクタ単位で
消去動作を行うフラッシュメモリに係るもので、詳しく
は、分割されたセクタを再び二つ以上のサブセクタに分
割し、該サブセクタ内部のメモリセルと連結されたワー
ドラインと他のサブセクタ内部のメモリセルと連結され
たワードラインとを共通連結させて、レイアウト面積を
減らし得るメモリセルの動作がセクタ単位で行われるフ
ラッシュメモリに関するものである。
が複数のセクタに分割され、該分割されたセクタ単位で
消去動作を行うフラッシュメモリに係るもので、詳しく
は、分割されたセクタを再び二つ以上のサブセクタに分
割し、該サブセクタ内部のメモリセルと連結されたワー
ドラインと他のサブセクタ内部のメモリセルと連結され
たワードラインとを共通連結させて、レイアウト面積を
減らし得るメモリセルの動作がセクタ単位で行われるフ
ラッシュメモリに関するものである。
【０００２】
【従来の技術】一般に、使用者がプログラムを行い得る
フラッシュメモリのＥＰＲＯＭは、バイト単位にプログ
ラムが行われ、消去動作を行うと、メモリセルアレイの
各セルに貯蔵されたデータが消去されるが、その後、再
びプログラムすることができる。
フラッシュメモリのＥＰＲＯＭは、バイト単位にプログ
ラムが行われ、消去動作を行うと、メモリセルアレイの
各セルに貯蔵されたデータが消去されるが、その後、再
びプログラムすることができる。
【０００３】しかし、データの消去動作を行うとき、メ
モリセルアレイの全体セルに貯蔵されたデータが一緒に
消去されるので、このような全体セルのデータが一緒に
消去されることを防止する技術が米国特許５，２４５，
５７０号の“フローティングゲート非揮発性メモリブロ
ック及び選択トランジスタ”に開示され、その内容は、
メモリセルアレイを複数のセクタに分割し、該分割され
たセクタ別に消去動作を行うようになっている。
モリセルアレイの全体セルに貯蔵されたデータが一緒に
消去されるので、このような全体セルのデータが一緒に
消去されることを防止する技術が米国特許５，２４５，
５７０号の“フローティングゲート非揮発性メモリブロ
ック及び選択トランジスタ”に開示され、その内容は、
メモリセルアレイを複数のセクタに分割し、該分割され
たセクタ別に消去動作を行うようになっている。
【０００４】このような従来のフラッシュメモリにおい
ては、図３に示したように、メモリセルアレイ１０と、
複数のワードラインディコーダ２１〜２６と、ビットラ
インディコーダ３０と、前記メモリセルアレイ１０を複
数のセクタに分離するための複数のセクタ選択ディコー
ダ４１、４２（斜線入りブロック参照）と、を備えて構
成され、前記メモリセルアレイ１０の各メモリセルは、
各ワードラインＷ／Ｌ１、Ｗ／Ｌ２を通してワードライ
ンディコーダ２１〜２６に夫々連結され、ブローバルビ
ットラインＢ／Ｌ１を通してビットラインディコーダ３
０と連結されていた。
ては、図３に示したように、メモリセルアレイ１０と、
複数のワードラインディコーダ２１〜２６と、ビットラ
インディコーダ３０と、前記メモリセルアレイ１０を複
数のセクタに分離するための複数のセクタ選択ディコー
ダ４１、４２（斜線入りブロック参照）と、を備えて構
成され、前記メモリセルアレイ１０の各メモリセルは、
各ワードラインＷ／Ｌ１、Ｗ／Ｌ２を通してワードライ
ンディコーダ２１〜２６に夫々連結され、ブローバルビ
ットラインＢ／Ｌ１を通してビットラインディコーダ３
０と連結されていた。
【０００５】そして、前記メモリセルアレイ１０は、複
数のメモリセクタ１１、１２に分割されて、それらメモ
リセクタ１１、１２は夫々セクタ選択部１１０、１２０
を備え、それらセクタ選択部１１０、１２０は、前記セ
クタ選択ディコーダ４１、４２の動作に従い、前記各メ
モリセクタ１１、１２の各セルＥ１１〜Ｅｎ４と前記ビ
ットラインディコーダ３０との連結を制御するようにな
っている。
数のメモリセクタ１１、１２に分割されて、それらメモ
リセクタ１１、１２は夫々セクタ選択部１１０、１２０
を備え、それらセクタ選択部１１０、１２０は、前記セ
クタ選択ディコーダ４１、４２の動作に従い、前記各メ
モリセクタ１１、１２の各セルＥ１１〜Ｅｎ４と前記ビ
ットラインディコーダ３０との連結を制御するようにな
っている。
【０００６】又、前記メモリセルアレイ１０において
は、図４に示したように、メモリセクタ１１の各セルＥ
１１〜Ｅｎ４のゲートが、ワードラインＷ／Ｌ１〜ＷＬ
ｎと連結され、ドレインはローカルビットラインＢ／Ｌ
Ｌ１〜Ｂ／ＬＬ４と連結されて、それらローカルビット
ラインＢ／ＬＬ１〜Ｂ／ＬＬ４には、同様なコラムに位
置する各セルのドレインが共通連結され、前記メモリセ
クタ１１の各セルのソースは共通連結され、前記セクタ
選択部１１０は、前記ローカルビットラインＢ／ＬＬ１
〜Ｂ／ＬＬ４とグローバルビットラインＢ／Ｌ１〜Ｂ／
Ｌ２を選択的に連結する複数のトランジスタのスイッチ
ングトランジスタＴ１〜Ｔ４を備えていた。
は、図４に示したように、メモリセクタ１１の各セルＥ
１１〜Ｅｎ４のゲートが、ワードラインＷ／Ｌ１〜ＷＬ
ｎと連結され、ドレインはローカルビットラインＢ／Ｌ
Ｌ１〜Ｂ／ＬＬ４と連結されて、それらローカルビット
ラインＢ／ＬＬ１〜Ｂ／ＬＬ４には、同様なコラムに位
置する各セルのドレインが共通連結され、前記メモリセ
クタ１１の各セルのソースは共通連結され、前記セクタ
選択部１１０は、前記ローカルビットラインＢ／ＬＬ１
〜Ｂ／ＬＬ４とグローバルビットラインＢ／Ｌ１〜Ｂ／
Ｌ２を選択的に連結する複数のトランジスタのスイッチ
ングトランジスタＴ１〜Ｔ４を備えていた。
【０００７】更に、前記各トラジスタＴ１〜Ｔ４のゲー
トは、セクタ選択ラインＳＬ１、ＳＬ２を介して前記セ
クタ選択セクタ４１と連結されるが、それらスイッチン
グトランジスタＴ１〜Ｔ４は、ＮＭＯＳトランジスタを
用いていた。
トは、セクタ選択ラインＳＬ１、ＳＬ２を介して前記セ
クタ選択セクタ４１と連結されるが、それらスイッチン
グトランジスタＴ１〜Ｔ４は、ＮＭＯＳトランジスタを
用いていた。
【０００８】以下、このように構成された従来のフラッ
シュメモリの動作に対し説明する。
シュメモリの動作に対し説明する。
【０００９】先ず、ワードラインと一つのグローバルビ
ットラインがイネーブルされた状態で、セクタ選択ディ
コーダがセクタ選択ラインを経て所定電圧を出力する
と、メモリセクタ１１の全体メモリセル中、一つのメモ
リセルが選択される。
ットラインがイネーブルされた状態で、セクタ選択ディ
コーダがセクタ選択ラインを経て所定電圧を出力する
と、メモリセクタ１１の全体メモリセル中、一つのメモ
リセルが選択される。
【００１０】例えば、セクタ選択ディコーダ４１がセク
タ選択ラインＳＬ１にハイレベルの電圧を出力し、セク
タ選択ラインＳＬ２にローレベルの電圧を出力すると、
前記セクタ選択ラインＳＬ１がゲートに連結されたトラ
ンジスタＴ２、Ｔ４がターンオンされ、前記セクタ選択
ラインＳＬ２がゲートに連結されたトランジスタＴ１、
Ｔ３は、ターンオフされる。即ち、このように前記トラ
ンジスタＴ２、Ｔ４がターンオンされるため、グローバ
ルビットラインＢ／Ｌ１、Ｂ／Ｌ２とローカルビットラ
インＢ／ＬＬ２、Ｂ／ＬＬ４とが夫々連結される。この
とき、一番目のワードラインＷ／Ｌ１及び一番目のグロ
ーバルビットラインＢ／Ｌ１がイネーブルされている
と、メモリセルＥ１２が選択される。
タ選択ラインＳＬ１にハイレベルの電圧を出力し、セク
タ選択ラインＳＬ２にローレベルの電圧を出力すると、
前記セクタ選択ラインＳＬ１がゲートに連結されたトラ
ンジスタＴ２、Ｔ４がターンオンされ、前記セクタ選択
ラインＳＬ２がゲートに連結されたトランジスタＴ１、
Ｔ３は、ターンオフされる。即ち、このように前記トラ
ンジスタＴ２、Ｔ４がターンオンされるため、グローバ
ルビットラインＢ／Ｌ１、Ｂ／Ｌ２とローカルビットラ
インＢ／ＬＬ２、Ｂ／ＬＬ４とが夫々連結される。この
とき、一番目のワードラインＷ／Ｌ１及び一番目のグロ
ーバルビットラインＢ／Ｌ１がイネーブルされている
と、メモリセルＥ１２が選択される。
【００１１】以下、データ読みだし、書き込み及び消去
動作に対し図５を用いて説明する。
動作に対し図５を用いて説明する。
【００１２】読みだし及び書き込み動作は、夫々ワード
ライン別に行われ、消去動作は、セクタ内部の全体メモ
リセルから行われる。
ライン別に行われ、消去動作は、セクタ内部の全体メモ
リセルから行われる。
【００１３】先ず、メモリセルのゲート電圧のワードラ
イン電圧が電源電圧ＶＣＣで、ドレイン電圧のビットラ
イン電圧が１〔Ｖ〕〜１．５〔Ｖ〕で、ソース電圧の接
地電圧が０〔Ｖ〕であると、該当のメモリセルから読み
だし動作が行われる。
イン電圧が電源電圧ＶＣＣで、ドレイン電圧のビットラ
イン電圧が１〔Ｖ〕〜１．５〔Ｖ〕で、ソース電圧の接
地電圧が０〔Ｖ〕であると、該当のメモリセルから読み
だし動作が行われる。
【００１４】次いで、メモリセルのゲートに８〜１０
〔Ｖ〕の電圧が印加され、ドレインに５〜７〔Ｖ〕の電
圧が印加され、ソースに０〔Ｖ〕の電圧が印加すると、
該当のメモリセルから書き込み動作が行われる。この場
合、書き込み動作時に、基板からフローティングゲート
への電荷の移動が発生することもあるので、同一のワー
ドラインに連結された各メモリセルに隣接したメモリセ
ルには攪乱現象（Disturb）が発生することもあるが、
このような現象を防止するため、ゲート電圧を適宜な値
に決定すべきである。
〔Ｖ〕の電圧が印加され、ドレインに５〜７〔Ｖ〕の電
圧が印加され、ソースに０〔Ｖ〕の電圧が印加すると、
該当のメモリセルから書き込み動作が行われる。この場
合、書き込み動作時に、基板からフローティングゲート
への電荷の移動が発生することもあるので、同一のワー
ドラインに連結された各メモリセルに隣接したメモリセ
ルには攪乱現象（Disturb）が発生することもあるが、
このような現象を防止するため、ゲート電圧を適宜な値
に決定すべきである。
【００１５】次いで、ゲートに−８〜−１２〔Ｖ〕の電
圧が印加し、ソースに５〜７〔Ｖ〕の電圧が印加し、ド
レインがフローティング状態になると、消去動作が行わ
れる。
圧が印加し、ソースに５〜７〔Ｖ〕の電圧が印加し、ド
レインがフローティング状態になると、消去動作が行わ
れる。
【００１６】即ち、トランジスタがオフして、該トラン
ジスタに連結されたメモリセルのドレインがフローティ
ング状態になり、ワードラインの電圧が−８〜−１２
〔Ｖ〕になると、該当のメモリセルのデータが消去され
る。しかし、選択されていないセクタ（セクタ１１を除
いた図示されていないセクタ）の内部のセルの各ゲート
電圧は、０〔Ｖ〕になるため、消去動作が行われない。
ジスタに連結されたメモリセルのドレインがフローティ
ング状態になり、ワードラインの電圧が−８〜−１２
〔Ｖ〕になると、該当のメモリセルのデータが消去され
る。しかし、選択されていないセクタ（セクタ１１を除
いた図示されていないセクタ）の内部のセルの各ゲート
電圧は、０〔Ｖ〕になるため、消去動作が行われない。
【００１７】且つ、このような消去動作は、前記メモリ
セクタ１１内部の全体メモリセルＥ１１〜Ｅｎ４から同
時に行われるため、ワードラインＷ／Ｌ１〜Ｗ／Ｌｎを
経て−８〜−１２〔Ｖ〕の電圧が印加し、各トランジス
タＴ１〜Ｔ４を夫々オフさせると、全体メモリセルＥ１
１〜Ｅｎ４から同時に消去動作が行われる。
セクタ１１内部の全体メモリセルＥ１１〜Ｅｎ４から同
時に行われるため、ワードラインＷ／Ｌ１〜Ｗ／Ｌｎを
経て−８〜−１２〔Ｖ〕の電圧が印加し、各トランジス
タＴ１〜Ｔ４を夫々オフさせると、全体メモリセルＥ１
１〜Ｅｎ４から同時に消去動作が行われる。
【００１８】
【発明が解決しようとする課題】然るに、このような従
来のフラッシュメモリにおいては、データの書き込み及
び消去のため、メモリセルをイネーブルさせる場合、各
ワードライン毎に夫々ワードラインディコーダを必要と
するため、レイアウトが大きくなるという不都合な点が
あった。
来のフラッシュメモリにおいては、データの書き込み及
び消去のため、メモリセルをイネーブルさせる場合、各
ワードライン毎に夫々ワードラインディコーダを必要と
するため、レイアウトが大きくなるという不都合な点が
あった。
【００１９】即ち、半導体集積回路ではレイアウトを減
らすべきであるが、メモリセルの大きさを減らすために
は、ワードラインディコーダの占有比率を減らすことが
重要である。
らすべきであるが、メモリセルの大きさを減らすために
は、ワードラインディコーダの占有比率を減らすことが
重要である。
【００２０】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、ワードラインと連結されるワ
ードラインのディコーダ数を減らして、レイアウト面積
を減らし得るフラッシュメモリを提供することを目的と
する。
に鑑みてなされたもので、ワードラインと連結されるワ
ードラインのディコーダ数を減らして、レイアウト面積
を減らし得るフラッシュメモリを提供することを目的と
する。
【００２１】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るメモリセルの動作がセクタ単位に
行われるフラッシュメモリにおいては、メモリセルアレ
イを複数のセクタ１１に分割し、該分割された複数のセ
クタ１１を再び二つ以上のサブセクタ２００、３００に
分割し、該サブセクタ２００、３００の内部のワードラ
インＷ／Ｌ１を他のサブセクタの内部のワードラインＷ
／Ｌ２と共通連結させて、一つのワードラインディコー
ダ２１に複数のワードラインＷ／Ｌ１、Ｗ／Ｌ２を共通
連結させるようになっている。
るため、本発明に係るメモリセルの動作がセクタ単位に
行われるフラッシュメモリにおいては、メモリセルアレ
イを複数のセクタ１１に分割し、該分割された複数のセ
クタ１１を再び二つ以上のサブセクタ２００、３００に
分割し、該サブセクタ２００、３００の内部のワードラ
インＷ／Ｌ１を他のサブセクタの内部のワードラインＷ
／Ｌ２と共通連結させて、一つのワードラインディコー
ダ２１に複数のワードラインＷ／Ｌ１、Ｗ／Ｌ２を共通
連結させるようになっている。
【００２２】このとき、メモリセクタ内部の全体メモリ
セルの各ソースは共通連結され、本発明のように構成す
ると、全体ワードラインディコーダの個数は、従来に比
べて半分に減少される。
セルの各ソースは共通連結され、本発明のように構成す
ると、全体ワードラインディコーダの個数は、従来に比
べて半分に減少される。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明に係るメモリセルの
動作がセクタ単位に行われるフラッシュメモリにおいて
は、図１に示したように、メモリセルアレイを複数のセ
クタ１１に分割し、該分割された複数のセクタ１１を再
び二つ以上のサブセクタ２００、３００に分割し、それ
らサブセクタ２００、３００の内部のワードラインＷ／
Ｌ１を他のサブセクタの内部のワードラインＷ／Ｌ２と
共通連結させて、一つのワードラインディコーダ２１に
複数のワードラインＷ／Ｌ１、Ｗ／Ｌ２を共通連結させ
るようになっている。
し、図面を用いて説明する。本発明に係るメモリセルの
動作がセクタ単位に行われるフラッシュメモリにおいて
は、図１に示したように、メモリセルアレイを複数のセ
クタ１１に分割し、該分割された複数のセクタ１１を再
び二つ以上のサブセクタ２００、３００に分割し、それ
らサブセクタ２００、３００の内部のワードラインＷ／
Ｌ１を他のサブセクタの内部のワードラインＷ／Ｌ２と
共通連結させて、一つのワードラインディコーダ２１に
複数のワードラインＷ／Ｌ１、Ｗ／Ｌ２を共通連結させ
るようになっている。
【００２４】そして、前記メモリセルアレイのメモリセ
クタ１１は、第１及び第２サブメモリセクタ２００、３
００に分割される。
クタ１１は、第１及び第２サブメモリセクタ２００、３
００に分割される。
【００２５】セクタ選択ディコーダ４１は、メモリセク
タのメモリセル全体を選択していた従来技術とは異なっ
て、前記第１サブメモリセクタ２００内部のメモリセル
を選択し、サブセクタ選択ディコーダ５１は、前記第２
サブメモリセクタ３００内部のメモリセルを選択する。
又、前記第１サブメモリセクタ２００内のセクタ選択部
１１０は、前記セクタ選択ディコーダ４１の動作に従
い、前記第１サブメモリセクタ２００の各セルとビット
ラインの連結を制御し、前記第２サブメモリセクタ３０
０内のサブセクタ選択部 １１１は、前記サブセクタ選
択ディコーダ５１の動作に従い、前記第２サブメモリセ
クタ３００の各セルとビットラインの連結を制御する。
タのメモリセル全体を選択していた従来技術とは異なっ
て、前記第１サブメモリセクタ２００内部のメモリセル
を選択し、サブセクタ選択ディコーダ５１は、前記第２
サブメモリセクタ３００内部のメモリセルを選択する。
又、前記第１サブメモリセクタ２００内のセクタ選択部
１１０は、前記セクタ選択ディコーダ４１の動作に従
い、前記第１サブメモリセクタ２００の各セルとビット
ラインの連結を制御し、前記第２サブメモリセクタ３０
０内のサブセクタ選択部 １１１は、前記サブセクタ選
択ディコーダ５１の動作に従い、前記第２サブメモリセ
クタ３００の各セルとビットラインの連結を制御する。
【００２６】図中、符号２１〜２４は、ワードラインデ
ィコーダで、第１ワードラインディコーダ２１は、前記
第１サブメモリセクタ２００の一番目のワードラインＷ
／Ｌ１及び前記第２サブメモリセクタ３００の一番目の
ワードラインＷ／Ｌ２に共通連結される。
ィコーダで、第１ワードラインディコーダ２１は、前記
第１サブメモリセクタ２００の一番目のワードラインＷ
／Ｌ１及び前記第２サブメモリセクタ３００の一番目の
ワードラインＷ／Ｌ２に共通連結される。
【００２７】更に、第２ワードラインディコーダ２２
は、前記第１サブメモリセクタ２００の三番目のワード
ラインＷ／Ｌ５及び前記第２サブメモリセクタ３００の
三番目のワードラインＷ／Ｌ６に共通連結される。
は、前記第１サブメモリセクタ２００の三番目のワード
ラインＷ／Ｌ５及び前記第２サブメモリセクタ３００の
三番目のワードラインＷ／Ｌ６に共通連結される。
【００２８】又、第３ワードラインディコーダ２３は、
前記第１サブメモリセクタ２００の二番目のワードライ
ンＷ／Ｌ３及び前記第２サブメモリセクタ３００の二番
目のワードラインＷ／Ｌ４に共通連結される。
前記第１サブメモリセクタ２００の二番目のワードライ
ンＷ／Ｌ３及び前記第２サブメモリセクタ３００の二番
目のワードラインＷ／Ｌ４に共通連結される。
【００２９】以下、このようなメモリセルの動作がセク
タ単位で行われるフラッシュメモリの構成をより詳しく
説明する。
タ単位で行われるフラッシュメモリの構成をより詳しく
説明する。
【００３０】前記メモリセクタ１１においては、図２に
示したように、前記セクタ選択ディコーダ４１の動作に
従い、前記複数の第１ローカルビットラインＢ／ＬＬ１
１〜Ｂ／ＬＬ１４と前記グローバルビットラインＢ／Ｌ
１、Ｂ／Ｌ２とを連結又は遮断するセクタ選択部１１０
と、複数の第１メモリセルＥ１１〜Ｅ２４と、それら複
数の第１メモリセルＥ１１〜Ｅ２４中、同様なコラムに
位置するメモリセル（Ｅ１１、Ｅ２１）（Ｅ１２、Ｅ２
２）（Ｅ１３、Ｅ２３）（Ｅ１４、Ｅ２４）の各ドレイ
ンを夫々共通連結する複数の第１ローカルビットライン
Ｂ／ＬＬ１１〜Ｂ／ＬＬ１４と、を備えた第１サブメモ
リクセクタ２００と、前記サブセクタ選択ディコーダ５
１の動作に従い、前記複数の第２ローカルビットライン
Ｂ／ＬＬ２１〜Ｂ／ＬＬ２４と前記グローバルビットラ
インＢ／Ｌ１、Ｂ／Ｌ２とを連結又は遮断するサブセク
タ選択部１１１と、複数の第２メモリセルＥｎ−１，１
〜Ｅｎ４と、それら第２メモリセルＥｎ−１，１〜Ｅｎ
４中、同様なコラムに位置するメモリセル（Ｅｎ−１，
１、Ｅｎ１）（Ｅｎ−１，２、Ｅｎ２）（Ｅｎ−１，
３、Ｅｎ３）（Ｅｎ−１，４、Ｅｎ４）の各ドレインを
夫々共通連結する複数の第２ローカルビットラインＢ／
ＬＬ２１〜Ｂ／ＬＬ２４とを備えた第２サブメモリクセ
クタ３００と、を備えて構成されている。
示したように、前記セクタ選択ディコーダ４１の動作に
従い、前記複数の第１ローカルビットラインＢ／ＬＬ１
１〜Ｂ／ＬＬ１４と前記グローバルビットラインＢ／Ｌ
１、Ｂ／Ｌ２とを連結又は遮断するセクタ選択部１１０
と、複数の第１メモリセルＥ１１〜Ｅ２４と、それら複
数の第１メモリセルＥ１１〜Ｅ２４中、同様なコラムに
位置するメモリセル（Ｅ１１、Ｅ２１）（Ｅ１２、Ｅ２
２）（Ｅ１３、Ｅ２３）（Ｅ１４、Ｅ２４）の各ドレイ
ンを夫々共通連結する複数の第１ローカルビットライン
Ｂ／ＬＬ１１〜Ｂ／ＬＬ１４と、を備えた第１サブメモ
リクセクタ２００と、前記サブセクタ選択ディコーダ５
１の動作に従い、前記複数の第２ローカルビットライン
Ｂ／ＬＬ２１〜Ｂ／ＬＬ２４と前記グローバルビットラ
インＢ／Ｌ１、Ｂ／Ｌ２とを連結又は遮断するサブセク
タ選択部１１１と、複数の第２メモリセルＥｎ−１，１
〜Ｅｎ４と、それら第２メモリセルＥｎ−１，１〜Ｅｎ
４中、同様なコラムに位置するメモリセル（Ｅｎ−１，
１、Ｅｎ１）（Ｅｎ−１，２、Ｅｎ２）（Ｅｎ−１，
３、Ｅｎ３）（Ｅｎ−１，４、Ｅｎ４）の各ドレインを
夫々共通連結する複数の第２ローカルビットラインＢ／
ＬＬ２１〜Ｂ／ＬＬ２４とを備えた第２サブメモリクセ
クタ３００と、を備えて構成されている。
【００３１】且つ、前記セクタ選択部１１０は、４個の
スイッチングトランジスタＴ１〜Ｔ４から構成され、従
来のセクタ選択部１１０と同様に構成されている。
スイッチングトランジスタＴ１〜Ｔ４から構成され、従
来のセクタ選択部１１０と同様に構成されている。
【００３２】又、前記メモリセル１１内の全体メモリセ
ルのソースは共通連結され、前記サブセクタ選択部１１
１は、４個のスイッチングトランジスタＳＴ１〜ＳＴ４
から構成され、前記セクタ選択部１１０と同様に構成さ
れている。
ルのソースは共通連結され、前記サブセクタ選択部１１
１は、４個のスイッチングトランジスタＳＴ１〜ＳＴ４
から構成され、前記セクタ選択部１１０と同様に構成さ
れている。
【００３３】又、前記サブセクタ選択部１１１の４個の
スイッチングトランジスタＳＴ１〜ＳＴ４の各ゲート
は、前記サブセクタ選択ディコーダ５１に連結された選
択ラインＳＳＬ１、ＳＳＬ２と連結され、前記各スイッ
チングトランジスタ（Ｔ１〜Ｔ４）（ＳＴ１〜ＳＴ４）
は、全てＮＭＯＳトランジスタである。
スイッチングトランジスタＳＴ１〜ＳＴ４の各ゲート
は、前記サブセクタ選択ディコーダ５１に連結された選
択ラインＳＳＬ１、ＳＳＬ２と連結され、前記各スイッ
チングトランジスタ（Ｔ１〜Ｔ４）（ＳＴ１〜ＳＴ４）
は、全てＮＭＯＳトランジスタである。
【００３４】以下、このように構成されたメモリセルの
動作がセクタ単位で行われるフラッシュメモリの動作に
対し、説明する。
動作がセクタ単位で行われるフラッシュメモリの動作に
対し、説明する。
【００３５】先ず、一つのグローバルビットラインがイ
ネーブルされた状態で、ワードラインディコーダにより
二つのワードラインが選択されるが、このとき、セクタ
選択ディコーダ４１がセクタ選択ラインＳＬ１、ＳＬ２
に所定電圧を印加すると、第１サブメモリセクタ２００
内の一つのメモリセルが選択され、サブセクタ選択ディ
コーダ５１がセクタ選択ラインＳＳＬ１、ＳＳＬ２に所
定電圧を印加すると、第２サブメモリセクタ３００内の
一つのメモリセルが選択される。従って、選択された各
メモリセルに対し読み出し及び書き込み動作が行われ
る。
ネーブルされた状態で、ワードラインディコーダにより
二つのワードラインが選択されるが、このとき、セクタ
選択ディコーダ４１がセクタ選択ラインＳＬ１、ＳＬ２
に所定電圧を印加すると、第１サブメモリセクタ２００
内の一つのメモリセルが選択され、サブセクタ選択ディ
コーダ５１がセクタ選択ラインＳＳＬ１、ＳＳＬ２に所
定電圧を印加すると、第２サブメモリセクタ３００内の
一つのメモリセルが選択される。従って、選択された各
メモリセルに対し読み出し及び書き込み動作が行われ
る。
【００３６】即ち、第１サブメモリセクタ２００の一番
目のワードラインＷ／Ｌ１と第２サブメモリセクタ３０
０の一番目のワードラインＷ／Ｌ２とが共通連結されて
いるため、第１サブメモリセクタ２００の一番目の列に
位置する第１メモリセルＥ１１〜Ｅ１４及び第２サブメ
モリセクタ３００の一番目の列に位置する第２メモリセ
ルＥｎ−１，１〜Ｅｎ−１，４が同時に選択される。
目のワードラインＷ／Ｌ１と第２サブメモリセクタ３０
０の一番目のワードラインＷ／Ｌ２とが共通連結されて
いるため、第１サブメモリセクタ２００の一番目の列に
位置する第１メモリセルＥ１１〜Ｅ１４及び第２サブメ
モリセクタ３００の一番目の列に位置する第２メモリセ
ルＥｎ−１，１〜Ｅｎ−１，４が同時に選択される。
【００３７】その後、セクタ選択ディコーダ４１がセク
タ選択部１１０を動作させ、サブセクタ選択ディコーダ
５１はサブセクタ選択部１１１を動作させないため、前
記第１メモリセルＥ１１〜Ｅ１４は選択され、前記第２
メモリセルＥｎ−１，１〜Ｅｎ−１，４は選択されな
い。
タ選択部１１０を動作させ、サブセクタ選択ディコーダ
５１はサブセクタ選択部１１１を動作させないため、前
記第１メモリセルＥ１１〜Ｅ１４は選択され、前記第２
メモリセルＥｎ−１，１〜Ｅｎ−１，４は選択されな
い。
【００３８】例えば、前記セクタ選択ディコーダ４１が
セクタ選択ラインＳＬ１にハイレベルの電圧を印加し、
セクタ選択ラインＳＬ２にローレベルの電圧を印加する
と、トランジスタＴ２、Ｔ４が夫々ターンオンされ、ト
ランジスタＴ１、Ｔ３は夫々ターンオフされる。
セクタ選択ラインＳＬ１にハイレベルの電圧を印加し、
セクタ選択ラインＳＬ２にローレベルの電圧を印加する
と、トランジスタＴ２、Ｔ４が夫々ターンオンされ、ト
ランジスタＴ１、Ｔ３は夫々ターンオフされる。
【００３９】このようにトランジスタＴ２、Ｔ４がター
ンオンされるため、グローバルビットラインＢ／Ｌ１、
Ｂ／Ｌ２とローカルビットラインＢ／ＬＬ１２、Ｂ／Ｌ
Ｌ１４とが夫々連結される。このような状態で、一番目
のワードラインＷ／Ｌ１及び一番目のグローバルビット
ラインＢ／Ｌ１がイネーブルされていると、メモリセル
Ｅ１２が選択される。
ンオンされるため、グローバルビットラインＢ／Ｌ１、
Ｂ／Ｌ２とローカルビットラインＢ／ＬＬ１２、Ｂ／Ｌ
Ｌ１４とが夫々連結される。このような状態で、一番目
のワードラインＷ／Ｌ１及び一番目のグローバルビット
ラインＢ／Ｌ１がイネーブルされていると、メモリセル
Ｅ１２が選択される。
【００４０】このとき、前記サブセクタ選択ディコーダ
５１が二つのセクタ選択ラインＳＳＬ１、ＳＳＬ２にロ
ーレベルの電圧を印加すると、サブセクタ選択部１１１
のトランジスタＳＴ１〜ＳＴ４は夫々ターンオフされ
る。即ち、前記第２ローカルビットラインＢ／ＬＬ２１
〜Ｂ／ＬＬ２４はグローバルビットラインＢ／Ｌ１、Ｂ
／Ｌ２と夫々連結されない。従って、メモリセルＥ１２
のみに対し、読みだし及び書き込み動作が行われる。
５１が二つのセクタ選択ラインＳＳＬ１、ＳＳＬ２にロ
ーレベルの電圧を印加すると、サブセクタ選択部１１１
のトランジスタＳＴ１〜ＳＴ４は夫々ターンオフされ
る。即ち、前記第２ローカルビットラインＢ／ＬＬ２１
〜Ｂ／ＬＬ２４はグローバルビットラインＢ／Ｌ１、Ｂ
／Ｌ２と夫々連結されない。従って、メモリセルＥ１２
のみに対し、読みだし及び書き込み動作が行われる。
【００４１】このように、読みだし、書き込み及び消去
動作が行われるときのメモリセルの各端子の電圧レベル
は、図５に示したように、従来と同様である。
動作が行われるときのメモリセルの各端子の電圧レベル
は、図５に示したように、従来と同様である。
【００４２】以下、消去動作に対し説明する。
【００４３】メモリセクタ１１の各セルＥ１１〜Ｅｎ４
のソースは、相互共通連結されているため、消去動作
は、メモリセクタ１１の全体セルから同時に行われる。
のソースは、相互共通連結されているため、消去動作
は、メモリセクタ１１の全体セルから同時に行われる。
【００４４】セクタ選択ディコーダ４１が二つのセクタ
選択ラインＳＬ１、ＳＬ２にローレベルを印加すると、
セクタ選択部１１０の各トランジスタＴ１〜Ｔ４は、夫
々ターンオフされ、グローバルビットラインＢ／Ｌ１と
ローカルビットライン（Ｂ／ＬＬ１１、Ｂ／ＬＬ１２）
（Ｂ／ＬＬ２１、Ｂ／ＬＬ２２）とが連結されず、サブ
セクタ選択ディコーダ５１が、二つのセクタ選択ライン
ＳＳＬ１、ＳＳＬ２にローレベルを印加すると、サブセ
クタ選択部１１１の各スイッチングトランジスタＳＴ１
〜ＳＴ４がターンオフして、グローバルビットラインＢ
／Ｌ２とローカルビットライン（Ｂ／ＬＬ１３、Ｂ／Ｌ
Ｌ１４）（Ｂ／ＬＬ２３、Ｂ／ＬＬ２４）とが連結され
ない。従って、全体メモリセルＥ１１〜Ｅｎ４のドレイ
ンはフローティング状態になる。このとき、ワードライ
ンディコーダ２１〜２４は、ワードラインＷ／Ｌ１〜Ｗ
／Ｌ４に−８〜−１２〔Ｖ〕の電圧を印加し、各メモリ
セルのソースには５〜７〔Ｖ〕の電圧を印加するため、
全体メモリセルＥ１１〜Ｅｎ４から同時に消去動作が行
われる。
選択ラインＳＬ１、ＳＬ２にローレベルを印加すると、
セクタ選択部１１０の各トランジスタＴ１〜Ｔ４は、夫
々ターンオフされ、グローバルビットラインＢ／Ｌ１と
ローカルビットライン（Ｂ／ＬＬ１１、Ｂ／ＬＬ１２）
（Ｂ／ＬＬ２１、Ｂ／ＬＬ２２）とが連結されず、サブ
セクタ選択ディコーダ５１が、二つのセクタ選択ライン
ＳＳＬ１、ＳＳＬ２にローレベルを印加すると、サブセ
クタ選択部１１１の各スイッチングトランジスタＳＴ１
〜ＳＴ４がターンオフして、グローバルビットラインＢ
／Ｌ２とローカルビットライン（Ｂ／ＬＬ１３、Ｂ／Ｌ
Ｌ１４）（Ｂ／ＬＬ２３、Ｂ／ＬＬ２４）とが連結され
ない。従って、全体メモリセルＥ１１〜Ｅｎ４のドレイ
ンはフローティング状態になる。このとき、ワードライ
ンディコーダ２１〜２４は、ワードラインＷ／Ｌ１〜Ｗ
／Ｌ４に−８〜−１２〔Ｖ〕の電圧を印加し、各メモリ
セルのソースには５〜７〔Ｖ〕の電圧を印加するため、
全体メモリセルＥ１１〜Ｅｎ４から同時に消去動作が行
われる。
【００４５】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、フラッシュメモリのメモリセルアレイを複
数のメモリセクタに分割し、該複数のメモリセクタを再
び複数のサブセクタに分割し、分割された一つのサブセ
クタ内のワードラインを他のサブセクタ内のワードライ
ンと共通連結して、一つのワードラインディコーダに複
数のワードラインを共通連結し得るという効果がある。
明によれば、フラッシュメモリのメモリセルアレイを複
数のメモリセクタに分割し、該複数のメモリセクタを再
び複数のサブセクタに分割し、分割された一つのサブセ
クタ内のワードラインを他のサブセクタ内のワードライ
ンと共通連結して、一つのワードラインディコーダに複
数のワードラインを共通連結し得るという効果がある。
【００４６】もし、一つのセクタを二つのサブセクタに
分割し、メモリセルアレイのワードラインが２５６個で
あると仮定すると、ワードラインディコーダは１２８個
が必要となる。且つ、一つのセクタを二つ以上のサブセ
クタに分割すると、ワードラインディコーダ数は一層減
少する。一方、セクタを複数のサブセクタに分割する
と、分割された個数だけ、サブセクタ選択ディコーダが
追加されるべきであるが、その個数は、減少されるワー
ドラインディコーダ数に比べて、非常に少ないので無視
される。
分割し、メモリセルアレイのワードラインが２５６個で
あると仮定すると、ワードラインディコーダは１２８個
が必要となる。且つ、一つのセクタを二つ以上のサブセ
クタに分割すると、ワードラインディコーダ数は一層減
少する。一方、セクタを複数のサブセクタに分割する
と、分割された個数だけ、サブセクタ選択ディコーダが
追加されるべきであるが、その個数は、減少されるワー
ドラインディコーダ数に比べて、非常に少ないので無視
される。
【００４７】従って、ワードラインディコーダ数は、半
分ほど減少され、フラッシュメモリの全体レイアウトを
減少し得るという効果がある。
分ほど減少され、フラッシュメモリの全体レイアウトを
減少し得るという効果がある。
【００４８】且つ、請求項２及び請求項３記載の発明に
よれば、前記セクタ選択ディコーダの動作によりグロー
バルビットラインと第１ローカルビットラインとを連結
させて、第１サブメモリセクタの第１メモリセルを選択
し得るという効果がある。
よれば、前記セクタ選択ディコーダの動作によりグロー
バルビットラインと第１ローカルビットラインとを連結
させて、第１サブメモリセクタの第１メモリセルを選択
し得るという効果がある。
【００４９】更に、請求項４及び請求項５記載の発明に
よれば、前記サブセクタ選択ディコーダの動作によりグ
ローバルビットラインと第２ローカルビットラインとを
連結させて、第１サブメモリセクタの第２メモリセルを
選択し得るという効果がある。
よれば、前記サブセクタ選択ディコーダの動作によりグ
ローバルビットラインと第２ローカルビットラインとを
連結させて、第１サブメモリセクタの第２メモリセルを
選択し得るという効果がある。
【図１】本発明に係るメモリセルの動作がセクタ単位で
行われるフラッシュメモリの概略構成図である。
行われるフラッシュメモリの概略構成図である。
【図２】図１のメモリセクタの構成図である。
【図３】従来フラッシュメモリの概略構成図である。
【図４】従来フラッシュメモリにおける読みだし、書き
込み及び消去動作が行われるときのメモリセルの各端子
の電圧レベルを表したテーブルである。
込み及び消去動作が行われるときのメモリセルの各端子
の電圧レベルを表したテーブルである。
【図５】データ読みだし、書き込み及び消去動作のため
のセル端子の電圧関係を示す図表である。
のセル端子の電圧関係を示す図表である。
１０：メモリセルアレイ １１：メモリセクタ ２１〜２４：ワードラインディコーダ ３０：ビットラインディコーダ ４１：セクタ選択ディコーダ ５１：サブセクタ選択ディコーダ １１０：セクタ選択部 １１１：サブセクタ選択部 ２００：第１サブメモリセクタ ３００：第２サブメモリセクタ Ｅ１１〜Ｅ２４：第１メモリセル Ｅｎ−１，１〜Ｅｎ４：第２メモリセル ＳＬ１、ＳＬ２：セクタ選択ライン ＳＳＬ１、ＳＳＬ２：サブセクタ選択ライン Ｂ／Ｌ１、Ｂ／Ｌ２：グローバルビットライン Ｂ／ＬＬ１１〜Ｂ／ＬＬ１４：第１ローカルビットライ
ン Ｂ／ＬＬ２１〜Ｂ／ＬＬ２４：第２ローカルビットライ
ン Ｔ１〜Ｔ４、ＳＴ１〜ＳＴ４：トランジスタ Ｗ／Ｌ１〜Ｗ／Ｌ６：ワードライン
ン Ｂ／ＬＬ２１〜Ｂ／ＬＬ２４：第２ローカルビットライ
ン Ｔ１〜Ｔ４、ＳＴ１〜ＳＴ４：トランジスタ Ｗ／Ｌ１〜Ｗ／Ｌ６：ワードライン
Claims (5)
- 【請求項１】 複数のグローバルビットラインと、 セクタ選択ディコーダと、 サブセクタ選択ディコーダと、 複数の第１メモリセルと、それら第１メモリセルのゲー
トに連結された第１ワードラインと、それら第１メモリ
セル中、同様なコラムに位置するメモリセルのドレイン
を共通連結する複数の第１ローカルビットラインと、前
記セクタ選択ディコーダの動作に従い、前記複数の第１
ローカルビットラインと前記グローバルビットラインと
を連結又は遮断するセクタ選択部と、を備えた第１サブ
メモリセクタと、 複数の第２メモリセルと、それら第２メモリセルのゲー
トに連結された第２ワードラインと、それら第２メモリ
セル中、同様なコラムに位置するメモリセルのドレイン
を共通連結する複数の第２ローカルビットラインと、前
記サブセクタ選択ディコーダの動作に従い、前記複数の
第２ローカルビットラインと前記グローバルビットライ
ンとを連結又は遮断するサブセクタ選択部と、を備えた
第２サブメモリセクタと、を備えて構成され、 前記第１ワードラインと第２ワードラインとが共通連結
され、前記複数の第１及び第２メモリセルの各ソースが
共通連結されたことを特徴とするメモリセルの動作がセ
クタ単位で行われるフラッシュメモリ。 - 【請求項２】 前記セクタ選択部は、複数のトランジス
タから構成され、それらトランジスタのドレインは、夫
々前記グローバルビットラインに連結され、ソースは、
前記複数の第１ローカルビットライン中、何れか一つに
連結され、ゲートは、前記セクタ選択ディコーダに連結
されることを特徴とする請求項１記載のメモリセルの動
作がセクタ単位で行われるフラッシュメモリ。 - 【請求項３】 前記トランジスタは、ＮＭＯＳトランジ
スタであることを特徴とする請求項２記載のメモリセル
の動作がセクタ単位で行われるフラッシュメモリ。 - 【請求項４】 前記サブセクタ選択部は、複数のトラン
ジスタから構成され、それらトランジスタのドレイン
は、前記グローバルビットラインに夫々連結され、ソー
スは、前記複数の第２ローカルビットライン中、何れか
一つに連結され、ゲートは、前記サブセクタ選択ディコ
ーダに連結されることを特徴とする請求項１又は請求項
２記載のメモリセルの動作がセクタ単位で行われるフラ
ッシュメモリ。 - 【請求項５】 前記選択トランジスタは、ＮＭＯＳトラ
ンジスタであることを特徴とする請求項４記載のメモリ
セルの動作がセクタ単位で行われるフラッシュメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR8273/1998 | 1998-03-12 | ||
| KR1019980008273A KR100280451B1 (ko) | 1998-03-12 | 1998-03-12 | 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283393A true JPH11283393A (ja) | 1999-10-15 |
Family
ID=19534655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26260298A Pending JPH11283393A (ja) | 1998-03-12 | 1998-09-17 | メモリセルの動作がセクタ単位で行われるフラッシュメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5946232A (ja) |
| JP (1) | JPH11283393A (ja) |
| KR (1) | KR100280451B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408720B1 (ko) * | 2001-06-28 | 2003-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 디코더회로 |
| JP5182416B2 (ja) * | 2009-03-04 | 2013-04-17 | 富士通セミコンダクター株式会社 | 半導体メモリおよび半導体メモリの動作方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11328986A (ja) * | 1998-05-12 | 1999-11-30 | Nec Corp | 半導体記憶装置およびそのマルチライト方法 |
| US6396728B1 (en) | 2000-07-28 | 2002-05-28 | Micron Technology, Inc. | Array organization for high-performance memory devices |
| US6584034B1 (en) * | 2001-04-23 | 2003-06-24 | Aplus Flash Technology Inc. | Flash memory array structure suitable for multiple simultaneous operations |
| KR100687424B1 (ko) * | 2005-08-29 | 2007-02-26 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 |
| US7324387B1 (en) * | 2006-04-18 | 2008-01-29 | Maxim Integrated Products, Inc. | Low power high density random access memory flash cells and arrays |
| KR100850510B1 (ko) * | 2007-01-17 | 2008-08-05 | 삼성전자주식회사 | 분리된 스트링 선택 라인 구조를 갖는 플래시 메모리 장치 |
| KR20100100394A (ko) | 2009-03-06 | 2010-09-15 | 삼성전자주식회사 | 반도체 디스크 장치 그리고 그것의 데이터 기록 및 읽기 방법 |
| US10062440B1 (en) * | 2017-06-20 | 2018-08-28 | Winbond Electronics Corp. | Non-volatile semiconductor memory device and reading method thereof |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065364A (en) * | 1989-09-15 | 1991-11-12 | Intel Corporation | Apparatus for providing block erasing in a flash EPROM |
| US5245570A (en) * | 1990-12-21 | 1993-09-14 | Intel Corporation | Floating gate non-volatile memory blocks and select transistors |
| US5270980A (en) * | 1991-10-28 | 1993-12-14 | Eastman Kodak Company | Sector erasable flash EEPROM |
| JP2738195B2 (ja) * | 1991-12-27 | 1998-04-08 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5280447A (en) * | 1992-06-19 | 1994-01-18 | Intel Corporation | Floating gate nonvolatile memory with configurable erasure blocks |
| EP0745995B1 (en) * | 1995-05-05 | 2001-04-11 | STMicroelectronics S.r.l. | Nonvolatile, in particular flash-EEPROM, memory device |
| JPH09161495A (ja) * | 1995-12-12 | 1997-06-20 | Ricoh Co Ltd | 半導体メモリ装置 |
| US5848000A (en) * | 1996-03-29 | 1998-12-08 | Aplus Flash Technology, Inc. | Flash memory address decoder with novel latch structure |
-
1998
- 1998-03-12 KR KR1019980008273A patent/KR100280451B1/ko not_active IP Right Cessation
- 1998-09-17 JP JP26260298A patent/JPH11283393A/ja active Pending
- 1998-09-24 US US09/159,658 patent/US5946232A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| KR100408720B1 (ko) * | 2001-06-28 | 2003-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 디코더회로 |
| JP5182416B2 (ja) * | 2009-03-04 | 2013-04-17 | 富士通セミコンダクター株式会社 | 半導体メモリおよび半導体メモリの動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5946232A (en) | 1999-08-31 |
| KR19990074586A (ko) | 1999-10-05 |
| KR100280451B1 (ko) | 2001-02-01 |
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