JP3778368B2 - Ｎａｎｄ形セル構造を有する不揮発性半導体メモリ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は不揮発性半導体メモリに関するもので、特にメモリセルの構造がＮＡＮＤ形とされた不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
一般に、ＥＥＰＲＯＭやマスクＲＯＭなどの不揮発性半導体メモリの場合、メモリセルの構造はＮＯＲ形とＮＡＮＤ形の二種類に大別される。その中でも、特にＮＡＮＤ形のメモリセル構造は、セル当りの選択トランジスタの個数、及びビット線とのコンタクトホール（contact hole）の個数を少なくできる利点があるので、最近では大部分の不揮発性半導体メモリに使用される傾向にある。このＮＡＮＤ形のメモリセル構造は多数の単位（unit）メモリストリングからなり、その各単位メモリストリングは、所定のデータを貯蔵するメモリセルトランジスタと、選択されるメモリセルトランジスタの属する単位メモリストリングを選択するためのストリング選択トランジスタとを有している。
【０００３】
このようなＮＡＮＤ形セル構造に関する技術として、１９７９年２月２７日付けで特許登録された米国特許番号第４，１４２，１７６号に、ストリング選択トランジスタとＮＡＮＤ形のメモリセルトランジスタが相互に直列接続された構成のセルアレイを有する不揮発性半導体メモリが開示されている。この特許に開示されたセルアレイを構成する多数の単位メモリストリングは、単位メモリストリングを選択するためのストリング選択トランジスタと、データを貯蔵する多数の直列接続されたメモリセルトランジスタとを相互に直列接続し、そして、ストリング選択トランジスタをビット線に、その反対側をソース電圧端にそれぞれ接続した構成とされている。このような構成において、所定のデータアクセス動作時にビット線に電圧が供給され、ストリング選択トランジスタの選択動作により選択された単位メモリストリングに存在するメモリセルトランジスタが選択され、データアクセス動作が行われる。これがＮＡＮＤ形セル構造についての一般的で簡単な構成である。しかしながら、この構成では一つの単位メモリストリングが一つのビット線としか接続されないため、ビット線のピッチ（pitch ）などの点から高集積化には不向きである。
【０００４】
これを解決するために、図６に示すような一本のビット線に二つの単位メモリストリングを接続した構成が、日本の特開平２−６５１７０号公報（１９９０．３．１５）に開示されている。その構成は、チップ内の列デコーダによって選択される一本のビット線ＢＬ０に、二つの平行した単位メモリストリングを接続したものである。そしてこの単位メモリストリングが、所定の行デコーダによって選択される二個のストリング選択トランジスタＭＳ１０Ａ及びＭＳ１１Ａ、ＭＳ２０Ａ及びＭＳ２１Ａと、ワード線ＷＬ０、…、ＷＬｎによって駆動されるｎ個のメモリセルトランジスタＭ１０Ａ〜Ｍ１ｎＡ、Ｍ２０Ａ〜Ｍ２ｎＡとを相互に直列に接続した構造をもっている。このように一つの単位メモリストリングに二つのストリング選択トランジスタが接続される理由は、周知のように、一本のビット線で二つの単位メモリストリングが同時に選択されるので、これらをそれぞれ独立的に選択するためである。
【０００５】
この図６に示す従来例において、通常のデータ読出あるいは書込動作を行う場合、チップに入力されるアドレスに従って、ストリング選択トランジスタを選択する二つのストリング選択信号のうちの選択された方のストリング選択信号が論理“ハイ”になり、且つワード線ＷＬ０、…、ＷＬｎのうちの選択されたもののみが論理“ロウ”になる。例えば、チップに入力されたアドレスをデコーディングした結果、ストリング選択信号ＳＳ０、ワード線ＷＬ０が選択される場合には、ストリング選択信号ＳＳ０が論理“ハイ”、ストリング選択信号ＳＳ１が論理“ロウ”となり、そしてワード線ＷＬ０が論理“ロウ”、その他のワード線が論理“ハイ”となる。
【０００６】
単位メモリストリングを構成するストリング選択トランジスタＭＳ１０Ａは、通常の正（＋）のしきい電圧を有するエンハンストメント形トランジスタとされ、ストリング選択トランジスタＭＳ１１Ａは通常の負（−）のしきい電圧を有するデプレッション形トランジスタとされる。そして、メモリセルトランジスタは、プログラム状態に応じてエンハンスメント形トランジスタ又はデプレッション形トランジスタとされる。それにより、前述のデコーディング条件によると、ストリング選択トランジスタＭＳ１０Ａ、ＭＳ１１Ａ、ＭＳ２０ＡはＯＮ状態になり、ストリング選択トランジスタＭＳ２１ＡはＯＦＦ状態になる。したがって、ビット線ＢＬ０は接続点Ａと導通状態となる一方で、接続点Ｂとはストリング選択トランジスタＭＳ２１Ａによって非導通状態となる。
【０００７】
このデコーディング条件において、メモリセルトランジスタＭ１ｎＡはプログラム状態とは無関係にＯＮ状態にあり、ビット線ＢＬ０と接地接続点Ｃとの導通関係はワード線ＷＬ０にゲートが接続されたメモリセルトランジスタＭ１０Ａのしきい電圧によることになる。すなわち、メモリセルトランジスタＭ１０Ａがデプレッション形の場合にはビット線ＢＬ０と接地接続点Ｃとの間が導通状態となり、メモリセルトランジスタＭ１０Ａがエンハンスメント形の場合にはビット線ＢＬ０と接地接続点Ｃとの間が非導通状態となる。
【０００８】
以上のようにして所定のメモリセルが選択され、選択されたメモリセルによる電圧が、通常のビット線に接続されたセンスアンプ（図示せず）によって読取り可能とされる。
【０００９】
ところで、ＮＡＮＤ形セル構造の不揮発性半導体メモリの場合、チップの待機（stand-by）状態でワード線ＷＬ０、…、ＷＬｎの電圧レベルが論理“ハイ”となるためこの印加電圧によるストレスで、あるいは製造工程での欠陥等により、メモリセルトランジスタのゲート膜が破壊される可能性がある。この可能性はメモリセルのサイズが小さくなる超高集積半導体メモリにおいて特に高くなる。このため、このようなメモリセルトランジスタの欠陥発生に備えて、ＥＣＣ（Error Correcting Code）回路を用意し、それにより欠陥を救済する方法も提案されている。しかし、ＥＣＣ回路により救済されて良品とされたチップでも、待機時に、ゲート膜の破壊されたトランジスタを介してワード線から接地接続点に電流経路が形成されてしまうので、電流消費が不必要に増加することになる。
【００１０】
このような問題を解決するために提示されたＮＡＮＤ形のメモリセル構造を図７に示す。同図に示すＮＡＮＤ形セル構造は、１９９１年４月２４日付けで韓国に出願された特許出願番号１９９１−６５６９号に開示されている。
【００１１】
この従来例における特徴は、各単位メモリストリングごとに所定のデコーディング信号としての接地選択信号ＧＳＳで制御されるスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…が追加されている点にあり、このスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…により各単位メモリストリングを接地接続点と選択的に導通させられるようになっている。すなわち、メモリ素子の待機時における電流不良の救済装置としてスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…を設けたもので、ワード線ＷＬ０、…、ＷＬｎ、ビット線ＢＬ０、ＢＬ１、…、及びストリング選択信号ＳＳ０、ＳＳ１によって選択されるトランジスタが、待機時に接地接続点への電流経路を形成するようになっても、接地選択信号ＧＳＳによりスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…のＯＮ・ＯＦＦ状態を制御することで待機時の電流増加を防ぐようになっている。
【００１２】
つまり、図示せぬ行デコーダのデコーディング動作により接地選択信号ＧＳＳを発生し、メモリセルトランジスタの選択動作時に論理“ハイ”、待機時を含むその他の場合には論理“ロウ”として供給することで、待機時にはスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…をＯＦＦとし、読出動作時には必要に応じてＯＮとすることにより、メモリトランジスタにゲート膜の絶縁破壊が起こっていてもチップの待機時における電流増加を防止している。
【００１３】
しかしながらこのような構成であっても、基板上面に形成されてビット線となる金属線間に製造工程で粒子（particle）等によるブリッジ（brige ）現象が発生するとこれを救済することができない。このブリッジ現象は、半導体メモリが更に超高集積化されて金属線の間隔が極めて微細化されるに従って発生頻度が高くなるので、今後の高集積化において解決すべき問題となっている。すなわち、今後実現される６４Ｍ（mega：１０6 ）あるいは１２８Ｍ級の半導体メモリにおいても通常はビット線が金属で形成されるので、チップの製造工程及びデザインルールにおいて大きな問題点となっている。
【００１４】
【発明が解決しようとする課題】
したがって本発明の目的は、第一に、超高集積化に適し、より信頼性の高い不揮発性半導体メモリを提供することにある。
【００１５】
第二に、高集積化に適し、より低消費電力の不揮発性半導体メモリを提供することにある。
【００１６】
第三に、超高集積化に際して金属線間のブリッジ現象を極力回避できるような不揮発性半導体メモリを提供することにある。
【００１７】
第四に、チップの待機時に不要な電流が消費されないようなＮＡＮＤ形セル構造を有する不揮発性半導体メモリを提供することにある。
【００１８】
第五に、デザインルールをより緩和できるようなＮＡＮＤ形セル構造を有する不揮発性半導体メモリを提供することにある。
【００１９】
第六に、セルトランジスタのゲート膜破壊が起こってもそれによる待機時の電流消費を防止でき、そして容易にチップを超高集積化できるようなＮＡＮＤ形セル構造を有する不揮発性半導体メモリを提供することにある。
【００２０】
【課題を解決するための手段】
このような目的を達成するために本発明は、チャネルが相互に直列接続された多数のメモリセルから一つの単位メモリストリングが構成され、この単位メモリストリングが行と列方向に複数配列されてセルアレイを構成するようになった不揮発性半導体メモリにおいて、単位メモリストリングのビット線側の端に直列接続され、各々が異なるストリング選択信号の制御を受けるデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択トランジスタであって、隣接する単位メモリストリングからなる単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択トランジスタと、単位メモリストリングの接地側の端に直列接続され、各々が異なる接地選択信号の制御を受けてストリング選択機能及び接地選択機能を行うデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択・接地選択トランジスタであって、前記単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが同じで、隣接する前記単位メモリストリング群の間ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択・接地選択トランジスタと、単位メモリストリングのうちの隣接する複数の単位メモリストリングに前記少なくとも二つのストリング選択トランジスタを介して接続されるビット線とを備えることを特徴とする。
【００２１】
このように、一つの単位メモリストリングに直列接続される少なくとも二つのストリング選択・接地選択トランジスタ（このように呼ぶこととしたのは、このトランジスタがストリング選択機能に加えて接地選択機能も行うためである）を備えることで、このストリング選択・接地選択トランジスタが、自分の属する単位メモリストリングの完全な選択機能に加えて、単位メモリストリングが選択されないときにＯＦＦとなって電流経路の形成を防止する機能を行うので、前述のような問題点を効果的に解決できる。
【００２２】
加えて、ストリング選択トランジスタとストリング選択・接地選択トランジスタの個数に応じて複数の単位メモリストリングを一つのビット線と接続することができ、ビット線のピッチに余裕をもたせることができる。それにより、ブリッジ現象の発生率を大幅に減少させられ、また、製造工程やレイアウトをより容易なものとできる。この一本のビット線に接続される単位メモリストリングの個数については、チップの集積度や技術力等を考慮して適切に実施するとよい。例えば、寄生容量、アクセスタイム、集積度、ビット線ピッチ等のかねあいからすると、ストリング選択トランジスタ及びストリング選択・接地選択トランジスタをそれぞれ二個とし、一本のビット線に対し単位ストリングを二つあるいは四つ接続するようにするのが好ましい。
【００２３】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００２４】
図１は、本発明によるＮＡＮＤ形セル構造の実施例を示すセルアレイの等価回路図である。同図に示す不揮発性半導体メモリのセルアレイ構成上の特徴は、一つの単位メモリストリングの構成が、ストリング選択トランジスタと、メモリセルトランジスタと、ストリング選択・接地選択トランジスタが相互に直列接続されていることにある。そして、ストリング選択・接地選択トランジスタは、ストリング選択信号ではなく接地選択信号によって制御され、ストリング選択機能だけではなく、メモリセルトランジスタにゲート膜破壊があっても電流経路の形成を防止する機能も含んでいる。
【００２５】
図１に示す実施例では二つの単位メモリストリングが一本のビット線を共有する構成をもち、ＮＡＮＤ形セル構造とされた単位メモリストリングは、直列接続されたメモリセルトランジスタの両側にストリング選択トランジスタとストリング選択・接地選択トランジスタが引続き直列に接続されている。すなわち、第１単位メモリストリングを例にとると、ストリング選択信号ＳＳ０の制御を受けるストリング選択トランジスタＭＳ１０Ｃと、ストリング選択信号ＳＳ１の制御を受けるストリング選択トランジスタＭＳ１１Ｃと、ワード線ＷＬ０、…、ＷＬｎの制御を受けるメモリセルトランジスタＭ１０Ｃ、…、Ｍ１ｎＣと、接地選択信号ＧＳ０の制御を受けるストリング選択・接地選択トランジスタＭＧ１０Ｃと、接地選択信号ＧＳ１の制御を受けるストリング選択・接地選択トランジスタＭＧ１１Ｃと、がそれぞれ順次に直列接続されている。そしてその他の単位メモリストリングもこの第１単位メモリストリングと同じ構成とされている。
【００２６】
つまり、図１に示すように、一つの単位メモリストリングにはｎ個のメモリセルトランジスタと、このｎ個のメモリセルトランジスタの両側にそれぞれ二つずつのストリング選択トランジスタ及びストリング選択・接地選択トランジスタが直列に接続されるようになる。そしてストリング選択・接地選択トランジスタの制御端子に印加される接地選択信号ＧＳ０、ＧＳ１をチップの動作状態に従った適切な電圧レベルで印加することで、例えば、待機時に接地選択信号ＧＳ０、ＧＳ１を接地レベルの信号として供給し、第１及び第２単位メモリストリングのトランジスタＭＧ１０Ｃ及びＭＧ２０Ｃと、第３及び第４単位メモリストリングのトランジスタＭＧ３１Ｃ及びＭＧ４１ＣとをＯＦＦとすることで、第１乃至第４単位メモリストリングに存在するいずれかのメモリセルトランジスタのゲート膜が破壊されていても、それによる待機時の電流経路の形成が防止される。したがって、従来技術で問題となっていた待機時の不要な電流消費を防止できる。
【００２７】
この図１に示す実施例における各トランジスタについて、ストリング選択トランジスタとストリング選択・接地選択トランジスタは一つの単位メモリストリングごとにデプレッション形トランジスタとエンハンスメント形トランジスタとを用いて構成し、メモリセルトランジスタはプログラムによりエンハンスメント形又はデプレッション形としている。このように、ストリング選択トランジスタ及びストリング選択・接地選択トランジスタとして、それぞれデプレッション形とエンハンスメント形とを一つずつ用いて構成する際、その順序は制御信号の印加を考慮して適切に実施すればよい。
【００２８】
図１のような構成は図２に示すようにしてレイアウトできる。通常の金属材料で形成されるビット線に対してストリング選択トランジスタ、メモリセルトランジスタ、そしてストリング選択・接地選択トランジスタが相互に直列に存在する。さらに、これらをそれぞれ制御するための各制御信号として、ストリング選択信号ＳＳ０、ＳＳ１、ワード線ＷＬ０、…、ＷＬｎ、そして接地選択信号ＧＳ０、ＧＳ１が、対応する前記各トランジスタにそれぞれ印加されるように、各制御信号線とトランジスタとの交叉点でコンタクトするようにされる。また、図２中の黒色で表すビット線接続部は、図１に示す多数の単位メモリストリングが列方向だけでなく行方向にも形成されるので、対応する単位メモリストリングとビット線とを接続するためのコンタクト部分である。
【００２９】
次に、図３に、本発明によるＮＡＮＤ形セル構造についての他の実施例を等価回路で示す。同図に示す構成では、図１のように一本のビット線に二つの単位メモリストリングを接続したものとは異なり、一本のビット線に四つの単位メモリストリングを接続した構成となっている。このような構成はチップに形成される各ビット線間のピッチをよりひろくするためのものであって、チップの設計及びその製造工程を容易にすることができる。以下にその構成を詳細に説明する。
【００３０】
図３の各単位メモリストリングの構造は、図１のものと同様にストリング選択トランジスタ、メモリセルトランジスタ、ストリング選択・接地選択トランジスタの順に直列接続した構成とされる。すなわち、ワード線ＷＬ０、…、ＷＬｎの制御を受ける直列接続されたメモリセルトランジスタＭ１０Ｄ、…、Ｍ１ｎＤの両側にストリング選択信号ＳＳ０、ＳＳ１の制御を受けるストリング選択トランジスタＭＳ１０Ｄ、ＭＳ１１Ｄと接地選択信号ＧＳ０、ＧＳ１の制御を受けるストリング選択・接地選択トランジスタＭＧ１０Ｄ、ＭＧ１１Ｄが直列接続されている。そして、各単位メモリストリング（図３においては代表的に４つの単位メモリストリングのみ示す）は一本のビット線に共通に接続されている。
【００３１】
この図３のような構成を実現する際の各トランジスタについて、ストリング選択トランジスタとストリング選択・接地選択トランジスタは、一つの単位メモリストリングごとにデプレッション形トランジスタとエンハンスメント形トランジスタとを用いて構成され、メモリセルトランジスタは、プログラム前にはすべてエンハンスメント形とされ、そしてプログラムによりエンハンスメント形又はデプレッション形とされる。このようにストリング選択トランジスタとストリング選択・接地選択トランジスタに、それぞれデプレッション形トランジスタとエンハンスメント形トランジスタを一つずつ用いる際の順序は、制御信号の印加を考慮して適切に実施する。
【００３２】
このような構成とすることで、メモリセルのゲート膜破壊による待機時の不要な電流経路の発生を、ストリング選択・接地選択トランジスタにより防止することができるので、低消費電力の不揮発性半導体メモリを実現できる。また、４つの単位メモリストリングを一つのビット線に共通に接続するので、チップ内に形成される各ビット線間のピッチについて、図１の構成の２倍の余裕をもたせることができるという利点がある。したがって、ビット線間隔の微細化に伴う短絡発生を効果的に抑えられると共に、超高集積半導体メモリの設計及びその製造工程をより容易なものとできる。
【００３３】
図３に示すような回路構成は図４に示すようにレイアウト可能である。すなわち、一本のビット線に４つの単位メモリストリングを共通に接続できるので、相互に隣接するビット線間のピッチに余裕が生じてレイアウトの容易性が向上し、製造工程において発生し得るブリッジ現象も効果的に抑制できる。
【００３４】
図５には、図１及び図３に示す制御信号であるストリング選択信号ＳＳ０、ＳＳ１、ワード線ＷＬ０〜ＷＬｎ、接地選択信号ＧＳ０、ＧＳ１をデコーディングして出力する行デコーダの構成例を示す。尚、単位メモリストリングは図５に図示した以外にも行と列方向に集積度に応じて多数備えられる。
【００３５】
図５中の２箇所の点線ブロックで表すのが行デコーダである。入力信号としてつながれる接地選択信号ＧＳ０、ＧＳ１、信号Ｓ０、…、Ｓｎ、ストリング選択信号ＳＳ０、…、ＳＳ３は、図示せぬ所定のプリデコーダ（pre- decoder）から出力される信号で、このプリデコーダの回路構成及びアドレッシング（addressing）については、１９９２年１０月３０日付で韓国に出願された特許出願番号１９９１−２０２０９号に開示されている。
【００３６】
プリデコーダの出力信号が行デコーダに入力され、外部アドレスの組合せによる信号Ｐ、Ｑ、ＲがＮＯＲゲート１２Ａに入力されると、信号Ｐ、Ｑ、Ｒのデコーディングにより所定のストリング選択信号、ワード線、そして接地選択信号がそれぞれ選択される。ストリング選択信号は選択時に論理“ハイ”で、ワード線は選択時に論理“ロウ”で供給されて所定のメモリセルが選択されることになる。さらに、接地選択信号は単位メモリストリングが選択されるときにのみ論理“ハイ”で供給され、その他では論理“ロウ”で供給される。また、行デコーダ中のデプレッション形トランジスタはサイズを小さく形成されたプリチャージ手段で、１９８９年１１月１３日付で韓国に出願された特許出願番号１９８９−１６４２８号に開示されている。
【００３７】
次に、図１〜図５を参照して所定のデータアクセスについて説明する。
【００３８】
図５の行デコーダにおいて、接地選択信号ＧＳ０とＧＳ１はビット線を選択するために使用されるアドレスと同じアドレスからエネーブルされる。そして、図１においてビット線ＢＬ０の選択時に接地選択信号ＧＳ０は論理“ハイ”、接地選択信号ＧＳ１は論理“ロウ”となり、ビット線ＢＬ１の選択時に接地選択信号ＧＳ０は論理“ロウ”、接地選択信号ＧＳ１は論理“ハイ”となる。さらに非選択時あるいは待機時には、接地選択信号ＧＳ０と接地選択信号ＧＳ１は論理“ロウ”となる。このとき、ストリング選択・接地選択トランジスタＭＧ１１Ｃ、ＭＧ２１Ｃ、ＭＧ３０Ｃ、ＭＧ４０Ｃがデプレッション形トランジスタで、ストリング選択・接地選択トランジスタＭＧ１０Ｃ、ＭＧ２０Ｃ、ＭＧ３１Ｃ、ＭＧ４１Ｃがエンハンスメント形トランジスタとされるので、上記のように接地選択信号ＧＳ０、ＧＳ１が印加されると、それに対応して適切に動作することになる。すなわち、ビット線ＢＬ０の選択時にはストリング選択・接地選択トランジスタＭＧ３１ＣとＭＧ４１ＣがＯＦＦとされ、ビット線ＢＬ１から接地端への電流形路が遮断され非導通となる。また、ビット線ＢＬ１の選択時にはストリング選択・接地選択トランジスタＭＧ１０ＣとＭＧ２０ＣがＯＦＦとされ、ビット線ＢＬ０から接地端への電流経路が遮断され非導通となる。さらに、ビット線ＢＬ０もＢＬ１も選択されないときには、ストリング選択・接地選択トランジスタＭＧ１０Ｃ、ＭＧ２０Ｃ、ＭＧ３１Ｃ、ＭＧ４１ＣがＯＦＦとされ、いずれのビット線からも電流経路が形成されず、非導通となる。このようなデコーディング方法は、図３の場合にも同様に適用される。
【００３９】
以上の各実施例は本発明の技術的思想に基づいて実現した最適の実施例であって本発明はこれらに限定されるものではなく、各信号の論理及びチップの集積度などを考慮してその他にも各種形態で実施できる。例えば、上記実施例に示されたストリング選択トランジスタとストリング選択・接地選択トランジスタを構成するトランジスタのタイプは、制御信号を考慮してデプレッション形とエンハンスメント形を適切に選択して実施される。また、上記実施例においては、一本のビット線を二個の単位メモリストリングと接続した形態及び四個の単位メモリストリングと接続した形態を示しているが、一本のビット線にその他の個数の単位メモリストリングを接続する形態で実施することも可能である。さらに、図１及び図３に示したセルアレイ構成用の行デコーダの構成は、図５に示したものに限らず、その他にも各種形態の行デコーダで実施することができる。
【００４０】
【発明の効果】
以上述べてきたように本発明は、ＮＡＮＤ形セル構造の不揮発性半導体メモリのセルアレイ構成について、メモリセルトランジスタを少なくとも二つのストリング選択トランジスタとストリング選択・接地選択トランジスタとの間に直列に形成した構造としたことにより、待機時の不要な電流消費を防止することができ、より低消費電力の半導体メモリの実現が可能となる。また、それらトランジスタの個数に応じて複数の単位メモリストリングを一本のビット線に接続でき、金属線間のブリッジ現象の発生を効果的に抑えられるようになる。したがって、今後の６４Ｍや２５６Ｍ級の超高集積不揮発性半導体メモリの実現もしくは性能向上に大きく寄与するものである。
【図面の簡単な説明】
【図１】本発明によるＮＡＮＤ形セル構造を有するセルアレイの一実施例を示す回路図。
【図２】図１のセルアレイのレイアウト図。
【図３】本発明によるＮＡＮＤ形セル構造を有するセルアレイの他の実施例を示す回路図。
【図４】図３のセルアレイのレイアウト図。
【図５】本発明の実施例で適用される行デコーダの構成を示す回路図。
【図６】ＮＡＮＤ形セル構造を有するセルアレイの従来例を示す回路図。
【図７】ＮＡＮＤ形セル構造を有するセルアレイの他の従来例を示す回路図。
【符号の説明】
ＭＳ１０Ｃ〜ＭＳ４１Ｃ ストリング選択トランジスタ
ＭＳ１０Ｄ〜ＭＳ４１Ｄ ストリング選択トランジスタ
ＭＧ１０Ｃ〜ＭＧ４１Ｃ ストリング選択・接地選択トランジスタ
ＭＧ１０Ｄ〜ＭＧ４１Ｄ ストリング選択・接地選択トランジスタ
ＢＬ０、ＢＬ１ ビット線
ＷＬ０、ＷＬｎ ワード線
ＳＳ０〜ＳＳ３ ストリング選択信号
ＧＳ０、ＧＳ１ 接地選択信号
【産業上の利用分野】
本発明は不揮発性半導体メモリに関するもので、特にメモリセルの構造がＮＡＮＤ形とされた不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
一般に、ＥＥＰＲＯＭやマスクＲＯＭなどの不揮発性半導体メモリの場合、メモリセルの構造はＮＯＲ形とＮＡＮＤ形の二種類に大別される。その中でも、特にＮＡＮＤ形のメモリセル構造は、セル当りの選択トランジスタの個数、及びビット線とのコンタクトホール（contact hole）の個数を少なくできる利点があるので、最近では大部分の不揮発性半導体メモリに使用される傾向にある。このＮＡＮＤ形のメモリセル構造は多数の単位（unit）メモリストリングからなり、その各単位メモリストリングは、所定のデータを貯蔵するメモリセルトランジスタと、選択されるメモリセルトランジスタの属する単位メモリストリングを選択するためのストリング選択トランジスタとを有している。
【０００３】
このようなＮＡＮＤ形セル構造に関する技術として、１９７９年２月２７日付けで特許登録された米国特許番号第４，１４２，１７６号に、ストリング選択トランジスタとＮＡＮＤ形のメモリセルトランジスタが相互に直列接続された構成のセルアレイを有する不揮発性半導体メモリが開示されている。この特許に開示されたセルアレイを構成する多数の単位メモリストリングは、単位メモリストリングを選択するためのストリング選択トランジスタと、データを貯蔵する多数の直列接続されたメモリセルトランジスタとを相互に直列接続し、そして、ストリング選択トランジスタをビット線に、その反対側をソース電圧端にそれぞれ接続した構成とされている。このような構成において、所定のデータアクセス動作時にビット線に電圧が供給され、ストリング選択トランジスタの選択動作により選択された単位メモリストリングに存在するメモリセルトランジスタが選択され、データアクセス動作が行われる。これがＮＡＮＤ形セル構造についての一般的で簡単な構成である。しかしながら、この構成では一つの単位メモリストリングが一つのビット線としか接続されないため、ビット線のピッチ（pitch ）などの点から高集積化には不向きである。
【０００４】
これを解決するために、図６に示すような一本のビット線に二つの単位メモリストリングを接続した構成が、日本の特開平２−６５１７０号公報（１９９０．３．１５）に開示されている。その構成は、チップ内の列デコーダによって選択される一本のビット線ＢＬ０に、二つの平行した単位メモリストリングを接続したものである。そしてこの単位メモリストリングが、所定の行デコーダによって選択される二個のストリング選択トランジスタＭＳ１０Ａ及びＭＳ１１Ａ、ＭＳ２０Ａ及びＭＳ２１Ａと、ワード線ＷＬ０、…、ＷＬｎによって駆動されるｎ個のメモリセルトランジスタＭ１０Ａ〜Ｍ１ｎＡ、Ｍ２０Ａ〜Ｍ２ｎＡとを相互に直列に接続した構造をもっている。このように一つの単位メモリストリングに二つのストリング選択トランジスタが接続される理由は、周知のように、一本のビット線で二つの単位メモリストリングが同時に選択されるので、これらをそれぞれ独立的に選択するためである。
【０００５】
この図６に示す従来例において、通常のデータ読出あるいは書込動作を行う場合、チップに入力されるアドレスに従って、ストリング選択トランジスタを選択する二つのストリング選択信号のうちの選択された方のストリング選択信号が論理“ハイ”になり、且つワード線ＷＬ０、…、ＷＬｎのうちの選択されたもののみが論理“ロウ”になる。例えば、チップに入力されたアドレスをデコーディングした結果、ストリング選択信号ＳＳ０、ワード線ＷＬ０が選択される場合には、ストリング選択信号ＳＳ０が論理“ハイ”、ストリング選択信号ＳＳ１が論理“ロウ”となり、そしてワード線ＷＬ０が論理“ロウ”、その他のワード線が論理“ハイ”となる。
【０００６】
単位メモリストリングを構成するストリング選択トランジスタＭＳ１０Ａは、通常の正（＋）のしきい電圧を有するエンハンストメント形トランジスタとされ、ストリング選択トランジスタＭＳ１１Ａは通常の負（−）のしきい電圧を有するデプレッション形トランジスタとされる。そして、メモリセルトランジスタは、プログラム状態に応じてエンハンスメント形トランジスタ又はデプレッション形トランジスタとされる。それにより、前述のデコーディング条件によると、ストリング選択トランジスタＭＳ１０Ａ、ＭＳ１１Ａ、ＭＳ２０ＡはＯＮ状態になり、ストリング選択トランジスタＭＳ２１ＡはＯＦＦ状態になる。したがって、ビット線ＢＬ０は接続点Ａと導通状態となる一方で、接続点Ｂとはストリング選択トランジスタＭＳ２１Ａによって非導通状態となる。
【０００７】
このデコーディング条件において、メモリセルトランジスタＭ１ｎＡはプログラム状態とは無関係にＯＮ状態にあり、ビット線ＢＬ０と接地接続点Ｃとの導通関係はワード線ＷＬ０にゲートが接続されたメモリセルトランジスタＭ１０Ａのしきい電圧によることになる。すなわち、メモリセルトランジスタＭ１０Ａがデプレッション形の場合にはビット線ＢＬ０と接地接続点Ｃとの間が導通状態となり、メモリセルトランジスタＭ１０Ａがエンハンスメント形の場合にはビット線ＢＬ０と接地接続点Ｃとの間が非導通状態となる。
【０００８】
以上のようにして所定のメモリセルが選択され、選択されたメモリセルによる電圧が、通常のビット線に接続されたセンスアンプ（図示せず）によって読取り可能とされる。
【０００９】
ところで、ＮＡＮＤ形セル構造の不揮発性半導体メモリの場合、チップの待機（stand-by）状態でワード線ＷＬ０、…、ＷＬｎの電圧レベルが論理“ハイ”となるためこの印加電圧によるストレスで、あるいは製造工程での欠陥等により、メモリセルトランジスタのゲート膜が破壊される可能性がある。この可能性はメモリセルのサイズが小さくなる超高集積半導体メモリにおいて特に高くなる。このため、このようなメモリセルトランジスタの欠陥発生に備えて、ＥＣＣ（Error Correcting Code）回路を用意し、それにより欠陥を救済する方法も提案されている。しかし、ＥＣＣ回路により救済されて良品とされたチップでも、待機時に、ゲート膜の破壊されたトランジスタを介してワード線から接地接続点に電流経路が形成されてしまうので、電流消費が不必要に増加することになる。
【００１０】
このような問題を解決するために提示されたＮＡＮＤ形のメモリセル構造を図７に示す。同図に示すＮＡＮＤ形セル構造は、１９９１年４月２４日付けで韓国に出願された特許出願番号１９９１−６５６９号に開示されている。
【００１１】
この従来例における特徴は、各単位メモリストリングごとに所定のデコーディング信号としての接地選択信号ＧＳＳで制御されるスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…が追加されている点にあり、このスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…により各単位メモリストリングを接地接続点と選択的に導通させられるようになっている。すなわち、メモリ素子の待機時における電流不良の救済装置としてスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…を設けたもので、ワード線ＷＬ０、…、ＷＬｎ、ビット線ＢＬ０、ＢＬ１、…、及びストリング選択信号ＳＳ０、ＳＳ１によって選択されるトランジスタが、待機時に接地接続点への電流経路を形成するようになっても、接地選択信号ＧＳＳによりスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…のＯＮ・ＯＦＦ状態を制御することで待機時の電流増加を防ぐようになっている。
【００１２】
つまり、図示せぬ行デコーダのデコーディング動作により接地選択信号ＧＳＳを発生し、メモリセルトランジスタの選択動作時に論理“ハイ”、待機時を含むその他の場合には論理“ロウ”として供給することで、待機時にはスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…をＯＦＦとし、読出動作時には必要に応じてＯＮとすることにより、メモリトランジスタにゲート膜の絶縁破壊が起こっていてもチップの待機時における電流増加を防止している。
【００１３】
しかしながらこのような構成であっても、基板上面に形成されてビット線となる金属線間に製造工程で粒子（particle）等によるブリッジ（brige ）現象が発生するとこれを救済することができない。このブリッジ現象は、半導体メモリが更に超高集積化されて金属線の間隔が極めて微細化されるに従って発生頻度が高くなるので、今後の高集積化において解決すべき問題となっている。すなわち、今後実現される６４Ｍ（mega：１０6 ）あるいは１２８Ｍ級の半導体メモリにおいても通常はビット線が金属で形成されるので、チップの製造工程及びデザインルールにおいて大きな問題点となっている。
【００１４】
【発明が解決しようとする課題】
したがって本発明の目的は、第一に、超高集積化に適し、より信頼性の高い不揮発性半導体メモリを提供することにある。
【００１５】
第二に、高集積化に適し、より低消費電力の不揮発性半導体メモリを提供することにある。
【００１６】
第三に、超高集積化に際して金属線間のブリッジ現象を極力回避できるような不揮発性半導体メモリを提供することにある。
【００１７】
第四に、チップの待機時に不要な電流が消費されないようなＮＡＮＤ形セル構造を有する不揮発性半導体メモリを提供することにある。
【００１８】
第五に、デザインルールをより緩和できるようなＮＡＮＤ形セル構造を有する不揮発性半導体メモリを提供することにある。
【００１９】
第六に、セルトランジスタのゲート膜破壊が起こってもそれによる待機時の電流消費を防止でき、そして容易にチップを超高集積化できるようなＮＡＮＤ形セル構造を有する不揮発性半導体メモリを提供することにある。
【００２０】
【課題を解決するための手段】
このような目的を達成するために本発明は、チャネルが相互に直列接続された多数のメモリセルから一つの単位メモリストリングが構成され、この単位メモリストリングが行と列方向に複数配列されてセルアレイを構成するようになった不揮発性半導体メモリにおいて、単位メモリストリングのビット線側の端に直列接続され、各々が異なるストリング選択信号の制御を受けるデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択トランジスタであって、隣接する単位メモリストリングからなる単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択トランジスタと、単位メモリストリングの接地側の端に直列接続され、各々が異なる接地選択信号の制御を受けてストリング選択機能及び接地選択機能を行うデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択・接地選択トランジスタであって、前記単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが同じで、隣接する前記単位メモリストリング群の間ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択・接地選択トランジスタと、単位メモリストリングのうちの隣接する複数の単位メモリストリングに前記少なくとも二つのストリング選択トランジスタを介して接続されるビット線とを備えることを特徴とする。
【００２１】
このように、一つの単位メモリストリングに直列接続される少なくとも二つのストリング選択・接地選択トランジスタ（このように呼ぶこととしたのは、このトランジスタがストリング選択機能に加えて接地選択機能も行うためである）を備えることで、このストリング選択・接地選択トランジスタが、自分の属する単位メモリストリングの完全な選択機能に加えて、単位メモリストリングが選択されないときにＯＦＦとなって電流経路の形成を防止する機能を行うので、前述のような問題点を効果的に解決できる。
【００２２】
加えて、ストリング選択トランジスタとストリング選択・接地選択トランジスタの個数に応じて複数の単位メモリストリングを一つのビット線と接続することができ、ビット線のピッチに余裕をもたせることができる。それにより、ブリッジ現象の発生率を大幅に減少させられ、また、製造工程やレイアウトをより容易なものとできる。この一本のビット線に接続される単位メモリストリングの個数については、チップの集積度や技術力等を考慮して適切に実施するとよい。例えば、寄生容量、アクセスタイム、集積度、ビット線ピッチ等のかねあいからすると、ストリング選択トランジスタ及びストリング選択・接地選択トランジスタをそれぞれ二個とし、一本のビット線に対し単位ストリングを二つあるいは四つ接続するようにするのが好ましい。
【００２３】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００２４】
図１は、本発明によるＮＡＮＤ形セル構造の実施例を示すセルアレイの等価回路図である。同図に示す不揮発性半導体メモリのセルアレイ構成上の特徴は、一つの単位メモリストリングの構成が、ストリング選択トランジスタと、メモリセルトランジスタと、ストリング選択・接地選択トランジスタが相互に直列接続されていることにある。そして、ストリング選択・接地選択トランジスタは、ストリング選択信号ではなく接地選択信号によって制御され、ストリング選択機能だけではなく、メモリセルトランジスタにゲート膜破壊があっても電流経路の形成を防止する機能も含んでいる。
【００２５】
図１に示す実施例では二つの単位メモリストリングが一本のビット線を共有する構成をもち、ＮＡＮＤ形セル構造とされた単位メモリストリングは、直列接続されたメモリセルトランジスタの両側にストリング選択トランジスタとストリング選択・接地選択トランジスタが引続き直列に接続されている。すなわち、第１単位メモリストリングを例にとると、ストリング選択信号ＳＳ０の制御を受けるストリング選択トランジスタＭＳ１０Ｃと、ストリング選択信号ＳＳ１の制御を受けるストリング選択トランジスタＭＳ１１Ｃと、ワード線ＷＬ０、…、ＷＬｎの制御を受けるメモリセルトランジスタＭ１０Ｃ、…、Ｍ１ｎＣと、接地選択信号ＧＳ０の制御を受けるストリング選択・接地選択トランジスタＭＧ１０Ｃと、接地選択信号ＧＳ１の制御を受けるストリング選択・接地選択トランジスタＭＧ１１Ｃと、がそれぞれ順次に直列接続されている。そしてその他の単位メモリストリングもこの第１単位メモリストリングと同じ構成とされている。
【００２６】
つまり、図１に示すように、一つの単位メモリストリングにはｎ個のメモリセルトランジスタと、このｎ個のメモリセルトランジスタの両側にそれぞれ二つずつのストリング選択トランジスタ及びストリング選択・接地選択トランジスタが直列に接続されるようになる。そしてストリング選択・接地選択トランジスタの制御端子に印加される接地選択信号ＧＳ０、ＧＳ１をチップの動作状態に従った適切な電圧レベルで印加することで、例えば、待機時に接地選択信号ＧＳ０、ＧＳ１を接地レベルの信号として供給し、第１及び第２単位メモリストリングのトランジスタＭＧ１０Ｃ及びＭＧ２０Ｃと、第３及び第４単位メモリストリングのトランジスタＭＧ３１Ｃ及びＭＧ４１ＣとをＯＦＦとすることで、第１乃至第４単位メモリストリングに存在するいずれかのメモリセルトランジスタのゲート膜が破壊されていても、それによる待機時の電流経路の形成が防止される。したがって、従来技術で問題となっていた待機時の不要な電流消費を防止できる。
【００２７】
この図１に示す実施例における各トランジスタについて、ストリング選択トランジスタとストリング選択・接地選択トランジスタは一つの単位メモリストリングごとにデプレッション形トランジスタとエンハンスメント形トランジスタとを用いて構成し、メモリセルトランジスタはプログラムによりエンハンスメント形又はデプレッション形としている。このように、ストリング選択トランジスタ及びストリング選択・接地選択トランジスタとして、それぞれデプレッション形とエンハンスメント形とを一つずつ用いて構成する際、その順序は制御信号の印加を考慮して適切に実施すればよい。
【００２８】
図１のような構成は図２に示すようにしてレイアウトできる。通常の金属材料で形成されるビット線に対してストリング選択トランジスタ、メモリセルトランジスタ、そしてストリング選択・接地選択トランジスタが相互に直列に存在する。さらに、これらをそれぞれ制御するための各制御信号として、ストリング選択信号ＳＳ０、ＳＳ１、ワード線ＷＬ０、…、ＷＬｎ、そして接地選択信号ＧＳ０、ＧＳ１が、対応する前記各トランジスタにそれぞれ印加されるように、各制御信号線とトランジスタとの交叉点でコンタクトするようにされる。また、図２中の黒色で表すビット線接続部は、図１に示す多数の単位メモリストリングが列方向だけでなく行方向にも形成されるので、対応する単位メモリストリングとビット線とを接続するためのコンタクト部分である。
【００２９】
次に、図３に、本発明によるＮＡＮＤ形セル構造についての他の実施例を等価回路で示す。同図に示す構成では、図１のように一本のビット線に二つの単位メモリストリングを接続したものとは異なり、一本のビット線に四つの単位メモリストリングを接続した構成となっている。このような構成はチップに形成される各ビット線間のピッチをよりひろくするためのものであって、チップの設計及びその製造工程を容易にすることができる。以下にその構成を詳細に説明する。
【００３０】
図３の各単位メモリストリングの構造は、図１のものと同様にストリング選択トランジスタ、メモリセルトランジスタ、ストリング選択・接地選択トランジスタの順に直列接続した構成とされる。すなわち、ワード線ＷＬ０、…、ＷＬｎの制御を受ける直列接続されたメモリセルトランジスタＭ１０Ｄ、…、Ｍ１ｎＤの両側にストリング選択信号ＳＳ０、ＳＳ１の制御を受けるストリング選択トランジスタＭＳ１０Ｄ、ＭＳ１１Ｄと接地選択信号ＧＳ０、ＧＳ１の制御を受けるストリング選択・接地選択トランジスタＭＧ１０Ｄ、ＭＧ１１Ｄが直列接続されている。そして、各単位メモリストリング（図３においては代表的に４つの単位メモリストリングのみ示す）は一本のビット線に共通に接続されている。
【００３１】
この図３のような構成を実現する際の各トランジスタについて、ストリング選択トランジスタとストリング選択・接地選択トランジスタは、一つの単位メモリストリングごとにデプレッション形トランジスタとエンハンスメント形トランジスタとを用いて構成され、メモリセルトランジスタは、プログラム前にはすべてエンハンスメント形とされ、そしてプログラムによりエンハンスメント形又はデプレッション形とされる。このようにストリング選択トランジスタとストリング選択・接地選択トランジスタに、それぞれデプレッション形トランジスタとエンハンスメント形トランジスタを一つずつ用いる際の順序は、制御信号の印加を考慮して適切に実施する。
【００３２】
このような構成とすることで、メモリセルのゲート膜破壊による待機時の不要な電流経路の発生を、ストリング選択・接地選択トランジスタにより防止することができるので、低消費電力の不揮発性半導体メモリを実現できる。また、４つの単位メモリストリングを一つのビット線に共通に接続するので、チップ内に形成される各ビット線間のピッチについて、図１の構成の２倍の余裕をもたせることができるという利点がある。したがって、ビット線間隔の微細化に伴う短絡発生を効果的に抑えられると共に、超高集積半導体メモリの設計及びその製造工程をより容易なものとできる。
【００３３】
図３に示すような回路構成は図４に示すようにレイアウト可能である。すなわち、一本のビット線に４つの単位メモリストリングを共通に接続できるので、相互に隣接するビット線間のピッチに余裕が生じてレイアウトの容易性が向上し、製造工程において発生し得るブリッジ現象も効果的に抑制できる。
【００３４】
図５には、図１及び図３に示す制御信号であるストリング選択信号ＳＳ０、ＳＳ１、ワード線ＷＬ０〜ＷＬｎ、接地選択信号ＧＳ０、ＧＳ１をデコーディングして出力する行デコーダの構成例を示す。尚、単位メモリストリングは図５に図示した以外にも行と列方向に集積度に応じて多数備えられる。
【００３５】
図５中の２箇所の点線ブロックで表すのが行デコーダである。入力信号としてつながれる接地選択信号ＧＳ０、ＧＳ１、信号Ｓ０、…、Ｓｎ、ストリング選択信号ＳＳ０、…、ＳＳ３は、図示せぬ所定のプリデコーダ（pre- decoder）から出力される信号で、このプリデコーダの回路構成及びアドレッシング（addressing）については、１９９２年１０月３０日付で韓国に出願された特許出願番号１９９１−２０２０９号に開示されている。
【００３６】
プリデコーダの出力信号が行デコーダに入力され、外部アドレスの組合せによる信号Ｐ、Ｑ、ＲがＮＯＲゲート１２Ａに入力されると、信号Ｐ、Ｑ、Ｒのデコーディングにより所定のストリング選択信号、ワード線、そして接地選択信号がそれぞれ選択される。ストリング選択信号は選択時に論理“ハイ”で、ワード線は選択時に論理“ロウ”で供給されて所定のメモリセルが選択されることになる。さらに、接地選択信号は単位メモリストリングが選択されるときにのみ論理“ハイ”で供給され、その他では論理“ロウ”で供給される。また、行デコーダ中のデプレッション形トランジスタはサイズを小さく形成されたプリチャージ手段で、１９８９年１１月１３日付で韓国に出願された特許出願番号１９８９−１６４２８号に開示されている。
【００３７】
次に、図１〜図５を参照して所定のデータアクセスについて説明する。
【００３８】
図５の行デコーダにおいて、接地選択信号ＧＳ０とＧＳ１はビット線を選択するために使用されるアドレスと同じアドレスからエネーブルされる。そして、図１においてビット線ＢＬ０の選択時に接地選択信号ＧＳ０は論理“ハイ”、接地選択信号ＧＳ１は論理“ロウ”となり、ビット線ＢＬ１の選択時に接地選択信号ＧＳ０は論理“ロウ”、接地選択信号ＧＳ１は論理“ハイ”となる。さらに非選択時あるいは待機時には、接地選択信号ＧＳ０と接地選択信号ＧＳ１は論理“ロウ”となる。このとき、ストリング選択・接地選択トランジスタＭＧ１１Ｃ、ＭＧ２１Ｃ、ＭＧ３０Ｃ、ＭＧ４０Ｃがデプレッション形トランジスタで、ストリング選択・接地選択トランジスタＭＧ１０Ｃ、ＭＧ２０Ｃ、ＭＧ３１Ｃ、ＭＧ４１Ｃがエンハンスメント形トランジスタとされるので、上記のように接地選択信号ＧＳ０、ＧＳ１が印加されると、それに対応して適切に動作することになる。すなわち、ビット線ＢＬ０の選択時にはストリング選択・接地選択トランジスタＭＧ３１ＣとＭＧ４１ＣがＯＦＦとされ、ビット線ＢＬ１から接地端への電流形路が遮断され非導通となる。また、ビット線ＢＬ１の選択時にはストリング選択・接地選択トランジスタＭＧ１０ＣとＭＧ２０ＣがＯＦＦとされ、ビット線ＢＬ０から接地端への電流経路が遮断され非導通となる。さらに、ビット線ＢＬ０もＢＬ１も選択されないときには、ストリング選択・接地選択トランジスタＭＧ１０Ｃ、ＭＧ２０Ｃ、ＭＧ３１Ｃ、ＭＧ４１ＣがＯＦＦとされ、いずれのビット線からも電流経路が形成されず、非導通となる。このようなデコーディング方法は、図３の場合にも同様に適用される。
【００３９】
以上の各実施例は本発明の技術的思想に基づいて実現した最適の実施例であって本発明はこれらに限定されるものではなく、各信号の論理及びチップの集積度などを考慮してその他にも各種形態で実施できる。例えば、上記実施例に示されたストリング選択トランジスタとストリング選択・接地選択トランジスタを構成するトランジスタのタイプは、制御信号を考慮してデプレッション形とエンハンスメント形を適切に選択して実施される。また、上記実施例においては、一本のビット線を二個の単位メモリストリングと接続した形態及び四個の単位メモリストリングと接続した形態を示しているが、一本のビット線にその他の個数の単位メモリストリングを接続する形態で実施することも可能である。さらに、図１及び図３に示したセルアレイ構成用の行デコーダの構成は、図５に示したものに限らず、その他にも各種形態の行デコーダで実施することができる。
【００４０】
【発明の効果】
以上述べてきたように本発明は、ＮＡＮＤ形セル構造の不揮発性半導体メモリのセルアレイ構成について、メモリセルトランジスタを少なくとも二つのストリング選択トランジスタとストリング選択・接地選択トランジスタとの間に直列に形成した構造としたことにより、待機時の不要な電流消費を防止することができ、より低消費電力の半導体メモリの実現が可能となる。また、それらトランジスタの個数に応じて複数の単位メモリストリングを一本のビット線に接続でき、金属線間のブリッジ現象の発生を効果的に抑えられるようになる。したがって、今後の６４Ｍや２５６Ｍ級の超高集積不揮発性半導体メモリの実現もしくは性能向上に大きく寄与するものである。
【図面の簡単な説明】
【図１】本発明によるＮＡＮＤ形セル構造を有するセルアレイの一実施例を示す回路図。
【図２】図１のセルアレイのレイアウト図。
【図３】本発明によるＮＡＮＤ形セル構造を有するセルアレイの他の実施例を示す回路図。
【図４】図３のセルアレイのレイアウト図。
【図５】本発明の実施例で適用される行デコーダの構成を示す回路図。
【図６】ＮＡＮＤ形セル構造を有するセルアレイの従来例を示す回路図。
【図７】ＮＡＮＤ形セル構造を有するセルアレイの他の従来例を示す回路図。
【符号の説明】
ＭＳ１０Ｃ〜ＭＳ４１Ｃ ストリング選択トランジスタ
ＭＳ１０Ｄ〜ＭＳ４１Ｄ ストリング選択トランジスタ
ＭＧ１０Ｃ〜ＭＧ４１Ｃ ストリング選択・接地選択トランジスタ
ＭＧ１０Ｄ〜ＭＧ４１Ｄ ストリング選択・接地選択トランジスタ
ＢＬ０、ＢＬ１ ビット線
ＷＬ０、ＷＬｎ ワード線
ＳＳ０〜ＳＳ３ ストリング選択信号
ＧＳ０、ＧＳ１ 接地選択信号
Claims (4)
- チャネルが相互に直列接続された多数のメモリセルから一つの単位メモリストリングが構成され、この単位メモリストリングが行と列方向に複数配列されてセルアレイを構成するようになった不揮発性半導体メモリにおいて、
単位メモリストリングのビット線側の端に直列接続され、各々が異なるストリング選択信号の制御を受けるデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択トランジスタであって、隣接する単位メモリストリングからなる単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択トランジスタと、
単位メモリストリングの接地側の端に直列接続され、各々が異なる接地選択信号の制御を受けてストリング選択機能及び接地選択機能を行うデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択・接地選択トランジスタであって、前記単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが同じで、隣接する前記単位メモリストリング群の間ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択・接地選択トランジスタと、
単位メモリストリングのうちの隣接する複数の単位メモリストリングに前記少なくとも二つのストリング選択トランジスタを介して接続されるビット線とを備えることを特徴とする不揮発性半導体メモリ。 - チャネルが相互に直列接続された多数のメモリセルから一つの単位メモリストリングが構成され、この単位メモリストリングが行と列方向に複数配列されてセルアレイを構成するようになった不揮発性半導体メモリにおいて、
単位メモリストリングのビット線側の端に直列接続され、各々が異なるストリング選択信号の制御を受けるデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択トランジスタであって、隣接する単位メモリストリングからなる単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択トランジスタと、
単位メモリストリングの接地側の端に直列接続され、各々が異なる接地選択信号の制御を受けてストリング選択機能及び接地選択機能を行うデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択・接地選択トランジスタであって、前記単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが同じで、隣接する前記単位メモリストリング群の間ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択・接地選択トランジスタと、
単位メモリストリングのうちの隣接する二つの単位メモリストリングに前記少なくとも二つのストリング選択トランジスタを介して接続されるビット線とを備えることを特徴とする不揮発性半導体メモリ。 - チャネルが相互に直列接続された多数のメモリセルから一つの単位メモリストリングが構成され、この単位メモリストリングが行と列方向に複数配列されてセルアレイを構成するようになった不揮発性半導体メモリにおいて、
単位メモリストリングのビット線側の端に直列接続され、各々が異なるストリング選択信号の制御を受けるデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択トランジスタであって、隣接する単位メモリストリングからなる単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択トランジスタと、
単位メモリストリングの接地側の端に直列接続され、各々が異なる接地選択信号の制御を受けてストリング選択機能及び接地選択機能を行うデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せからなる少なくとも二つのストリング選択・接地選択トランジスタであって、前記単位メモリストリング群ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが同じで、隣接する前記単位メモリストリング群の間ではデプレッション形トランジスタとエンハンスメント形トランジスタとの組合せが異なっている前記少なくとも二つのストリング選択・接地選択トランジスタと、
単位メモリストリングのうちの隣接する四つの単位メモリストリングに前記少なくとも二つのストリング選択トランジスタを介して接続されるビット線とを備えることを特徴とする不揮発性半導体メモリ。 - ストリング選択信号と接地選択信号は、所定の行デコーダから出力される信号であることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ。
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