JPH06325580A - Ｎａｎｄ形セル構造を有する不揮発性半導体メモリ - Google Patents
Ｎａｎｄ形セル構造を有する不揮発性半導体メモリInfo
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- JPH06325580A JPH06325580A JP4158994A JP4158994A JPH06325580A JP H06325580 A JPH06325580 A JP H06325580A JP 4158994 A JP4158994 A JP 4158994A JP 4158994 A JP4158994 A JP 4158994A JP H06325580 A JPH06325580 A JP H06325580A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
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Abstract
(57)【要約】
【目的】ＮＡＮＤ形セル構造の不揮発性半導体メモリに
ついて、メモリセルの絶縁破壊による待機時の電流消費
の増加を防止でき、また、ビット線ピッチを緩和させら
れてブリッジ現象を発生しにくいようにできるメモリセ
ル構成の提供。 【構成】直列接続されたメモリセル（Ｍ１０Ｄ〜Ｍ１ｎ
Ｄ）から構成される単位メモリストリングのビット線Ｂ
Ｌ側に二つのストリング選択トランジスタ（ＭＳ１０
Ｄ、ＭＳ１１Ｄ）、接地側に二つのストリング選択・接
地選択トランジスタ（ＭＧ１０Ｄ、ＭＧ１１Ｄ）を設
け、ストリング選択信号ＳＳ０、ＳＳ１と接地選択信号
ＧＳ０、ＧＳ１でそれぞれ制御する。接地選択信号ＧＳ
０、ＧＳ１は待機時に論理“ロウ”、選択時にいずれか
一方が論理“ハイ”となる。このようにしてストリング
選択トランジスタを四つ設けたのでビット線ＢＬに単位
メモリストリングを四つ接続することができ、ビット線
ピッチを緩和させられる。
ついて、メモリセルの絶縁破壊による待機時の電流消費
の増加を防止でき、また、ビット線ピッチを緩和させら
れてブリッジ現象を発生しにくいようにできるメモリセ
ル構成の提供。 【構成】直列接続されたメモリセル（Ｍ１０Ｄ〜Ｍ１ｎ
Ｄ）から構成される単位メモリストリングのビット線Ｂ
Ｌ側に二つのストリング選択トランジスタ（ＭＳ１０
Ｄ、ＭＳ１１Ｄ）、接地側に二つのストリング選択・接
地選択トランジスタ（ＭＧ１０Ｄ、ＭＧ１１Ｄ）を設
け、ストリング選択信号ＳＳ０、ＳＳ１と接地選択信号
ＧＳ０、ＧＳ１でそれぞれ制御する。接地選択信号ＧＳ
０、ＧＳ１は待機時に論理“ロウ”、選択時にいずれか
一方が論理“ハイ”となる。このようにしてストリング
選択トランジスタを四つ設けたのでビット線ＢＬに単位
メモリストリングを四つ接続することができ、ビット線
ピッチを緩和させられる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリに
関するもので、特にメモリセルの構造がＮＡＮＤ形とさ
れた不揮発性半導体メモリに関する。
関するもので、特にメモリセルの構造がＮＡＮＤ形とさ
れた不揮発性半導体メモリに関する。
【０００２】
【従来の技術】一般に、ＥＥＰＲＯＭやマスクＲＯＭな
どの不揮発性半導体メモリの場合、メモリセルの構造は
ＮＯＲ形とＮＡＮＤ形の二種類に大別される。その中で
も、特にＮＡＮＤ形のメモリセル構造は、セル当りの選
択トランジスタの個数、及びビット線とのコンタクトホ
ール（contact hole）の個数を少なくできる利点がある
ので、最近では大部分の不揮発性半導体メモリに使用さ
れる傾向にある。このＮＡＮＤ形のメモリセル構造は多
数の単位（unit）メモリストリングからなり、その各単
位メモリストリングは、所定のデータを貯蔵するメモリ
セルトランジスタと、選択されるメモリセルトランジス
タの属する単位メモリストリングを選択するためのスト
リング選択トランジスタとを有している。
どの不揮発性半導体メモリの場合、メモリセルの構造は
ＮＯＲ形とＮＡＮＤ形の二種類に大別される。その中で
も、特にＮＡＮＤ形のメモリセル構造は、セル当りの選
択トランジスタの個数、及びビット線とのコンタクトホ
ール（contact hole）の個数を少なくできる利点がある
ので、最近では大部分の不揮発性半導体メモリに使用さ
れる傾向にある。このＮＡＮＤ形のメモリセル構造は多
数の単位（unit）メモリストリングからなり、その各単
位メモリストリングは、所定のデータを貯蔵するメモリ
セルトランジスタと、選択されるメモリセルトランジス
タの属する単位メモリストリングを選択するためのスト
リング選択トランジスタとを有している。
【０００３】このようなＮＡＮＤ形セル構造に関する技
術として、１９７９年２月２７日付けで特許登録された
米国特許番号第４，１４２，１７６号に、ストリング選
択トランジスタとＮＡＮＤ形のメモリセルトランジスタ
が相互に直列接続された構成のセルアレイを有する不揮
発性半導体メモリが開示されている。この特許に開示さ
れたセルアレイを構成する多数の単位メモリストリング
は、単位メモリストリングを選択するためのストリング
選択トランジスタと、データを貯蔵する多数の直列接続
されたメモリセルトランジスタとを相互に直列接続し、
そして、ストリング選択トランジスタをビット線に、そ
の反対側をソース電圧端にそれぞれ接続した構成とされ
ている。このような構成において、所定のデータアクセ
ス動作時にビット線に電圧が供給され、ストリング選択
トランジスタの選択動作により選択された単位メモリス
トリングに存在するメモリセルトランジスタが選択さ
れ、データアクセス動作が行われる。これがＮＡＮＤ形
セル構造についての一般的で簡単な構成である。しかし
ながら、この構成では一つの単位メモリストリングが一
つのビット線としか接続されないため、ビット線のピッ
チ（pitch ）などの点から高集積化には不向きである。
術として、１９７９年２月２７日付けで特許登録された
米国特許番号第４，１４２，１７６号に、ストリング選
択トランジスタとＮＡＮＤ形のメモリセルトランジスタ
が相互に直列接続された構成のセルアレイを有する不揮
発性半導体メモリが開示されている。この特許に開示さ
れたセルアレイを構成する多数の単位メモリストリング
は、単位メモリストリングを選択するためのストリング
選択トランジスタと、データを貯蔵する多数の直列接続
されたメモリセルトランジスタとを相互に直列接続し、
そして、ストリング選択トランジスタをビット線に、そ
の反対側をソース電圧端にそれぞれ接続した構成とされ
ている。このような構成において、所定のデータアクセ
ス動作時にビット線に電圧が供給され、ストリング選択
トランジスタの選択動作により選択された単位メモリス
トリングに存在するメモリセルトランジスタが選択さ
れ、データアクセス動作が行われる。これがＮＡＮＤ形
セル構造についての一般的で簡単な構成である。しかし
ながら、この構成では一つの単位メモリストリングが一
つのビット線としか接続されないため、ビット線のピッ
チ（pitch ）などの点から高集積化には不向きである。
【０００４】これを解決するために、図６に示すような
一本のビット線に二つの単位メモリストリングを接続し
た構成が、日本の特開平２−６５１７０号公報（１９９
０．３．１５）に開示されている。その構成は、チップ
内の列デコーダによって選択される一本のビット線ＢＬ
０に、二つの平行した単位メモリストリングを接続した
ものである。そしてこの単位メモリストリングが、所定
の行デコーダによって選択される二個のストリング選択
トランジスタＭＳ１０Ａ及びＭＳ１１Ａ、ＭＳ２０Ａ及
びＭＳ２１Ａと、ワード線ＷＬ０、…、ＷＬｎによって
駆動されるｎ個のメモリセルトランジスタＭ１０Ａ〜Ｍ
１ｎＡ、Ｍ２０Ａ〜Ｍ２ｎＡとを相互に直列に接続した
構造をもっている。このように一つの単位メモリストリ
ングに二つのストリング選択トランジスタが接続される
理由は、周知のように、一本のビット線で二つの単位メ
モリストリングが同時に選択されるので、これらをそれ
ぞれ独立的に選択するためである。
一本のビット線に二つの単位メモリストリングを接続し
た構成が、日本の特開平２−６５１７０号公報（１９９
０．３．１５）に開示されている。その構成は、チップ
内の列デコーダによって選択される一本のビット線ＢＬ
０に、二つの平行した単位メモリストリングを接続した
ものである。そしてこの単位メモリストリングが、所定
の行デコーダによって選択される二個のストリング選択
トランジスタＭＳ１０Ａ及びＭＳ１１Ａ、ＭＳ２０Ａ及
びＭＳ２１Ａと、ワード線ＷＬ０、…、ＷＬｎによって
駆動されるｎ個のメモリセルトランジスタＭ１０Ａ〜Ｍ
１ｎＡ、Ｍ２０Ａ〜Ｍ２ｎＡとを相互に直列に接続した
構造をもっている。このように一つの単位メモリストリ
ングに二つのストリング選択トランジスタが接続される
理由は、周知のように、一本のビット線で二つの単位メ
モリストリングが同時に選択されるので、これらをそれ
ぞれ独立的に選択するためである。
【０００５】この図６に示す従来例において、通常のデ
ータ読出あるいは書込動作を行う場合、チップに入力さ
れるアドレスに従って、ストリング選択トランジスタを
選択する二つのストリング選択信号のうちの選択された
方のストリング選択信号が論理“ハイ”になり、且つワ
ード線ＷＬ０、…、ＷＬｎのうちの選択されたもののみ
が論理“ロウ”になる。例えば、チップに入力されたア
ドレスをデコーディングした結果、ストリング選択信号
ＳＳ０、ワード線ＷＬ０が選択される場合には、ストリ
ング選択信号ＳＳ０が論理“ハイ”、ストリング選択信
号ＳＳ１が論理“ロウ”となり、そしてワード線ＷＬ０
が論理“ロウ”、その他のワード線が論理“ハイ”とな
る。
ータ読出あるいは書込動作を行う場合、チップに入力さ
れるアドレスに従って、ストリング選択トランジスタを
選択する二つのストリング選択信号のうちの選択された
方のストリング選択信号が論理“ハイ”になり、且つワ
ード線ＷＬ０、…、ＷＬｎのうちの選択されたもののみ
が論理“ロウ”になる。例えば、チップに入力されたア
ドレスをデコーディングした結果、ストリング選択信号
ＳＳ０、ワード線ＷＬ０が選択される場合には、ストリ
ング選択信号ＳＳ０が論理“ハイ”、ストリング選択信
号ＳＳ１が論理“ロウ”となり、そしてワード線ＷＬ０
が論理“ロウ”、その他のワード線が論理“ハイ”とな
る。
【０００６】単位メモリストリングを構成するストリン
グ選択トランジスタＭＳ１０Ａは、通常の正（＋）のし
きい電圧を有するエンハンストメント形トランジスタと
され、ストリング選択トランジスタＭＳ１１Ａは通常の
負（−）のしきい電圧を有するデプレッション形トラン
ジスタとされる。そして、メモリセルトランジスタは、
プログラム状態に応じてエンハンスメント形トランジス
タ又はデプレッション形トランジスタとされる。それに
より、前述のデコーディング条件によると、ストリング
選択トランジスタＭＳ１０Ａ、ＭＳ１１Ａ、ＭＳ２０Ａ
はＯＮ状態になり、ストリング選択トランジスタＭＳ２
１ＡはＯＦＦ状態になる。したがって、ビット線ＢＬ０
は接続点Ａと導通状態となる一方で、接続点Ｂとはスト
リング選択トランジスタＭＳ２１Ａによって非導通状態
となる。
グ選択トランジスタＭＳ１０Ａは、通常の正（＋）のし
きい電圧を有するエンハンストメント形トランジスタと
され、ストリング選択トランジスタＭＳ１１Ａは通常の
負（−）のしきい電圧を有するデプレッション形トラン
ジスタとされる。そして、メモリセルトランジスタは、
プログラム状態に応じてエンハンスメント形トランジス
タ又はデプレッション形トランジスタとされる。それに
より、前述のデコーディング条件によると、ストリング
選択トランジスタＭＳ１０Ａ、ＭＳ１１Ａ、ＭＳ２０Ａ
はＯＮ状態になり、ストリング選択トランジスタＭＳ２
１ＡはＯＦＦ状態になる。したがって、ビット線ＢＬ０
は接続点Ａと導通状態となる一方で、接続点Ｂとはスト
リング選択トランジスタＭＳ２１Ａによって非導通状態
となる。
【０００７】このデコーディング条件において、メモリ
セルトランジスタＭ１ｎＡはプログラム状態とは無関係
にＯＮ状態にあり、ビット線ＢＬ０と接地接続点Ｃとの
導通関係はワード線ＷＬ０にゲートが接続されたメモリ
セルトランジスタＭ１０Ａのしきい電圧によることにな
る。すなわち、メモリセルトランジスタＭ１０Ａがデプ
レッション形の場合にはビット線ＢＬ０と接地接続点Ｃ
との間が導通状態となり、メモリセルトランジスタＭ１
０Ａがエンハンスメント形の場合にはビット線ＢＬ０と
接地接続点Ｃとの間が非導通状態となる。
セルトランジスタＭ１ｎＡはプログラム状態とは無関係
にＯＮ状態にあり、ビット線ＢＬ０と接地接続点Ｃとの
導通関係はワード線ＷＬ０にゲートが接続されたメモリ
セルトランジスタＭ１０Ａのしきい電圧によることにな
る。すなわち、メモリセルトランジスタＭ１０Ａがデプ
レッション形の場合にはビット線ＢＬ０と接地接続点Ｃ
との間が導通状態となり、メモリセルトランジスタＭ１
０Ａがエンハンスメント形の場合にはビット線ＢＬ０と
接地接続点Ｃとの間が非導通状態となる。
【０００８】以上のようにして所定のメモリセルが選択
され、選択されたメモリセルによる電圧が、通常のビッ
ト線に接続されたセンスアンプ（図示せず）によって読
取り可能とされる。
され、選択されたメモリセルによる電圧が、通常のビッ
ト線に接続されたセンスアンプ（図示せず）によって読
取り可能とされる。
【０００９】ところで、ＮＡＮＤ形セル構造の不揮発性
半導体メモリの場合、チップの待機（stand-by）状態で
ワード線ＷＬ０、…、ＷＬｎの電圧レベルが論理“ハ
イ”となるためこの印加電圧によるストレスで、あるい
は製造工程での欠陥等により、メモリセルトランジスタ
のゲート膜が破壊される可能性がある。この可能性はメ
モリセルのサイズが小さくなる超高集積半導体メモリに
おいて特に高くなる。このため、このようなメモリセル
トランジスタの欠陥発生に備えて、ＥＣＣ（Error Corr
ecting Code）回路を用意し、それにより欠陥を救済す
る方法も提案されている。しかし、ＥＣＣ回路により救
済されて良品とされたチップでも、待機時に、ゲート膜
の破壊されたトランジスタを介してワード線から接地接
続点に電流経路が形成されてしまうので、電流消費が不
必要に増加することになる。
半導体メモリの場合、チップの待機（stand-by）状態で
ワード線ＷＬ０、…、ＷＬｎの電圧レベルが論理“ハ
イ”となるためこの印加電圧によるストレスで、あるい
は製造工程での欠陥等により、メモリセルトランジスタ
のゲート膜が破壊される可能性がある。この可能性はメ
モリセルのサイズが小さくなる超高集積半導体メモリに
おいて特に高くなる。このため、このようなメモリセル
トランジスタの欠陥発生に備えて、ＥＣＣ（Error Corr
ecting Code）回路を用意し、それにより欠陥を救済す
る方法も提案されている。しかし、ＥＣＣ回路により救
済されて良品とされたチップでも、待機時に、ゲート膜
の破壊されたトランジスタを介してワード線から接地接
続点に電流経路が形成されてしまうので、電流消費が不
必要に増加することになる。
【００１０】このような問題を解決するために提示され
たＮＡＮＤ形のメモリセル構造を図７に示す。同図に示
すＮＡＮＤ形セル構造は、１９９１年４月２４日付けで
韓国に出願された特許出願番号１９９１−６５６９号に
開示されている。
たＮＡＮＤ形のメモリセル構造を図７に示す。同図に示
すＮＡＮＤ形セル構造は、１９９１年４月２４日付けで
韓国に出願された特許出願番号１９９１−６５６９号に
開示されている。
【００１１】この従来例における特徴は、各単位メモリ
ストリングごとに所定のデコーディング信号としての接
地選択信号ＧＳＳで制御されるスイッチングトランジス
タＭＧ１Ｂ、ＭＧ２Ｂ、…が追加されている点にあり、
このスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…
により各単位メモリストリングを接地接続点と選択的に
導通させられるようになっている。すなわち、メモリ素
子の待機時における電流不良の救済装置としてスイッチ
ングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…を設けたもの
で、ワード線ＷＬ０、…、ＷＬｎ、ビット線ＢＬ０、Ｂ
Ｌ１、…、及びストリング選択信号ＳＳ０、ＳＳ１によ
って選択されるトランジスタが、待機時に接地接続点へ
の電流経路を形成するようになっても、接地選択信号Ｇ
ＳＳによりスイッチングトランジスタＭＧ１Ｂ、ＭＧ２
Ｂ、…のＯＮ・ＯＦＦ状態を制御することで待機時の電
流増加を防ぐようになっている。
ストリングごとに所定のデコーディング信号としての接
地選択信号ＧＳＳで制御されるスイッチングトランジス
タＭＧ１Ｂ、ＭＧ２Ｂ、…が追加されている点にあり、
このスイッチングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…
により各単位メモリストリングを接地接続点と選択的に
導通させられるようになっている。すなわち、メモリ素
子の待機時における電流不良の救済装置としてスイッチ
ングトランジスタＭＧ１Ｂ、ＭＧ２Ｂ、…を設けたもの
で、ワード線ＷＬ０、…、ＷＬｎ、ビット線ＢＬ０、Ｂ
Ｌ１、…、及びストリング選択信号ＳＳ０、ＳＳ１によ
って選択されるトランジスタが、待機時に接地接続点へ
の電流経路を形成するようになっても、接地選択信号Ｇ
ＳＳによりスイッチングトランジスタＭＧ１Ｂ、ＭＧ２
Ｂ、…のＯＮ・ＯＦＦ状態を制御することで待機時の電
流増加を防ぐようになっている。
【００１２】つまり、図示せぬ行デコーダのデコーディ
ング動作により接地選択信号ＧＳＳを発生し、メモリセ
ルトランジスタの選択動作時に論理“ハイ”、待機時を
含むその他の場合には論理“ロウ”として供給すること
で、待機時にはスイッチングトランジスタＭＧ１Ｂ、Ｍ
Ｇ２Ｂ、…をＯＦＦとし、読出動作時には必要に応じて
ＯＮとすることにより、メモリトランジスタにゲート膜
の絶縁破壊が起こっていてもチップの待機時における電
流増加を防止している。
ング動作により接地選択信号ＧＳＳを発生し、メモリセ
ルトランジスタの選択動作時に論理“ハイ”、待機時を
含むその他の場合には論理“ロウ”として供給すること
で、待機時にはスイッチングトランジスタＭＧ１Ｂ、Ｍ
Ｇ２Ｂ、…をＯＦＦとし、読出動作時には必要に応じて
ＯＮとすることにより、メモリトランジスタにゲート膜
の絶縁破壊が起こっていてもチップの待機時における電
流増加を防止している。
【００１３】しかしながらこのような構成であっても、
基板上面に形成されてビット線となる金属線間に製造工
程で粒子（particle）等によるブリッジ（brige ）現象
が発生するとこれを救済することができない。このブリ
ッジ現象は、半導体メモリが更に超高集積化されて金属
線の間隔が極めて微細化されるに従って発生頻度が高く
なるので、今後の高集積化において解決すべき問題とな
っている。すなわち、今後実現される６４Ｍ（mega：１
０6 ）あるいは１２８Ｍ級の半導体メモリにおいても通
常はビット線が金属で形成されるので、チップの製造工
程及びデザインルールにおいて大きな問題点となってい
る。
基板上面に形成されてビット線となる金属線間に製造工
程で粒子（particle）等によるブリッジ（brige ）現象
が発生するとこれを救済することができない。このブリ
ッジ現象は、半導体メモリが更に超高集積化されて金属
線の間隔が極めて微細化されるに従って発生頻度が高く
なるので、今後の高集積化において解決すべき問題とな
っている。すなわち、今後実現される６４Ｍ（mega：１
０6 ）あるいは１２８Ｍ級の半導体メモリにおいても通
常はビット線が金属で形成されるので、チップの製造工
程及びデザインルールにおいて大きな問題点となってい
る。
【００１４】
【発明が解決しようとする課題】したがって本発明の目
的は、第一に、超高集積化に適し、より信頼性の高い不
揮発性半導体メモリを提供することにある。
的は、第一に、超高集積化に適し、より信頼性の高い不
揮発性半導体メモリを提供することにある。
【００１５】第二に、高集積化に適し、より低消費電力
の不揮発性半導体メモリを提供することにある。
の不揮発性半導体メモリを提供することにある。
【００１６】第三に、超高集積化に際して金属線間のブ
リッジ現象を極力回避できるような不揮発性半導体メモ
リを提供することにある。
リッジ現象を極力回避できるような不揮発性半導体メモ
リを提供することにある。
【００１７】第四に、チップの待機時に不要な電流が消
費されないようなＮＡＮＤ形セル構造を有する不揮発性
半導体メモリを提供することにある。
費されないようなＮＡＮＤ形セル構造を有する不揮発性
半導体メモリを提供することにある。
【００１８】第五に、デザインルールをより緩和できる
ようなＮＡＮＤ形セル構造を有する不揮発性半導体メモ
リを提供することにある。
ようなＮＡＮＤ形セル構造を有する不揮発性半導体メモ
リを提供することにある。
【００１９】第六に、セルトランジスタのゲート膜破壊
が起こってもそれによる待機時の電流消費を防止でき、
そして容易にチップを超高集積化できるようなＮＡＮＤ
形セル構造を有する不揮発性半導体メモリを提供するこ
とにある。
が起こってもそれによる待機時の電流消費を防止でき、
そして容易にチップを超高集積化できるようなＮＡＮＤ
形セル構造を有する不揮発性半導体メモリを提供するこ
とにある。
【００２０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、チャネルが相互に直列接続された多
数のメモリセルから一つの単位メモリストリングが構成
され、この単位メモリストリングが行と列方向に複数配
列されてセルアレイを構成するようになった不揮発性半
導体メモリについて、単位メモリストリングの一端に直
列接続され、ストリング選択信号の制御を受ける少なく
とも二つのストリング選択トランジスタと、単位メモリ
ストリングの他端に直列接続され、接地選択信号の制御
を受けてストリング選択機能及び接地選択機能を行う少
なくとも二つのストリング選択・接地選択トランジスタ
とを備えることを特徴とする。
るために本発明は、チャネルが相互に直列接続された多
数のメモリセルから一つの単位メモリストリングが構成
され、この単位メモリストリングが行と列方向に複数配
列されてセルアレイを構成するようになった不揮発性半
導体メモリについて、単位メモリストリングの一端に直
列接続され、ストリング選択信号の制御を受ける少なく
とも二つのストリング選択トランジスタと、単位メモリ
ストリングの他端に直列接続され、接地選択信号の制御
を受けてストリング選択機能及び接地選択機能を行う少
なくとも二つのストリング選択・接地選択トランジスタ
とを備えることを特徴とする。
【００２１】このように、一つの単位メモリストリング
に直列接続される少なくとも二つのストリング選択・接
地選択トランジスタ（このように呼ぶこととしたのは、
このトランジスタがストリング選択機能に加えて接地選
択機能も行うためである）を備えることで、このストリ
ング選択・接地選択トランジスタが、自分の属する単位
メモリストリングの完全な選択機能に加えて、単位メモ
リストリングが選択されないときにＯＦＦとなって電流
経路の形成を防止する機能を行うので、前述のような問
題点を効果的に解決できる。
に直列接続される少なくとも二つのストリング選択・接
地選択トランジスタ（このように呼ぶこととしたのは、
このトランジスタがストリング選択機能に加えて接地選
択機能も行うためである）を備えることで、このストリ
ング選択・接地選択トランジスタが、自分の属する単位
メモリストリングの完全な選択機能に加えて、単位メモ
リストリングが選択されないときにＯＦＦとなって電流
経路の形成を防止する機能を行うので、前述のような問
題点を効果的に解決できる。
【００２２】加えて、ストリング選択トランジスタとス
トリング選択・接地選択トランジスタの個数に応じて複
数の単位メモリストリングを一つのビット線と接続する
ことができ、ビット線のピッチに余裕をもたせることが
できる。それにより、ブリッジ現象の発生率を大幅に減
少させられ、また、製造工程やレイアウトをより容易な
ものとできる。この一本のビット線に接続される単位メ
モリストリングの個数については、チップの集積度や技
術力等を考慮して適切に実施するとよい。例えば、寄生
容量、アクセスタイム、集積度、ビット線ピッチ等のか
ねあいからすると、ストリング選択トランジスタ及びス
トリング選択・接地選択トランジスタをそれぞれ二個と
し、一本のビット線に対し単位ストリングを二つあるい
は四つ接続するようにするのが好ましい。
トリング選択・接地選択トランジスタの個数に応じて複
数の単位メモリストリングを一つのビット線と接続する
ことができ、ビット線のピッチに余裕をもたせることが
できる。それにより、ブリッジ現象の発生率を大幅に減
少させられ、また、製造工程やレイアウトをより容易な
ものとできる。この一本のビット線に接続される単位メ
モリストリングの個数については、チップの集積度や技
術力等を考慮して適切に実施するとよい。例えば、寄生
容量、アクセスタイム、集積度、ビット線ピッチ等のか
ねあいからすると、ストリング選択トランジスタ及びス
トリング選択・接地選択トランジスタをそれぞれ二個と
し、一本のビット線に対し単位ストリングを二つあるい
は四つ接続するようにするのが好ましい。
【００２３】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２４】図１は、本発明によるＮＡＮＤ形セル構造
の実施例を示すセルアレイの等価回路図である。同図に
示す不揮発性半導体メモリのセルアレイ構成上の特徴
は、一つの単位メモリストリングの構成が、ストリング
選択トランジスタと、メモリセルトランジスタと、スト
リング選択・接地選択トランジスタが相互に直列接続さ
れていることにある。そして、ストリング選択・接地選
択トランジスタは、ストリング選択信号ではなく接地選
択信号によって制御され、ストリング選択機能だけでは
なく、メモリセルトランジスタにゲート膜破壊があって
も電流経路の形成を防止する機能も含んでいる。
の実施例を示すセルアレイの等価回路図である。同図に
示す不揮発性半導体メモリのセルアレイ構成上の特徴
は、一つの単位メモリストリングの構成が、ストリング
選択トランジスタと、メモリセルトランジスタと、スト
リング選択・接地選択トランジスタが相互に直列接続さ
れていることにある。そして、ストリング選択・接地選
択トランジスタは、ストリング選択信号ではなく接地選
択信号によって制御され、ストリング選択機能だけでは
なく、メモリセルトランジスタにゲート膜破壊があって
も電流経路の形成を防止する機能も含んでいる。
【００２５】図１に示す実施例では二つの単位メモリス
トリングが一本のビット線を共有する構成をもち、ＮＡ
ＮＤ形セル構造とされた単位メモリストリングは、直列
接続されたメモリセルトランジスタの両側にストリング
選択トランジスタとストリング選択・接地選択トランジ
スタが引続き直列に接続されている。すなわち、第１単
位メモリストリングを例にとると、ストリング選択信号
ＳＳ０の制御を受けるストリング選択トランジスタＭＳ
１０Ｃと、ストリング選択信号ＳＳ１の制御を受けるス
トリング選択トランジスタＭＳ１１Ｃと、ワード線ＷＬ
０、…、ＷＬｎの制御を受けるメモリセルトランジスタ
Ｍ１０Ｃ、…、Ｍ１ｎＣと、接地選択信号ＧＳ０の制御
を受けるストリング選択・接地選択トランジスタＭＧ１
０Ｃと、接地選択信号ＧＳ１の制御を受けるストリング
選択・接地選択トランジスタＭＧ１１Ｃと、がそれぞれ
順次に直列接続されている。そしてその他の単位メモリ
ストリングもこの第１単位メモリストリングと同じ構成
とされている。
トリングが一本のビット線を共有する構成をもち、ＮＡ
ＮＤ形セル構造とされた単位メモリストリングは、直列
接続されたメモリセルトランジスタの両側にストリング
選択トランジスタとストリング選択・接地選択トランジ
スタが引続き直列に接続されている。すなわち、第１単
位メモリストリングを例にとると、ストリング選択信号
ＳＳ０の制御を受けるストリング選択トランジスタＭＳ
１０Ｃと、ストリング選択信号ＳＳ１の制御を受けるス
トリング選択トランジスタＭＳ１１Ｃと、ワード線ＷＬ
０、…、ＷＬｎの制御を受けるメモリセルトランジスタ
Ｍ１０Ｃ、…、Ｍ１ｎＣと、接地選択信号ＧＳ０の制御
を受けるストリング選択・接地選択トランジスタＭＧ１
０Ｃと、接地選択信号ＧＳ１の制御を受けるストリング
選択・接地選択トランジスタＭＧ１１Ｃと、がそれぞれ
順次に直列接続されている。そしてその他の単位メモリ
ストリングもこの第１単位メモリストリングと同じ構成
とされている。
【００２６】つまり、図１に示すように、一つの単位メ
モリストリングにはｎ個のメモリセルトランジスタと、
このｎ個のメモリセルトランジスタの両側にそれぞれ二
つずつのストリング選択トランジスタ及びストリング選
択・接地選択トランジスタが直列に接続されるようにな
る。そしてストリング選択・接地選択トランジスタの制
御端子に印加される接地選択信号ＧＳ０、ＧＳ１をチッ
プの動作状態に従った適切な電圧レベルで印加すること
で、例えば、待機時に接地選択信号ＧＳ０、ＧＳ１を接
地レベルの信号として供給し、第１及び第２単位メモリ
ストリングのトランジスタＭＧ１０Ｃ及びＭＧ２０Ｃ
と、第３及び第４単位メモリストリングのトランジスタ
ＭＧ３１Ｃ及びＭＧ４１ＣとをＯＦＦとすることで、第
１乃至第４単位メモリストリングに存在するいずれかの
メモリセルトランジスタのゲート膜が破壊されていて
も、それによる待機時の電流経路の形成が防止される。
したがって、従来技術で問題となっていた待機時の不要
な電流消費を防止できる。
モリストリングにはｎ個のメモリセルトランジスタと、
このｎ個のメモリセルトランジスタの両側にそれぞれ二
つずつのストリング選択トランジスタ及びストリング選
択・接地選択トランジスタが直列に接続されるようにな
る。そしてストリング選択・接地選択トランジスタの制
御端子に印加される接地選択信号ＧＳ０、ＧＳ１をチッ
プの動作状態に従った適切な電圧レベルで印加すること
で、例えば、待機時に接地選択信号ＧＳ０、ＧＳ１を接
地レベルの信号として供給し、第１及び第２単位メモリ
ストリングのトランジスタＭＧ１０Ｃ及びＭＧ２０Ｃ
と、第３及び第４単位メモリストリングのトランジスタ
ＭＧ３１Ｃ及びＭＧ４１ＣとをＯＦＦとすることで、第
１乃至第４単位メモリストリングに存在するいずれかの
メモリセルトランジスタのゲート膜が破壊されていて
も、それによる待機時の電流経路の形成が防止される。
したがって、従来技術で問題となっていた待機時の不要
な電流消費を防止できる。
【００２７】この図１に示す実施例における各トランジ
スタについて、ストリング選択トランジスタとストリン
グ選択・接地選択トランジスタは一つの単位メモリスト
リングごとにデプレッション形トランジスタとエンハン
スメント形トランジスタとを用いて構成し、メモリセル
トランジスタはプログラムによりエンハンスメント形又
はデプレッション形としている。このように、ストリン
グ選択トランジスタ及びストリング選択・接地選択トラ
ンジスタとして、それぞれデプレッション形とエンハン
スメント形とを一つずつ用いて構成する際、その順序は
制御信号の印加を考慮して適切に実施すればよい。
スタについて、ストリング選択トランジスタとストリン
グ選択・接地選択トランジスタは一つの単位メモリスト
リングごとにデプレッション形トランジスタとエンハン
スメント形トランジスタとを用いて構成し、メモリセル
トランジスタはプログラムによりエンハンスメント形又
はデプレッション形としている。このように、ストリン
グ選択トランジスタ及びストリング選択・接地選択トラ
ンジスタとして、それぞれデプレッション形とエンハン
スメント形とを一つずつ用いて構成する際、その順序は
制御信号の印加を考慮して適切に実施すればよい。
【００２８】図１のような構成は図２に示すようにして
レイアウトできる。通常の金属材料で形成されるビット
線に対してストリング選択トランジスタ、メモリセルト
ランジスタ、そしてストリング選択・接地選択トランジ
スタが相互に直列に存在する。さらに、これらをそれぞ
れ制御するための各制御信号として、ストリング選択信
号ＳＳ０、ＳＳ１、ワード線ＷＬ０、…、ＷＬｎ、そし
て接地選択信号ＧＳ０、ＧＳ１が、対応する前記各トラ
ンジスタにそれぞれ印加されるように、各制御信号線と
トランジスタとの交叉点でコンタクトするようにされ
る。また、図２中の黒色で表すビット線接続部は、図１
に示す多数の単位メモリストリングが列方向だけでなく
行方向にも形成されるので、対応する単位メモリストリ
ングとビット線とを接続するためのコンタクト部分であ
る。
レイアウトできる。通常の金属材料で形成されるビット
線に対してストリング選択トランジスタ、メモリセルト
ランジスタ、そしてストリング選択・接地選択トランジ
スタが相互に直列に存在する。さらに、これらをそれぞ
れ制御するための各制御信号として、ストリング選択信
号ＳＳ０、ＳＳ１、ワード線ＷＬ０、…、ＷＬｎ、そし
て接地選択信号ＧＳ０、ＧＳ１が、対応する前記各トラ
ンジスタにそれぞれ印加されるように、各制御信号線と
トランジスタとの交叉点でコンタクトするようにされ
る。また、図２中の黒色で表すビット線接続部は、図１
に示す多数の単位メモリストリングが列方向だけでなく
行方向にも形成されるので、対応する単位メモリストリ
ングとビット線とを接続するためのコンタクト部分であ
る。
【００２９】次に、図３に、本発明によるＮＡＮＤ形セ
ル構造についての他の実施例を等価回路で示す。同図に
示す構成では、図１のように一本のビット線に二つの単
位メモリストリングを接続したものとは異なり、一本の
ビット線に四つの単位メモリストリングを接続した構成
となっている。このような構成はチップに形成される各
ビット線間のピッチをよりひろくするためのものであっ
て、チップの設計及びその製造工程を容易にすることが
できる。以下にその構成を詳細に説明する。
ル構造についての他の実施例を等価回路で示す。同図に
示す構成では、図１のように一本のビット線に二つの単
位メモリストリングを接続したものとは異なり、一本の
ビット線に四つの単位メモリストリングを接続した構成
となっている。このような構成はチップに形成される各
ビット線間のピッチをよりひろくするためのものであっ
て、チップの設計及びその製造工程を容易にすることが
できる。以下にその構成を詳細に説明する。
【００３０】図３の各単位メモリストリングの構造は、
図１のものと同様にストリング選択トランジスタ、メモ
リセルトランジスタ、ストリング選択・接地選択トラン
ジスタの順に直列接続した構成とされる。すなわち、ワ
ード線ＷＬ０、…、ＷＬｎの制御を受ける直列接続され
たメモリセルトランジスタＭ１０Ｄ、…、Ｍ１ｎＤの両
側にストリング選択信号ＳＳ０、ＳＳ１の制御を受ける
ストリング選択トランジスタＭＳ１０Ｄ、ＭＳ１１Ｄと
接地選択信号ＧＳ０、ＧＳ１の制御を受けるストリング
選択・接地選択トランジスタＭＧ１０Ｄ、ＭＧ１１Ｄが
直列接続されている。そして、各単位メモリストリング
（図３においては代表的に４つの単位メモリストリング
のみ示す）は一本のビット線に共通に接続されている。
図１のものと同様にストリング選択トランジスタ、メモ
リセルトランジスタ、ストリング選択・接地選択トラン
ジスタの順に直列接続した構成とされる。すなわち、ワ
ード線ＷＬ０、…、ＷＬｎの制御を受ける直列接続され
たメモリセルトランジスタＭ１０Ｄ、…、Ｍ１ｎＤの両
側にストリング選択信号ＳＳ０、ＳＳ１の制御を受ける
ストリング選択トランジスタＭＳ１０Ｄ、ＭＳ１１Ｄと
接地選択信号ＧＳ０、ＧＳ１の制御を受けるストリング
選択・接地選択トランジスタＭＧ１０Ｄ、ＭＧ１１Ｄが
直列接続されている。そして、各単位メモリストリング
（図３においては代表的に４つの単位メモリストリング
のみ示す）は一本のビット線に共通に接続されている。
【００３１】この図３のような構成を実現する際の各ト
ランジスタについて、ストリング選択トランジスタとス
トリング選択・接地選択トランジスタは、一つの単位メ
モリストリングごとにデプレッション形トランジスタと
エンハンスメント形トランジスタとを用いて構成され、
メモリセルトランジスタは、プログラム前にはすべてエ
ンハンスメント形とされ、そしてプログラムによりエン
ハンスメント形又はデプレッション形とされる。このよ
うにストリング選択トランジスタとストリング選択・接
地選択トランジスタに、それぞれデプレッション形トラ
ンジスタとエンハンスメント形トランジスタを一つずつ
用いる際の順序は、制御信号の印加を考慮して適切に実
施する。
ランジスタについて、ストリング選択トランジスタとス
トリング選択・接地選択トランジスタは、一つの単位メ
モリストリングごとにデプレッション形トランジスタと
エンハンスメント形トランジスタとを用いて構成され、
メモリセルトランジスタは、プログラム前にはすべてエ
ンハンスメント形とされ、そしてプログラムによりエン
ハンスメント形又はデプレッション形とされる。このよ
うにストリング選択トランジスタとストリング選択・接
地選択トランジスタに、それぞれデプレッション形トラ
ンジスタとエンハンスメント形トランジスタを一つずつ
用いる際の順序は、制御信号の印加を考慮して適切に実
施する。
【００３２】このような構成とすることで、メモリセル
のゲート膜破壊による待機時の不要な電流経路の発生
を、ストリング選択・接地選択トランジスタにより防止
することができるので、低消費電力の不揮発性半導体メ
モリを実現できる。また、４つの単位メモリストリング
を一つのビット線に共通に接続するので、チップ内に形
成される各ビット線間のピッチについて、図１の構成の
２倍の余裕をもたせることができるという利点がある。
したがって、ビット線間隔の微細化に伴う短絡発生を効
果的に抑えられると共に、超高集積半導体メモリの設計
及びその製造工程をより容易なものとできる。
のゲート膜破壊による待機時の不要な電流経路の発生
を、ストリング選択・接地選択トランジスタにより防止
することができるので、低消費電力の不揮発性半導体メ
モリを実現できる。また、４つの単位メモリストリング
を一つのビット線に共通に接続するので、チップ内に形
成される各ビット線間のピッチについて、図１の構成の
２倍の余裕をもたせることができるという利点がある。
したがって、ビット線間隔の微細化に伴う短絡発生を効
果的に抑えられると共に、超高集積半導体メモリの設計
及びその製造工程をより容易なものとできる。
【００３３】図３に示すような回路構成は図４に示すよ
うにレイアウト可能である。すなわち、一本のビット線
に４つの単位メモリストリングを共通に接続できるの
で、相互に隣接するビット線間のピッチに余裕が生じて
レイアウトの容易性が向上し、製造工程において発生し
得るブリッジ現象も効果的に抑制できる。
うにレイアウト可能である。すなわち、一本のビット線
に４つの単位メモリストリングを共通に接続できるの
で、相互に隣接するビット線間のピッチに余裕が生じて
レイアウトの容易性が向上し、製造工程において発生し
得るブリッジ現象も効果的に抑制できる。
【００３４】図５には、図１及び図３に示す制御信号で
あるストリング選択信号ＳＳ０、ＳＳ１、ワード線ＷＬ
０〜ＷＬｎ、接地選択信号ＧＳ０、ＧＳ１をデコーディ
ングして出力する行デコーダの構成例を示す。尚、単位
メモリストリングは図５に図示した以外にも行と列方向
に集積度に応じて多数備えられる。
あるストリング選択信号ＳＳ０、ＳＳ１、ワード線ＷＬ
０〜ＷＬｎ、接地選択信号ＧＳ０、ＧＳ１をデコーディ
ングして出力する行デコーダの構成例を示す。尚、単位
メモリストリングは図５に図示した以外にも行と列方向
に集積度に応じて多数備えられる。
【００３５】図５中の２箇所の点線ブロックで表すのが
行デコーダである。入力信号としてつながれる接地選択
信号ＧＳ０、ＧＳ１、信号Ｓ０、…、Ｓｎ、ストリング
選択信号ＳＳ０、…、ＳＳ３は、図示せぬ所定のプリデ
コーダ（pre- decoder）から出力される信号で、このプ
リデコーダの回路構成及びアドレッシング（addressin
g）については、１９９２年１０月３０日付で韓国に出
願された特許出願番号１９９１−２０２０９号に開示さ
れている。
行デコーダである。入力信号としてつながれる接地選択
信号ＧＳ０、ＧＳ１、信号Ｓ０、…、Ｓｎ、ストリング
選択信号ＳＳ０、…、ＳＳ３は、図示せぬ所定のプリデ
コーダ（pre- decoder）から出力される信号で、このプ
リデコーダの回路構成及びアドレッシング（addressin
g）については、１９９２年１０月３０日付で韓国に出
願された特許出願番号１９９１−２０２０９号に開示さ
れている。
【００３６】プリデコーダの出力信号が行デコーダに入
力され、外部アドレスの組合せによる信号Ｐ、Ｑ、Ｒが
ＮＯＲゲート１２Ａに入力されると、信号Ｐ、Ｑ、Ｒの
デコーディングにより所定のストリング選択信号、ワー
ド線、そして接地選択信号がそれぞれ選択される。スト
リング選択信号は選択時に論理“ハイ”で、ワード線は
選択時に論理“ロウ”で供給されて所定のメモリセルが
選択されることになる。さらに、接地選択信号は単位メ
モリストリングが選択されるときにのみ論理“ハイ”で
供給され、その他では論理“ロウ”で供給される。ま
た、行デコーダ中のデプレッション形トランジスタはサ
イズを小さく形成されたプリチャージ手段で、１９８９
年１１月１３日付で韓国に出願された特許出願番号１９
８９−１６４２８号に開示されている。
力され、外部アドレスの組合せによる信号Ｐ、Ｑ、Ｒが
ＮＯＲゲート１２Ａに入力されると、信号Ｐ、Ｑ、Ｒの
デコーディングにより所定のストリング選択信号、ワー
ド線、そして接地選択信号がそれぞれ選択される。スト
リング選択信号は選択時に論理“ハイ”で、ワード線は
選択時に論理“ロウ”で供給されて所定のメモリセルが
選択されることになる。さらに、接地選択信号は単位メ
モリストリングが選択されるときにのみ論理“ハイ”で
供給され、その他では論理“ロウ”で供給される。ま
た、行デコーダ中のデプレッション形トランジスタはサ
イズを小さく形成されたプリチャージ手段で、１９８９
年１１月１３日付で韓国に出願された特許出願番号１９
８９−１６４２８号に開示されている。
【００３７】次に、図１〜図５を参照して所定のデータ
アクセスについて説明する。
アクセスについて説明する。
【００３８】図５の行デコーダにおいて、接地選択信号
ＧＳ０とＧＳ１はビット線を選択するために使用される
アドレスと同じアドレスからエネーブルされる。そし
て、図１においてビット線ＢＬ０の選択時に接地選択信
号ＧＳ０は論理“ハイ”、接地選択信号ＧＳ１は論理
“ロウ”となり、ビット線ＢＬ１の選択時に接地選択信
号ＧＳ０は論理“ロウ”、接地選択信号ＧＳ１は論理
“ハイ”となる。さらに非選択時あるいは待機時には、
接地選択信号ＧＳ０と接地選択信号ＧＳ１は論理“ロ
ウ”となる。このとき、ストリング選択・接地選択トラ
ンジスタＭＧ１１Ｃ、ＭＧ２１Ｃ、ＭＧ３０Ｃ、ＭＧ４
０Ｃがデプレッション形トランジスタで、ストリング選
択・接地選択トランジスタＭＧ１０Ｃ、ＭＧ２０Ｃ、Ｍ
Ｇ３１Ｃ、ＭＧ４１Ｃがエンハンスメント形トランジス
タとされるので、上記のように接地選択信号ＧＳ０、Ｇ
Ｓ１が印加されると、それに対応して適切に動作するこ
とになる。すなわち、ビット線ＢＬ０の選択時にはスト
リング選択・接地選択トランジスタＭＧ３１ＣとＭＧ４
１ＣがＯＦＦとされ、ビット線ＢＬ１から接地端への電
流形路が遮断され非導通となる。また、ビット線ＢＬ１
の選択時にはストリング選択・接地選択トランジスタＭ
Ｇ１０ＣとＭＧ２０ＣがＯＦＦとされ、ビット線ＢＬ０
から接地端への電流経路が遮断され非導通となる。さら
に、ビット線ＢＬ０もＢＬ１も選択されないときには、
ストリング選択・接地選択トランジスタＭＧ１０Ｃ、Ｍ
Ｇ２０Ｃ、ＭＧ３１Ｃ、ＭＧ４１ＣがＯＦＦとされ、い
ずれのビット線からも電流経路が形成されず、非導通と
なる。このようなデコーディング方法は、図３の場合に
も同様に適用される。
ＧＳ０とＧＳ１はビット線を選択するために使用される
アドレスと同じアドレスからエネーブルされる。そし
て、図１においてビット線ＢＬ０の選択時に接地選択信
号ＧＳ０は論理“ハイ”、接地選択信号ＧＳ１は論理
“ロウ”となり、ビット線ＢＬ１の選択時に接地選択信
号ＧＳ０は論理“ロウ”、接地選択信号ＧＳ１は論理
“ハイ”となる。さらに非選択時あるいは待機時には、
接地選択信号ＧＳ０と接地選択信号ＧＳ１は論理“ロ
ウ”となる。このとき、ストリング選択・接地選択トラ
ンジスタＭＧ１１Ｃ、ＭＧ２１Ｃ、ＭＧ３０Ｃ、ＭＧ４
０Ｃがデプレッション形トランジスタで、ストリング選
択・接地選択トランジスタＭＧ１０Ｃ、ＭＧ２０Ｃ、Ｍ
Ｇ３１Ｃ、ＭＧ４１Ｃがエンハンスメント形トランジス
タとされるので、上記のように接地選択信号ＧＳ０、Ｇ
Ｓ１が印加されると、それに対応して適切に動作するこ
とになる。すなわち、ビット線ＢＬ０の選択時にはスト
リング選択・接地選択トランジスタＭＧ３１ＣとＭＧ４
１ＣがＯＦＦとされ、ビット線ＢＬ１から接地端への電
流形路が遮断され非導通となる。また、ビット線ＢＬ１
の選択時にはストリング選択・接地選択トランジスタＭ
Ｇ１０ＣとＭＧ２０ＣがＯＦＦとされ、ビット線ＢＬ０
から接地端への電流経路が遮断され非導通となる。さら
に、ビット線ＢＬ０もＢＬ１も選択されないときには、
ストリング選択・接地選択トランジスタＭＧ１０Ｃ、Ｍ
Ｇ２０Ｃ、ＭＧ３１Ｃ、ＭＧ４１ＣがＯＦＦとされ、い
ずれのビット線からも電流経路が形成されず、非導通と
なる。このようなデコーディング方法は、図３の場合に
も同様に適用される。
【００３９】以上の各実施例は本発明の技術的思想に基
づいて実現した最適の実施例であって本発明はこれらに
限定されるものではなく、各信号の論理及びチップの集
積度などを考慮してその他にも各種形態で実施できる。
例えば、上記実施例に示されたストリング選択トランジ
スタとストリング選択・接地選択トランジスタを構成す
るトランジスタのタイプは、制御信号を考慮してデプレ
ッション形とエンハンスメント形を適切に選択して実施
される。また、上記実施例においては、一本のビット線
を二個の単位メモリストリングと接続した形態及び四個
の単位メモリストリングと接続した形態を示している
が、一本のビット線にその他の個数の単位メモリストリ
ングを接続する形態で実施することも可能である。さら
に、図１及び図３に示したセルアレイ構成用の行デコー
ダの構成は、図５に示したものに限らず、その他にも各
種形態の行デコーダで実施することができる。
づいて実現した最適の実施例であって本発明はこれらに
限定されるものではなく、各信号の論理及びチップの集
積度などを考慮してその他にも各種形態で実施できる。
例えば、上記実施例に示されたストリング選択トランジ
スタとストリング選択・接地選択トランジスタを構成す
るトランジスタのタイプは、制御信号を考慮してデプレ
ッション形とエンハンスメント形を適切に選択して実施
される。また、上記実施例においては、一本のビット線
を二個の単位メモリストリングと接続した形態及び四個
の単位メモリストリングと接続した形態を示している
が、一本のビット線にその他の個数の単位メモリストリ
ングを接続する形態で実施することも可能である。さら
に、図１及び図３に示したセルアレイ構成用の行デコー
ダの構成は、図５に示したものに限らず、その他にも各
種形態の行デコーダで実施することができる。
【００４０】
【発明の効果】以上述べてきたように本発明は、ＮＡＮ
Ｄ形セル構造の不揮発性半導体メモリのセルアレイ構成
について、メモリセルトランジスタを少なくとも二つの
ストリング選択トランジスタとストリング選択・接地選
択トランジスタとの間に直列に形成した構造としたこと
により、待機時の不要な電流消費を防止することがで
き、より低消費電力の半導体メモリの実現が可能とな
る。また、それらトランジスタの個数に応じて複数の単
位メモリストリングを一本のビット線に接続でき、金属
線間のブリッジ現象の発生を効果的に抑えられるように
なる。したがって、今後の６４Ｍや２５６Ｍ級の超高集
積不揮発性半導体メモリの実現もしくは性能向上に大き
く寄与するものである。
Ｄ形セル構造の不揮発性半導体メモリのセルアレイ構成
について、メモリセルトランジスタを少なくとも二つの
ストリング選択トランジスタとストリング選択・接地選
択トランジスタとの間に直列に形成した構造としたこと
により、待機時の不要な電流消費を防止することがで
き、より低消費電力の半導体メモリの実現が可能とな
る。また、それらトランジスタの個数に応じて複数の単
位メモリストリングを一本のビット線に接続でき、金属
線間のブリッジ現象の発生を効果的に抑えられるように
なる。したがって、今後の６４Ｍや２５６Ｍ級の超高集
積不揮発性半導体メモリの実現もしくは性能向上に大き
く寄与するものである。
【図１】本発明によるＮＡＮＤ形セル構造を有するセル
アレイの一実施例を示す回路図。
アレイの一実施例を示す回路図。
【図２】図１のセルアレイのレイアウト図。
【図３】本発明によるＮＡＮＤ形セル構造を有するセル
アレイの他の実施例を示す回路図。
アレイの他の実施例を示す回路図。
【図４】図３のセルアレイのレイアウト図。
【図５】本発明の実施例で適用される行デコーダの構成
を示す回路図。
を示す回路図。
【図６】ＮＡＮＤ形セル構造を有するセルアレイの従来
例を示す回路図。
例を示す回路図。
【図７】ＮＡＮＤ形セル構造を有するセルアレイの他の
従来例を示す回路図。
従来例を示す回路図。
ＭＳ１０Ｃ〜ＭＳ４１Ｃ ストリング選択トランジスタ ＭＳ１０Ｄ〜ＭＳ４１Ｄ ストリング選択トランジスタ ＭＧ１０Ｃ〜ＭＧ４１Ｃ ストリング選択・接地選択ト
ランジスタ ＭＧ１０Ｄ〜ＭＧ４１Ｄ ストリング選択・接地選択ト
ランジスタ ＢＬ０、ＢＬ１ ビット線 ＷＬ０、ＷＬｎ ワード線 ＳＳ０〜ＳＳ３ ストリング選択信号 ＧＳ０、ＧＳ１ 接地選択信号
ランジスタ ＭＧ１０Ｄ〜ＭＧ４１Ｄ ストリング選択・接地選択ト
ランジスタ ＢＬ０、ＢＬ１ ビット線 ＷＬ０、ＷＬｎ ワード線 ＳＳ０〜ＳＳ３ ストリング選択信号 ＧＳ０、ＧＳ１ 接地選択信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/788 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１
Claims (12)
- 【請求項１】 チャネルが相互に直列接続された多数の
メモリセルから一つの単位メモリストリングが構成さ
れ、この単位メモリストリングが行と列方向に複数配列
されてセルアレイを構成するようになった不揮発性半導
体メモリにおいて、 単位メモリストリングの一端に直列接続され、ストリン
グ選択信号の制御を受ける少なくとも二つのストリング
選択トランジスタと、 単位メモリストリングの他端に直列接続され、接地選択
信号の制御を受けてストリング選択機能及び接地選択機
能を行う少なくとも二つのストリング選択・接地選択ト
ランジスタとを備えることを特徴とする不揮発性半導体
メモリ。 - 【請求項２】 ストリング選択トランジスタに、デプレ
ッション形トランジスタとエンハンスメント形トランジ
スタが用いられる請求項１記載の不揮発性半導体メモ
リ。 - 【請求項３】 ストリング選択・接地選択トランジスタ
に、デプレッション形トランジスタとエンハンスメント
形トランジスタが用いられる請求項１又は請求項２記載
の不揮発性半導体メモリ。 - 【請求項４】 ストリング選択信号と接地選択信号は、
所定の行デコーダから出力される信号である請求項１〜
３のいずれか１項に記載の不揮発性半導体メモリ。 - 【請求項５】 チャネルが相互に直列接続された多数の
メモリセルから一つの単位メモリストリングが構成さ
れ、この単位メモリストリングが行と列方向に複数配列
されてセルアレイを構成するようになった不揮発性半導
体メモリにおいて、 単位メモリストリングの一端に直列接続され、ストリン
グ選択信号の制御を受ける少なくとも二つのストリング
選択トランジスタと、 単位メモリストリングの他端に直列接続され、接地選択
信号の制御を受けてストリング選択機能及び接地選択機
能を行う少なくとも二つのストリング選択・接地選択ト
ランジスタと、 単位メモリストリングのうちのいずれか二つの単位メモ
リストリングにストリング選択トランジスタを介して一
つずつ接続されるビット線とを備えることを特徴とする
不揮発性半導体メモリ。 - 【請求項６】 ストリング選択トランジスタに、デプレ
ッション形トランジスタとエンハンスメント形トランジ
スタが用いられる請求項５記載の不揮発性半導体メモ
リ。 - 【請求項７】 ストリング選択・接地選択トランジスタ
に、デプレッション形トランジスタとエンハンスメント
形トランジスタが用いられる請求項５又は請求項６記載
の不揮発性半導体メモリ。 - 【請求項８】 ストリング選択信号と接地選択信号は、
所定の行デコーダから出力される信号である請求項５〜
７のいずれか１項に記載の不揮発性半導体メモリ。 - 【請求項９】 チャネルが相互に直列接続された多数の
メモリセルから一つの単位メモリストリングが構成さ
れ、この単位メモリストリングが行と列方向に複数配列
されてセルアレイを構成するようになった不揮発性半導
体メモリにおいて、 単位メモリストリングの一端に直列接続され、ストリン
グ選択信号の制御を受ける少なくとも二つのストリング
選択トランジスタと、 単位メモリストリングの他端に直列接続され、接地選択
信号の制御を受けてストリング選択機能及び接地選択機
能を行う少なくとも二つのストリング選択・接地選択ト
ランジスタと、 単位メモリストリングのうちのいずれか四つの単位メモ
リストリングにストリング選択トランジスタを介して一
つずつ接続されるビット線とを備えることを特徴とする
不揮発性半導体メモリ。 - 【請求項１０】 ストリング選択トランジスタに、デプ
レッション形トランジスタとエンハンスメント形トラン
ジスタが用いられる請求項９記載の不揮発性半導体メモ
リ。 - 【請求項１１】 ストリング選択・接地選択トランジス
タに、デプレッション形トランジスタとエンハンスメン
ト形トランジスタが用いられる請求項９又は請求項１０
記載の不揮発性半導体メモリ。 - 【請求項１２】 ストリング選択信号と接地選択信号
は、所定の行デコーダから出力される信号である請求項
９〜請求項１１のいずれか１項に記載の不揮発性半導体
メモリ。
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