CN1033344C - 存储单元具有“与非”逻辑结构的非易失性半导体存储器 - Google Patents
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Abstract
一种存储单元具有“与非”逻辑结构的非易失性半导体集成电路。一种非易失性半导体集成电路，其存储单元阵列由多个各个具有第1至第N个“与非”结构的存信单元晶体管组成，该存储器有多个与第一存储单元晶体管串联连接的第一串选择晶体管的多个与第N个存储单元晶体管串联连接的第二串选择晶体管相连接。其中一个与第1和第N个存储单元串联连接的串选择晶体管，其控制端子接一个接地点，从而具有地选择功能和串选择功能。
Description
本发明涉及非易失性半导体存储器，更具体地说，涉及存储单元具有“与非”逻辑结构的非易失性半导体存储器。
诸如EEPROM(电可擦可编程只读存储器)或MROM(掩模只读存储器)之类的非易失性半导体存储器，其存储单元的结构一般分为“或非”逻辑“与非”逻辑结构。“与非”逻辑存储单元结构具有这样的好处，即每个存储单元的选择晶体管数和各位线之间的接触孔数可以增加，因而大多数非易失性半导体存储器都采用这种存储单元结构。这类“与非”逻辑存储单元由许多单元存储器串组成，各串具有一个存储单元晶体管供存储数据之用和串选择装置供选择里面装置有规定的存储单元晶体管的单元存储器串之用。1979年2月27日颁布的美国专利4,142,176公开了一种具存储单元列的非易失性半导体存储器，其中的串选择装置和“与非”逻辑存储单元晶体管串联连接。如上述专利所示的那样，在构成存储单元阵列的许多单元存储器串中，用以选择存储器串的串选择晶体管与多个串联连接用以存储数据的存储单元晶体管串联连接，且串选择晶体管和存储单元晶体管两端分别接有电源线和位线。在数据存取操作的过程中，往位线上加电压，并选择存储串上由串选择晶体管的串操作选择的存储器串。但在这种“与非”逻辑存储单元结构中，一个单元存储器串接一个位线，因而由于在各位线之间需要有一个间距是不适宜对存储电路进行高度集成化的。
为克服这些缺点，有人提出图1所示的方案，即将两个单元存储器串接一个位线。日本专利暂行公报2-51170中即公开了这种结构。从图1中可以看到，两并联单元存储器串与芯片中列解码器所选择的位线BL相连接。行解码器所选择的串选择晶体管MS10A、MS11A、MS20A和MS21A和字线WL0、…、WLn所选择的n个存储单元日体管M10A、…M1nA、M120A、…M2nA与存储器串串联连接。两个串选择晶体管之所以接一个单元存储器串是为了独立选择接一个位线的两个单元存储器串。在读写数据的过程中，两个串选择晶体管中只有一个被由加到芯片上的地址置于逻辑“高”态，同时WL0、…、WLn诸字线中只有一个经选择的字线被置于逻辑“低”态。如果，举例说，用地址解码的结果选择串选择信号SS0和字线WL0。则串选择信号SS0和SS1分别被置于辑“高”态和“低”态，字线WL0则被置于逻辑“低”态。所有其它字线都置于逻辑“高”态。构成存储器串的串选择晶体管MS10A是阈电压为正的增强型晶体管，串选择晶体管MS11A则是阈电压为负的耗尽型晶体管。存储单元晶体管是根据所编程的状态选用增强型或耗尽型晶体管的。因此，串选择晶体管MS10A、MS11A和MS20A都导通，串选择晶体管MS21A则截止。位线BL0与连接点A电连接，由串选择晶体管SM21A使其与连接点B绝缘。因此，存储单元晶体管M1nA无论所编程的状态如何都导通，且视乎栅极接字线WL0的存储单元晶体管M10A的阈电压而与接地点C连接或断开。若存储单元晶体管M10A是耗尽型晶体管，位线BL0就与接地点C电连接。若存储单元晶体管M10A是增强型晶体管，位线BL0就与接地点C绝缘。这样就选取了给定的一个存储单元，同时一般由接位线的读出放大器(图中未示出)读出所选择存储器的电压。
另一方面，在结构如图1的半导体存储器中，在芯片处于备用状态期间，字线WL0、…、WLn的电压电平设于逻辑“高”态。因此，存储单元晶体管的门膜可能会因该电压电平产生的应力、制造过程中的缺陷等而破裂。在存储单元的大小微型化的超大规模半导体集成电路中，这种可能性大幅度增加。存在有缺陷的存储单元晶体管时，即使这些缺陷经例如纠错码(ECC)电路纠正，也仍然留有问题，例如，耗电量不必要地增加，这是由于备用状态期间加到遭毁坏了的栅膜上的字线电压形成的通向接地点的电流通路引起的。
图2示出了存储单元具“与非”逻辑结构的另一种传统的非易失性半导体存储器。图2的电路公开在1991年4月24日申请的韩国专利申请1991-6569。与图1的电路比较，图2还有若干开关装置MG1B、MG2B、…由作为解码信号的地选择信号GSS控制。借助于开关装置MG1B、MG2B、…由作为解码信号的地选择信号GSS控制。借助于开关装置MG1B、MG2B、…，各存储器串有选择地连到接地点。就是说，开关装置MG1B、MG2B、…在存储装置处于备用状态期间补偿电流的增加。即使字线WL0、…、WLn位线BL0、BL1、…和第一和第二串选择信号SS0和SS1所选择的晶体管在备用状态期间形成通往接地点的电流通路，由于开关晶体管MG1B、MG2B、…分别在备用操作和读出操作期间因地选择信号GSS而截止和导通，因而避免了电流在芯片备用操作期间因晶体管门膜破裂引起的增加。虽然图中未示出，地选择信号是因行解码器的解码操作而产生的。在选择存储单元晶体管的操作过程中，加的是处于逻辑“高”态的地选择信号GSS，在包括备用操作在内的其它操作过程中，加的是处于逻辑“低”态的地选择信号GSS。
然而，在高组装密度的半导体集成电路的情况下，芯片半导体衬底上形成的各金属位线之间的线宽就大大变小了。因此，在制造过程中可能经常会出现粒子引起的桥接现象。此外，如果金属之间出现桥接现象，修补起来就困难。在64兆位(兆：10)或128兆位级的半导体存储器中，由于位线通常用金属制成，因而桥接现象对高集成度制造工艺和设计规则来说是个很大的障碍。
因此本发明的目的是提供一种可靠的适宜于芯片高密度组装的非易失性半导体存储器。
本发明的另一个目的是提供一种适宜将芯片高度集成的低功耗非易失性半导体存储器。
本发明的又另一个目的是提供一种在芯片高度集成化的过程中能防止金属之间产生桥接现象的非易失性半导体存储器。
本发明还有另一个目的，就是提供一种具“与非”存储单元阵列结构供在芯片备用工作期间避免不必要的耗电量的非易失性半导体存储器。
本发明的另一个目的是提供一种具便于符合设计原则的“与非”存储单元阵列结构的非易失性半导体存储器。
本发明的另一个目的是提供一种具“与非”存储单元阵列结构的非易失性半导体存储器以防止在备用状态期间因存储单元门膜故障引起的电流消耗，并容易将芯片制成存储密度有所提高的集成电路。
按照本发明的一个方面，本发明的非易失性半导体存储器，其存储单元阵列由多个在行和列方向上的单元存储器串的多个各存储通道串联连接构成一个单元存储器串的存储单元组成，所述存储包括：至少两个串选择晶体管，串联连接到单元存储器串的一端，由给定的串选择信号控制；和至少两个串选择和地选择晶体管，串联连接到单元存储器串的另一端，由给定的地选择信号控制；因而所述存储器具有串选择功能和地选择功能。在按本发明实施的非易失性半导体存储器中，两单元存储器串或四单元存储器串上连接有一个位线。在选择与一位线连接的单元存储器串的数目时，最好考虑芯片的集成度和工艺等。另一方面，与一个单元存储器串串联连接的至少两个串选择和地选择晶体管(在以下说明的说明书中，“串选择和地选择晶体管”一词是为了说明和理解上的方便而采用的，应该指出的是，这个串选择和地选择晶体管既具有串选择功能也具有地选择功能)与一个单元存储器串串联连接，避免在不选择任何存储器串时因不导通的情况而形成电流通路。
参照附图，从以下的详细说明可以更清楚地了解本发明的优点和特点。附图中：
图1是现有技术存储单元具“与非”逻辑结构的存储单元阵列一个实例的电路图；
图2是现有技术存储单元具“与非”逻辑结构的存储单元阵列另一个实例的电路图；
图3A是本发明存储单元具“与非”逻辑结构的存储单元阵列一个实施例的电路图；
图3B是图3A布局的平面图；
图4A是本发明存储单元具有“与非”逻辑结构的存储单元阵列另一个实施例的电路图；
图4B是图4A布局的平面图；
图5是可用于图3A和4A电路的行解码器的电路图。
参看图3A。本发明非易失性半导体存储器存储单元阵列的特点在于，一个存储器串有串联连接的第一串选择晶体管、一些存储单元晶体管和第二串选择晶体管。无论第一或第二串选择晶体管都由地信号控制，而不是由串选择信号控制。因此，任何存储单元晶体管的门膜出故障对不会产生电流通路。
在图3A的结构中，两个存储器串公用一个位线。“与非”结构的各存储器串构制得使一个串选择晶体管与诸串联连接的存储单元晶体管的两端串联连接。就是说，由串择信号SS0控制的串选择晶体管MS10C、由串选择信号SS1控制的串选择晶体管MS11C、由字线WL0、…、WLn控制的存储单元晶体管M10C、…、M1nC、由地选择信号GS0控制的串选择和地选择晶体管MG10C和由地选择GS1控制的地选择晶体管MG11C都依次与第一存储器串串联连接。所有其它存储器串以第一存储器串同样的方式构制。因此在一个存储器串中，一个存储器串、n个存储单元晶体管、两个耦合到n个存储单元晶体管一端的串选择晶体管和两个耦合到n个存储单元晶体管另一端的串选择和地选择晶体管都串联连接。接串选择和地选择晶体管的控制端子的地选择信号GS0和GS1，其电压电平由芯片的工作状态适当确定。在备用工作期间，若加上地电压电平的地选择信号GS0和GS1，则第一和第二存储器串的串选择和地选择晶体管MG10C和MG20C以及第二和第四存储器串的串选择和地选择晶体管MG31C和MG41C截止。因此，即使第一至第四存储器串任何存储单元晶体管的门膜遭破坏，在备用工作期间也不会形成电流通路。因此，避免了备用工作期间不必要的电流消耗。一个存储器串的串选择晶体管由一个耗尽型晶体管和一个增强型晶体管组成。存储单元晶体管都有选择地编程使其成为增强型或耗尽型晶体管。一个存储器串的地选择和串选择晶体管由一个耗尽型晶体管和一个增强型晶体管组成。在此情况下，串选择晶体管与串选择和地选择晶体管一个接一个地都由耗尽型和增强型晶体管组成，而它们的排列次序应适当考虑加到其上的控制信号确定为宜。
参看图3B，在一般用金属制成的位线上，串选择晶体管、存储单元晶体管和串选择和地选择晶体管都串联连接。串选择信号SS0和SS1、字线WL0、…、WLn和控制这些晶体管的地选择信号GS0和GS1都连接在各控制信号与各晶体管的交叉点，相应地应加到各晶体管上。图中用黑颜色表示的多个位线触点在行方向上及列方向上形成。各位线触点将位线与存储器串连接起来。
图4A示出了具有“与非”存储单元阵列的非易失性半导体存储器的另一个实施例。在图3A中，两个存储器串接一个位线，而在图4A中，四个存储器串接一个位线，以便扩大芯片中构成的各位线之间的间距。这样，芯片的设计和制造就容易了。各存储器串的结构包括一些串联连接的选择晶体管、存储单元晶体管和串选择和地选择晶体管。就是说，由串选择信号SS0或SS1控制的串选择晶体管MS10D和MS11D和由地选择信号GS0和GS1控制的串选择和地选择晶体管MG10D和MG11D分别串联连接到由字线WL0、…、WLn控制的存储单元晶体管M10D、…、M1nD两端。各存储器串(图4A示出了四个存储器串)的各通道共同接一个位线。一个存储器串的串选择晶体管由一个耗尽型晶体管和一个增强型晶体管组成，而存储单元晶体管则全是增强型晶体管。一人存储器串的地选择和串选择晶体管由一个耗尽型晶体管和一个增强型晶体管组成。在此情况下，串选择晶体管和串选择和地选择晶体管分别一个接一个由耗尽型和增强型晶体管组成，它们的排列次序应适当考虑加到其上的控制信号确定为宜。在这种结构情况下，由于串选择和地选择晶体管不会产生在备用工作期间因任何存储单元的门膜出故障而引起的不必要的电流通路，因此可以使非易失性半导体存储器的功耗低。此外，由于四个存储器串共同接一个位线，因而各位线之间的间距比起图3A的电路是扩大了。这样就解决了各位线之间间距小引起的短路问题，同时方便了超大规模半导体集成电路的设计和这种电路的制造。另一方面，图4B中示出了图4A电路的布局。即，四个存储器串共同接一个位线，因而毗邻各位线之间的间距扩大了。这样既简化了布局又避免了金属在制造过程中可能产生的桥接现象。
图5示出了用以对图3A和4A中所示的控制信号SS0、SS1、WL0、…、WLnGS0和GS进行解码的行解码器。除图5中所示的存储器串之外，按集成度还在行和列方向上配备于多个存储器串。行解码器用虚线方框表示，图5中示出了两个行解码器。信号GS0、GS1、S0、…、Sn和SS0、…、SS3由图中未示出的给定的预解码器产生。预解码器的电路结构和编址情况在例如1992年10月30日申请的韩国专利1992-20209中有介绍。若预解码器的输出信号加到图5的行解码器上，且混合外部地址而产生的信号P1、Q1和R1加到“或非”门12A，则通过对信号P1、Q1和R1进行解码可分别选取给定的串选择信号、字线和地选择信号。在选择操作的过程中，串选择信号被置于逻辑“高”态，字线置于逻辑“低”态，从而选择了给定的存储单元。只有在选择存储器串时才将地选择信号置于逻辑“高”态，在其它情况下，地选择信号置于逻辑“低”态。图5中，各耗尽型晶体管是预充电装置，这种预充电装置在本技术领域中是众所周知的，例如1989年11月13日申请的韩国专利申请1989-16428就公开了这种预充电装置。
现在参照图3A至图5说明数据存取的操作过程。从图5的电路中可知，地选择信号GS0和GS1由选择位线用的同一个地址使其起作用。若选择图3A的位线BL0，则地选择信号GS0被置于逻辑“高”态，GS1于逻辑“低”态。若选取位线BL1，则地选择信号GS0置于逻辑“低”态，GS1被置于逻辑“高”态。不选取位线或位线处于备用状态时，地选择信号GS0和GS1都被置于逻辑“低”态。鉴于串选择和地选择晶体管MD11C、MG21C、MG30C和MG40C是耗尽型晶体管，且MG10C、MG20C、MG31C和MG41C都是增强型晶体管，因而相应的操作是在施加地选择信号GS0和GS1时适当进行的。就是说，若选取位线BL0，则串选择和地选择晶体管MG31C和MG41C转入不导通状态，从而切断位线BL1与地电压端子之间的电流通路。若选取位线BL1，则串选择和地选择晶体管MG10C和MG20C转入不导通状态，从而切断位线BL0与地电压端子之间的电流通路。高个解码方法同样适用于图4A的电路。
至此，本发明的一些最佳实施例已详细展示和介绍过，本技术领域的行家们不难理解，在不脱离本发明的精神实质和范围的前提下是可以在形式和细节方面对上述实施例进行上述和其它修改的。举例说，考虑到控制信号，可以采用耗尽式或增强式晶体管有选择地作为串选择晶体管。虽然图中示出的是两个单元存储器串接一个位线和四个单元存触器串接一个位线，但一个位线也可以接好几个单元存储器串。此外，为提高效力，在操纵图3A和4A中所示的存储单元阵列结构的行解码器中也可以采用经改进的行解码器。
从上面的说明可知，体现本发明的存储单元具有“与非”逻辑结构的非易伯性半导体信成电路，其存储单元阵列结构串联连接在串选择装置与串选择和地选择装置之间。这样就避免了在备用状态期间不必要的耗电，而且可以制造出低功耗的半导体集成电路。此外还抑制了各金属之间的桥接现象。即使产生桥接现象也不难用纠错码(ECC)电路补救。本发明存储单元具有“与非”逻辑结构的非易失性半导本存储器能大大改进64兆位或256兆位超大规模非易失性半导体集成电路的性能。
Claims (12)
1.一种非易失性半导体存储器，其存储单元阵列有多个成行成列排列的单元存储器串和多个存储通道串联连接构成一个单元存储器串的存储单元，其特征在于所述非易失性半导体存储器包括：
至少两个串选择晶体管，与所述单元存储器串的一端串联连接，由给定的串选择信号控制；和
至少两个串选择和地选择晶体管，与所述单元存储器串的另一端串联连接，由给定的地选择信号控制，从而具有串选择功能和地选择功能。
2.如权利要求1所述的非易失性半导体存储器，其特征在于，所述串选择晶体管由一个耗尽型晶体管和一个增强型晶体管组成。
3.如权利要求1所述的非易失性半导体存储器，其特征在于，所述串选择和地选择晶体管由一个耗尽式晶体管和一个增强式晶体管组成。
4.如权利要求1所述的非易失性半导体存储器，其特征在于，所述串选择信号和所述地选择信号由给定的行解码器产生。
5.一种非易失性半导体存储器，其存储单元阵列有多个成行成列排列的单元存储器串和多个存储通道串联连接构成一个单元存储器串的存储单元，所述非易失性半导体存储器包括：
一个位线，与所述多个单元存储器串中的两个单元存储器串相连接；
至少两个串选择晶体管，与所述单元存储器串的一端串联连接，由给定的串选择信号控制；和
至少两个串选择和地选择晶体管，与所述单元存储器串的另一端串联连接，由给定的地选择信号控制，从而具有串选择功能和地选择功能。
6.如权利要求5所述的非易失性半导体存储器，其特征在于，所述串选择晶体管都由一个耗尽式半导体和一个增强式半导体组成。
7.如权利要求5所述的非易失半导体存储器，其特征在于，所述串选择和地选择晶体管都由一个耗尽式晶体管和一个增强式晶体管组成。
8.如权利要求5所述的非易失性半导体存储器，其特征在于，所述串选择信号和所述地选择信号由给定的行解码器产生。
9.一种非易失性半导体存储器，其特征在于，阵列有多个成行成列排列的单元存储器串和多个存储通道串联连接构成一个单元存储器串的存储单元，其特征在于，所述非易失性半导体存储器包括：
一个位线，与所述多个单元存储器串中的四个单元存储器串相连接；
至少两个串选择晶体管，与所述单元存储器串的一端串联连接，由给定的串选择信号控制；和
至少两个串选择和地选择晶体管，与所述单元存储器串的另一端串联连接，由给定的地选择信号控制，从而具有串选择功能和地选择功能。
10.如权利要求9所述的非易失性半导体存储器，其特征在于，所述串选择晶体管都由一个耗尽式晶体管和一个增强式晶体管组成。
11.如权利要求9所述的非易失性半导体存储器，其特征在于，所述串选择晶体管都由一个耗尽式晶体管和一个增强式晶体管组成。
12.如权利要求9所述的非易失性半导体存储器，其特征在于，所述串选择信号和所述地选择信号都由给定的行解码器产生。
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