CN102971796B - 用适应的字线激活电路进行偶/奇组合交织块解码的非易失性存储器和方法 - Google Patents

Abstract

非易失性存储器阵列被组织为多个交织的偶数块和奇数块。当块被选中用于操作时，通过空间有效解码电路和方案将一组字线电压传递到字线块。该多个块被组织为成对的相邻的奇数块和偶数块的阵列。第一电压总线允许所有偶数块存取该组字线电压。第二电压总线允许所有奇数块存取该组字线电压。为每对相邻的偶数块和奇数块提供用于选择的解码器。通过选择包含所选块的相邻的偶数块和奇数块的对，以及将该组字线电压只供应给所选块，而实现块的选择，所选块是所选对中的偶数块或奇数块中的一个。

Description

用适应的字线激活电路进行偶/奇组合交织块解码的非易失性存储器和方法

技术领域

本发明一般涉及诸如电可擦除可编程只读存储器（EEPROM）和闪速EEPROM的非易失性半导体存储器，并且特别涉及用于存储器阵列的行解码器的有效实施。

背景技术

能够对电荷进行非易失存储的固态存储器，特别是以EEPROM和闪速EEPROM形式封装为小封装卡的存储器，近来成为多种移动和手持设备特别是信息装置和消费者电子产品的存储选择。与同样是固态存储器的RAM（随机访问存储器）不同，闪速存储器是非易失的，并且即使在断电后也保留其存储的数据。此外，与ROM（只读存储器）不同，闪速存储器类似于硬盘存储器设备是可重写的。尽管费用较高，闪速存储器越来越多地在大容量存储应用中使用。基于旋转磁介质（诸如硬盘和软盘）的传统的大容量存储不适合于移动和手持环境。这是因为硬盘驱动趋于变得体积大，易于有机械故障和具有高延迟和高电力需求。这些不理想的属性使得基于盘的存储在大多数移动和便携式应用中不实用。另一方面，嵌入和可移除的卡形式的闪速存储器由于其小尺寸、低功耗、高速和高可靠性特性理想地适于移动和手持环境。

闪速EEPROM与EEPROM（电可擦除可编程只读存储器）的相似之处在于，其是可以被擦除并且将新数据写入或“编程”到其存储单元的非易失性存储器。两者都使用浮置（未连接的）传导栅极，浮置传导栅极为场效应晶体管的结构，位于半导体基底中的沟道区域之上，在源极区域和漏极区域之间。然后在浮置栅极之上提供控制栅极。该晶体管的阈值电压特征由浮置栅极上保留的电荷量控制。即，对于浮置栅极上的给定电荷电平，存在在将晶体管“导通”从而允许在晶体管源极区域和漏极区域之间的传导之前必须施加到控制栅极的相应的电压（阈值）。特别地，诸如闪速EEPROM的闪速存储器允许同时擦除整块的存储单元。

浮置栅极可以保持一定范围的电荷并且因此可以编程至阈值电压窗口内的任何阈值电平。阈值电压窗口的尺寸由该设备的最小和最大阈值电平限定，并且进而对应于可以编程到浮置栅极上的电荷的范围。该阈值窗口一般依赖于存储器设备的特性、工作条件和历史。该窗口内的每个不同的、可解析的（resolvable）阈值电平范围原则上可被用来指定该单元的确定存储状态。

在当前的商业产品中闪速EEPROM阵列的每个存储元件通过在二进制模式下操作而存储单个比特数据是常见的，其中存储元件晶体管的两个阈值电平范围被定义为存储电平。晶体管的阈值电平对应于存储在晶体管存储元件上的电荷电平的范围。除了缩减存储阵列的尺寸，趋向于通过在每个存储元件晶体管中存储超过一比特的数据而进一步增大这类存储阵列的数据存储密度。这是由对每个存储元件晶体管限定多于两个阈值电平作为存储状态而实现的，目前的商业产品中包含四个这样的状态（每存储元件2比特数据）。更多的存储状态，诸如每存储元件16个状态也正在实施。每个存储元件存储器晶体管具有该晶体管可以在其中实际操作的阈值电压的特定的总范围（窗口），并且该范围可以被分为对其限定的数目的状态加上状态之间使状态可以彼此清楚地区分开的裕量。显然，存储单元配置来存储的比特越多，其不得不在其中操作的误差裕量越小。

充当存储单元的晶体管通常由两个机制之一编程至“经编程”（programmed）状态。在“热电子注入”中，施加到漏极的高电压使跨越衬底沟道区域的电子加速。同时，施加到控制栅极的高电压拉动热电子穿过薄栅极电介质到浮置栅极上。在“隧穿”注入中，相对于衬底将高电压施加到控制栅极。以这种方式，电子被从衬底拉到介入的浮置栅极。虽然历史上术语“编程”用作描述通过向存储单元的初始被擦除的电荷存储单元注入电子以变更存储器状态而写入存储器，但是现在已经用来与更常用的术语诸如“写”或“记录”互换使用。

可以通过多种机制擦除存储器设备。对于EEPROM，可通过相对于控制栅极将高电压施加到衬底从而诱导浮置栅极中的电子隧穿通过薄氧化层到衬底沟道区域（即Fowler-Nordheim隧穿）来电擦除存储单元。通常，EEPROM可以按字节擦除。对于闪速EEPROM，可以一次电擦除所有或者每次电擦除一个或更多个最小可擦除块，其中最小可擦除的块可由一个或更多个扇区组成并且每个扇区可存储512字节或更多的数据。

存储器设备通常包括可安装在卡上的一个或多个存储器芯片。每个存储器芯片包括由外围电路诸如解码器和擦除、写和读电路支持的存储单元阵列。更复杂的存储器设备还具有进行智能和更高级别的存储操作和界面连接（interfacing）的控制器。

现今有很多正在使用的商业上成功的非易失性固态存储器设备。这些存储器设备可以是闪速EEPROM或可以使用其它类型的非易失性存储单元。闪速存储器和系统及其制造方法的例子提供在美国专利第5,070,032、第5,095,344、第5,315,541、第5,343,063和第5,661,053、第5,313,421和第6,222,762号中。特别地，在美国专利第5,570,315、第5,903,495和第6,046,935号中描述具有NAND串结构的闪速存储器设备。还从具有用于存储电荷的介电层的存储单元制造非易失性存储器设备。取代之前描述的传导浮置栅极元件，使用介电层。已经在Eitan等人发表于2000年11月的IEEEElectronDeviceLetter,vol.21,no.11，第543-545页的题为“NROM:ANovelLocalizedTrapping,2-BitNonvolatileMemoryCell”中进行了描述。ONO介电层跨越在源极和漏极扩散之间的沟道延伸。用于一个数据比特的电荷位于介电层中邻近漏极处，且用于其它数据比特的电荷位于介电层中邻近源极处。例如，美国专利第5,768,192和第6,011,725号中公开一种非易失性存储单元，其具有夹在两个二氧化硅层之间的捕获电介质。通过单独地读取介电中空间上隔开的电荷存储区域的二进制状态而实现多状态数据存储。

对于闪速存储器，存储单元组织为块的阵列，其中每个块中的单元通常作为一个单元一起被擦除。随着每一代存储器芯片的存储密度越来越大，存储阵列中的块的数目也在增加。每个块可被当作阵列中的行，并且需要行解码器来寻址每个块。这样的行解码器（rowdecoder）还将称作块解码器。随着存储器中块的数目的增加，块解码器的数目也增加。然而，块解码器的尺寸并不以与存储单元增长相同的速率而按比例调整（scale）。块解码器将日益占据芯片的外围电路的较大部分。此外，更多数目的块解码器还会消耗更多电流。

因此期望减少传统块解码器的开销并且减少电流消耗。

发明内容

根据本发明的主要方面，非易失性存储器阵列被组织为多个交织的偶数块和奇数块。当块被选中用于操作时，通过空间有效解码电路和方案将一组字线电压传递到字线块。该多个块被组织为成对的相邻的奇数块和偶数块的阵列。第一电压总线允许所有偶数块存取该组字线电压。第二电压总线允许所有奇数块存取该组字线电压。为每对相邻的偶数块和奇数块提供用于选择成对块的块解码器。通过选择包含所选块的相邻的偶数块和奇数块的对，以及将该组字线电压只供给所选块而实现对块的选择，所选块是所选对中的偶数块或奇数块中的一个。

根据本发明的另一方面，一种操作非易失性存储器阵列的方法包括将存储器单元阵列组织为具有交织的偶数块和奇数块的多个块；每个块具有用于存取存储器单元的每个块的字线块；提供第一电压总线给所有的偶数块来存取一组字线电压；提供第二电压总线给所有的奇数块来存取该组字线电压；提供块解码器给多个块中的每对相邻的偶数块和奇数块；通过以下步骤将该组字线电压传输到所选字线块：依赖于所选字线块是在偶数块或在奇数块中，将该组字线电压施加到第一电压总线上或第二电压总线上；以及对用于包含所选字线块的一对相邻的偶数块和奇数块的块解码器进行解码，该解码的块解码器使能第一电压总线到所选对相邻块中的偶数字线块的总线传输，并使能第二电压总线到所选对相邻块中的奇数字线块的总线传输。

以能够承受字线所需的高电压的电路元件来实现行解码器或块解码器。因此，其必然具有较大的尺寸。通过一次解码两个块，解码电路的数目减半并且可以实现空间节省，不过以使电压总线数目加倍作为代价。然而，由于随着块的数目增加实现了节省空间而成本保持不变，因此在节省空间上有净增益。此外，加倍电压总线会将字线上的结电容减少一半。

本发明的附加的目的、特性和优点可从其优选实施例的以下应结合附图的描述中得以理解。

附图说明

图1示意性示出提供本发明实现的上下文的致密存储器设备；

图2示意性示出组织为NAND串的一串存储单元；

图3示出，由诸如图2所示的NAND串50构成的存储单元的NAND阵列300的例子。

图4示出如图3所示的NAND阵列被组织为块。

图5示意性示出用于诸如图4所示的块280-i的块的字线和控制线的传统块解码器。

图6示出根据本发明的块解码器结构。

图7A更详细地示出在编程或读操作中对于所选和未选择的块，用于选择线SGS和SGD、以及字线WL的操作的电压条件。

图7B是示出图7A中所示的工作电压的表。

图8A更详细地示出了在擦除操作中对于所选和未选择的块，用于选择线SGS和SGD、以及字线WL的操作的电压条件。

图8B是示出图8A中所示的工作电压的表。

图9示出其中对于每个块具有独立块解码器的传统实施方案。

图10示出用于类似于图6示出的一对块的偶/奇组合块解码器的优选实施。

图11示出其中每个块具有专用坏块标记锁存器的偶/奇组合块解码器的替代优选实施方案。

具体实施方式

图1示意性示出提供本发明实现的上下文的致密存储器设备。存储设备100，通常为存储器芯片的形式，包括存储单元的二维阵列300、控制电路210和读/写电路270。存储器阵列300可由字线通过行解码器230和由位线通过列解码器260寻址。读/写电路270允许并行读或编程存储单元的页。

控制电路210与读/写电路270配合以对存储阵列300进行存储操作。其还与外部主机或存储器控制器相接口（interface）以交换。控制电路210包括状态机212、芯片上地址编码器214和电力控制模块216。状态机212提供存储操作的芯片级控制。芯片上地址解码器214提供由主机或存储器控制器使用的地址到解码器230和270使用的硬件地址之间的地址接口。电力控制模块216控制在存储操作期间供给字线和位线的电力和电压。

如果图1所示的致密存储器设备的优选配置具有在阵列300的相对两侧以对称方式实现的外围电路，这样每侧的存取线（accessline）和电路减半。因此，行解码器被分为顶部和底部行解码器，且列解码器被分为顶部和底部列解码器。类似地，读/写电路分为顶部和底部读/写电路（未示出）。

图2示意性示出组织为NAND串的一串存储单元。NAND串50包括由其源极和漏极菊花链式链接（daisy-chained）而形成的一系列存储器晶体管M1、M2……Mn（例如n=4,8,16或更大）。一对选择晶体管S1和S2分别经由NAND串的源极端子54和漏极端子56控制存储器晶体管链到外部的连接。当由源极选择控制栅极32上的信号使源极选择晶体管S1导通时，源极端子耦接到源极线（见图3）。类似地，当由漏极选择控制栅极33上的信号使漏极选择晶体管S2导通时，NAND串的漏极端子耦接到存储器阵列的位线。链中的每个存储器晶体管10充当存储单元。其具有充电存储元件20以存储给定量的电荷从而表示期望的存储状态。每个存储器晶体管的控制栅极30允许对读和写操作的控制。

当在编程期间读或验证（verify）NAND串中的寻址的存储器晶体管10时，向其控制栅极30供给合适的电压。同时，NAND串50中剩余的未寻址的存储器晶体管通过在其控制栅极上施加足够的电压而完全导通。以这种方式，有效地产生了从个别存储器晶体管的源极到NAND串的源极端子54的导电路径，以及同样地从该个别存储器晶体管的漏极到该单元的漏极端子56的导电路径。具有这样的NAND串结构的存储器设备在美国专利第5,570,315、第5,903,495和第6,046,935号中进行了描述。

图3示出由诸如图2所示的NAND串50构成的存储单元的NAND阵列300的例子。沿着NAND串的每列，诸如位线36的位线耦接到每个NAND串的漏极端子56。沿着每排（bank）NAND串，诸如源极线34的源极线耦接到每个NAND串的源极端子54。此外，沿着一排NAND串中的一行存储单元的控制栅极连接到诸如字线42的字线。沿着一排NAND串中的一行选择晶体管的控制栅极连接到诸如选择线44的选择线。通过一排NAND串的字线和选择线上的合适的电压，可以对一排NAND串中的整行存储单元寻址。当正在读一NAND串内的存储器晶体管时，经由与其关联的字线强导通该串中剩余的存储器晶体管，从而流经该串的电流本质上取决于正在读取的单元中存储的电荷电平。

图4示出如图3所示的NAND阵列被组织为块。在一个实施例中，每个块280由NAND串50的行组成。通过将n个存储单元菊花链式链接而形成每个NAND串，并止于在源极端子34处的源极选择晶体管S1，以及在漏极端子36处的漏极选择晶体管S2。诸如页60的“页”，是使能被并行感测（sense）或编程的一组存储单元。在此例中，该页由块中的m个存储单元的行形成。例如，如果在每个NAND串中有66个存储单元，则在诸如块280-i的块中有66页。页由共同连接到字线42的该页的单元的控制栅极使能，并且每个单元可由可经由位线36存取的读/写电路270（见图1）中的感测电路进行存取。

还参考图1，行解码器230负责将所选的电压从电力控制电路216传递到针对图4所示的存储阵列300中的每个块的所选的个别字线和控制线。

图4还示出行解码器230-i，其是图1所示的行解码器230的一部分，用于解码块280。当解码存储单元块时，行解码器还将被称为块解码器，诸如块解码器230-i。例如，当分别感测或编程单元60的页时，通过对信号SGS和SGD赋值从而分别导通S1和S2而存取NAND串的块280。分别向共用字线WL3施加感测电压或编程电压，并且向位线施加合适的电压。同时，未选择的字线WL0、WL1、WL2、WL4、WL5……WL65将被偏置到某个预定的电压。由于字线电压相比约（2-5V）的CMOS逻辑电压可以高到25V，因此每个字线块的块解码器需要是大尺寸的以承受较高的电压。

图5示意性示出用于存储块的阵列的传统块解码方案。块BLK(0)，BLK(1)，…，BLK(L-1)，BLK(L)分组成对以便于之后的比较。在每个块内，诸如图4中所示的块280-i，有n个字线42（WL0,WL1,…，WLn-1）的块。在当前的例子中n=66且在NAND串中串联有66个存储单元，并且字线块将有66个字线（WL0,WL1，...,WL65）。此外，有2个控制线（SGS和SGD），在图5中没有明确示出。

使用高电平开关HVSW410来将一组字线电压VWL(0)-VWL(65)（或CGI）切换到要由所选的字线WL0至WL65的块存取的电压总线411上。每个字线42的传输栅极TG430在块的每个字线42和电压总线411中的对应总线之间连接。因此对于字线块有对应的传输栅极TG430的块。传输栅极TG430的块由从块解码器420输出的控制电压控制。当个别传输栅极430具有充分高于来自电压总线411的电压的控制电压时，该传输栅极导通且该组字线电压传递到字线WL0至WL65的所选块上。

每个传输栅极430由对应的块解码器420控制，解码器420包括逻辑电路422，其输出驱动电平移位器424以产生足够高的控制电压。

在当前的例子中，每个块将具有一个块编码器420用于选择66个字线的块。响应于块解码器420的输出的66个传输栅极420将把该组字线电压从电压总线411经由66个高压开关传输到66个字线的块。

在这个传统架构中将看出，每个块有一个专用块解码器420。在阵列中存在2048个块的当前例子中，这总共有2048个块解码器。其占据存储器芯片的相当大的区域。

因此期望减少存储器芯片的外围电路中的块解码器的数目。

偶/奇块组合解码

根据本发明的主要方面，非易失性存储器阵列组织为多个交织的偶数块和奇数块。当选择了块用于操作时，通过空间有效解码电路和方案将一组字线电压传递到字线块。该多个块组织为成对的相邻的奇数块和偶数块的阵列。第一电压总线允许所有的偶数块存取该组字线电压。第二电压总线允许所有的奇数块存取该组字线电压。对每对相邻的偶数块和奇数块提供用于选择一对块的块解码器。通过选择包含所选块的相邻的偶数块和奇数块的对，以及将该组字线电压只供应给所选块而实现对块的选择，其中所选块是所选对中的偶数块或奇数块的一个。

图6示出根据本发明的块解码器结构。本质上，通过在一对偶数块和奇数块之间共享一个块解码器，块解码器的数目减少了50%。例如，块BLK(0)（偶数）中的字线块和BLK(1)（奇数）中的字线块两者都使其传输栅极由来自共用块解码器520-1的信号控制；对于块BLK(L-1)（偶数）和BLK(L-1)（奇数）是类似的。换言之，虽然现有配置的每个块被一个块解码器420服务，本方案具有共享一个共用块解码器520的一对相邻的偶数块和奇数块。

类似于图5中所示，连接到字线42-1O的块的传输栅极430-1的块由共用块解码器520-1控制。块解码器520-1包括逻辑电路522，其输出驱动电平移位器524以产生足够高的控制电压。在优选实施例中，逻辑电路522是与(AND)门，其中一组输入接收块选择地址和BLK_ADDR，并且其它输入接收使能信号RDEC。

在本发明中，对于BLK(1)（奇数）中的字线42-1O的所选块的解码布置是通过以下步骤实现的：将块地址赋值给共用块解码器520-1，其进而输出解码的控制信号以接通字线42-1O的块的传输栅极块，从而其可以存取通过高压开关HVSW-O施加到电压总线411-O上的该组字线电压。

在本发明中，如图5中所示的传统存储器设备的单个电压总线411由两个独立的电压总线411-E和411-O取代。电压总线411-E链接到阵列中的所有偶数块的传输栅极。电压总线411-O链接到阵列中的所有奇数块的传输栅极。由控制信号C_o控制的高压开关410-O选择性地将该组字线电压（CGIo）施加到电压总线411-O上。由控制信号C_E控制的高压开关410-E选择性地将该组字线电压（CGIe）施加到电压总线411-E上。由对将该组字线电压供应给偶数块或奇数块的选择性控制，即使将一对偶数块和奇数块一起选择，仍旧可能在该对中进一步选择偶数块或者奇数块。

例如，由共用块解码器520-1一起选择块BLK(0)和BLK(1)的对。如果期望将该组字线电压提供给块BLK(1)中的字线42-1O的块，则通过赋值控制信号C_o来使能高压开关410-O，而通过对控制信号C_E取消赋值（de-assert）来禁用高压开关410-E。另一方面，如果期望将该组字线电压提供给块BLK(0)中的字线42-0E的块，则通过赋值控制信号C_E来使能高压开关410-E，而通过对控制信号C_O取消赋值（de-assert）来禁用高压开关410-O。

偶/奇对的组合解码具有使字线/控制线供给电路和供给线的组加倍的额外成本，其中一组用于偶数块且一组用于奇数块。然而，益处是在块当中的逻辑电路和电平移位器电路减少50%。换言之，虽然高压开关和垂直供给线的数目从一个开关加倍到两个，但块解码器的数目从2048减少到1024。

同样，如果一起解码超过两个块的组，则可有进一步的减少。例如，如果一起解码4个块，则与传统解码电路相比将只需要四分之一的解码电路。然而，相应的成本将是针对组的每个块的专用供给电路和垂直供给线。实际上，由于用于布置额外的垂直供给线的可用空间而产生限制。已经发现至少使垂直供给线加倍是相当可行的。

组合的偶/奇块解码的相同原理可应用到控制线SGS和SGD。

一般地，对于n个字线的块，将有n个字线电压用于n个字线。实际上字线中的一些具有相同的电压并且因此在该组字线电压中不同电压的数目小于n。供给这些电压的实施方案的改变是可能的。例如，在图7和图8中将示出的例子中的一些中，电压源具有多个预设的电压电平，诸如CGN。美国专利第7,672,163号中公开了优选的高压开关，其在不同不可约（irreducible）电压电平之间切换、进入到非易失性存储器的电压总线，该专利的公开通过引用被全文并入于此。

图7A更详细地示出在编程或读取操作期间对于所选和未选择的块的选择线SGS和SGD以及字线WL的操作的电压条件。对于每对偶/奇块中的选择线SGS和SGD（见图4），一对控制电压总线451-E和451-O允许通过一对控制电压开关450-E和450-O存取电压SGS和SGD。

图7B是示出图7A中所示的工作电压的表。例如，供给未选择块的该组字线电压包括用于存储器设备的标准电压，诸如VSS和VDD。

图8A更详细地示出在擦除操作期间对于所选块和未选块的选择线SGS和SGD以及字线WL的操作的电压条件。对于WL的解码配置类似于编程或读取操作的解码配置。然而，块的组合对当中的控制线的解码是不同的。对于该对中的未选块，不是传输栅极430（奇数）处于导通且供给HVSW_o410-O处于关闭或正在传输V_SS，HVSWo410-O迫使电压总线411-O上的CGIo为正偏置电压（例如VDD），从而使得传输栅极截止且HVSWo接通以供给正偏置电压。即使用来自所选的偶数块的共用信号控制奇数块的传输栅极，但如果向传输栅极晶体管的漏极供给足够高的漏极电压（例如VDD），则仍可使该奇数块的传输栅极截止。一般而言，当传输栅极晶体管的漏极电压是在栅极电压的阈值Vth内时，该传输栅极截止。

图8B是示出图8A所示的工作电压的表。电压V（VRDEC）、V（SGS）、V（SGD）和V（CGN）都是在非易失性存储器中的所选块中通常使用的常见电压电平。其它的电压电平在NAND存储器的擦除操作中也是公知的，如例如在美国专利第6，967，874号中公开的。

图9示出传统的实施方案，其中对于每个块存在独立的块解码器。额外的细节是坏块标记锁存器526，其提供块的可用性（useability）的状态。如果锁存器指示该块是坏的，则其将禁用地址解码器。

图10示出用于类似于图6中所示的一对块的偶/奇组合块解码器的优选实施方案。额外的细节是坏块标记锁存器526，其提供块的可用性的状态。如果锁存器指示该块是坏的，则其将禁用该地址解码器。

图11示出偶/奇组合块解码器的替代优选实施方案，其中每个块具有专用的坏块标记锁存器。由于每个偶/奇对中有两个块，因此分别提供两个坏块标记锁存器526-E和526-O用于该对中的奇数块和偶数块。

偶/奇组合块解码器的架构还具有其它的益处。通过将阵列的块分成偶数和奇数组，在字线/控制线供给电路上的负载（loading）相应地减少。这还意味着较小尺寸的电荷泵将足够供给电能。

虽然已经描述的本发明的实施例是优选的实施，但是本领域的技术人员可以理解对其的改变也是可能的。

Claims (14)

1.一种非易失性存储器，包括

存储器单元阵列，组织为具有交织的偶数块和奇数块的多个块，每个存储器单元块具有用于存取所述每个存储器单元块的字线块；

第一电压总线，用于所有的偶数块来存取一组字线电压；

第二电压总线，用于所有的奇数块来存取该组字线电压；

块解码器，用于所述多个块中的每对相邻的偶数块和奇数块；

电压源，用于供给该组字线电压；

第一电压开关，用于当所选字线块是偶数时将电压源切换到第一电压总线；

第二电压开关，用于当所选字线块是奇数时将电压源切换到第二电压总线；并且其中：

当所选字线块将要接收该组字线电压时，

包含所选字线块的一对相邻的偶数块和奇数块响应于用于该对相邻的偶数块和奇数块的一个相应的块解码器，其中该相应的块解码器被解码来使能第一电压总线到所选对相邻块中的偶数字线块的总线传输，并使能第二电压总线到所选对相邻块中的奇数字线块的总线传输。

2.如权利要求1所述的非易失性存储器，其中所述非易失性存储器是NAND类型，并且所述字线块与NAND串的字线相关联。

3.如权利要求1所述的非易失性存储器，还包括：

传输栅极块，一个传输栅极用于字线块中的每个字线，所述传输栅极块连接在各自的字线块和第一电压总线或第二电压总线中的任一个之间；并且其中：

响应于所选字线块的各自的传输栅极块被使能，所选字线块被使能用于总线传输。

4.如权利要求3所述的非易失性存储器，其中所述各自的传输栅极块由各自的块解码器使能。

5.如权利要求1所述的非易失性存储器，其中用于块的所述块解码器还包括：

逻辑电路，由使能信号门控用于传递解码的信号；以及

电平移位器，连接以接收该解码的信号并以足以使能第一电压总线或第二电压总线的总线传输的较高电平输出该解码的信号。

6.如权利要求5所述的非易失性存储器，还包括：

传输栅极块，一个传输栅极用于字线块中的每个字线，每个传输栅极连接在字线和第一电压总线和第二电压总线中的一个之间；并且其中：

响应于所选字线块的各自传输栅极块被所述较高电平的解码的信号使能，所选字线块被使能用于总线传输。

7.一种操作具有存储器单元阵列的非易失性存储器的方法，包括：

将存储器单元阵列组织为具有交织的偶数块和奇数块的多个块，每个存储器单元块具有用于存取所述每个存储器单元块的字线块；

提供第一电压总线给所有的偶数块来存取一组字线电压；

提供第二电压总线给所有的奇数块来存取该组字线电压；

提供块解码器给多个块中的每对相邻的偶数块和奇数块；

通过以下步骤将该组字线电压传输到所选字线块：

依赖于所选字线块是在偶数块还是在奇数块中，将该组字线电压施加到第一电压总线上或第二电压总线上；以及

对用于包含所选字线块的一对相邻的偶数块和奇数块的块解码器进行解码，该解码的块解码器使能第一电压总线到所选对相邻块中的偶数字线块的总线传输，并使能第二电压总线到所选对相邻块中的奇数字线块的总线传输。

8.如权利要求7所述的方法，还包括：

提供电压源用于供给该组字线电压；并且其中：

所述将该组字线电压施加到第一电压总线上是通过将所述电压源只耦接到所述第一电压总线；以及

所述将该组字线电压施加到第二电压总线上是通过将所述电压源只耦接到所述第二电压总线。

9.如权利要求8所述的方法，还包括：

提供连接在所述电压源和第一电压总线之间的第一电压开关，用于可切换地将所述电压源耦接到第一电压总线；以及

提供连接在所述电压源和第二电压总线之间的第二电压开关，用于可切换地将所述电压源耦接到第二电压总线。

10.如权利要求9所述的方法，其中所述第一电压开关和第二电压开关不同时接通。

11.如权利要求7所述的方法，还包括：

提供传输栅极块，一个传输栅极用于字线块中的每个字线；并且

通过块解码器使能传输栅极块以使能将该组字线电压从第一电压总线或第二电压总线到字线块的传输。

12.如权利要求11所述的方法，其中所述块解码器输出解码的信号并且还包括：

用于将输出信号提升到足以使能所述传输栅极块的电平的电平移位器。

13.如权利要求11所述的方法，其中所述块解码器还包括：

逻辑电路，由使能信号门控用于传递解码的信号；以及

电平移位器，连接以接收该解码的信号并以足以使能第一电压总线或第二电压总线的总线传输的较高电平输出该解码的信号。

14.如权利要求7所述的方法，其中所述非易失性存储器是NAND类型，并且所述字线块与NAND串的字线相关联。