JP2005056989A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】ビット線と選択ゲートトランジスタの拡散層とのビット線コンタクト相互間の電気的接触を回避する。
【解決手段】フローティングゲートと、フローティングゲートの両側に接続された第一、第二のコントロールゲートとを有するメモリセルトランジスタが複数直列に接続された第一および第二のメモリセル列と、第一のメモリセル列とビット線との間に接続された第一の選択ゲートトランジスタと、第二のメモリセル列とビット線との間に接続された第二の選択ゲートトランジスタと、第一および第二のメモリセル列とソース線との間にそれぞれ接続された第三の選択ゲートトランジスタとを備え、第一および第二のメモリセル列はビット線を共有し、ビット線自身と第一および第二の選択ゲートトランジスタの拡散層を接続するビット線コンタクトをメモリセル列ピッチの２倍のピッチで配置する不揮発性半導体記憶装置およびその製造方法。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、２本のメモリセル列で１本のビット線を共有し、高集積化を可能にする不揮発性半導体記憶装置及びその製造方法に関する。
従来技術の一例として、ＮＡＮＤ型ＥＥＰＲＯＭは、各ＮＡＮＤ列に対し、１本のビット線を有する。ビット線ＢＬｋを書き込みビット線、ＢＬｋ＋１／ＢＬｋ−１を書き込み抑制ビット線としたとき、書き込み時は、ビット線ＢＬ側の選択ゲートトランジスタＳＧ１に所定のゲート電位Ｖｓｇを与え、書き込みを行うビット線ＢＬには十分低い電位ＶＢＬｐｇｍを与える。前述のＶｓｇは、ＶＢＬｐｇｍに対し選択ゲートトランジスタＳＧ１を十分オンできる電位に設定する。一方、書き込みを抑制するビット線ＢＬｋ＋１／ＢＬｋ−１には、十分高い電位ＶＢＬｉｎｈｉｂｉｔを与える。ＶＢＬｉｎｈｉｂｉｔは、前述の選択ゲートトランジスタＳＧ１が十分オフする電位に設定する。書き込みを行うビット線ＢＬに十分低い電位ＶＢＬｐｇｍを与えたＮＡＮＤメモリセルトランジスタは、選択ゲートトランジスタＳＧ１がオンしてＶＢＬｐｇｍがメモリセルトランジスタに伝えられるため、メモリセルトランジスタのチャネル電位が十分低下して書き込みが行われる。一方、書き込みを抑制するビット線ＢＬｋ＋１／ＢＬｋ−１に、十分高い電位ＶＢＬｉｎｈｉｂｉｔを与えたＮＡＮＤメモリセルトランジスタは、選択ゲートトランジスタＳＧ１がオフになるため、メモリセルトランジスタのチャネル電位は、コントロールゲートＣＧとの容量結合により上昇し、書き込みは行われない。この状態が書き込み抑制状態である（非特許文献１）。
今宮他,"１０メガバイト／秒のプログラム速度を有する１２５ｍｍ２の１ギガビットＮＡＮＤフラッシュメモリ",米国電気電子学会、ジャーナル・オブ・ソリッド・ステート・サーキッツ、第３７巻、Ｎｏ．１１、２００２年１１月号、１４９３−１５０１ページ（K.Imamiya, et.al.,"A 125-mm2 1-Gb NAND Flash Memory With 10-MBytes/s Program Speed", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.11,NOVEMBER 2002, pp.1493-1501）
従来技術の問題点としては、ＮＡＮＤ型メモリセルトランジスタの素子領域のピッチを２Ｆとしたとき、ビット線ＢＬとビット線ＢＬ側の選択ゲートトランジスタの拡散層を接続するコンタクトのサイズは、露光技術に大きく依存し、合わせズレを考慮するとＦより大きくする必要がある。ここで、Ｆは最小加工寸法を表す。そのため、隣り合ったビット線ＢＬとビット線ＢＬ側の選択ゲートトランジスタの拡散層を接続するビット線コンタクトＣＢの間隔は、Ｆより小さくなり、電気的に接触してしまう危険が大きい。当然、ビット線ＢＬについてもビット線ＢＬ側の選択ゲートトランジスタの拡散層を接続するビット線コンタクトＣＢと個々に接続する必要があり、加工が非常に厳しいと言った問題が生じる。
本発明の目的は、特に、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、２列のＮＡＮＤ列で１本のビット線ＢＬを共有し、ビット線ＢＬとビット線ＢＬ側の選択ゲートトランジスタの拡散層を接続するビット線コンタクトＣＢをＮＡＮＤ列ピッチの２倍のピッチで配置することが可能な、ＮＡＮＤ型ＥＥＰＲＯＭの高集積化を可能にする不揮発性半導体記憶装置及びその製造方法を提供することにある。
上記目的を達成するため、本発明の第１の特徴は、（イ）フローティングゲート、フローティングゲートの両側に配置された第一、第二のコントロールゲートをゲート構造とするメモリセルトランジスタが複数直列に接続された第一および第二のメモリセル列と、（ロ）第一のメモリセル列とビット線との間に接続された第一の選択ゲートトランジスタと、（ハ）第二のメモリセル列とビット線との間に接続された第二の選択ゲートトランジスタとを備え、（二）ビット線と第一および第二の選択ゲートトランジスタの拡散層とを接続するビット線コンタクトをメモリセル列ピッチの２倍のピッチで配置する不揮発性半導体記憶装置であることを要旨とする。
本発明の第２の特徴は、（イ）半導体基板上にメモリセルトランジスタおよび選択ゲートトランジスタのゲート絶縁膜となる第一の絶縁膜を形成する工程と、（ロ）メモリセルトランジスタのフローティングゲートおよび選択ゲートトランジスタのゲート電極となる第一のゲート電極を形成し、更に第二の絶縁膜を形成する工程と、（ハ）素子分離領域を形成後、メモリセルトランジスタのフローティングゲートとコントロールゲートの層間絶縁膜となる第三の絶縁膜を堆積し、メモリセルトランジスタのコントロールゲートと選択ゲートトランジスタのゲート配線となる第二のゲート電極を形成する工程と、（二）第四の絶縁膜を全面に積層形成し、第二のゲート電極上と露出した半導体基板表面上の第四の絶縁膜を除去する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。
本発明の第３の特徴は、（イ）半導体基板上にメモリセルトランジスタのゲート絶縁膜となる第八の絶縁膜と、コントロールゲートとなる第三のゲート電極と、第九の絶縁膜とを積層形成する工程と、（ロ）素子分離領域形成後、半導体基板をエッチングして、フローティングゲートの形成予定部分を形成する工程と、（ハ）熱処理後、コントロールゲートとフローティングゲート間の層間絶縁膜となる第十の絶縁膜を堆積し、メモリセルトランジスタのチャネルプロファイルを形成後、トンネル絶縁膜として機能する第十一の絶縁膜形成部の開口を行う工程と、（二）メモリセルトランジスタのトンネル絶縁膜となる第十一の絶縁膜を形成する工程と、（ホ）フローティングゲートとなる第四のゲート電極を全面に積層し、エッチバック技術を用いて、フローティングゲートの高さを下げる工程と、（へ）第十二の絶縁膜を全面に形成した後、第三のゲート電極のみを露出させる工程と、（ト）第三のゲート電極膜を選択エッチングした後、第十三の絶縁膜を全面に堆積後、第三のゲート電極のみを露出させる工程と、（チ）第三の開口領域内の第十二の絶縁膜を選択エッチングし、第四のゲート電極を露出させる工程と、（リ）エッチング技術を用いて第三のゲート電極の上面の高さを下げ、第十四の絶縁膜を全面形成した後、フローティングゲート上面にゲート幅より狭い開口部を形成する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。
本発明の第４の特徴は、（イ）半導体基板上に、トンネル絶縁膜となる第一の絶縁膜と、選択ゲートトランジスタのゲート電極となる第一のゲート電極と、第二の絶縁膜とを形成後、リソグラフィーとエッチングによって加工する工程と、（ロ）第一のゲート電極とコントロールゲート形成予定領域との間のゲート間絶縁膜を全面に堆積する工程と、（ハ）ゲート間絶縁膜を第一のゲート電極の側面において、リソグラフィーとエッチングにより剥離する工程と、（二）コントロールゲートおよび選択ゲートトランジスタのゲート配線となるゲート電極膜を全面に堆積した後、第一のゲート電極とコントロールゲートおよび選択ゲートトランジスタのゲート配線となるゲート電極膜とを電気的に接触させる工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。
本発明によれば、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、２列のＮＡＮＤ列で１本のビット線ＢＬを共有し、ビット線ＢＬとビット線ＢＬ側の選択ゲートトランジスタの拡散層を接続するビット線コンタクトＣＢをＮＡＮＤ列ピッチの２倍のピッチで配置することが可能になり、ＮＡＮＤ型ＥＥＰＲＯＭの高集積化を可能にする、不揮発性半導体記憶装置を提供することができる。
ＮＡＮＤ型ＥＥＰＲＯＭにおいて、２列のＮＡＮＤ列で１本のビット線ＢＬを共有し、ビット線ＢＬとビット線ＢＬ側の選択ゲートトランジスタの拡散層を接続するビット線コンタクトＣＢをＮＡＮＤ列ピッチの２倍のピッチで配置した。
本発明の実施例１に係る不揮発性半導体記憶装置は、図１（ａ）,（ｂ）に示すような回路構成および素子断面構造を有する。メモリセルＭＣは側壁コントロールゲート型構造を有し、フローティングゲート（ＦＧ）８の両側をコントロールゲート（ＣＧ）２が挟む構成を有する。このようなメモリセルＭＣを直列に接続して、メモリセル列を構成している。このようなメモリセル列はビット線ＢＬｋとの間に選択ゲートトランジスタＳＧ１若しくはＳＧ２を備え、コントロールゲート線ＣＧ０〜ＣＧ８に平行に２本の選択ゲート線ＳＧＤ１、ＳＧＤ２が接続されている。ここで、図１の例では、８ＮＡＮＤ列の例を示している。一本のＮＡＮＤ列に接続されるメモリセルトランジスタの数は、８個に限定されるわけではなく、図４において示すように、１６ＮＡＮＤ列であっても良い。更に、３２ＮＡＮＤ列であっても良い。これらの数は設計的事項であって、制限があるわけではない。尚、単位のメモリセルトランジスタが側壁コントロールゲート構造を有することから、コントロールゲート線ＣＧの本数は、８ＮＡＮＤ列の場合で９本、１６ＮＡＮＤ列の場合で１７本、３２ＮＡＮＤ列の場合で３３本となることも明らかである。また、このようなメモリセル列はソース線ＳＬとの間に選択ゲートトランジスタＳＧ３を備え、コントロールゲートＣＧ０〜ＣＧ８に平行に１本の選択ゲート線ＳＧＳが接続されている。メモリセル列は、ＣＧ８に隣接して接続される選択ゲートトランジスタＳＧ１若しくはＳＧ２を介して、ビット線ＢＬｋに接続される。同様に、ＣＧ０に隣接して接続される選択ゲートトランジスタＳＧ３を介して、ソース線ＳＬに接続される。これらの選択ゲートトランジスタＳＧ１、ＳＧ２、ＳＧ３の各ゲートに対して選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＳが配線されている。図１（ａ）より明らかなように、２本のメモリセル列は、ビット線側選択ゲートトランジスタＳＧ１若しくはＳＧ２を１個ずつ互い違いに接続して備えることによって、一本のビット線ＢＬｋを共有しており、ビット線コンタクトＣＢのスペースを節約し、結果的に集積度の向上を図ることができる。図１（ｂ）に示すように、メモリセル列のビット線ＢＬ側は、ビット線側選択ゲートトランジスタＳＧ１若しくはＳＧ２の選択ゲート線ＳＧＤ１もしくはＳＧＤ２を介してビット線コンタクト領域１４に接続され、メモリセル列のソース線ＳＬ側は、ソース線側選択ゲートトランジスタＳＧ３の選択ゲート線ＳＧＳを介してソース線コンタクト領域１６に接続されている。メモリセル列に対して更に、このようなソース側選択ゲートトランジスタＳＧ１若しくはＳＧ２およびビット線側の選択ゲートトランジスタＳＧ３までをも含めた構成を「メモリセルユニット」若しくは「メモリセルブロック」と呼ぶことにする。図１（ａ）の構成は、メモリセル列はＮＡＮＤメモリセル構成に直列に接続されていることから、「ＮＡＮＤメモリセルユニット」若しくは「ＮＡＮＤメモリセルブロック」と呼ぶことができる。従って、図１（ａ）の回路構成では、ＮＡＮＤメモリセルユニットが２列示され、１本のビット線ＢＬｋを共有した構成を有することが明らかである。
図１（ｂ）の構造は、図１（ａ）の回路構成の内、１本のＮＡＮＤメモリセルユニット部分を模式的に表した断面構造に相当し、尚且つ、後述する図２（ｂ）の平面パターン図においてＩＶ−ＩＶ線に沿う模式的断面構造を表している。ｐウェル若しくはシリコン半導体基板２６内に形成されたｎ型拡散層１８はメモリセルトランジスタのソース、ドレイン領域であり、このソース、ドレイン領域に挟まれたチャネル領域上に形成されて絶縁膜を介して、フローティングゲート（ＦＧ）８が配置されている。
上記例では、ビット線側選択ゲート線が２本（ＳＧＤ１、ＳＧＤ２）、ソース側選択ゲート線が１本（ＳＧＳ）の例を示したが、これに限るものではなく、要は、ビット線コンタクト数を減少させ、コンタクト数を節約する構成であればよい。従って、ビット線側選択ゲート線の本数を３本としてもよく、更に本数を増やしても良い。ソース側選択ゲート線に関しても、１本に限ることは無く、後述するように、２本であってもよい。更に、本数を増やしても良い。
図２（ａ）,（ｂ）は本発明の実施例１に係る不揮発性半導体記憶装置の模式的回路構成図と模式的平面パターン図を示す。図２（ａ）,（ｂ）はそれぞれ対応するように描かれており、ビット線コンタクトＣＢは２本のＮＡＮＤメモリセルユニットで１個を共有し、従って、ビット線ＢＬｋは２本のＮＡＮＤメモリセルユニットで１本配置すれば済む様子が描かれている。図２（ｂ）のＩ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う素子断面構造は、それぞれ、図３（ａ）、図３（ｂ）、図３（ｃ）に示される通りである。更に、ＩＶ−ＩＶ線の沿う素子断面構造は図１（ｂ）に模式的に示された通りである。図３（ａ）より明らかなように、各ビット線毎にビット線コンタクトＣＢを配置する場合に比べ、ビット線コンタクトＣＢ間のスペースに余裕をとることができる。特に、５５ｎｍスケール等の微細な不揮発性半導体記憶装置においては、ビット線コンタクトＣＢの配置上、コンタクトホール間の寸法が微細なため、充分な合せ余裕がとれず、歩留まりの低下等の問題がある。本発明の実施例１の構成により、これらの問題を解決することができる。
図３（ｂ）から明らかなように、図２（ｂ）のＩＩ−ＩＩ線に沿う断面構造は、フローティングゲート（ＦＧ）８部分における断面構造である。トンネルゲート絶縁膜として動作する第一のゲート絶縁膜３０上にフローティングゲート（ＦＧ）８が配置されている。チャネル領域はｐウェル２６と共通領域であるが、素子分離領域２８によって挟まれて形成される。フローティングゲート（ＦＧ）８上には第二の絶縁膜３２が形成され、更に全体を第五の絶縁膜５２が覆っている。
図３（ｃ）から明らかなように、図２（ｂ）のＩＩＩ−ＩＩＩ線に沿う断面構造は、コントロールゲート（ＣＧ）２部分における断面構造である。ゲート絶縁膜として動作する第三の絶縁膜４０上にコントロールゲート（ＣＧ）２が配置されている。ｎ型拡散層１８はメモリセルトランジスタのソース、ドレイン領域であるが、素子分離領域２８によって挟まれて形成される。コントロールゲート（ＣＧ）２上には金属サリサイド膜４９が形成され、更に全体を第五の絶縁膜５２が覆っている。尚、図１８等で後述するように、第三の絶縁膜４０はゲート間絶縁膜４０としても機能する。図３（ｃ）では、コントロールゲート２の側壁部に形成されるゲート間絶縁膜４０は、説明を簡単にするために省いている。実際上は、後述する製造方法において、構造は詳細に説明する。また、図２（ｂ）に示されるソース線コンタクトＣＳは、ソース線ＳＬに対して電気的に共通に接続されるため、ビット線コンタクトＣＢ相互間の電気的な分離という問題点は、ソース線コンタクトＣＳ相互間には存在しない。
本発明の実施例１に係る不揮発性半導体記憶装置のマトリックス回路構成は、例えば、図４に示すように、６本のＮＡＮＤメモリセルユニット２４ａ〜２４ｆと、制御ゲート線ＣＧ１〜ＣＧ１７と、選択ゲート線ＳＧ０１〜ＳＧ０３と、ビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１と、ソース線ＳＬと、ビット線駆動回路１と、制御ゲート線駆動回路２０と、選択ゲート線駆動回路２１と、ソース線駆動回路２２とから構成される。ＮＡＮＤメモリセルユニット２４ａ〜２４ｆは、図４の例では、１６個直列に接続されたメモリセルトランジスタと、制御ゲート線ＣＧ１７に隣接して配置される選択ゲート線ＳＧ０１若しくはＳＧ０２を備える１個のビット線側選択ゲートトランジスタＳＧ１若しくはＳＧ２と、制御ゲート線ＣＧ１に隣接して配置される選択ゲート線ＳＧ０３を備える１個のソース線側選択ゲートトランジスタＳＧ３とを備え、上記選択ゲートトランジスタを介してそれぞれビット線ＢＬ、ソース線ＳＬに接続している。また、図４において、例えば、２本の制御ゲート線ＣＧ１２、ＣＧ１３に挟まれる全メモリセルトランジスタ２３によって、ページモードにおける１ページ分に相当するメモリセルの一行分を定義することもできる。
（動作モード）
以下、図５（ａ）,（ｂ）〜図８（ａ）,（ｂ）を用いて、本発明の実施例１に係る不揮発性半導体記憶装置の動作方法を説明する。ここで、説明を容易にするために、図４のＮＡＮＤメモリセルユニット２４ａ〜２４ｆをそれぞれＮＡＮＤ列１〜ＮＡＮＤ列６と呼ぶことにする。図５（ａ）,（ｂ）〜図８（ａ）,（ｂ）の各図には、ビット線ＢＬＫ−１,ＢＬｋ,ＢＬｋ＋１の電圧波形、選択ゲートトランジスタＳＧ１,ＳＧ２,ＳＧ３のゲート電圧波形、選択および非選択ワード線（コントロールゲート線）ＷＬの電圧波形が示されている。
（書き込み動作モード）
ＮＡＮＤ列３のあるメモリセルに書き込みを行なう場合の動作波形を図５（ａ）に示す。また、ＮＡＮＤ列４のあるメモリセルに書き込みを行なう場合の動作波形を図５（ｂ）に示す。
ＮＡＮＤ列３を書き込みＮＡＮＤメモリセルとし、ＮＡＮＤ列１,２,４,５,６を書き込み抑制ＮＡＮＤ列とする。
図５（ａ）に示すように、ビット線ＢＬ側の選択ゲートトランジスタＳＧ１，２に与えるゲート電圧波形によって、ＮＡＮＤ列１，２，３，４，５,６にビット線ＢＬからＶｄｄ−Ｖｔｈ（ＳＧ）を転送し、チャネル電位を上昇させた後、図５（ａ）に示すように、ビット線ＢＬｋと選択ゲートトランジスタＳＧ１に与える電圧波形によって、ＮＡＮＤ列３のメモリセルトランジスタのチャネル電位は十分低下し、書き込みが行われる。但し、Ｖｓｇｄは、Ｖｂｌに対し、十分オフする電圧に設定する。一方、ＮＡＮＤ列１,２,４,５,６のメモリセルトランジスタは選択ゲートトランジスタＳＧ１,ＳＧ２がオフになるため、メモリセルトランジスタのチャネル電位は、Ｖｄｄ−Ｖｔｈ（ＳＧ）に加えコントロールゲートＣＧとの容量結合により、さらに上昇し書き込みは行われない。
（読み出し動作モード）
（ビット線シールド使用時）
ビット線シールド使用時における読み出し動作を図６（ａ）,（ｂ）及び図７（ａ）,（ｂ）を用いて説明する。又、ビット線シールド不使用時における読み出し動作を図８（ａ）,（ｂ）を用いて説明する。
ＮＡＮＤ列３のあるメモリセルトランジスタを読み出す場合の動作波形を図６（ａ）に示す。また、ＮＡＮＤ列４のあるメモリセルトランジスタを読み出す場合の動作波形を図６（ｂ）に示す。
図６（ａ）において、表示Ａはビット線ＢＬｋ上における充電状態を示し、表示Ｂは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ上における放電状態を示す。又、ビット線ＢＬｋ上の非放電時の波形は、点線で示されている通りである。
図６（ｂ）において、表示Ｃはビット線ＢＬｋ上における充電状態を示し、表示Ｄは読み出しメモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ上における放電状態を示す。又、ビット線ＢＬｋ上の非放電時の波形は、点線で示されている通りである。
ＮＡＮＤ列２,６のあるメモリセルを読み出す場合の動作波形を図７（ａ）に示す。また、ＮＡＮＤ列１,５のあるメモリセルを読み出す場合の動作波形を図７（ｂ）に示す。
図７（ａ）において、表示Ｅはビット線ＢＬｋ−１上における充電状態を示し、表示Ｆは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ−１上における放電状態を示す。また、表示Ｇはビット線ＢＬｋ＋１上における充電状態を示し、表示Ｈは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ＋１上における放電状態を示す。又、ビット線ＢＬｋ−１上の非放電時の波形は、点線で示されている通りである。又、ビット線ＢＬｋ＋１上の非放電時の波形は、点線で示されている通りである。
図７（ｂ）において、表示Ｉはビット線ＢＬｋ−１上における充電状態を示し、表示Ｊは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ−１上における放電状態を示す。また、表示Ｋはビット線ＢＬｋ＋１上における充電状態を示し、表示Ｌは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ＋１上における放電状態を示す。又、ビット線ＢＬｋ−１上の非放電時の波形は、点線で示されている通りである。又、ビット線ＢＬｋ＋１上の非放電時の波形は、点線で示されている通りである。
（ビット線シールド不使用時）
図８（ａ）,（ｂ）を用いて、ビット線シールド不使用時における読み出し動作を説明する。
ＮＡＮＤ列１,３,５に配置されたあるメモリセルを読み出す場合の動作波形を図８（ａ）に示す。また、ＮＡＮＤ列２,４,６に配置されたあるメモリセルを読み出す場合の動作波形を図８（ｂ）に示す。ビット線シールドを使用しないことから、図８の動作波形から明らかのように、隣り合うビット線を同時に読み出す動作を行なっている。
図８（ａ）において、表示Ａはビット線ＢＬｋ上における充電状態を示し、表示Ｂは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ上における放電状態を示す。又、ビット線ＢＬｋ上の非放電時の波形は、点線で示されている通りである。表示Ｅはビット線ＢＬｋ−１上における充電状態を示し、表示Ｆは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ−１上における放電状態を示す。また、表示Ｇはビット線ＢＬｋ＋１上における充電状態を示し、表示Ｈは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ＋１上における放電状態を示す。又、ビット線ＢＬｋ−１上の非放電時の波形は、点線で示されている通りである。又、ビット線ＢＬｋ＋１上の非放電時の波形は、点線で示されている通りである。
図８（ｂ）において、表示Ｃはビット線ＢＬｋ上における充電状態を示し、表示Ｄは読み出しメモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ上における放電状態を示す。又、ビット線ＢＬｋ上の非放電時の波形は、点線で示されている通りである。表示Ｉはビット線ＢＬｋ−１上における充電状態を示し、表示Ｊは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ−１上における放電状態を示す。また、表示Ｋはビット線ＢＬｋ＋１上における充電状態を示し、表示Ｌは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ＋１上における放電状態を示す。又、ビット線ＢＬｋ−１上の非放電時の波形は、点線で示されている通りである。又、ビット線ＢＬｋ＋１上の非放電時の波形は、点線で示されている通りである。ビット線シールドを使用しない場合には、隣り合うビット線同士の相互干渉を抑制する動作範囲において、メモリセルアレイを効率よく動作させることができる。又、ビット線シールドを使用しない場合には、ビット線に対してランダムに電圧を印加することができるという利点も存在する。
（実施例１の変形例）
本発明の実施例１に係る不揮発性半導体記憶装置の変形例は、図９に示すように、ＮＡＮＤメモリセルユニット２４ａ〜２４ｆを含むＮＡＮＤメモリセルアレイ２４と、２本のビット側選択ゲート線ＳＧ０１、ＳＧ０２と、２本のソース線側選択ゲート線ＳＧ０３、ＳＧ０４と、例示としてのビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１と、ビット線駆動回路１と、制御ゲート線駆動回路２０と、選択ゲート線駆動回路２１と、ソース線駆動回路２２とから構成される。図８の構成には、非選択制御ゲート線ＣＧと選択制御ゲート線ＣＧが区別して示されているが、それぞれ制御ゲート線駆動回路２０に接続される点は、図４と同様である。
実施例１の変形例においては、図９に示すように、図４に示した実施例１と比較して、ソース側選択ゲート線を１本増やし、ＳＧ０３、ＳＧ０４として、２本配置した点に特徴を有する。このように構成することによって、回路構成上、ビット線側とソース線側をほぼ対称に構成することができ、パターンレイアウト構成が容易となる。また、回路動作上の自由度を増すこともでき、後述する通り、例えば、書き込み時間を短縮できるという利点もあり、またリードディスターブに対する負荷を低減することができるという利点もある。
（動作モード）
以下、図１０（ａ）,（ｂ）〜図１３（ａ）,（ｂ）を用いて、本発明の実施例１の変形例に係る不揮発性半導体記憶装置の動作方法を説明する。図１０（ａ）,（ｂ）〜図１３（ａ）,（ｂ）の各図には、ビット線ＢＬＫ−１,ＢＬｋ,ＢＬｋ＋１の電圧波形、選択ゲートトランジスタＳＧ１,ＳＧ２,ＳＧ３,ＳＧ４のゲート電圧波形、選択および非選択ワード線（コントロールゲート線）ＷＬの電圧波形および共通ソース線ＳＬの電圧波形が示されている。
（書き込み動作モード）
ＮＡＮＤ列３のあるメモリセルに書き込みを行なう場合の動作波形を図１０（ａ）に示す。また、ＮＡＮＤ列４のあるメモリセルに書き込みを行なう場合の動作波形を図１０（ｂ）に示す。
図１０（ａ）に示すように、ビット線ＢＬ側の選択ゲートトランジスタＳＧ１に与えるゲート電圧波形によって、ＮＡＮＤ列２,６にビット線ＢＬからＶｄｄ−Ｖｔｈ（ＳＧ）を転送し、ＮＡＮＤ列３にビット線ＢＬから０Ｖを転送している。共通ソース線ＳＬ側の選択ゲートトランジスタＳＧ３に与えるゲート電圧波形によって、ＮＡＮＤ列１,４,５に共通ソース線ＳＬからＶｄｄ−Ｖｔｈ（ＳＧ）を転送している。
図１０（ｂ）に示すように、ビット線ＢＬ側の選択ゲートトランジスタＳＧ２に与えるゲート電圧波形によって、ＮＡＮＤ列１,５にビット線ＢＬからＶｄｄ−Ｖｔｈ（ＳＧ）を転送し、ＮＡＮＤ列４にビット線ＢＬから０Ｖを転送している。共通ソース線ＳＬ側の選択ゲートトランジスタＳＧ４に与えるゲート電圧波形によって、ＮＡＮＤ列２,３,６に共通ソース線ＳＬからＶｄｄ−Ｖｔｈ（ＳＧ）を転送している。
図４に示す回路構成を有する実施例１においては、誤書き込みを防ぐために、書き込み前に、書き込み禁止メモリセルのあるＮＡＮＤ列に、Ｖｄｄ−Ｖｔｈ（ＳＧ）なる電圧を転送し、チャネル電位を上昇させている。その結果として、書き込みメモリセルのあるＮＡＮＤ列は、一度充電されたＶｄｄ−Ｖｔｈ（ＳＧ）なる電圧を放電し、チャネル電位を下げる動作が必要である。これに対して、図９に示す回路構成を有する実施例１の変形例においては、ソース側の選択ゲート線を２本とし、ビット線側の選択ゲート線と合わせて合計４本とすることによって、書き込み禁止メモリセルのあるＮＡＮＤ列へはＶｄｄ−Ｖｔｈ（ＳＧ）なる電圧を、書き込みメモリセルのあるＮＡＮＤ列へは０（Ｖ）を、同時に転送することが可能なため、書き込み時間を短縮することができる。
（読み出し動作モード）
ＮＡＮＤ列３のあるメモリセルを読み出す場合の動作波形を図１１（ａ）に示す。また、ＮＡＮＤ列４のあるメモリセルを読み出す場合の動作波形を図１１（ｂ）に示す。
図１１（ａ）において、表示Ａはビット線ＢＬｋ上における充電状態を示し、表示Ｂは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ４を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ上における放電状態を示す。即ち、ソース線側選択ゲート線ＳＧ０４に与える動作波形によって、ビット線ＢＬｋからＮＡＮＤ列３に充電した電位を共通ソース線ＳＬに放電している。又、ビット線ＢＬｋ上の非放電時の波形は、点線で示されている通りである。
図１１（ｂ）において、表示Ｃはビット線ＢＬｋ上における充電状態を示し、表示Ｄは選択メモリセルが書き込み済みメモリセルの場合、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ上における放電状態を示す。即ち、ソース線側選択ゲート線ＳＧ０３に与える動作波形によって、ビット線ＢＬｋからＮＡＮＤ列４に充電した電位を共通ソース線ＳＬに放電している。又、ビット線ＢＬｋ上の非放電時の波形は、点線で示されている通りである。
ＮＡＮＤ列２,６のあるメモリセルを読み出す場合の動作波形を図１２（ａ）に示す。また、ＮＡＮＤ列１,５のあるメモリセルを読み出す場合の動作波形を図１２（ｂ）に示す。
図１２（ａ）において、表示Ｅはビット線ＢＬｋ−１上における充電状態を示し、表示Ｆは選択メモリセルが書き込み済みメモリセルの場合、選択ゲートトランジスタＳＧ４を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ−１上における放電状態を示す。また、表示Ｇはビット線ＢＬｋ＋１上における充電状態を示し、表示Ｈは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ４を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ＋１上における放電状態を示す。即ち、ソース線側選択ゲート線ＳＧ０４に与える動作波形によって、ビット線ＢＬｋからＮＡＮＤ列２,６に充電した電位を共通ソース線ＳＬに放電している。又、ビット線ＢＬｋ−１上の非放電時の波形は、点線で示されている通りである。又、ビット線ＢＬｋ＋１上の非放電時の波形は、点線で示されている通りである。
図１２（ｂ）において、表示Ｉはビット線ＢＬｋ−１上における充電状態を示し、表示Ｊは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ−１上における放電状態を示す。また、表示Ｋはビット線ＢＬｋ＋１上における充電状態を示し、表示Ｌは選択メモリセルが書き込み済みメモリセルの場合に、選択ゲートトランジスタＳＧ３を開放状態（Ｖｓｇ）として、ビット線ＢＬｋ＋１上における放電状態を示す。即ち、ソース線側選択ゲート線ＳＧ０３に与える動作波形によって、ビット線ＢＬｋからＮＡＮＤ列１,５に充電した電位を共通ソース線ＳＬに放電している。又、ビット線ＢＬｋ−１上の非放電時の波形は、点線で示されている通りである。又、ビット線ＢＬｋ＋１上の非放電時の波形は、点線で示されている通りである。
図４に示す回路構成を有する実施例１においては、共通ソース線ＳＬの電位０（Ｖ）がソース側選択ゲートトランジスタＳＧ３の開放時（Ｖｓｇ）にすべてＮＡＮＤ列へ転送され、結果として全てのＮＡＮＤ列のチャネル電位が０（Ｖ）となり、リードディスターブに対する負荷が高くなる。但し、非読み出しＮＡＮＤ列で書き込みメモリセルの制御ゲート線（コントロールゲート線）ＣＧが選択（０Ｖ）されていれば、ソース側選択ゲート線ＳＧ０３からそのメモリセルまでのチャネル電位が０（Ｖ）となる。これに対して、図９に示す回路構成を有する実施例１の変形例においては、ソース側の選択ゲート線を２本とし、ビット線側の選択ゲート線と合せて合計４本とすることによって、ソース線側選択ゲート線（ＳＧ０３若しくはＳＧ０４）開放時に０（Ｖ）が転送されるＮＡＮＤ列は、半分のＮＡＮＤ列に減少することができ、また非選択選択ゲート線（ＳＧ０３若しくはＳＧ０４）に繋がるＮＡＮＤ列のチャネル電位はフローティング状態になるため、リードディスターブに対する負荷を低減することができる。
尚、図１１及び図１２に示した読み出し動作においては、ビット線シールドを使用する場合について説明したが、ビット線シールドを使用しない場合についても、前述の図８の説明と同様に行なうことができることは明らかである。動作は、図８に示した波形と同様であるため説明は省略する。ビット線シールドを使用しない場合には、隣り合うビット線同士の相互干渉を抑制する動作範囲において、メモリセルアレイを効率よく動作させることができる。又、ビット線シールドを使用しない場合には、ビット線に対してランダムに電圧を印加することができるという利点も存在する。
図１３乃至図４８を用いて、本発明の実施例２に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル領域１０、選択ゲートトランジスタ領域１２、及びビット線ＢＬ形成の製造方法を平面パターン図、Ｉ−Ｉ方向断面図、ＩＩ−ＩＩ方向断面図、ＩＩＩ−ＩＩＩ方向断面図を用いて説明する。
（ａ）まず、シリコン半導体基板２６上にメモリセルトランジスタのトンネル酸化膜となり選択ゲートトランジスタのゲート酸化膜となる第一の絶縁膜３０を形成し、全面にメモリセルトランジスタのフローティングゲート８と選択ゲートトランジスタのゲート電極となる第一のゲート電極８の膜を堆積し、第二の絶縁膜３２を堆積する。第二の絶縁膜３２の選択には、第一のゲート電極８の膜とのエッチング選択比が得られることが最低条件であるが、後述する素子分離領域２８用絶縁膜と、第二のゲート電極２との化学的機械的研磨（ＣＭＰ）技術工程における研磨選択比が得られる絶縁膜であることがより望ましい。その後、リソグラフィ技術とエッチング技術を用いて素子分離溝を形成し、素子分離領域２８用絶縁膜を全面に堆積した後、ＣＭＰ技術を用いて、素子分離領域２８を形成する。その後、リソグラフィ技術とエッチング技術を用いて、図１３乃至図１６に示す構造を形成する。
（ｂ）その後、メモリセルトランジスタのフローティングゲート８とコントロールゲート２間の層間絶縁膜となる第三の絶縁膜４０を堆積し、メモリセルトランジスタのコントロールゲート２と選択ゲートトランジスタのゲート配線となる第二のゲート電極２の膜を堆積し、ＣＭＰ技術を用いて、図１７乃至図２０に示す構造を形成する。
（ｃ）次に、選択ゲートトランジスタ領域１２を形成する工程の一部として、リソグラフィ技術とエッチング技術を用いて、図２１乃至図２４に示す構造を形成する。
（ｄ）次に、金属サリサイド膜４９のサリサイド抑制膜として使用する第四の絶縁膜４８を全面に積層形成し、選択エッチング技術を用いて、第二のゲート電極２の膜上面と露出したシリコン半導体基板２６表面の第四の絶縁膜４８を除去し、図２５乃至図２８に示す構造を形成する。第四の絶縁膜４８の選択には、第一のゲート電極８の膜と第二のゲート電極２の膜とのエッチング選択比が得られる絶縁膜であることを考慮する。
（ｅ）次に、リソグラフィ技術とエッチング技術を用いて、第一の開口領域５０内の第二の絶縁膜３２を除去する。この時、第一の開口領域５０内の第三の絶縁膜４０も同様に除去され、後述する金属サリサイド工程にて、第一の開口領域５０内の第三の絶縁膜４０を介して隣接する第一のゲート電極８の膜と第二のゲート電極２の膜が金属サリサイド膜４９を介して電気的に接続可能となる。その後、全面に金属薄膜を形成して加熱を行い、第二の絶縁膜３２と第四の絶縁膜４８をサリサイド抑制膜として使用することにより、第二のゲート電極２の膜上面、第一の開口領域５０内の第一のゲート電極８の膜上面と露出したシリコン半導体基板２６表面のみに金属サリサイド膜４９を形成することが可能である(図２９乃至図３２)。
（ｆ）次に、層間絶縁膜として第五の絶縁膜５２を全面に積層し、ＣＭＰ技術や化学的ドライエッチング（ＣＤＥ）技術を用いて平坦化し、第六の絶縁膜５４を全面に積層する。その後、リソグラフィ技術とエッチング技術を用いて、第一のコンタクト溝５６と第二のコンタクト溝５８を形成し、図３３乃至図３６に示す構造を形成する。
（ｇ）次に、図３７乃至図４０に示すように、リソグラフィ技術とエッチング技術を用いて、第六の絶縁膜５４のみを一部除去し、第一の配線溝と第二の配線溝を形成した後、全面に第一の金属膜６０を堆積し、ＣＭＰ技術を用いて、第六の絶縁膜５４まで研磨し、第一のコンタクト６２と第二のコンタクト６４と第一の配線６６と第二の配線６８を形成する。この時、第一のコンタクト６２に接する隣り合うフローティングゲート８は、第一のコンタクト６２を介して電気的に接続される。第一のコンタクト６２と第一の配線６６は、電気的に接続される。第二のコンタクト６４は、第二のコンタクト６４に接する選択ゲートトランジスタの拡散層に電気的に接続され、この結果、隣り合う二本のＮＡＮＤ列は、電気的に接続される。第二のコンタクト６４と第二の配線６８は、電気的に接続される。この時、第一のコンタクト６２と第一の配線６６と、第二のコンタクト６４と第二の配線６８とは、電気的に独立である（図３７乃至図４０）。
（ｈ）次に、図４１乃至図４４に示すように、層間絶縁膜となる第七の絶縁膜７２を全面に堆積後、リソグラフィ技術とエッチング技術を用いて、第三のコンタクト溝７０を形成し、第二の金属膜７４を堆積し、ＣＭＰ技術を用いて、第七の絶縁膜７２まで研磨し、第二の金属膜７４からなる第三のコンタクト７０を形成する。この時、第三のコンタクト７０は、第二の配線６８に電気的に接続される。
（ｉ）次に、第三の金属膜７６を全面に堆積し、リソグラフィ技術とエッチング技術を用いて、図４５乃至図４８に示す第三の配線７８を形成する。この時、第三の配線７８は、第二の金属膜７４からなる第三のコンタクトと電気的に接続される。第三の配線７８は、第二の金属膜７４からなる第三のコンタクト７０と、第二の配線６８と、第二のコンタクト６４とを介して、二本のＮＡＮＤ列に電気的に接続される。第三の配線７８は、ビット線ＢＬとなる。以上の工程を踏まえることで、図１（ａ）、図２（ａ）、図４および図９の回路構成図に示した通り、２列のＮＡＮＤ列で１本のビット線ＢＬを共有し、ビット線ＢＬ自身とビット線ＢＬとビット線ＢＬ側の選択ゲートトランジスタの拡散層を接続するビット線コンタクトＣＢをＮＡＮＤ列ピッチの２倍のピッチで配置することが可能である。
図４９乃至図６８を用いて、本発明の実施例３に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル領域１０、選択ゲートトランジスタ領域１２、及びビット線ＢＬ形成の製造方法を平面パターン図、Ｉ−Ｉ方向断面図、ＩＩ−ＩＩ方向断面図、ＩＩＩ−ＩＩＩ方向断面図を用いて説明する。
（ａ）図４９乃至図５２に示す構造は、実施例１の図２５乃至図２８に相当する。実施例１との違いは、２本の選択ゲートトランジスタの配線を共に、第二のゲート電極２の膜で形成することである。
（ｂ）次に、図５３乃至図５６に示すように、リソグラフィ技術とエッチング技術を用いて、第一の開口領域５０内と第二の開口領域８０内の第二の絶縁膜３２を除去する。この時、第一の開口領域５０、及び第二の開口領域８０内の第三の絶縁膜４０も同様に除去され、後述する金属サリサイド工程にて、第一の開口領域５０、及び第二の開口領域８０内の第三の絶縁膜４０を介して隣接する第一のゲート電極８の膜と第二のゲート電極２の膜が、金属サリサイド膜４９を介して電気的に接続可能となる。次に、全面に金属薄膜を形成して加熱を行い、第二の絶縁膜３２と第四の絶縁膜４８をサリサイド抑制膜として使用することにより、第二のゲート電極２の膜上面、第一の開口領域５０、及び第二の開口領域８０内の第一のゲート電極８の膜上面と露出したシリコン半導体基板２６表面のみに金属サリサイド膜４９を形成することが可能である(図５３乃至図５６)。
（ｃ）次に、層間絶縁膜として第五の絶縁膜５２を全面に積層し、ＣＭＰ技術や化学的ドライエッチング（ＣＤＥ）技術を用いて平坦化し、リソグラフィ技術とエッチング技術を用いて、第二のコンタクト溝５８を形成し、図５７乃至図６０に示す構造を形成する。
（ｄ）次に、全面に第一の金属膜６０を堆積し、ＣＭＰ技術を用いて、第五の絶縁膜５２まで研磨し、図６１乃至図６４に示す第二のコンタクト６４を形成する。この時、第二のコンタクト６４は、第二のコンタクト６４に接する選択ゲートトランジスタの拡散層に電気的に接続され、隣り合う二本のＮＡＮＤ列は、電気的に接続される。
（ｅ）次に、図６５乃至図６８に示すように、第三の金属膜７６を全面に堆積し、リソグラフィ技術とエッチング技術を用いて、第三の金属膜７６からなる第三の配線７８を形成する。この時、第三の配線７８は、第二のコンタクト６４と電気的に接続される。第三の配線７８は、第二のコンタクト６４を介して、二本のＮＡＮＤ列に電気的に接続される。第三の配線７８は、ビット線ＢＬとなる。以上の工程を踏まえることで、図１（ａ）、図２（ａ）、図４および図９の回路構成図に示した通り、２列のＮＡＮＤ列で１本のビット線ＢＬを共有し、ビット線ＢＬ自身とビット線ＢＬとビット線ＢＬ側の選択ゲートトランジスタの拡散層を接続するビット線コンタクトＣＢをＮＡＮＤ列ピッチの２倍のピッチで配置することが可能である。特に、実施例３では、実施例２と比べ、第一の配線６６及び第二の配線６８と第三のコンタクト７０を省略することが可能であり、製造プロセスが簡単になるという利点もある。
図６９乃至図９２を用いて、本発明の実施例４に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル領域１０、選択ゲートトランジスタ領域１２、及びビット線形成の製造方法を平面パターン図、Ｉ−Ｉ方向断面図、ＩＩ−ＩＩ方向断面図、ＩＩＩ−ＩＩＩ方向断面図を用いて説明する。
（ａ）図６９乃至図７２に示す構造は、実施例２の図２５乃至図２８、或いは実施例３の図４９乃至図５２に相当する。実施例２、或いは実施例３との違いは、２本の選択ゲートトランジスタの配線を共に、第一の配線６６で形成することである。
（ｂ）次に、図７３乃至図７６に示すように、全面に金属薄膜を形成して加熱を行い、第二の絶縁膜３２と第四の絶縁膜４８をサリサイド抑制膜として使用することにより、第二のゲート電極２の膜上面と露出したシリコン半導体基板２６表面のみに金属サリサイド膜４９を形成することが可能である。
（ｃ）次に、層間絶縁膜として第五の絶縁膜５２を全面に積層し、ＣＭＰ技術やＣＤＥ技術を用いて平坦化し、第六の絶縁膜５４を全面に積層する。その後、リソグラフィ技術とエッチング技術を用いて、第一のコンタクト溝５６と第二のコンタクト溝５８を形成し、図７７乃至図８０に示す構造を形成する。
（ｄ）次に、図８１乃至図８４に示すように、リソグラフィ技術とエッチング技術を用いて、第六の絶縁膜５４のみを一部除去し、第一の配線溝と第二の配線溝を形成した後、全面に第一の金属膜６０を堆積し、ＣＭＰ技術を用いて、第六の絶縁膜５４まで研磨し、第一のコンタクト６２と第二のコンタクト６４と第一の配線６６と第二の配線６８を形成する。この時、第一のコンタクト６２に接する隣り合うフローティングゲート８は、第一のコンタクト６２を介して電気的に接続される。第一のコンタクト６２と第一の配線６６は、電気的に接続される。第二のコンタクト６４は、第二のコンタクト６４に接する選択ゲートトランジスタの拡散層に電気的に接続される。その結果、隣り合う二本のＮＡＮＤ列は、電気的に接続され、第二のコンタクト６４と第二の配線６８は、電気的に接続される。
（ｅ）次に、図８５乃至図８８に示すように、層間絶縁膜となる第七の絶縁膜７２を全面に堆積後、リソグラフィ技術とエッチング技術を用いて、第三のコンタクト溝を形成し、第二の金属膜７４を堆積し、ＣＭＰ技術を用いて、第七の絶縁膜７２まで研磨し、第二の金属膜７４からなる第三のコンタクト８２を形成する。この時、第三のコンタクト８２は、第二の配線６８に電気的に接続される。
（ｆ）次に、図８９乃至図９２に示すように、第三の金属膜７６を全面に堆積し、リソグラフィ技術とエッチング技術を用いて、第三の金属膜７６からなる第三の配線７８を形成する。この時、第三の配線７８は、第三のコンタクト８２と電気的に接続される。第三の配線７８は、第三のコンタクト８２と第二の配線６８と第二のコンタクト６４を介して、二本のＮＡＮＤ列に電気的に接続される。その結果、第三の配線７８は、ビット線ＢＬとなる。
以上の工程を踏まえることで、図１（ａ）、図２（ａ）、図４および図９の回路構成図に示した通り、２列のＮＡＮＤ列で１本のビット線ＢＬを共有し、ビット線ＢＬ自身とビット線ＢＬとビット線ＢＬ側の選択ゲートトランジスタの拡散層を接続するビット線コンタクトＣＢをＮＡＮＤ列ピッチの２倍のピッチで配置することが可能である。実施例２と比較して、図２９に示す第一の開口領域５０を形成する工程が省略可能であり、製造プロセスが簡単になるという利点もある。
図９３乃至図１４０を用いて、本発明の実施例５に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル領域１０、選択ゲートトランジスタ領域１２、及びビット線形成の製造方法を平面パターン図、Ｉ−Ｉ方向断面図、ＩＩ−ＩＩ方向断面図、ＩＩＩ−ＩＩＩ方向断面図を用いて説明する。
（ａ）まず、シリコン半導体基板２６上にメモリセルトランジスタのゲート絶縁膜となる第八の絶縁膜８３、コントロールゲートとなる第三のゲート電極８５の膜と第九の絶縁膜８４を全面に積層する。第九の絶縁膜８４の選択には、第三のゲート電極８５とエッチング選択比が得られることが最低条件であるが、後述する素子分離領域２８用絶縁膜と、第四のゲート電極８９とのＣＭＰ工程における研磨選択比が得られる絶縁膜であることがより望ましい。その後、リソグラフィ技術とエッチング技術を用いて素子分離溝を形成し、素子分離領域２８用絶縁膜を全面に堆積した後、ＣＭＰ技術を用いて、素子分離領域２８を形成する。その後、リソグラフィ技術とエッチング技術を用いて、フローティングゲート８９の形成予定部分を形成する(図９３乃至図９６)。この時、フローティングゲート８９の形成予定部分は適切な深さまでシリコン半導体基板２６のエッチングが行われ、素子分離領域２８は選択エッチングにより埋め込み絶縁膜がほとんどエッチングされないことが望ましい。
（ｂ）次に、適当な熱処理を行った後、コントロールゲート８５とフローティングゲート８９間の層間絶縁膜となる第十の絶縁膜８６を堆積し、メモリセルトランジスタのチャネルプロファイルの形成、トンネル絶縁膜として機能する第十一の絶縁膜８７形成部の開口を行う。メモリセル形成領域のウェル内の不純物プロファイルと掘り込み深さでメモリセルトランジスタのしきい値を調整することにより、チャネルプロファイルの形成工程を省略することももちろん可能である。次に、メモリセルトランジスタのトンネル酸化膜となる第十一の絶縁膜８７を形成し、図９７乃至図１００に示す構造を形成する。
（ｃ）次に、フローティングゲート８９となる第四のゲート電極８９の膜を全面に積層し、エッチバック技術を用いて、フローティングゲート８９の高さを下げ、図１０１乃至図１０４に示す構造を形成する。図１０１乃至図１０４に示すコントロールゲート８５の上面は、後述のＣＭＰ工程において形成されるフローティングゲート８９上面から、適切な絶縁耐性が得られる距離まで離れた位置に制御されることが望ましい。このとき、コントロールゲート８５高さの制御性を高めるため、第十の絶縁膜８７をマスク材としてＣＭＰ技術により第四の電極８９の膜を平坦化した後、上記エッチングを行うことも可能である。
（ｄ）次に、コントロールゲート８５を絶縁するために第十二の絶縁膜９０を全面に形成した後、ＣＭＰ技術を用いて、第三のゲート電極８５のみを露出させ、図１０５乃至図１０８に示す構造を形成する。この時、第十二の絶縁膜９０は、第三のゲート電極８５とエッチング選択比が得られることが最低条件である。
（ｅ）次に、選択ゲートトランジスタを形成する工程の一つとして、リソグラフィ技術とエッチング技術を用いて、第三のゲート電極８５を選択エッチングした後、第十三の絶縁膜９１を全面に堆積後、ＣＭＰ技術を用いて、第三のゲート電極８５のみを露出させ、図１０９乃至図１１２に示す構造を形成する。
（ｆ）次に、リソグラフィ技術とエッチング技術を用いて、図１１３に示す第三の開口領域１１０内の第十二の絶縁膜９０を選択エッチングし、第四のゲート電極８９を露出させ、図１１３乃至図１１６に示す構造を形成する。
（ｇ）次に、エッチング技術を用いて第三のゲート電極８５の膜上面の高さを下げ、第十四の絶縁膜９２を全面形成した後、エッチング技術を用いて、フローティングゲート８９上面に制御ゲート幅より狭い開口部を形成し、図１１７乃至図１２０に示す構造を形成する。ここで形成する第十四の絶縁膜９２は、隣接するコントロールゲート８５との耐圧を十分確保するために適切な膜厚に設定されることが望ましい。
（ｈ）次に、金属膜を全面に堆積後、リソグラフィ技術とエッチング技術を用いて、コントロールゲートとして機能する第三のゲート電極８５の膜と金属膜を電気的に接続させ、ワード線であり、選択ゲートトランジスタのゲート配線となる第四の配線９３を形成し、層間絶縁膜となる第十五の絶縁膜９４を堆積し、図１２１乃至図１２４に示す構造を形成する。その手法は、例えば金属膜を全面形成した後に選択エッチングにより第四の配線９３を形成する方法、または、絶縁膜を形成した後に溝を掘って金属を埋め込み、ＣＭＰによって第四の配線９３を形成する方法、など通常の配線を形成する手法ならばいずれを用いても形成可能である。これらの配線を形成するためのリソグラフィ時に合せズレが発生するが、上記コントロールゲート８５上面に自己整合的に設けた開口部により、隣接ワード線間での耐圧は十分に確保することが可能である。また、コントロールゲート８５と上記第四の配線９３の配線材との接触抵抗を低減するため、第四の配線９３形成前にサリサイド工程を行うことももちろん可能である。
（ｉ）次に、第十六の絶縁膜９５を全面に堆積した後、リソグラフィ技術とエッチング技術を用いて、第四のコンタクト溝９６と第五のコンタクト溝９７を形成し、図１２５乃至図１２８に示す構造を形成する。
（ｊ）次に、リソグラフィ技術とエッチング技術を用いて、第十六の絶縁膜９５のみを一部除去し、第五の配線溝と第六の配線溝を形成した後、全面に金属膜を堆積し、ＣＭＰ技術を用いて、第十六の絶縁膜９５まで研磨し、図１２９乃至図１３２に示す第四のコンタクト１０１と第五のコンタクト１０２と第五の配線９９と第六の配線１００を形成する。この時、第四のコンタクト１０１に接する隣り合う第四のゲート電極８９は、第四のコンタクト１０１を介して電気的に接続される。第四の配線９３は選択ゲートトランジスタのゲート配線となる。第五のコンタクト１０２は、第五のコンタクト１０２に接する選択ゲートトランジスタの拡散層に電気的に接続される。その結果、隣り合う二本のＮＡＮＤ列は、電気的に接続され、第五のコンタクト１０２と第六の配線１００は、電気的に接続される。この時、第五のコンタクト１０２と第五の配線９９と、第四のコンタクト１０１と第六の配線１００とは、電気的に独立である。
（ｋ）次に、層間絶縁膜となる第十七の絶縁膜１０３を全面に堆積後、リソグラフィ技術とエッチング技術を用いて、第六のコンタクト溝を形成し、金属膜を堆積し、ＣＭＰ技術を用いて、第十七の絶縁膜１０３まで研磨し、図１３３乃至図１３６に示す第六のコンタクト１０４を形成する。この時、第六のコンタクト１０４は、第六の配線１００に電気的に接続される。
（ｌ）次に、金属膜を全面に堆積し、リソグラフィ技術とエッチング技術を用いて、図１３７乃至図１４０に示す第七の配線１０６を形成する。この時、第七の配線１０６は、第六のコンタクト１０４と電気的に接続される。第七の配線１０６は、第六のコンタクト１０４と第六の配線１００と第五のコンタクト１０２を介して、二本のＮＡＮＤ列に電気的に接続される。その結果、第七の配線１０６は、ビット線ＢＬとなる。
以上の工程を踏まえることで２列のＮＡＮＤ列で1本のビット線ＢＬを共有し、ビット線ＢＬとビット線ＢＬ側の選択ゲートトランジスタの拡散層とを接続するビット線コンタクトＣＢをＮＡＮＤ列ピッチの倍のピッチで配置することが可能である。
図１４１乃至図１４５を用いて、本発明の実施例６に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル領域１０、選択ゲートトランジスタ領域１２、及びビット線形成の製造方法を平面パターン図、Ｉ−Ｉ方向断面図、ＩＩ−ＩＩ方向断面図、ＩＩＩ−ＩＩＩ方向断面図を用いて説明する。
（ａ）図１４１に示す構造は、実施例５の図１１３乃至図１１６に相当する。実施例５との違いは、第三の開口領域１１０、第四の開口領域１２０を設け、第四の配線９３にて第一、第二の選択ゲートトランジスタのゲート配線とすることである。
（ｂ）図１４２乃至図１４５に実施例５の図１３７乃至図１４０に相当する構造を示す。実施例２と実施例３の違いと同様、第五の配線９９、及び第六の配線１００と第四のコンタクト１０１、及び第五のコンタクト１０２を省略することが可能である。
図１４６乃至図１５０を用いて、本発明の実施例７に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル領域１０、選択ゲートトランジスタ領域１２、及びビット線形成の製造方法を平面パターン図、Ｉ−Ｉ方向断面図、ＩＩ−ＩＩ方向断面図、ＩＩＩ−ＩＩＩ方向断面図を用いて説明する。
（ａ）図１４６に示す構造は、実施例５の図１２５乃至図１２８に相当する。実施例５、或いは実施例６との違いは、第三の開口領域１１０、或いは第四の開口領域１２０を設ける必要が無く、第五の配線９９にて第一、第二の選択ゲートトランジスタのゲート配線とすることである。
（ｂ）図１４７乃至図１５０に実施例５の図１３７乃至図１４０に相当する構造を示す。実施例２と実施例３の違いと同様、第三の開口領域１１０、或いは第四の開口領域１２０を形成する工程が省略可能である。
図１５１乃至図１５４を用いて、本発明の実施例８に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭの特に選択ゲートトランジスタ領域１２の製造方法を部分的な断面構造図を用いて説明する。図１５１乃至図１５４は上記実施例２および実施例３に関係しており、特にコントロールゲート２とフローティングゲート８近傍における拡大断面構造図となっている。側壁部分の一部のゲート間絶縁膜１３０を剥離して直接フローティングゲート８とコントロールゲート２とを電気的に接触させる構造を有する点に特徴がある。尚、図１５１乃至図１５４においては、シリコン半導体基板よりも上の部分の拡大図であって、シリコン半導体基板については省略している。
（ａ）フローティングゲート或いは選択ゲートトランジスタのゲート電極となる第一のゲート電極８の膜をリソグラフィーとエッチングによって加工した直後の断面構造は、図１５１に示すように、トンネル酸化膜によって形成された第一の絶縁膜３０と、第一のゲート電極８と、第二の絶縁膜３２を備える。
（ｂ）次に、第一のゲート電極８とコントロールゲート２の間のゲート間絶縁膜１３０を全面に堆積した直後の断面構造は、図１５２に示すように、図１５１における側壁部分にもほぼ均一にゲート間絶縁膜１３０が堆積されている。
（ｃ）次に、上記ゲート間絶縁膜１３０を第一のゲート電極８の側面において、リソグラフィーとエッチングにより剥離した直後の断面構造は、図１５３の部分Ｍに示すように、ゲート間絶縁膜１３０剥離時に第一のゲート電極８上のゲート間絶縁膜１３０も一部除去されていても良い。或はまた、図１５３の部分Ｎに示すように、剥離部分は第一のゲート電極８の側面の一部であっても良い。或いはまた、剥離部分は第一のゲート電極８の側面の全部であっても良い。第一のゲート電極８と、選択ゲートトランジスタの選択ゲート配線（ＳＧ）となるコントロールゲート（ＣＧ）２とが電気的に接続され得る構造が実現されていれば良い。
（ｄ）次に、コントロールゲート（ＣＧ）および選択ゲートトランジスタのゲート配線（ＳＧ）となるゲート電極膜を全面に堆積した後、図１５４に示すように、第一のゲート電極８とコントロールゲート（ＣＧ）２および選択ゲートトランジスタの選択ゲート配線（ＳＧ）となるゲート電極膜とを電気的に接触させる。その後の工程は、実施例２および実施例３と同様である。但し、第一のゲート電極８上面のマスク材を剥離する工程は必要ない。
本発明の実施例１乃至実施例８に係る不揮発性半導体記憶装置における応用例を本発明の実施例９として図１５５に示す。図１５５は、本発明によるフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、本発明によるＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の実施例１乃至実施例８に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
以上、ＵＳＢフラッシュ装置の様々な機能を実現可能である。上記ＵＳＢケーブルを省略し、コネクタ間を直接接続することも可能である。
上記のように、本発明は実施例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施例は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施例等を含むことは勿論である。
本発明の不揮発性半導体記憶装置によれば、２列のＮＡＮＤ列で１本のビット線ＢＬを共有し、ＮＡＮＤ型ＥＥＰＲＯＭの高集積化を可能にすることから、メモリカード、ＩＣカードのみならず、車載用システム、ハードディスクドライバ、携帯電話、高速ネットワーク用モデム機器等幅広い産業上の利用可能性が存在する。
本発明の実施例１に係る不揮発性半導体記憶装置の（ａ）模式的回路構成図、（ｂ）（ａ）に対応し、かつ図２（ｂ）のＩＶ−ＩＶ線に沿う模式的素子断面構造図。 本発明の実施例１に係る不揮発性半導体記憶装置の（ａ）模式的回路構成図、（ｂ）（ａ）に対応する模式的素子平面パターン構成図。 本発明の実施例１に係る不揮発性半導体記憶装置の模式的素子断面構造図であって、（ａ）図２（ｂ）のＩ−Ｉにおける断面構造図、（ｂ）図２（ｂ）のＩＩ−ＩＩにおける断面構造図、（ｃ）図２（ｂ）のＩＩＩ−ＩＩＩのおける断面構造図。 本発明の実施例１に係る不揮発性半導体記憶装置の模式的マトリックス回路構成図。 （ａ）図４において、ＮＡＮＤ列３のあるメモリセルに書き込みを行なう場合の動作波形図と（ｂ）図４において、ＮＡＮＤ列４のあるメモリセルに書き込みを行なう場合の動作波形図。 ビット線シールド使用時の読み出し動作に関係し、（ａ）図４において、ＮＡＮＤ列３のあるメモリセルを読み出す場合の動作波形図と（ｂ）図４において、ＮＡＮＤ列４のあるメモリセルを読み出す場合の動作波形図。 ビット線シールド使用時の読み出し動作に関係し、（ａ）図４において、ＮＡＮＤ列２,６のあるメモリセルを読み出す場合の動作波形図と（ｂ）図４において、ＮＡＮＤ列１,５のあるメモリセルを読み出す場合の動作波形図。 ビット線シールド不使用時の読み出し動作に関係し、（ａ）図４において、ＮＡＮＤ列１,３,５に配置されたあるメモリセルを読み出す場合の動作波形図と（ｂ）図４において、ＮＡＮＤ列２,４,６に配置されたあるメモリセルを読み出す場合の動作波形図。 本発明の実施例１の変形例に係る不揮発性半導体記憶装置の模式的ブロック回路構成図であって、ビット線ＢＬ側およびソース線ＳＬ側にそれぞれ選択ゲート線を２本ずつ有する例の模式的ブロック回路構成図。 （ａ）図９において、ＮＡＮＤ列３のあるメモリセルに書き込みを行なう場合の動作波形図と（ｂ）図９において、ＮＡＮＤ列４のあるメモリセルに書き込みを行なう場合の動作波形図。 （ａ）図９において、ＮＡＮＤ列３のあるメモリセルを読み出す場合の動作波形図と（ｂ）図９において、ＮＡＮＤ列４のあるメモリセルを読み出す場合の動作波形図。 （ａ）図９において、ＮＡＮＤ列２,６のあるメモリセルを読み出す場合の動作波形図と（ｂ）図９において、ＮＡＮＤ列１,５のあるメモリセルを読み出す場合の動作波形図。 本発明の実施例２に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１３のＩ−Ｉ線に沿う模式的断面構成図。 図１３のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１３のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例２に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１７のＩ−Ｉ線に沿う模式的断面構成図。 図１７のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１７のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例２に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図２１のＩ−Ｉ線に沿う模式的断面構成図。 図２１のＩＩ−ＩＩ線に沿う模式的断面構成図。 図２１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例２に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図２５のＩ−Ｉ線に沿う模式的断面構成図。 図２５のＩＩ−ＩＩ線に沿う模式的断面構成図。 図２５のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例２に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図２９のＩ−Ｉ線に沿う模式的断面構成図。 図２９のＩＩ−ＩＩ線に沿う模式的断面構成図。 図２９のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例２に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図３３のＩ−Ｉ線に沿う模式的断面構成図。 図３３のＩＩ−ＩＩ線に沿う模式的断面構成図。 図３３のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例２に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図３７のＩ−Ｉ線に沿う模式的断面構成図。 図３７のＩＩ−ＩＩ線に沿う模式的断面構成図。 図３７のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例２に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図４１のＩ−Ｉ線に沿う模式的断面構成図。 図４１のＩＩ−ＩＩ線に沿う模式的断面構成図。 図４１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例２に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図４５のＩ−Ｉ線に沿う模式的断面構成図。 図４５のＩＩ−ＩＩ線に沿う模式的断面構成図。 図４５のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例３に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図４９のＩ−Ｉ線に沿う模式的断面構成図。 図４９のＩＩ−ＩＩ線に沿う模式的断面構成図。 図４９のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例３に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図５３のＩ−Ｉ線に沿う模式的断面構成図。 図５３のＩＩ−ＩＩ線に沿う模式的断面構成図。 図５３のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例３に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図５７のＩ−Ｉ線に沿う模式的断面構成図。 図５７のＩＩ−ＩＩ線に沿う模式的断面構成図。 図５７のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例３に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図６１のＩ−Ｉ線に沿う模式的断面構成図。 図６１のＩＩ−ＩＩ線に沿う模式的断面構成図。 図６１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例３に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図６５のＩ−Ｉ線に沿う模式的断面構成図。 図６５のＩＩ−ＩＩ線に沿う模式的断面構成図。 図６５のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例４に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図６９のＩ−Ｉ線に沿う模式的断面構成図。 図６９のＩＩ−ＩＩ線に沿う模式的断面構成図。 図６９のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例４に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図７３のＩ−Ｉ線に沿う模式的断面構成図。 図７３のＩＩ−ＩＩ線に沿う模式的断面構成図。 図７３のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例４に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図７７のＩ−Ｉ線に沿う模式的断面構成図。 図７７のＩＩ−ＩＩ線に沿う模式的断面構成図。 図７７のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例４に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図８１のＩ−Ｉ線に沿う模式的断面構成図。 図８１のＩＩ−ＩＩ線に沿う模式的断面構成図。 図８１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例４に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図８５のＩ−Ｉ線に沿う模式的断面構成図。 図８５のＩＩ−ＩＩ線に沿う模式的断面構成図。 図８５のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例４に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図８９のＩ−Ｉ線に沿う模式的断面構成図。 図８９のＩＩ−ＩＩ線に沿う模式的断面構成図。 図８９のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図９３のＩ−Ｉ線に沿う模式的断面構成図。 図９３のＩＩ−ＩＩ線に沿う模式的断面構成図。 図９３のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図９７のＩ−Ｉ線に沿う模式的断面構成図。 図９７のＩＩ−ＩＩ線に沿う模式的断面構成図。 図９７のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１０１のＩ−Ｉ線に沿う模式的断面構成図。 図１０１のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１０１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１０５のＩ−Ｉ線に沿う模式的断面構成図。 図１０５のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１０５のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１０９のＩ−Ｉ線に沿う模式的断面構成図。 図１０９のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１０９のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１１３のＩ−Ｉ線に沿う模式的断面構成図。 図１１３のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１１３のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１１７のＩ−Ｉ線に沿う模式的断面構成図。 図１１７のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１１７のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１２１のＩ−Ｉ線に沿う模式的断面構成図。 図１２１のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１２１のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１２５のＩ−Ｉ線に沿う模式的断面構成図。 図１２５のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１２５のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１２９のＩ−Ｉ線に沿う模式的断面構成図。 図１２９のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１２９のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１３３のＩ−Ｉ線に沿う模式的断面構成図。 図１３３のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１３３のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例５に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１３７のＩ−Ｉ線に沿う模式的断面構成図。 図１３７のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１３７のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例６に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 本発明の実施例６に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１４２のＩ−Ｉ線に沿う模式的断面構成図。 図１４２のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１４２のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例７に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 本発明の実施例７に係る不揮発性半導体記憶装置の製造方法の一工程における模式的平面パターン構成図。 図１４７のＩ−Ｉ線に沿う模式的断面構成図。 図１４７のＩＩ−ＩＩ線に沿う模式的断面構成図。 図１４７のＩＩＩ−ＩＩＩ線に沿う模式的断面構成図。 本発明の実施例８に係る不揮発性半導体記憶装置の製造方法の一工程における模式的断面構成図。 本発明の実施例８に係る不揮発性半導体記憶装置の製造方法の一工程における模式的断面構成図。 本発明の実施例８に係る不揮発性半導体記憶装置の製造方法の一工程における模式的断面構成図。 本発明の実施例８に係る不揮発性半導体記憶装置の製造方法の一工程における模式的断面構成図。 本発明の実施例９であって、本発明の実施例１乃至実施例８に係る不揮発性半導体記憶装置における応用例。
符号の説明
１…ビット線駆動回路
２…コントロールゲート（第二のゲート電極）
４,６…選択ゲート
８…フローティングゲート（第一のゲート電極）
１０…メモリセル領域
１２…選択ゲートトランジスタ領域
１８…拡散層
２０…制御ゲート線駆動回路
２１…選択ゲート線駆動回路
２２…ソース線駆動回路
２３…２本の制御ゲート線に挟まれる全メモリセルトランジスタ
２４…ＮＡＮＤメモリセルアレイ
２４ａ〜２４ｆ…ＮＡＮＤメモリセルユニット
２６…ｐウェル又はシリコン半導体基板
２８…素子分離領域
３０…第一の絶縁膜
３２…第二の絶縁膜
４０…第三の絶縁膜
４６…側壁絶縁膜
４８…第四の絶縁膜
４９…金属サリサイド膜
５０…第一の開口領域
５２…第五の絶縁膜
５４…第六の絶縁膜
５６…第一のコンタクト溝
５８…第二のコンタクト溝
６０…第一の金属膜
６２…第一のコンタクト
６４…第二のコンタクト
６６…第一の配線
６８…第二の配線
７０,８２…第三のコンタクト
７２…第七の絶縁膜
７４…第二の金属膜
７６…第三の金属膜
７８…第三の配線（ＢＬ）
８０…第二の開口領域
８３…第八の絶縁膜
８４…第九の絶縁膜
８５…コントロールゲート（第三のゲート電極）
８６，８８…第十の絶縁膜（側壁絶縁膜）
８７…第十一の絶縁膜
８９…フローティングゲート（第四のゲート電極）
９０…第十二の絶縁膜
９１…第十三の絶縁膜
９２…第十四の絶縁膜
９３…第四の配線
９４…第十五の絶縁膜
９５…第十六の絶縁膜
９９…第五の配線
１００…第六の配線
１０１…第四のコンタクト
１０２…第五のコンタクト
１０３…第十七の絶縁膜
１０４…第六のコンタクト
１０６…第七の配線
１０８…第八の配線
１０９…第八のコンタクト
１１０…第三の開口領域
１２０…第四の開口領域
１３０…ゲート間絶縁膜
１４４…ホストプラットホーム
１４６…ＵＳＢフラッシュ装置
１４８…ＵＳＢケーブル
１５０,１５２…ＵＳＢコネクタ
１５４…ＵＳＢホスト制御器
１５８…フラッシュメモリモジュール
１６０…制御ライン
１６２…アドレスデータバス
ＢＬ,ＢＬｋ,ＢＬｋ−１,ＢＬｋ＋１…ビット線
ＳＧ０１,ＳＧ０２,ＳＧ０３,ＳＧ０４,ＳＧＤ１,ＳＧＤ２,ＳＧＳ…選択ゲート線
ＣＧ０,ＣＧ１,ＣＧ２,…,ＣＧ８,…,ＣＧ１７,ＷＬ…制御ゲート線（コントロールゲート線）
ＳＧ１,ＳＧ２,ＳＧ３,ＳＧ４…選択ゲートトランジスタ
ＭＣ,ＭＣ１．ｋ,ＭＣ２．ｋ,…,ＭＣ８．ｋ,ＭＣ１．ｋ＋１,ＭＣ２．ｋ＋１,…,ＭＣ８．ｋ＋１…メモリセル
ＣＢ…ビット線コンタクト
ＣＳ…ソース線コンタクト
Ｖｄｄ…電源電圧
Ｖｂｌ,ＶＢＬｐｇｍ,ＶＢＬｉｎｈｉｂｉｔ…ビット線に与える電圧
Ｖｒｅａｄ…読み出し電圧
Ｖｓｇ,Ｖｓｇｄ…選択ゲートトランジスタに与える電圧
Ｖｔｈ（ＳＧ）…選択ゲートトランジスタの閾値電圧
Ｖｐｇｍ…書き込み電圧
Ｖｐａｓｓ…中間電圧
Ａ〜Ｎ…表示

Claims (27)

  1. フローティングゲート、該フローティングゲートの両側に配置された第一、第二のコントロールゲートをゲート構造とするメモリセルトランジスタが複数直列に接続された第一および第二のメモリセル列と、
    前記第一のメモリセル列とビット線との間に接続された第一の選択ゲートトランジスタと、
    前記第二のメモリセル列と前記ビット線との間に接続された第二の選択ゲートトランジスタ
    とを備え、前記ビット線と前記第一および第二の選択ゲートトランジスタの拡散層とを接続するビット線コンタクトを前記メモリセル列ピッチの２倍のピッチで配置することを特徴とする不揮発性半導体記憶装置。
  2. 前記第一および第二のメモリセル列とソース線との間にそれぞれ接続された第三の選択ゲートトランジスタを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第一のメモリセル列とソース線との間に接続された第三の選択ゲートトランジスタと、
    前記第二のメモリセル列と前記ソース線との間に接続された第四の選択ゲートトランジスタ
    とを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記第一、第二のコントロールゲートに接続され、前記ビット線に対して直交する複数のコントロールゲート線と、
    前記第一の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第一の選択ゲート線と、
    前記第二の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第二の選択ゲート線と、
    前記第三の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第三の選択ゲート線
    とを更に備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
  5. 前記メモリセルの前記第一、第二のコントロールゲートに接続され、前記ビット線に対して直交する複数のコントロールゲート線と、
    前記第一の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第一の選択ゲート線と、
    前記第二の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第二の選択ゲート線と、
    前記第三の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第三の選択ゲート線と、
    前記第四の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第四の選択ゲート線
    とを更に備えることを特徴とする請求項３記載の不揮発性半導体記憶装置。
  6. 前記ビット線に接続されるビット線駆動回路と、
    前記コントロールゲート線に接続されるコントロールゲート線駆動回路と、
    前記選択ゲート線に接続される選択ゲート線駆動回路と、
    前記ソース線に接続されるソース線駆動回路
    とを更に備えることを特徴とする請求項２〜５のいずれか１項に記載の不揮発性半導体記憶装置。
  7. 半導体基板と前記フローティングゲートとの間に形成されたゲート絶縁膜と、
    前記フローティングゲートの両側に対応する前記半導体基板内に形成され、前記メモリセルトランジスタのソース又はドレインとなる拡散層と、
    前記二つの拡散層に面する前記第一、第二のコントロールゲートと前記フローティングゲートとの間の二つの側壁に形成されるゲート間絶縁膜
    とを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  8. 前記第一および第二のメモリセル列とソース線との間にそれぞれ接続された第三の選択ゲートトランジスタを更に備えることを特徴とする請求項７記載の不揮発性半導体記憶装置。
  9. 前記第一のメモリセル列とソース線との間に接続された第三の選択ゲートトランジスタと、
    前記第二のメモリセル列と前記ソース線との間に接続された第四の選択ゲートトランジスタ
    とを更に備えることを特徴とする請求項７記載の不揮発性半導体記憶装置。
  10. 前記メモリセルの前記第一、第二のコントロールゲートに接続され、前記ビット線に対して直交する複数のコントロールゲート線と、
    前記第一の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第一の選択ゲート線と、
    前記第二の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第二の選択ゲート線と、
    前記第三の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第三の選択ゲート線
    とを更に備えることを特徴とする請求項８記載の不揮発性半導体記憶装置。
  11. 前記メモリセルの前記第一、第二のコントロールゲートに接続され、前記ビット線に対して直交する複数のコントロールゲート線と、
    前記第一の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第一の選択ゲート線と、
    前記第二の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第二の選択ゲート線と、
    前記第三の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第三の選択ゲート線と、
    前記第四の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第四の選択ゲート線
    とを更に備えることを特徴とする請求項９記載の不揮発性半導体記憶装置。
  12. 前記ビット線に接続されるビット線駆動回路と、
    前記コントロールゲート線に接続されるコントロールゲート線駆動回路と、
    前記選択ゲート線に接続される選択ゲート線駆動回路と、
    前記ソース線に接続されるソース線駆動回路
    とを更に備えることを特徴とする請求項８〜１１のいずれか１項に記載の不揮発性半導体記憶装置。
  13. 半導体基板に形成された溝と、
    前記フローティングゲートと前記溝の底部との間に形成された第八のゲート絶縁膜と、
    前記フローティングゲートの両側に対応する前記半導体基板内に形成され、前記メモリセルトランジスタのソース又はドレインとなる拡散層と、
    前記拡散層上に位置し,前記フローティングゲートを駆動する第一、第二のコントロールゲートと前記フローティングゲートとの間の両側壁に形成されたゲート間絶縁膜
    とを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  14. 前記第一および第二のメモリセル列とソース線との間にそれぞれ接続された第三の選択ゲートトランジスタを更に備えることを特徴とする請求項１３記載の不揮発性半導体記憶装置。
  15. 前記第一のメモリセル列とソース線との間に接続された第三の選択ゲートトランジスタと、
    前記第二のメモリセル列と前記ソース線との間に接続された第四の選択ゲートトランジスタ
    とを更に備えることを特徴とする請求項１３記載の不揮発性半導体記憶装置。
  16. 前記メモリセルの前記第一、第二のコントロールゲートに接続され、前記ビット線に対して直交する複数のコントロールゲート線と、
    前記第一の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第一の選択ゲート線と、
    前記第二の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第二の選択ゲート線と、
    前記第三の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第三の選択ゲート線
    とを更に備えることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
  17. 前記メモリセルの前記第一、第二のコントロールゲートに接続され、前記ビット線に対して直交する複数のコントロールゲート線と、
    前記第一の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第一の選択ゲート線と、
    前記第二の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第二の選択ゲート線と、
    前記第三の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第三の選択ゲート線と、
    前記第四の選択ゲートトランジスタのゲートに接続され、前記複数のコントロールゲート線に平行に配列された第四の選択ゲート線
    とを更に備えることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
  18. 前記ビット線に接続されるビット線駆動回路と、
    前記コントロールゲート線に接続されるコントロールゲート線駆動回路と、
    前記選択ゲート線に接続される選択ゲート線駆動回路と、
    前記ソース線に接続されるソース線駆動回路
    とを更に備えることを特徴とする請求項１４〜１７のいずれか１項に記載の不揮発性半導体記憶装置。
  19. 半導体基板上にメモリセルトランジスタおよび選択ゲートトランジスタのゲート絶縁膜となる第一の絶縁膜を形成する工程と、
    前記メモリセルトランジスタのフローティングゲートおよび前記選択ゲートトランジスタのゲート電極となる第一のゲート電極を形成し、更に第二の絶縁膜を形成する工程と、
    素子分離領域を形成後、前記メモリセルトランジスタのフローティングゲートとコントロールゲートの層間絶縁膜となる第三の絶縁膜を堆積し、前記メモリセルトランジスタのコントロールゲートと前記選択ゲートトランジスタのゲート配線となる第二のゲート電極を形成する工程と、
    第四の絶縁膜を全面に積層形成し、前記第二のゲート電極上と露出した前記半導体基板表面上の前記第四の絶縁膜を除去する工程
    とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
  20. 第一の開口領域内の前記第二の絶縁膜および前記第三の絶縁膜を除去後、前記第二のゲート電極上と、前記第一の開口領域内の前記第一のゲート電極上と、露出した前記半導体基板表面上のみに金属サリサイド膜を形成する工程と、
    第五および第六の絶縁膜を全面に積層後、第一のコンタクト溝と第二のコンタクト溝を形成する工程と、
    前記第六の絶縁膜のみを一部除去し、第一の配線溝と第二の配線溝を形成した後、全面に第一の金属膜を堆積し、前記第六の絶縁膜まで研磨し、第一のコンタクトと第二のコンタクトと第一の配線と第二の配線を形成して、前記第一のコンタクトに接する隣り合う前記フローティングゲートを前記第一のコンタクトを介して電気的に接続し、前記第一のコンタクトと前記第一の配線を電気的に接続し、前記第二のコンタクトを前記第二のコンタクトに接する前記選択ゲートトランジスタの拡散層に電気的に接続して隣り合う二本のメモリセル列を電気的に接続し、前記第二のコンタクトと前記第二の配線とを電気的に接続する工程と、
    第七の絶縁膜を全面に堆積後、第三のコンタクト溝を形成し、第二の金属膜を堆積し、前記第七の絶縁膜まで研磨し、前記第二の金属膜からなる第三のコンタクトを形成して前記第三のコンタクトを前記第二の配線に電気的に接続する工程と、
    第三の金属膜を全面に堆積し、第三の配線を形成して前記第三の配線を前記第二の金属膜からなる第三のコンタクトと電気的に接続し、前記第三の配線を、前記第三のコンタクトと前記第二の配線と前記第二のコンタクトとを介して、前記二本のメモリセル列に電気的に接続する工程
    とを更に備えることを特徴とする請求項１９記載の不揮発性半導体記憶装置の製造方法。
  21. 第一の開口領域内と第二の開口領域内の第二の絶縁膜および第三の絶縁膜を除去し、第二のゲート電極上と、第一の開口領域及び第二の開口領域内の第一のゲート電極上と、露出した半導体基板表面上のみに金属サリサイド膜を形成する工程と、
    第五の絶縁膜を全面に積層し、第二のコンタクト溝を形成する工程と、
    全面に第一の金属膜を堆積し、第五の絶縁膜まで研磨し、第二のコンタクトを形成し、前記第二のコンタクトを、前記第二のコンタクトに接する前記選択ゲートトランジスタの拡散層に電気的に接続して、隣り合う二本のメモリセル列を電気的に接続する工程と、
    第三の金属膜を全面に堆積して第三の配線を形成し、前記第三の配線を前記第二のコンタクトと電気的に接続し、前記第三の配線を、前記第二のコンタクトを介して、２本のメモリセル列に電気的に接続する工程
    とを更に備えることを特徴とする請求項１９記載の不揮発性半導体記憶装置の製造方法。
  22. 全面に金属薄膜を形成して加熱を行い、前記第二の絶縁膜と前記第四の絶縁膜をサリサイド抑制膜として使用することにより、前記第二のゲート電極上と露出したシリコン半導体基板表面上のみに金属サリサイド膜を形成する工程と、
    第五および第六の絶縁膜を全面に積層後、第一のコンタクト溝と第二のコンタクト溝を形成する工程と、
    第六の絶縁膜のみを一部除去し、第一の配線溝と第二の配線溝を形成した後、全面に第一の金属膜を堆積し、第六の絶縁膜まで研磨し、第一のコンタクトと第二のコンタクトと第一の配線と第二の配線を形成し、前記第一のコンタクトに接する隣り合うフローティングゲートを、前記第一のコンタクトを介して電気的に接続し、前記第一のコンタクトと前記第一の配線を電気的に接続し、前記第二のコンタクトを前記第二のコンタクトに接する選択ゲートトランジスタの拡散層に電気的に接続し、隣り合う二列のメモリセル列を電気的に接続し、前記第二のコンタクトと前記第二の配線を電気的に接続する工程と、
    第七の絶縁膜を全面に堆積後、第三のコンタクト溝を形成して第二の金属膜を堆積し、前記第七の絶縁膜まで研磨して第三のコンタクトを形成し、前記第三のコンタクトを前記第二の配線に電気的に接続する工程と、
    第三の金属膜を全面に堆積して第三の配線を形成し、前記第三の配線を前記第三のコンタクトと電気的に接続し、前記第三の配線を、前記第三のコンタクトと前記第二の配線と前記第二のコンタクトを介して、２本のメモリセル列に電気的に接続する工程
    とを更に備えることを特徴とする請求項１９記載の不揮発性半導体記憶装置の製造方法。
  23. 半導体基板上にメモリセルトランジスタのゲート絶縁膜となる第八の絶縁膜と、コントロールゲートとなる第三のゲート電極と、第九の絶縁膜とを積層形成する工程と、
    素子分離領域形成後、半導体基板をエッチングして、フローティングゲートの形成予定部分を形成する工程と、
    熱処理後、コントロールゲートとフローティングゲート間の層間絶縁膜となる第十の絶縁膜を堆積し、前記メモリセルトランジスタのチャネルプロファイルを形成後、トンネル絶縁膜として機能する第十一の絶縁膜形成部の開口を行う工程と、
    前記メモリセルトランジスタのトンネル絶縁膜となる第十一の絶縁膜を形成する工程と、
    フローティングゲートとなる第四のゲート電極を全面に積層し、エッチバック技術を用いて、前記フローティングゲートの高さを下げる工程と、
    第十二の絶縁膜を全面に形成した後、前記第三のゲート電極のみを露出させる工程と、
    前記第三のゲート電極膜を選択エッチングした後、第十三の絶縁膜を全面に堆積後、前記第三のゲート電極のみを露出させる工程と、
    第三の開口領域内の前記第十二の絶縁膜を選択エッチングし、前記第四のゲート電極を露出させる工程と、
    エッチング技術を用いて前記第三のゲート電極の上面の高さを下げ、第十四の絶縁膜を全面形成した後、前記フローティングゲート上面にゲート幅より狭い開口部を形成する工程
    とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
  24. 金属膜を全面に堆積後、前記第三のゲート電極と前記金属膜を電気的に接続させ、前記メモリセルトランジスタのコントロールゲート線と選択ゲートトランジスタのゲート配線となる第四の配線を形成し、層間絶縁膜となる第十五の絶縁膜を堆積する工程と、
    第十六の絶縁膜を全面に堆積した後、第四のコンタクト溝と第五のコンタクト溝を形成する工程と、
    前記第十六の絶縁膜のみを一部除去し、第五の配線溝と第六の配線溝を形成した後、全面に金属膜を堆積し、前記第十六の絶縁膜まで研磨し、第四のコンタクトと第五のコンタクトと第五の配線と第六の配線を形成し、前記第四のコンタクトに接する隣り合う前記第四のゲート電極を、前記第四のコンタクトを介して電気的に接続し、前記第四の配線を前記選択ゲートトランジスタのゲート配線とし、前記第五のコンタクトは、前記第五のコンタクトに接する前記選択ゲートトランジスタの拡散層に電気的に接続して隣り合う２本のメモリセル列を電気的に接続し、前記第五のコンタクトと前記第六の配線を電気的に接続する工程と、
    第十七の絶縁膜を全面に堆積後、第六のコンタクト溝を形成し、金属膜を堆積し、前記第十七の絶縁膜を研磨し、第六のコンタクトを形成して、前記第六のコンタクトを前記第六の配線に電気的に接続する工程と、
    金属膜を全面に堆積し、第七の配線を形成して前記第七の配線を前記第六のコンタクトと電気的に接続し、前記第七の配線を、前記第六のコンタクトと前記第六の配線と前記第五のコンタクトを介して、前記２本のメモリセル列に電気的に接続する工程
    とを更に備えることを特徴とする請求項２３記載の不揮発性半導体記憶装置の製造方法。
  25. 金属膜を全面に堆積後、前記第三のゲート電極と前記金属膜を電気的に接続させ、前記メモリセルトランジスタのコントロールゲート線となる第八の配線と選択ゲートトランジスタのゲート配線となる第四の配線を形成し、層間絶縁膜となる第十五の絶縁膜を堆積する工程と、
    前記第四の配線を前記選択ゲートトランジスタのゲート配線とし、第十七の絶縁膜を全面に堆積後、第八のコンタクト溝を形成し、金属膜を堆積し、第十七の絶縁膜を研磨し、第八のコンタクトを形成して、前記選択ゲートトランジスタの拡散層と電気的に接続する工程と、
    金属膜を全面に堆積し、第七の配線を形成して、前記第七の配線を前記第八のコンタクトを介して、２本のメモリセル列に電気的に接続する工程
    とを更に備えることを特徴とする請求項２３記載の不揮発性半導体記憶装置の製造方法。
  26. 金属膜を全面に堆積後、前記第三のゲート電極と前記金属膜を電気的に接続させ、前記メモリセルトランジスタのコントロールゲート線となる第四の配線を形成し、層間絶縁膜となる第十五の絶縁膜を堆積する工程と、
    第十六の絶縁膜を全面に堆積した後、第四のコンタクト溝と第五のコンタクト溝を形成する工程と、
    前記第十六の絶縁膜のみを一部除去し、第五の配線溝と第六の配線溝を形成した後、全面に金属膜を堆積し、前記第十六の絶縁膜まで研磨し、第四のコンタクトと第五のコンタクトと第五の配線と第六の配線を形成し、前記第四のコンタクトに接する隣り合う前記第四のゲート電極を前記第四のコンタクトを介して電気的に接続し、前記第五の配線を前記選択ゲートトランジスタのゲート配線とし、前記第五のコンタクトを前記第五のコンタクトに接する前記選択ゲートトランジスタの拡散層に電気的に接続して隣り合う二本のメモリセル列を電気的に接続し、前記第五のコンタクトと前記第六の配線を電気的に接続する工程と、
    第十七の絶縁膜を全面に堆積後、第六のコンタクト溝を形成し、金属膜を堆積し、第十七の絶縁膜を研磨し、第六のコンタクトを形成して、前記第六のコンタクトを前記第六の配線に電気的に接続する工程と、
    金属膜を全面に堆積し、第七の配線を形成して、前記第七の配線を前記第六のコンタクトと電気的に接続し、前記第七の配線を前記第六のコンタクトと前記第六の配線と前記第五のコンタクトを介して、２本のメモリセル列に電気的に接続する工程
    とを更に備えることを特徴とする請求項２３記載の不揮発性半導体記憶装置の製造方法。
  27. 半導体基板上に、トンネル絶縁膜となる第一の絶縁膜と、選択ゲートトランジスタのゲート電極となる第一のゲート電極と、第二の絶縁膜とを形成後、リソグラフィーとエッチングによって加工する工程と、
    前記第一のゲート電極とコントロールゲート形成予定領域との間のゲート間絶縁膜を全面に堆積する工程と、
    前記ゲート間絶縁膜を前記第一のゲート電極の側面において、リソグラフィーとエッチングにより剥離する工程と、
    コントロールゲートおよび選択ゲートトランジスタのゲート配線となるゲート電極膜を全面に堆積した後、前記第一のゲート電極と前記コントロールゲートおよび前記選択ゲートトランジスタのゲート配線となる前記ゲート電極膜とを電気的に接触させる工程
    とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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