JPH07193199A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 アルミ杭打ちが行なわれて高速にアクセスす
ることができるような不揮発性半導体記憶装置を提供す
ることである。 【構成】 不揮発性半導体記憶装置６１は、行および列
に配設された複数のメモリセルを有するメモリセルアレ
イ６３を含む。たとえば、列方向のメモリセル７１〜７
８は、副ビット線１５１で接続されてメモリセルユニッ
トを形成し、選択トランジスタ１６１を介して主ビット
線１７１に接続される。行方向のメモリセルは、ワード
線と接続され、メモリセルユニット間のたとえばワード
線１８１，１９６が行方向に所定間隔で第１アルミ配線
２０１ａ，２０１ｂ，２０１ｃによって接続され、ワー
ド線１９６に沿って第２アルミ配線１９６が配線されて
ローデコーダ２４１ａの出力が終端のメモリセルに対し
て高速に伝達される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特に、たとえばアルミ杭打ちが可能となっ
た不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】図４は、ＤＩＮＯＲ型のフラッシュメモ
リの断面図であり、図５は図４に示したＤＩＮＯＲ型の
フラッシュメモリの書込／消去時のセル電流を示す図で
あり、特に、図５における横軸は、コントロールゲート
電圧を示し、縦軸はセル電流を示す。

【０００３】図４に示されたＤＩＮＯＲ型フラッシュメ
モリの断面図は、1993 symposium on VLSI circuits di
gest of technical papers pp.97〜98に掲載された図で
ある。ｐ型の半導体ウェル１の主面には所定間隔でＮ＋
型の不純物領域３ａ，３ｂ，３ｃ，３ｄが形成されてい
る。不純物領域３ａと不純物領域３ｂとの間には、選択
トランジスタ５が形成され、不純物領域３ｂと不純物領
域３ｃとの間にはメモリセル７ａが形成され、不純物領
域３ｃと不純物領域３ｄとの間にはメモリセル７ｄが形
成されている。選択トランジスタ５は、選択ゲート１１
を含み、その選択ゲート１１は、不純物領域３ａと不純
物領域３ｂとの間の領域の極めて薄い酸化膜などの絶縁
膜９ａ（約１００Ａ）を介して形成されている。

【０００４】メモリセル７ａは、ドレインである不純物
領域３ｂと、ソースである不純物領域３ｃと、フローテ
ィングゲート１２ａと、コントロールゲート１５ａとを
備える。フローティングゲート１２ａは、不純物領域３
ｂと不純物領域３ｃとの間の領域に形成されている極め
て薄い酸化膜などの絶縁膜９ａ（約１００Ａ）を介して
形成されている。コントロールゲート１５ａは、フロー
ティングゲート１２ａの上方の絶縁膜１３ａを介して形
成されている。同様に、メモリセル７ｂは、ドレインで
ある不純物領域３ｄと、ソースである不純物領域３ｃ
と、フローティングゲート１２ｂと、コントロールゲー
ト１５ｂとを備え、フローティングゲート１２ｂは、極
めて薄い酸化膜などの絶縁膜９ｃ（約１００Ａ）を介し
て形成され、コントロールゲート１５ｂは、絶縁膜１３
ｂを介して形成されている。

【０００５】このように２層ポリシリコンゲート構造を
有するメモリセルのドレインが３層目のポリシリコンで
ある副ビット線１７で接続されている。この接続される
メモリセルの数としては、たとえば、８ビットが通常は
用いられる。副ビット線１７は、選択トランジスタ１１
を介して、主ビット線１９に接続されている。この副ビ
ット線で接続されるメモリセル群を１つのメモリセルユ
ニットと定義する。

【０００６】図５を参照して、動作について説明する。
たとえば、メモリセル７ａに着目すると、フローティン
グゲート１２ａに電子が注入されている状態では、コン
トロールゲート１５ａから見たメモリセルのしきい値が
高いので、ゲート電圧Ｖｇ１以上にならなければ電流は
生じない。この状態が消去と呼ばれ、データとしては
“１”が対応付けられる。また、フローティングゲート
１２ａから電子が放出されている状態では、コントロー
ルゲート１５ａから見たしきい値は低いので、ゲート電
圧Ｖｇ０以上で電流が生じる。この状態は書込状態と呼
ばれ、データ“０”が対応付けられる。そして、メモリ
セルの読出は、選択トランジスタ５の選択ゲート１１に
Ｈレベルの電圧を与え、１本のワード線がＨレベルに活
性化されることにより、そのメモリセルに電流が生じる
か否かを主ビット線１９に伝搬させて検知が行なわれ
る。

【０００７】図６は、ＤＩＮＯＲ型のフラッシュメモリ
のワード線接続状態を示す図である。

【０００８】図６を参照して、図４に示した断面図のＤ
ＩＮＯＲ型フラッシュメモリについて詳細に説明する。
メモリセル２１ａ，２１ｂは、副ビット線２６ａで接続
されてメモリセルユニット２５ａを形成し、選択トラン
ジスタ２７ａを介して主ビット線（ＢＬ１）２９ａに接
続される。メモリセル２２ａ，２２ｂは、副ビット線２
６ｂで接続されてメモリセルユニット２５ｂを形成し、
選択トランジスタ２７ｂを介して主ビット線２９ａに接
続されている。メモリセル２３ａ，２３ｂは、副ビット
線２６ｃで接続されてメモリセルユニット２５ｃを形成
し、選択トランジスタ２７ｃを介して主ビット線（ＢＬ
２）２９ｂに接続される。メモリセル２４ａ，２４ｂ
は、副ビット線２６ｄで接続されてメモリセルユニット
２５ｄを形成し、選択トランジスタ２７ｄを介して主ビ
ット線２９ｂに接続されている。各メモリセル２１ａ，
２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ，２４ａ，２
４ｂのソースには、ソース線３１が接続されて、選択ト
ランジスタ２７ａ，２７ｃの選択ゲートには、選択信号
ＳＧ１が入力され、選択トランジスタ２７ｂ，２７ｄの
選択ゲートには、選択信号ＳＧ２が入力されている。

【０００９】ところで、このようなＤＩＮＯＲ型フラッ
シュメモリに対して配線されるワード線のピッチは約
１．５μｍと非常に狭い間隔で配線されているため、メ
モリセル２１ａ，２３ａとメモリセル２２ｂ，２４ｂと
を同一のワード線（ＷＬ１）３３ａで接続し、メモリセ
ル２１ｂ，２３ｂとメモリセル２２ａ，２４ａを同一の
ワード線（ＷＬ２）３３ｂで接続している。このよう
に、上下２つのメモリセルユニットのワード線を相互に
接続することで、ワード線を活性化するためのワード線
ドライバなどのレイアウトが容易に行なわれるような工
夫が施されている。

【００１０】このようにしておけば、たとえばメモリセ
ル２１ａが読出されるときには、まず、ワード線（ＷＬ
１）３３ａをＨレベルにし、かつ選択トランジスタ２７
ａをオン状態にするために選択信号ＳＧ１をＨレベルに
すればよい。このように、上下のワード線が相互に接続
されたとしても、メモリセルの状態に応じたデータは正
しく読出される。

【００１１】一方、一般的に、ワード線は抵抗が大きな
ポリシリコンによって形成されている。そのため、ワー
ド線の終端ではワード線ドライバからの信号が極端に遅
れて伝搬する。そこで、一般の半導体記憶装置において
は、読出の高速化が図られるために、ワード線をアルミ
によってある間隔ごとに接続していくアルミ杭打ちとい
う方法がとられている。アルミのような抵抗値の非常に
小さな伝達手段でワード線を補助することにより、信号
の伝搬が容易になり、高速な読出が実現される。

【００１２】

【発明が解決しようとする課題】図７は、ＤＩＮＯＲ型
フラッシュメモリのワード線に仮想的にアルミ杭打ちを
施した状態を示した図であり、図８は、ＤＩＮＯＲ型フ
ラッシュメモリのワード線にアルミ杭打ちを仮想的に施
した状態の断面図である。

【００１３】図６に示したＤＩＮＯＲ型フラッシュメモ
リにアルミ杭打ちを施すと、メモリセル２１ａ，２３ａ
に沿うワード線（ＷＬ１）３３ａに沿ってアルミ配線３
５ａが配線されてアルミ杭打ち部３７ａ，３７ｂでワー
ド線（ＷＬ１）３３ａとアルミ配線３５ａが接続され
る。同様に、メモリセル２１ｂ，２３ｂに沿うワード線
（ＷＬ２）３３ｂとアルミ杭打ち部３９ａ，３９ｂでア
ルミ配線３５ｂは接続され、メモリセル２２ａ，２４ａ
に沿うワード線（ＷＬ２）３３ｂは、アルミ杭打ち部４
１ａ，４１ｂでアルミ配線３５ｃと接続され、メモリセ
ル２２ｂ，２４ｂに沿うワード線（ＷＬ１）３３ａは、
アルミ杭打ち部４３ａ，４３ｂでアルミ配線３５ｄに接
続される。

【００１４】図７に示すように、仮にワード線ごとに杭
打ち用アルミを配線していった場合、アルミ配線３５
ａ，３５ｂ，３５ｃ，３５ｄのピッチは、ワード線３３
ａ，３３ｂのピッチと同じ約１．５μｍになる。このこ
とは、特に、図８に示すように、８ビットのメモリセル
によるＤＩＮＯＲ型フラッシュメモリのワード線にアル
ミ杭打ちを施した状態の断面図を見れば明らかである。
すなわち、メモリセル４７ａ〜４７ｈのそれぞれに対し
てワード線と接続されるアルミ配線４５ａから４５ｈが
配線され、選択トランジスタ４８ａ，４８ｂのそれぞれ
に対してアルミ配線４５ｉ，４５ｊが配線されているの
で、製造工程上でアルミのショートなどの問題を引起こ
す可能性が高い。そこで、ワード線のピッチがせまい不
揮発性半導体記憶装置に対してアルミ杭打ちという手法
は現在とられていない。

【００１５】ゆえに、本発明の目的は、ワード線のピッ
チが非常に狭い場合であっても、ワード線に対するアル
ミ杭打ちを実現することができるような不揮発性半導体
記憶装置を提供することである。

【００１６】なお、図８において、ソース４９ａ〜４９
ｄと、副ビット線５１と、主ビット線５３とを図示して
おく。

【００１７】

【課題を解決するための手段】請求項１の発明に係る不
揮発性半導体記憶装置は、行および列に配設された複数
のメモリセルを備えたメモリセルアレイを含み、各メモ
リセルは、コントロールゲート、フローティングゲー
ト、ドレインおよびソースを有し、各々がメモリセルア
レイ内の対応する１つの列内に設けられた複数の主ビッ
ト線と、各々がメモリセルアレイ内の対応する１つの列
内のメモリセルのドレインに接続された複数の副ビット
線と、各々が外部から与えられるアドレス信号に応答し
て、複数の主ビット線の対応する１本を複数の副ビット
線の対応する１本に接続する複数のスイッチングトラン
ジスタと、各々がメモリセルアレイ内の対応する１つの
行内のメモリセルのコントロールゲートに接続された複
数のワード線と、複数のメモリセルのソース電極に接続
されたソース線と、外部から与えられるアドレス信号に
応答して、複数のワード線に選択的に負電圧を与える行
デコーダ手段と、行デコーダ手段で選択される複数のワ
ード線に所定間隔で接続され、かつ抵抗率が複数のワー
ド線よりも低い負電圧伝達手段とを含んでいる。

【００１８】請求項２では、請求項１の負電圧伝達手段
は、行デコーダ手段で選択される複数のワード線を所定
間隔で接続する第１アルミ配線と、第１アルミ配線で接
続された複数のワード線の１本に沿って配線される第２
アルミ配線とを含んでいる。

【００１９】

【作用】請求項１の発明に係る不揮発性半導体記憶装置
は、抵抗率がワード線よりも低い負電圧伝達手段がワー
ド線に接続されて、行デコーダ手段が与える負電圧を対
応するメモリセルに高速に供給できる。

【００２０】請求項２の発明に係る不揮発性半導体記憶
装置は、負電圧伝達手段として、抵抗率が低い第１アル
ミ配線と第２アルミ配線とを用いて、アルミ杭打ちを可
能にする。

【００２１】

【実施例】図１は、この発明の一実施例による不揮発性
半導体記憶装置を示した図であり、図２は、図１の主要
部断面図である。

【００２２】図１および図２を参照して、この不揮発性
半導体記憶装置６１は、メモリセルアレイ６３を有し、
メモリセルアレイ６３は、行および列に配設された複数
のメモリセルを含んでいる。各メモリセルは、コントロ
ールゲート、フローティングゲート、ドレインおよびソ
ースを含んでいる。メモリセル７１〜７８は、副ビット
線１５１で接続されてメモリセルユニットを形成し、選
択トランジスタ１６１を介してアルミで形成された主ビ
ット線（ＢＬ０）１７１に接続され、メモリセル８１〜
８８は、副ビット線１５２で接続されてメモリセルユニ
ットを形成し、選択トランジスタ１６２を介して主ビッ
ト線（ＢＬ０）１７１に接続される。また、アルミで形
成された主ビット線（ＢＬ０）１７１に対しては、メモ
リセル１１１〜１１８が副ビット線１５５で接続されて
メモリセルユニットを形成し、選択トランジスタ１６５
を介して接続され、メモリセル１２１〜１２８は、副ビ
ット線１５６で接続されてメモリセルユニットを形成
し、選択トランジスタ１６６を介して接続される。

【００２３】このようなアルミで形成された主ビット線
が列方向に複数配線されてｎ番目の主ビット線（ＢＬ
ｎ）１７２に対しては、メモリセル９１〜９８が副ビッ
ト線１５３で接続されてメモリセルユニットを形成し、
スイッチングトランジスタ１６３を介して接続され、メ
モリセル１０１〜１０８が副ビット線１５４で接続され
てメモリセルユニットを形成し、選択トランジスタ１６
４を介して接続され、メモリセル１３１〜１３８が副ビ
ット線１５７で接続されてメモリセルユニットを形成
し、選択トランジスタ１６７を介して接続され、メモリ
セル１４１〜１４８が副ビット線１５８で接続されてメ
モリセルユニットを形成し、選択トランジスタ１６８を
介して接続される。

【００２４】列方向に主ビット線および副ビット線が配
線されたのに対して、行方向に対してワード線が配線さ
れる。メモリセル７１，８１，９１，１０１のコントロ
ールゲートにワード線（ＷＬ１）１８１が接続され、メ
モリセル７２，８２，９２，１０２のコントロールゲー
トにワード線（ＷＬ２）１８２が接続される。列方向に
メモリセルユニットを形成した８ビット目のメモリセル
７８，８８，９８，１０８のコントロールゲートにワー
ド線（ＷＬ８）１８８が接続される。同様に、メモリセ
ル１１１，１２１，１３１，１４１のコントロールゲー
トにワード線（ＷＬ９）１８９が接続され、メモリセル
１１７，１２７，１３７，１４７のコントロールゲート
にワード線（ＷＬ１５）１９５が接続され、メモリセル
１１８，１２８，１３８，１４８のコントロールゲート
にワード線（ＷＬ１６）１９６が接続されている。

【００２５】ワード線（ＷＬ１）１８１とワード線（Ｗ
Ｌ１６）１９６のそれぞれの一端側は、第１アルミ配線
２０１ａで接続され、ワード線（ＷＬ２）１８２とワー
ド線（ＷＬ１５）１９５のそれぞれの一端側は、第１ア
ルミ配線２０２ａで接続されている。このような繰返し
が続いて、ワード線（ＷＬ８）１８８とワード線（ＷＬ
９）１８９のそれぞれの一端側が第１アルミ配線２０８
ａで接続されている。第１アルミ配線２０１ａ，２０２
ａ，…，２０８ａの配線された位置から所定間隔行方向
に離れた位置に、第１アルミ配線２０１ｂ，２０２ｂ，
…，２０８ｂが対応するワード線に接続されている。ワ
ード線の他端側は、第１アルミ配線２０１ｃ，２０２
ｃ，…，２０８ｃで接続されている。

【００２６】次に、上下ユニット間のワード線の１本と
１本とが接続されたので、この接続されたワード線に対
してアルミ杭打ちが行なわれる。すなわち、ワード線
（ＷＬ１）１８１とワード線（ＷＬ１６）１９６の一方
として、ワード線（ＷＬ１６）１９６に沿って第２アル
ミ配線２３１が配線されて、第１アルミ配線２０１ａ，
２０１ｂ，２０１ｃでアルミ杭打ちされている。同様
に、ワード線（ＷＬ２）１８２とワード線（ＷＬ１５）
の一方として、ワード線（ＷＬ２）１８２に沿って第２
アルミ配線２３２が配線されて、第１アルミ配線２０２
ａ，２０２ｂ，２０２ｃでアルミ杭打ちされている。最
終的な組であるワード線（ＷＬ８）１８８とワード線
（ＷＬ９）１８９の一方として、ワード線（ＷＬ８）１
８８に沿って第２アルミ配線２３８が配線され、第１ア
ルミ配線２０８ａ，２０８ｂ，２０８ｃでアルミ杭打ち
されている。アルミ杭打ちが行なわれた第２アルミ配線
２３１，２３２，…，２３８のそれぞれは、ローデコー
ダ２４１ａ，２４１ｂ，…，２４１ｈに接続されてい
る。

【００２７】選択トランジスタ１６１，…，１６３は、
選択線２２４ａで接続されている。選択線２２４ａに沿
って第２アルミ配線２２６ａが配線されてアルミ杭打ち
が行なわれ、セレクトゲートデコーダ２２８ａに接続さ
れている。選択トランジスタ１６２，…，１６４は、選
択線２２４ｂで接続されている。選択線２２４ｂに沿っ
て第２アルミ配線２２６ｂが配線されてアルミ杭打ちが
行なわれ、セレクトゲートデコーダ２２８ｂに接続され
ている。同様に、選択トランジスタ１６５，…，１６７
は、選択線２２４ｃで接続されている。選択線２２４ｃ
に沿って第２アルミ配線２２６ｃが配線されてアルミ杭
打ちが行なわれ、セレクトゲートデコーダ２２８ｃに接
続されている。選択トランジスタ１６６，…，１６８
は、選択線２２４ｄで接続されている。選択線２２４ｄ
に沿って第２アルミ配線２２６ｄが配線されてアルミ杭
打ちが行なわれ、セレクトゲートデコーダ２２８ｄに接
続されている。

【００２８】メモリセル７１，７２，８１，８２，９
１，９２，１０１，１０２のソースにはソース線２１１
ａが接続されている。同様に、対応するメモリセルのソ
ースは、ソース線２１１ｂ，２１１ｃ，２１１ｄに接続
されている。ソース線２１１ａ，２１１ｂ，２１１ｃ，
２１１ｄは、第１アルミ配線２２２で接続されて、ソー
ス線ドライバ２２３にさらに接続されている。主ビット
線（ＢＬ０）１７１の一端側は、Ｙゲート２４３ａに接
続され、主ビット線（ＢＬｎ）１７２の一端側は、Ｙゲ
ート２４３ｂに接続されている。主ビット線に対して接
続されるＹゲート２４３ａ，２４３ｂは、センスアンプ
２４７に接続されている。また、Ｙゲート２４３ａのゲ
ートには、カラムデコーダ２４５ａの出力が入力され、
Ｙゲート２４３ｂのゲートには、カラムデコーダ２４５
ｂの出力が入力されている。

【００２９】このような構成によって、たとえばカラム
デコーダ２４５ａがＹゲート２４３ａをオン状態にして
センスアンプ２４７と主ビット線（ＢＬ０）１７１が接
続されることにより、４つのメモリセルユニット、３２
個のメモリセルが決定される。そして、ローデコーダ２
４１ｂが第２アルミ配線２３２および第１アルミ配線２
０２ａ，２０２ｂ，２０２ｃを介して負電圧を高速に伝
達させることにより、ワード線（ＷＬ２）１８２および
ワード線（ＷＬ１５）１９５が活性化されて、この段階
でメモリセル７２，８２，１１７，１２７が指定され
る。そして、たとえばセレクトゲートデコーダ２２８ｄ
が選択トランジスタ１６６を第２アルミ配線２２６ｄを
介して高速にオン状態にすることで、メモリセル１２７
が指定される。

【００３０】このように、メモリアレイの行方向に対し
ては第２アルミ配線を用いて、列方向に対しては第１ア
ルミ配線を用いることで、高速にメモリセルに対しての
書込読出が行なわれる。特に、ローデコーダの出力をワ
ード線に伝達するための第２アルミ配線は、図２に示す
ように、すべてのワード線に第２アルミ配線を配線した
図８に示す状態に比べて約半分となって、ピッチ幅が狭
いことによるたとえばショートなどの問題が解消され
る。

【００３１】なお、図３に示すように、ＮＡＮＤ型フラ
ッシュメモリにおいてもこのアルミ杭打ちは適用され
る。すなわち、たとえば、ワード線（ＷＬ１）２５１と
ワード線（ＷＬ１６）２６６を第１アルミ配線２７１ａ
で接続して、ワード線（ＷＬ１６）に沿って第２アルミ
配線２７２ａが設けられてアルミ杭打ちが行なわれれば
よい。

【００３２】また、本実施例では、アルミ配線を用いて
ワード線に行デコーダの出力を高速に伝達させたが、ア
ルミに限定されるものでなく、ワード線で用いられる材
質の抵抗率より低い値の材質のものであれば同様な効果
が得られる。

【００３３】さらに、ワード線に対しても第２アルミ配
線の配線は、外側のワード線から順に第１アルミ配線で
接続する必要はなく、１つのメモリセルユニットのメモ
リセルに配線されているワード線と、他のメモリセルユ
ニットのメモリセルに対応して配線されているワード線
とが接続され、その一方に沿ってアルミのような低い抵
抗率のものが配線されればよい。

【００３４】さらに、図１に示したＤＩＮＯＲ型フラッ
シュメモリおよび図３に示したＮＡＮＤ型フラッシュメ
モリに対して本発明が適用されるだけでなく、選択トラ
ンジスタによりメモリセルがビット線に接続される不揮
発性半導体記憶装置であれば、ＮＡＮＤ型マスクＲＯＭ
であっても同様の効果が得られる。

【００３５】

【発明の効果】以上のように、この発明によれば、不揮
発性半導体記憶装置におけるワード線に対して、たとえ
ばアルミのような低い抵抗率のもので行デコーダ手段の
出力を高速に伝達できる。さらに、たとえばアルミが用
いられた場合には、ワード線のアルミ杭打ちのピッチを
緩和することができ、製造工程中のアルミショートにか
かる歩留りの低下を抑え、かつ高速な読出が実現され
る。

【図面の簡単な説明】

【図１】この発明の一実施例による不揮発性半導体記憶
装置を示した図である。

【図２】図１の主要部断面図である。

【図３】ＮＡＮＤ型フラッシュメモリを示す図である。

【図４】ＤＩＮＯＲ型のフラッシュメモリの断面図であ
る。

【図５】図４に示したＤＩＮＯＲ型フラッシュメモリの
書込／消去時のセル電流を示す図である。

【図６】ＤＩＮＯＲ型フラッシュメモリのワード線接続
状態を示す図である。

【図７】ＤＩＮＯＲ型フラッシュメモリのワード線に仮
想的にアルミ杭打ちを施した状態を示した図である。

【図８】ＤＩＮＯＲ型フラッシュメモリのワード線に仮
想的にアルミ杭打ちを施した状態の断面図である。

【符号の説明】

６１ 不揮発性半導体記憶装置 ６３ メモリセルアレイ ７１，７２，７３，７４，７５，７６，７７，７８，８
１，８２，８８，９１，９２，９８，１０１，１０２，
１０８，１１１，１１７，１１８，１２１，１２７，１
２８，１３１，１３７，１３８，１４１，１４７，１４
８ メモリセル １５１，１５２，１５３，１５４，１５５，１５６，１
５７，１５８ 副ビット線 １６１，１６２，１６３，１６４，１６５，１６６，１
６７，１６８ 選択トランジスタ １７１ 主ビット線（ＢＬ０） １７２ 主ビット線（ＢＬｎ） １８１，２５１ ワード線（ＷＬ１） １８２，２５２ ワード線（ＷＬ２） １８８，２５８ ワード線（ＷＬ８） １８９，２５９ ワード線（ＷＬ９） １９５，２６５ ワード線（ＷＬ１５） １９６，２６６ ワード線（ＷＬ１６） ２０１ａ，２０１ｂ，２０１ｃ，２０２ａ，２０２ｂ，
２０２ｃ，２０３ａ，２０３ｂ，２０３ｃ，２７１ａ，
２７１ｂ，２７１ｃ，２７１ｄ，２７１ｅ，２７１ｆ，
２７１ｇ，２７１ｈ 第１アルミ配線 ２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ ソース線 ２３１，２３２，２３４，２３６，２３７，２３８，２
７２ａ，２７２ｂ，２７２ｃ，２７２ｄ，２７２ｅ，２
７２ｆ，２７２ｇ，２７２ｈ 第２アルミ配線 ２４１ａ，２４１ｂ，２４１ｈ ローデコーダ ２５３ ワード線（ＷＬ３） ２５４ ワード線（ＷＬ４） ２５５ ワード線（ＷＬ５） ２５６ ワード線（ＷＬ６） ２５７ ワード線（ＷＬ７） ２６０ ワード線（ＷＬ１０） ２６１ ワード線（ＷＬ１１） ２６２ ワード線（ＷＬ１２） ２６３ ワード線（ＷＬ１３） ２６４ ワード線（ＷＬ１４）

【手続補正書】

【提出日】平成６年６月１３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】図４に示されたＤＩＮＯＲ型フラッシュメ
モリの断面図は、1993 symposium on VLSI circuits di
gest of technical papers pp.97〜98に掲載された図で
ある。ｐ型の半導体ウェル１の主面には所定間隔でＮ＋
型の不純物領域３ａ，３ｂ，３ｃ，３ｄが形成されてい
る。不純物領域３ａと不純物領域３ｂとの間には、選択
トランジスタ５が形成され、不純物領域３ｂと不純物領
域３ｃとの間にはメモリセル７ａが形成され、不純物領
域３ｃと不純物領域３ｄとの間にはメモリセル７ｄが形
成されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】メモリセル７ａは、ドレインである不純物
領域３ｂと、ソースである不純物領域３ｃと、フローテ
ィングゲート１２ａと、コントロールゲート１５ａとを
備える。フローティングゲート１２ａは、不純物領域３
ｂと不純物領域３ｃとの間の領域に形成されている極め
て薄い酸化膜などの絶縁膜９ｂ（約１００Å）を介して
形成されている。コントロールゲート１５ａは、フロー
ティングゲート１２ａの上方の絶縁膜１３ａを介して形
成されている。同様に、メモリセル７ｂは、ドレインで
ある不純物領域３ｄと、ソースである不純物領域３ｃ
と、フローティングゲート１２ｂと、コントロールゲー
ト１５ｂとを備え、フローティングゲート１２ｂは、極
めて薄い酸化膜などの絶縁膜９ｃ（約１００Å）を介し
て形成され、コントロールゲート１５ｂは、絶縁膜１３
ｂを介して形成されている。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】このように２層ポリシリコンゲート構造を
有するメモリセルのドレインが３層目のポリシリコンで
ある副ビット線１７で接続されている。この接続される
メモリセルの数としては、たとえば、８ビットが通常は
用いられる。副ビット線１７は、選択トランジスタ５を
介して、主ビット線１９に接続されている。この副ビッ
ト線で接続されるメモリセル群を１つのメモリセルユニ
ットと定義する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】図７に示すように、仮にワード線ごとに杭
打ち用アルミを配線していった場合、アルミ配線３５
ａ，３５ｂ，３５ｃ，３５ｄのピッチは、ワード線３３
ａ，３３ｂのピッチと同じ約１．５μｍになる。このこ
とは、特に、図８に示すように、８ビットのメモリセル
によるＤＩＮＯＲ型フラッシュメモリのワード線にアル
ミ杭打ちを施した状態の断面図を見れば明らかである。
すなわち、メモリセル４７ａ〜４７ｈのそれぞれに対し
てワード線と接続されるアルミ配線４５ａから４５ｈが
配線され、選択トランジスタ４８ａ，４８ｂのそれぞれ
に対してアルミ配線４５ｉ，４５ｊが配線されているの
で、製造工程上でアルミのショートなどの問題を引起こ
す可能性が高い。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】

【課題を解決するための手段】請求項１の発明に係る不
揮発性半導体記憶装置は、行および列に配設された複数
のメモリセルを備えたメモリセルアレイを含み、各メモ
リセルは、コントロールゲート、フローティングゲー
ト、ドレインおよびソースを有し、各々がメモリセルア
レイ内の対応する１つの列内に設けられた複数の主ビッ
ト線と、各々がメモリセルアレイ内の対応する１つの列
内のメモリセルのドレインに接続された複数の副ビット
線と、各々が外部から与えられるアドレス信号に応答し
て、複数の主ビット線の対応する１本を複数の副ビット
線の対応する１本に接続する複数のスイッチングトラン
ジスタと、各々がメモリセルアレイ内の対応する１つの
行内のメモリセルのコントロールゲートに接続された複
数のワード線と、複数のメモリセルのソース電極に接続
されたソース線と、外部から与えられるアドレス信号に
応答して、複数のワード線に選択的に信号を与える行デ
コーダ手段と、行デコーダ手段で選択される複数のワー
ド線毎に所定間隔で接続され、かつ抵抗率が複数のワー
ド線よりも低い信号伝達手段とを含んでいる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】請求項２では、請求項１の信号伝達手段
は、行デコーダ手段で選択される複数のワード線を所定
間隔で接続する第１アルミ配線と、第１アルミ配線で接
続された複数のワード線の１本に沿って配線される第２
アルミ配線とを含んでいる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】

【作用】請求項１の発明に係る不揮発性半導体記憶装置
は、抵抗率がワード線よりも低い信号伝達手段がワード
線に接続されて、行デコーダ手段が与える信号を対応す
るメモリセルに高速に供給できる。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】請求項２の発明に係る不揮発性半導体記憶
装置は、信号伝達手段として、抵抗率が低い第１アルミ
配線と第２アルミ配線とを用いて、アルミ杭打ちを可能
にする。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】このような構成によって、たとえばカラム
デコーダ２４５ａがＹゲート２４３ａをオン状態にして
センスアンプ２４７と主ビット線（ＢＬ０）１７１が接
続されることにより、４つのメモリセルユニット、３２
個のメモリセルが決定される。そして、ローデコーダ２
４１ｂが第２アルミ配線２３２および第１アルミ配線２
０２ａ，２０２ｂ，２０２ｃを介して信号の一例の負電
圧を高速に伝達させることにより、ワード線（ＷＬ２）
１８２およびワード線（ＷＬ１５）１９５が活性化され
て、この段階でメモリセル７２，８２，１１７，１２７
が指定される。そして、たとえばセレクトゲートデコー
ダ２２８ｄが選択トランジスタ１６６を第２アルミ配線
２２６ｄを介して高速にオン状態にすることで、メモリ
セル１２７が指定される。

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 二ッ谷 知士 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 石井 元治 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 行および列に配設された複数のメモリセ
   ルを備えたメモリセルアレイを含み、 各前記メモリセルは、コントロールゲート、フローティ
   ングゲート、ドレインおよびソースを有し、 各々が前記メモリセルアレイ内の対応する１つの列内に
   設けられた複数の主ビット線と、 各々が前記メモリセルアレイ内の前記対応する１つの列
   内のメモリセルのドレインに接続された複数の副ビット
   線と、 各々が外部から与えられるアドレス信号に応答して、前
   記複数の主ビット線の対応する１本を前記複数の副ビッ
   ト線の対応する１本に接続する複数のスイッチングトラ
   ンジスタと、 各々が前記メモリセルアレイ内の対応する１つの行内の
   メモリセルのコントロールゲートに接続された複数のワ
   ード線と、 前記複数のメモリセルのソース電極に接続されたソース
   線と、 外部から与えられるアドレス信号に応答して、前記複数
   のワード線に選択的に負電圧を与える行デコーダ手段
   と、 前記行デコーダ手段で選択される複数のワード線に所定
   間隔で接続され、かつ抵抗率が前記複数のワード線より
   も低い負電圧伝達手段とを含む、不揮発性半導体記憶装
   置。
2. 【請求項２】 前記負電圧伝達手段は、前記行デコーダ
   手段で選択される複数のワード線を所定間隔で接続する
   第１アルミ配線と、 前記第１アルミ配線で接続された複数のワード線の１本
   に沿って配線される第２アルミ配線とを含む、請求項１
   記載の不揮発性半導体記憶装置。