JP2001085646A

JP2001085646A - 不揮発性半導体記憶装置

Info

Publication number: JP2001085646A
Application number: JP25685299A
Authority: JP
Inventors: Shigeto Sakagami; 栄人坂上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-10
Filing date: 1999-09-10
Publication date: 2001-03-30
Anticipated expiration: 2019-09-10
Also published as: JP4091221B2

Abstract

(57)【要約】【課題】一括消去時の消費電流を低減することがで
き、消去後のしきい値電圧分布を狭くすることができる
ＮＯＲ型ＥＥＰＲＯＭを提供する。【解決手段】浮遊ゲートと制御ゲートを有する電気的
書き換え可能なメモリセルがＮＯＲ型に接続されたメモ
リセルアレイ１と、アドレスによりメモリセルアレイ１
のワード線及びビット線を選択するロウデコーダ６及び
カラムデコーダ８と、メモリセルアレイ１の読み出しデ
ータをセンスし書き込みデータをラッチするセンスアン
プ／ラッチ回路３と、メモリセルアレイ１の消去すべき
ブロックのワード線に負電圧、共通ソース線に正電圧を
与えることによりブロック内のメモリセルのデータを一
括消去する動作を制御する制御回路９とを備え、ブロッ
クの一括消去動作は、ブロックの所定のワード線範囲を
消去単位として、各消去単位毎の消去動作の繰り返しに
より実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係
り、特にＮＯＲ型ＥＥＰＲＯＭのデータ消去法に関す
る。

【０００２】

【従来の技術】近年、ＮＯＲ型ＥＥＰＲＯＭフラッシュ
メモリでは、消去動作時に制御ゲートに負電圧、ソース
に正電圧を印加して、消去を行う負バイアス消去法が使
用されている。従来の負バイアス消去法では、制御ゲー
トの負バイアスは、消去すべきブロック中の全ワード線
に一括して印加する方法が用いられる。この消去シーケ
ンスを図１４に示す。消去すべきブロックに、消去後の
メモリセルのしきい値電圧を揃えるためにまず予備書き
込みを行う。ついでブロック内の全メモリセルを消去
し、消去されたメモリセルのデータを読み出して消去状
態を確認する動作（消去ベリファイ）を行う。消去ベリ
ファイの結果、消去不十分のメモリセルがある場合に
は、そのメモリセルに対して消去と消去ベリファイを繰
り返す。全メモリセルの消去が確認されたら、読み出し
状態にセットアップして、消去シーケンスは終了する。

【０００３】

【発明が解決しようとする課題】上述した消去シーケン
スを用いて消去動作を行うと、以下のような問題が発生
する。制御ゲートに負電圧、ソースに正電圧を印加して
消去すると、メモリセルのソース表面電位の上昇とチャ
ネル領域表面電位の低下により、ｎ型ソースとｐ型チャ
ネル領域間にバンド間トンネル電流による消去電流が流
れる。例えば、２５６Ｋｂｉｔ単位のブロック消去の場
合、１メモリセルで流れる消去電流の２５６Ｋ倍の電流
が必要になる。このため、電源容量が小さい場合には、
ソース電位が低下して十分な消去ができなくなる。従っ
て消去の信頼性を確保するためには大きな容量の電源が
必要となる。特に低電源電圧で動作させる場合には、こ
の電源容量を確保することが問題となる。

【０００４】また、ブロック内のメモリセルに一括して
消去電圧を印加するため、メモリセルの加工やワード線
駆動回路のもつ電気的なばらつきの影響を受け、消去後
のメモリセルのしきい値電圧分布が広くなる。この様子
を図１５に示す。図１５のＶｅｖは消去ベリファイ電圧
である。消去後のしきい値電圧分布幅が広いと、メモリ
セルのしきい値が０Ｖ以下になる過消去セルが多数発生
する。過消去セルが存在すると、その過消去セルにつな
がる非選択ワード線を０Ｖとして読み出しを行う場合
に、過消去セルにつながるビット線ではリーク電流が流
れるため、誤読み出しの原因となる。また過消去セルへ
の書き込みでは、通常より過大な電界と電流がメモリセ
ルのドレイン近傍に発生するためメモリセルがホットキ
ャリア劣化を引き起こす原因となる。

【０００５】この発明は、一括消去時の消費電流を低減
することができ、消去後のしきい値電圧分布を狭くする
ことができるＮＯＲ型ＥＥＰＲＯＭを提供することを目
的としている。

【０００６】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、浮遊ゲートと制御ゲートが積層され
た構造を有する電気的書き換え可能なメモリセルがマト
リクス配列され、行方向に並ぶメモリセルの制御ゲート
がワード線に共通接続され、列方向に並ぶメモリセルの
ドレインがビット線に共通接続され、ソースが共通ソー
ス線に接続されたメモリセルアレイと、アドレスにより
前記メモリセルアレイのワード線及びビット線を選択す
るデコード回路と、前記メモリセルアレイの読み出しデ
ータをセンスし書き込みデータをラッチするセンスアン
プ／ラッチ回路と、前記メモリセルアレイの消去すべき
ブロックの全ワード線に負電圧、共通ソース線に正電圧
を与えることによりブロック内のメモリセルのデータを
一括消去する動作を制御する制御回路とを備え、前記ブ
ロックの一括消去動作は、前記ブロックの所定のワード
線範囲を消去単位として、各消去単位毎の消去動作の繰
り返しにより実行されることを特徴とする。

【０００７】この発明によると、消去すべきブロックの
一括消去動作を、複数の消去単位に分けた消去動作の繰
り返しにより行うことで、負バイアス消去法によるＮＯ
Ｒ型ＥＥＰＲＯＭの消去時の消費電流を抑えることがで
きる。また、ＥＥＰＲＯＭでは通常、メモリセルアレイ
やワード線駆動回路部のレイアウトに起因して、複数の
ワード線の中に消去特性の規則的分布が生じる。この点
を考慮して消去単位となるワード線の範囲を設定すれ
ば、消去単位毎のしきい値電圧の調整が可能である。従
って、消去ブロック内のメモリセルのしきい値分布を狭
いものとすることができる。

【０００８】具体的にこの発明において、消去単位とな
るワード線の範囲は、次のように設定すればよい。（ａ）ブロック内の偶数行のワード線の範囲を一つの消
去単位とし、奇数行のワード線の範囲を他の消去単位と
する。（ｂ）デコード回路のワード線駆動回路部のパターン同
一性の範囲を消去単位とする。（ｃ）１ワード線の範囲を消去単位とする。

【０００９】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。［実施の形態１］図１はこの発明が適用されるＥＥＰＲ
ＯＭの回路構成を示す。メモリセルアレイ１は、図２に
示すように、複数のメモリセルＭＣがＮＯＲ型にマトリ
クス配列されている。行方向に並ぶメモリセルＭＣの制
御ゲートはワード線に共通接続される。列方向に並ぶメ
モリセルＭＣのドレインはビット線ＢＬに接続され、ソ
ースは共通ソース線ＳＳに接続される。

【００１０】メモリセルアレイ１のビット線ＢＬはカラ
ムデコーダ８により選択駆動されるカラムゲート２を介
してセンスアンプ／ラッチ回路３に接続されている。セ
ンスアンプ／ラッチ回路３は読み出しデータのセンスと
書き込みデータのラッチを行う。センスアンプ／ラッチ
回路３は入出力バッファ４を介して入出力端子と接続さ
れる。メモリセルアレイ１のワード線ＷＬは、ロウデコ
ーダ６により選択駆動される。ロウアドレス、カラムア
ドレスはそれぞれロウアドレスバッファ５、カラムアド
レスバッファ７に取り込まれて、ロウデコーダ６、カラ
ムデコーダ８に供給される。ロウデコーダ６により選択
されるワード線に書き込み、消去、読み出し等に応じて
必要な電圧を供給するために、昇圧回路を内蔵した駆動
電源回路１０が設けられている。制御回路９は、制御信
号に基づいて駆動電源回路１０を制御して書き込み、消
去のシーケンス制御を行う。

【００１１】図３は、メモリセルアレイ１のレイアウト
を示し、図４及び図５はそれぞれ図３のＡ−Ａ’及びＢ
−Ｂ’断面図を示している。メモリセルアレイ１は、ｐ
型シリコン基板２０のｎ型ウェル２１に形成されたｐ型
ウェル２２内に形成されている。基板には、ＳＴＩ技術
等により素子分離絶縁膜２３が形成されて素子形成領域
が区画されている。この様な基板に、トンネル絶縁膜２
４を介して浮遊ゲート２５が形成され、浮遊ゲート２５
上に絶縁膜２６を介して制御ゲート２７が形成され、更
にソース、ドレイン拡散層２８が形成されて、メモリセ
ルが構成されている。

【００１２】浮遊ゲート２５は素子分離絶縁膜２３上で
のスリット加工により行方向の分離がなされ、列方向に
は制御ゲート２７と同時にパターン加工されている。制
御ゲート２７は行方向に連続的にパターン形成され、こ
れがワード線ＷＬとなる。メモリセルが形成された基板
上は層間絶縁膜２９で覆われ、この層間絶縁膜２９上に
ビット線３０が配設される。

【００１３】図３に示すようにＮＯＲ型ＥＥＰＲＯＭで
は、偶数行のワード線ＷＬ０，ＷＬ２，…と奇数行のワ
ード線ＷＬ１，ＷＬ３，…がビット線コンタクトＢＣを
挟んで対称に配置される。この場合、セル配置の対称性
から、加工プロセスのばらつきに起因して、偶数行のワ
ード線に沿ったメモリセルと奇数行のワード線に沿った
メモリセルとの間には電気的特性の奇偶依存性が生じ
る。例えば、ソース、ドレイン拡散層形成のイオン注入
の角度が傾斜すると、ゲートによるシャドウイング効果
により、ビット線コンタクトＢＣを挟んで奇数行と偶数
行とでソース、ドレイン拡散層の性能が異なるものとな
る。ビット線コンタクトＢＣの位置ずれも奇偶依存性の
原因となる。

【００１４】実施の形態１においては、制御回路９によ
るブロック消去の制御シーケンスに、上述したワード線
の奇偶依存性を利用する。即ち実施の形態１では、偶数
行のワード線ＷＬ０，ＷＬ２，…の範囲を一つの消去単
位とし、奇数行のワード線ＷＬ１，ＷＬ３，…の範囲を
別の消去単位として、これらの消去単位毎の消去動作の
繰り返しによりブロックの一括消去を行う。なおここ
で、一括消去すべきブロックは、例えば一つのｐ型ウェ
ルを共有するメモリセルの範囲であり、メモリセルアレ
イ１が１ブロックでもよいし、複数ブロックの場合もあ
る。

【００１５】図６は、この実施の形態１でのブロック一
括消去のシーケンスを示している。まず消去ブロックに
ついて予備書き込みを行う（Ｓ１）。そして、ブロック
内の偶数行のワード線を全て選択して消去動作を行い
（Ｓ２）、その後消去ベリファイを行う（Ｓ３）。消去
が不十分のメモリセルがあれば、消去が確認されるまで
消去（Ｓ２）と消去ベリファイ（Ｓ３）を繰り返す。偶
数行のワード線の消去が完了したら、次に奇数行の全ワ
ード線について同様に消去（Ｓ４）と消去ベリファイ
（Ｓ５）を行う。全メモリセルの消去が確認されたら、
読み出しモードに設定して（Ｓ６）、消去シーケンスは
終了する。

【００１６】図７はこの実施の形態１での消去動作の電
位関係を示している。偶数行を選択、奇数行を非選択と
した場合、図７に示すように偶数行のワード線（選択Ｗ
Ｌ）にはＶｇｅ＝−１０Ｖ、奇数行のワード線（非選択
ＷＬ）には０Ｖを与え、共通ソース線ＳＳにはＶｓｅ＝
５Ｖ印加する。ビット線ＢＬはオープンとする。このと
き選択ＷＬのメモリセルでは、ソース近傍のトンネル絶
縁膜に、制御ゲートと浮遊ゲート間の容量と浮遊ゲート
と基板間の容量の比で決まる電界が生じる。この電界が
１０ＭＶ／ｃｍ程度以上となるように、電位関係を設定
すると、浮遊ゲート中の電子がＦＮトンネリングにより
ソース側に放出される。これにより、メモリセルはしき
い値電圧の高い消去状態になる。

【００１７】この場合、非選択ＷＬ側のメモリセルのソ
ース近傍では、５ＭＶ／ｃｍ程度の電界となり、ほとん
どバンド間電流は流れない。消去ベリファイは、通常の
読み出し動作の電位、例えばワード線にＶｇｒ＝３Ｖ、
共通ソース線ＳＳにＶｓｒ＝０Ｖ、ビット線ＢＬにＶｄ
ｒ＝１Ｖを与えて読み出しを行う。

【００１８】この実施の形態によると、ワード線を奇数
行と偶数行の消去単位に分けて消去動作を繰り返すこと
により、消去電流はブロック全体を同時に一括消去する
場合の半分にすることができる。また、セル特性には奇
偶依存性が生じる場合が多く、奇数行と偶数行のワード
線のメモリセルを独立に消去することにより、しきい値
電圧調整が容易になり、消去ブロックのしきい値電圧分
布を小さくすることができる。

【００１９】［実施の形態２］上記実施の形態１では奇
数行のワード線と偶数行のワード線に分けて消去を行っ
たが、次にワード線を選択駆動するロウデコーダの回路
パターンにより一括消去シーケンスの消去単位を決める
実施の形態を説明する。ＮＯＲ型ＥＥＰＲＯＭの場合、
ワード線の駆動回路は回路上は各ワード線について同一
になるが、パターンレイアウト上は、ワード線２本、４
本、８本、１６本単位等の繰り返しパターンとなる。こ
の場合、ワード線駆動回路部のパターンによってプロセ
スダメージが異なり、ワード線駆動回路部のトランジス
タ特性に差が生じる。

【００２０】具体的に、ワード線２本単位でワード線駆
動回路部のパターンが異なる場合を図８及び図９に示
す。図８は、ロウデコーダ６のワード線駆動回路部がパ
ターン上、Ａ，Ｂに分けられる例である。この様なレイ
アウトは、メモリセルアレイ１のワード線ピッチが小さ
いものとなり、そのワード線ピッチ内に各ワード線駆動
回路を配置できない場合等に生じる。このとき、ロウデ
コーダ６とメモリセルアレイ１の各ワード線ＷＬとの間
の接続は、例えばパターンＡ部では、図９（ａ）に示す
ように第１層金属配線Ｍ１のみで接続され、パターンＢ
部では、図９（ｂ）に示すように、第１層金属配線Ｍ１
と第２層金属配線Ｍ２との組み合わせを用いて接続され
るという接続法が用いられる。

【００２１】この様なメモリセルアレイ１とロウデコー
ダ６間の接続法では、パターンＡ部とパターンＢ部とで
受ける加工プロセスダメージが異なり、従って駆動回路
の性能にばらつきが生じる結果、全メモリセルを一括消
去した場合にメモリセルアレイの消去状態のしきい値分
布が拡がる原因となる。そこでこの場合には、ワード線
駆動回路部のパターンの同一性の範囲即ち、結果的に実
施の形態１と同様に、奇数行のワード線と偶数行のワー
ド線をそれぞれ消去単位として、消去単位毎の消去と消
去ベリファイの２回の繰り返しとする。

【００２２】図１０は、ワード線４本単位でロウデコー
ダ６内のワード線駆動回路部のパターンが、Ａ〜Ｄの範
囲を単位として繰り返される例を示している。この場合
には、一括消去のシーケンスを、ワード線駆動回路部の
パターンＡ，Ｂ，Ｃ，Ｄの範囲をそれぞれ消去単位とし
て、消去単位毎の消去と消去ベリファイの４回の繰り返
しとする。

【００２３】具体的に、図１１は、図１０のようなロウ
デコーダ６の回路レイアウトの場合の一括消去のシーケ
ンスを示している。なお選択メモリセルと非選択メモリ
セルの電位関係は、図７と同様に設定する。予備書き込
みを行った後（Ｓ１１）、まず、パターンＡの駆動回路
部に対応するワード線の範囲を消去単位として消去し
（Ｓ１２）、消去ベリファイする（Ｓ１３）。消去が完
了したら次に、パターンＢの駆動回路部に対応するワー
ド線の範囲を消去し（Ｓ１４）、消去ベリファイする
（Ｓ１５）。以下同様に、パターンＣの駆動回路部に対
応するワード線範囲の消去（Ｓ１６）と消去ベリファイ
（Ｓ１７）、パターンＤの駆動回路部に対応するワード
線範囲の消去（Ｓ１８）と消去ベリファイ（Ｓ１９）を
繰り返し、最後に読み出し条件にセットアップして一括
消去のシーケンスを終了する。

【００２４】この実施の形態によると、ワード線をその
駆動回路部のパターン同一性の範囲を消去単位として消
去動作を繰り返すことにより、消去電流はブロック全体
を同時に一括消去する場合の１／２，１／４，…のよう
に低減することができる。ワード線駆動回路部のパター
ンに依存してメモリセル特性が異なることが多い、パタ
ーン同一性の範囲を消去単位とすることにより、しきい
値電圧調整が容易になり、消去ブロックのしきい値電圧
分布を小さくすることができる。

【００２５】［実施の形態３］図１２は更に、１本のワ
ード線のメモリセル範囲を消去単位として、消去と消去
ベリファイをワード線の本数分繰り返すようにした実施
の形態３である。この場合も選択メモリセルと非選択メ
モリセルの電位関係は、図７と同様に設定する。予備書
き込みを行い（Ｓ２１）、ワード線番号を初期化して
（Ｓ２２）、最初のワード線について消去（Ｓ２３）と
消去ベリファイ（Ｓ２４）を行う。全ワード線の消去が
終了したか否かを判断し（Ｓ２５）、ＮＯであればワー
ド線を切換て以下同様の消去動作を繰り返す。全ワード
線について消去が終了したら、読み出し条件にセットア
ップして一括消去のシーケンスを終了する。

【００２６】この実施の形態によると、ワード線１本ず
つを単位として消去を行うから、消去時の消費電流は非
常に小さいものとなる。また、消去メモリセルのしきい
値電圧がワード線単位で調整されるから、一括消去後の
メモリセルのしきい値分布幅を大きく低減することが可
能である。

【００２７】［実施の形態４］上記実施の形態１〜３で
は、図７に示すようにビット線オープンの条件で消去を
行った。これに対して、他の電位関係は図７と同様と
し、図８に示すように、ビット線を接地して消去を行う
こともできる。この場合、選択メモリセルＭＣ１では、
実施の形態１〜３と同様に浮遊ゲートからソース側に電
子放出されて消去される。非選択メモリセルＭＣ２で
は、これがしきい値負の過消去状態にある場合にはゲー
ト電圧０Ｖでオンしてソースからドレインに向かってチ
ャネル電流が流れる。そして、電界の大きいソース側で
はアバランシェによるホットエレクトロンが生成されて
これが浮遊ゲートに注入される書き込み動作が起こる。
この書き込み動作は、非選択メモリセルＭＣ２のしきい
値がある値（例えば中性しきい値）になると止まる、い
わゆるセルフコンバージェンスを示す。これにより、既
に消去が済んで過消去状態にあるメモリセルの過消去状
態が解消される。従ってこの実施の形態４によると、し
きい値電圧分布の幅を更に小さいものとすることができ
る。この実施の形態４の手法は、実施の形態１〜３のい
ずれのワード線選択を行う場合にも有効である。

【００２８】

【発明の効果】以上述べたようにこの発明によれば、消
去すべきブロックの一括消去動作を、複数の消去単位に
分けた消去動作の繰り返しにより行うことで、負バイア
ス消去法によるＮＯＲ型ＥＥＰＲＯＭの消去時の消費電
流を抑えることができ、また消去ブロック内のメモリセ
ルのしきい値電圧分布を狭いものとすることができる。

【図面の簡単な説明】

【図１】この発明が適用されるＥＥＰＲＯＭの回路構成
を示す図である。

【図２】同ＥＥＰＲＯＭのメモリセルアレイの等価回路
である。

【図３】同ＥＥＰＲＯＭのメモリセルアレイのレイアウ
トである。

【図４】図３のＡ−Ａ’断面図である。

【図５】図３のＢ−Ｂ’断面図である。

【図６】実施の形態１による消去シーケンスを示す図で
ある。

【図７】同実施の形態での電位関係を示す図である。

【図８】ワード線駆動回路部のレイアウト例を示す図で
ある。

【図９】図８のパターンに対応するワード線駆動回路と
メモリセルアレイの接続関係を示す図である。

【図１０】ワード線駆動回路部の他のレイアウト例を示
す図である。

【図１１】実施の形態２による消去シーケンスを示す図
である。

【図１２】実施の形態３による消去シーケンスを示す図
である。

【図１３】実施の形態４による消去時の電位関係を示す
図である。

【図１４】従来のＮＯＲ型ＥＥＰＲＯＭの消去制御シー
ケンスを示す図である。

【図１５】消去メモリセルのしきい値電圧分布を示す図
である。

【符号の説明】

１…メモリセルアレイ、２…カラムゲート、３…センス
アンプ／ラッチ回路、４…入出力バッファ、５…ロウア
ドレスバッファ、６…ロウデコーダ、７…カラムアドレ
スバッファ、８…カラムデコーダ、９…制御回路、１０
…駆動電源回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA01 AC01 AD08 AE06 5F001 AA02 AB08 AC03 AD12 AD52 AE08 AG09 5F083 EP02 EP23 EP77 ER04 ER16 ER23 ER30 GA05 KA20 LA01 LA03 LA05 LA16 LA20 PR42 PR52

Claims

【特許請求の範囲】

【請求項１】浮遊ゲートと制御ゲートが積層された構
造を有する電気的書き換え可能なメモリセルがマトリク
ス配列され、行方向に並ぶメモリセルの制御ゲートがワ
ード線に共通接続され、列方向に並ぶメモリセルのドレ
インがビット線に共通接続され、ソースが共通ソース線
に接続されたメモリセルアレイと、アドレスにより前記メモリセルアレイのワード線及びビ
ット線を選択するデコード回路と、前記メモリセルアレイの読み出しデータをセンスし書き
込みデータをラッチするセンスアンプ／ラッチ回路と、前記メモリセルアレイの消去すべきブロックのワード線
に負電圧、共通ソース線に正電圧を与えることによりブ
ロック内のメモリセルのデータを一括消去する動作を制
御する制御回路とを備え、前記ブロックの一括消去動作は、前記ブロックの所定の
ワード線範囲を消去単位として、各消去単位毎の消去動
作の繰り返しにより実行されることを特徴とする不揮発
性半導体記憶装置。
【請求項２】前記ブロック内の偶数行のワード線の範
囲が一つの消去単位とされ、奇数行のワード線の範囲が
他の消去単位とされることを特徴とする請求項１記載の
不揮発性半導体記憶装置。
【請求項３】前記デコード回路のワード線駆動回路部
のパターン同一性の範囲が消去単位とされることを特徴
とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】１ワード線の範囲が消去単位とされるこ
とを特徴とする請求項１記載の不揮発性半導体記憶装
置。
【請求項５】消去時、前記ビット線は接地されること
を特徴とする請求項１記載の不揮発性半導体記憶装置。