JP4091221B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＯＲ型ＥＥＰＲＯＭのデータ消去法に関する。
【０００２】
【従来の技術】
近年、ＮＯＲ型ＥＥＰＲＯＭフラッシュメモリでは、消去動作時に制御ゲートに負電圧、ソースに正電圧を印加して、消去を行う負バイアス消去法が使用されている。従来の負バイアス消去法では、制御ゲートの負バイアスは、消去すべきブロック中の全ワード線に一括して印加する方法が用いられる。この消去シーケンスを図１４に示す。消去すべきブロックに、消去後のメモリセルのしきい値電圧を揃えるためにまず予備書き込みを行う。ついでブロック内の全メモリセルを消去し、消去されたメモリセルのデータを読み出して消去状態を確認する動作（消去ベリファイ）を行う。消去ベリファイの結果、消去不十分のメモリセルがある場合には、そのメモリセルに対して消去と消去ベリファイを繰り返す。全メモリセルの消去が確認されたら、読み出し状態にセットアップして、消去シーケンスは終了する。
【０００３】
【発明が解決しようとする課題】
上述した消去シーケンスを用いて消去動作を行うと、以下のような問題が発生する。制御ゲートに負電圧、ソースに正電圧を印加して消去すると、メモリセルのソース表面電位の上昇とチャネル領域表面電位の低下により、ｎ型ソースとｐ型チャネル領域間にバンド間トンネル電流による消去電流が流れる。例えば、２５６Ｋｂｉｔ単位のブロック消去の場合、１メモリセルで流れる消去電流の２５６Ｋ倍の電流が必要になる。このため、電源容量が小さい場合には、ソース電位が低下して十分な消去ができなくなる。従って消去の信頼性を確保するためには大きな容量の電源が必要となる。特に低電源電圧で動作させる場合には、この電源容量を確保することが問題となる。
【０００４】
また、ブロック内のメモリセルに一括して消去電圧を印加するため、メモリセルの加工やワード線駆動回路のもつ電気的なばらつきの影響を受け、消去後のメモリセルのしきい値電圧分布が広くなる。この様子を図１５に示す。図１５のＶｅｖは消去ベリファイ電圧である。消去後のしきい値電圧分布幅が広いと、メモリセルのしきい値が０Ｖ以下になる過消去セルが多数発生する。過消去セルが存在すると、その過消去セルにつながる非選択ワード線を０Ｖとして読み出しを行う場合に、過消去セルにつながるビット線ではリーク電流が流れるため、誤読み出しの原因となる。また過消去セルへの書き込みでは、通常より過大な電界と電流がメモリセルのドレイン近傍に発生するためメモリセルがホットキャリア劣化を引き起こす原因となる。
【０００５】
この発明は、一括消去時の消費電流を低減することができ、消去後のしきい値電圧分布を狭くすることができるＮＯＲ型ＥＥＰＲＯＭを提供することを目的としている。
【０００６】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートが積層された構造を有する電気的書き換え可能なメモリセルがマトリクス配列され、行方向に並ぶメモリセルの制御ゲートがワード線に共通接続され、列方向に並ぶメモリセルのドレインがビット線に共通接続され、ソースが共通ソース線に接続されたメモリセルアレイと、アドレスにより前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、前記メモリセルアレイの読み出しデータをセンスし書き込みデータをラッチするセンスアンプ／ラッチ回路と、前記メモリセルアレイの消去すべきブロックの全ワード線に負電圧、共通ソース線に正電圧を与えることによりブロック内のメモリセルのデータを一括消去する動作を制御する制御回路とを備え、前記ブロックの一括消去動作は、前記ブロックの所定のワード線範囲を消去単位として、各消去単位毎の消去動作の繰り返しにより実行されることを特徴とする。
【０００７】
この発明によると、消去すべきブロックの一括消去動作を、複数の消去単位に分けた消去動作の繰り返しにより行うことで、負バイアス消去法によるＮＯＲ型ＥＥＰＲＯＭの消去時の消費電流を抑えることができる。
また、ＥＥＰＲＯＭでは通常、メモリセルアレイやワード線駆動回路部のレイアウトに起因して、複数のワード線の中に消去特性の規則的分布が生じる。この点を考慮して消去単位となるワード線の範囲を設定すれば、消去単位毎のしきい値電圧の調整が可能である。従って、消去ブロック内のメモリセルのしきい値分布を狭いものとすることができる。
【０００８】
具体的にこの発明において、消去単位となるワード線の範囲は、次のように設定すればよい。
（ａ）ブロック内の偶数行のワード線の範囲を一つの消去単位とし、奇数行のワード線の範囲を他の消去単位とする。
（ｂ）デコード回路のワード線駆動回路部のパターン同一性の範囲を消去単位とする。
（ｃ）１ワード線の範囲を消去単位とする。
【０００９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１はこの発明が適用されるＥＥＰＲＯＭの回路構成を示す。メモリセルアレイ１は、図２に示すように、複数のメモリセルＭＣがＮＯＲ型にマトリクス配列されている。行方向に並ぶメモリセルＭＣの制御ゲートはワード線に共通接続される。列方向に並ぶメモリセルＭＣのドレインはビット線ＢＬに接続され、ソースは共通ソース線ＳＳに接続される。
【００１０】
メモリセルアレイ１のビット線ＢＬはカラムデコーダ８により選択駆動されるカラムゲート２を介してセンスアンプ／ラッチ回路３に接続されている。センスアンプ／ラッチ回路３は読み出しデータのセンスと書き込みデータのラッチを行う。センスアンプ／ラッチ回路３は入出力バッファ４を介して入出力端子と接続される。メモリセルアレイ１のワード線ＷＬは、ロウデコーダ６により選択駆動される。ロウアドレス、カラムアドレスはそれぞれロウアドレスバッファ５、カラムアドレスバッファ７に取り込まれて、ロウデコーダ６、カラムデコーダ８に供給される。
ロウデコーダ６により選択されるワード線に書き込み、消去、読み出し等に応じて必要な電圧を供給するために、昇圧回路を内蔵した駆動電源回路１０が設けられている。制御回路９は、制御信号に基づいて駆動電源回路１０を制御して書き込み、消去のシーケンス制御を行う。
【００１１】
図３は、メモリセルアレイ１のレイアウトを示し、図４及び図５はそれぞれ図３のＡ−Ａ’及びＢ−Ｂ’断面図を示している。メモリセルアレイ１は、ｐ型シリコン基板２０のｎ型ウェル２１に形成されたｐ型ウェル２２内に形成されている。基板には、ＳＴＩ技術等により素子分離絶縁膜２３が形成されて素子形成領域が区画されている。この様な基板に、トンネル絶縁膜２４を介して浮遊ゲート２５が形成され、浮遊ゲート２５上に絶縁膜２６を介して制御ゲート２７が形成され、更にソース、ドレイン拡散層２８が形成されて、メモリセルが構成されている。
【００１２】
浮遊ゲート２５は素子分離絶縁膜２３上でのスリット加工により行方向の分離がなされ、列方向には制御ゲート２７と同時にパターン加工されている。制御ゲート２７は行方向に連続的にパターン形成され、これがワード線ＷＬとなる。
メモリセルが形成された基板上は層間絶縁膜２９で覆われ、この層間絶縁膜２９上にビット線３０が配設される。
【００１３】
図３に示すようにＮＯＲ型ＥＥＰＲＯＭでは、偶数行のワード線ＷＬ０，ＷＬ２，…と奇数行のワード線ＷＬ１，ＷＬ３，…がビット線コンタクトＢＣを挟んで対称に配置される。この場合、セル配置の対称性から、加工プロセスのばらつきに起因して、偶数行のワード線に沿ったメモリセルと奇数行のワード線に沿ったメモリセルとの間には電気的特性の奇偶依存性が生じる。例えば、ソース、ドレイン拡散層形成のイオン注入の角度が傾斜すると、ゲートによるシャドウイング効果により、ビット線コンタクトＢＣを挟んで奇数行と偶数行とでソース、ドレイン拡散層の性能が異なるものとなる。ビット線コンタクトＢＣの位置ずれも奇偶依存性の原因となる。
【００１４】
実施の形態１においては、制御回路９によるブロック消去の制御シーケンスに、上述したワード線の奇偶依存性を利用する。即ち実施の形態１では、偶数行のワード線ＷＬ０，ＷＬ２，…の範囲を一つの消去単位とし、奇数行のワード線ＷＬ１，ＷＬ３，…の範囲を別の消去単位として、これらの消去単位毎の消去動作の繰り返しによりブロックの一括消去を行う。なおここで、一括消去すべきブロックは、例えば一つのｐ型ウェルを共有するメモリセルの範囲であり、メモリセルアレイ１が１ブロックでもよいし、複数ブロックの場合もある。
【００１５】
図６は、この実施の形態１でのブロック一括消去のシーケンスを示している。まず消去ブロックについて予備書き込みを行う（Ｓ１）。そして、ブロック内の偶数行のワード線を全て選択して消去動作を行い（Ｓ２）、その後消去ベリファイを行う（Ｓ３）。消去が不十分のメモリセルがあれば、消去が確認されるまで消去（Ｓ２）と消去ベリファイ（Ｓ３）を繰り返す。偶数行のワード線の消去が完了したら、次に奇数行の全ワード線について同様に消去（Ｓ４）と消去ベリファイ（Ｓ５）を行う。全メモリセルの消去が確認されたら、読み出しモードに設定して（Ｓ６）、消去シーケンスは終了する。
【００１６】
図７はこの実施の形態１での消去動作の電位関係を示している。偶数行を選択、奇数行を非選択とした場合、図７に示すように偶数行のワード線（選択ＷＬ）にはＶｇｅ＝−１０Ｖ、奇数行のワード線（非選択ＷＬ）には０Ｖを与え、共通ソース線ＳＳにはＶｓｅ＝５Ｖ印加する。ビット線ＢＬはオープンとする。このとき選択ＷＬのメモリセルでは、ソース近傍のトンネル絶縁膜に、制御ゲートと浮遊ゲート間の容量と浮遊ゲートと基板間の容量の比で決まる電界が生じる。この電界が１０ＭＶ／ｃｍ程度以上となるように、電位関係を設定すると、浮遊ゲート中の電子がＦＮトンネリングによりソース側に放出される。これにより、メモリセルはしきい値電圧の高い消去状態になる。
【００１７】
この場合、非選択ＷＬ側のメモリセルのソース近傍では、５ＭＶ／ｃｍ程度の電界となり、ほとんどバンド間電流は流れない。消去ベリファイは、通常の読み出し動作の電位、例えばワード線にＶｇｒ＝３Ｖ、共通ソース線ＳＳにＶｓｒ＝０Ｖ、ビット線ＢＬにＶｄｒ＝１Ｖを与えて読み出しを行う。
【００１８】
この実施の形態によると、ワード線を奇数行と偶数行の消去単位に分けて消去動作を繰り返すことにより、消去電流はブロック全体を同時に一括消去する場合の半分にすることができる。また、セル特性には奇偶依存性が生じる場合が多く、奇数行と偶数行のワード線のメモリセルを独立に消去することにより、しきい値電圧調整が容易になり、消去ブロックのしきい値電圧分布を小さくすることができる。
【００１９】
［実施の形態２］
上記実施の形態１では奇数行のワード線と偶数行のワード線に分けて消去を行ったが、次にワード線を選択駆動するロウデコーダの回路パターンにより一括消去シーケンスの消去単位を決める実施の形態を説明する。
ＮＯＲ型ＥＥＰＲＯＭの場合、ワード線の駆動回路は回路上は各ワード線について同一になるが、パターンレイアウト上は、ワード線２本、４本、８本、１６本単位等の繰り返しパターンとなる。この場合、ワード線駆動回路部のパターンによってプロセスダメージが異なり、ワード線駆動回路部のトランジスタ特性に差が生じる。
【００２０】
具体的に、ワード線２本単位でワード線駆動回路部のパターンが異なる場合を図８及び図９に示す。図８は、ロウデコーダ６のワード線駆動回路部がパターン上、Ａ，Ｂに分けられる例である。この様なレイアウトは、メモリセルアレイ１のワード線ピッチが小さいものとなり、そのワード線ピッチ内に各ワード線駆動回路を配置できない場合等に生じる。このとき、ロウデコーダ６とメモリセルアレイ１の各ワード線ＷＬとの間の接続は、例えばパターンＡ部では、図９（ａ）に示すように第１層金属配線Ｍ１のみで接続され、パターンＢ部では、図９（ｂ）に示すように、第１層金属配線Ｍ１と第２層金属配線Ｍ２との組み合わせを用いて接続されるという接続法が用いられる。
【００２１】
この様なメモリセルアレイ１とロウデコーダ６間の接続法では、パターンＡ部とパターンＢ部とで受ける加工プロセスダメージが異なり、従って駆動回路の性能にばらつきが生じる結果、全メモリセルを一括消去した場合にメモリセルアレイの消去状態のしきい値分布が拡がる原因となる。そこでこの場合には、ワード線駆動回路部のパターンの同一性の範囲即ち、結果的に実施の形態１と同様に、奇数行のワード線と偶数行のワード線をそれぞれ消去単位として、消去単位毎の消去と消去ベリファイの２回の繰り返しとする。
【００２２】
図１０は、ワード線４本単位でロウデコーダ６内のワード線駆動回路部のパターンが、Ａ〜Ｄの範囲を単位として繰り返される例を示している。この場合には、一括消去のシーケンスを、ワード線駆動回路部のパターンＡ，Ｂ，Ｃ，Ｄの範囲をそれぞれ消去単位として、消去単位毎の消去と消去ベリファイの４回の繰り返しとする。
【００２３】
具体的に、図１１は、図１０のようなロウデコーダ６の回路レイアウトの場合の一括消去のシーケンスを示している。なお選択メモリセルと非選択メモリセルの電位関係は、図７と同様に設定する。予備書き込みを行った後（Ｓ１１）、まず、パターンＡの駆動回路部に対応するワード線の範囲を消去単位として消去し（Ｓ１２）、消去ベリファイする（Ｓ１３）。消去が完了したら次に、パターンＢの駆動回路部に対応するワード線の範囲を消去し（Ｓ１４）、消去ベリファイする（Ｓ１５）。
以下同様に、パターンＣの駆動回路部に対応するワード線範囲の消去（Ｓ１６）と消去ベリファイ（Ｓ１７）、パターンＤの駆動回路部に対応するワード線範囲の消去（Ｓ１８）と消去ベリファイ（Ｓ１９）を繰り返し、最後に読み出し条件にセットアップして一括消去のシーケンスを終了する。
【００２４】
この実施の形態によると、ワード線をその駆動回路部のパターン同一性の範囲を消去単位として消去動作を繰り返すことにより、消去電流はブロック全体を同時に一括消去する場合の１／２，１／４，…のように低減することができる。ワード線駆動回路部のパターンに依存してメモリセル特性が異なることが多い、パターン同一性の範囲を消去単位とすることにより、しきい値電圧調整が容易になり、消去ブロックのしきい値電圧分布を小さくすることができる。
【００２５】
［実施の形態３］
図１２は更に、１本のワード線のメモリセル範囲を消去単位として、消去と消去ベリファイをワード線の本数分繰り返すようにした実施の形態３である。この場合も選択メモリセルと非選択メモリセルの電位関係は、図７と同様に設定する。
予備書き込みを行い（Ｓ２１）、ワード線番号を初期化して（Ｓ２２）、最初のワード線について消去（Ｓ２３）と消去ベリファイ（Ｓ２４）を行う。全ワード線の消去が終了したか否かを判断し（Ｓ２５）、ＮＯであればワード線を切換て以下同様の消去動作を繰り返す。全ワード線について消去が終了したら、読み出し条件にセットアップして一括消去のシーケンスを終了する。
【００２６】
この実施の形態によると、ワード線１本ずつを単位として消去を行うから、消去時の消費電流は非常に小さいものとなる。また、消去メモリセルのしきい値電圧がワード線単位で調整されるから、一括消去後のメモリセルのしきい値分布幅を大きく低減することが可能である。
【００２７】
［実施の形態４］
上記実施の形態１〜３では、図７に示すようにビット線オープンの条件で消去を行った。これに対して、他の電位関係は図７と同様とし、図８に示すように、ビット線を接地して消去を行うこともできる。この場合、選択メモリセルＭＣ１では、実施の形態１〜３と同様に浮遊ゲートからソース側に電子放出されて消去される。非選択メモリセルＭＣ２では、これがしきい値負の過消去状態にある場合にはゲート電圧０Ｖでオンしてソースからドレインに向かってチャネル電流が流れる。そして、電界の大きいソース側ではアバランシェによるホットエレクトロンが生成されてこれが浮遊ゲートに注入される書き込み動作が起こる。この書き込み動作は、非選択メモリセルＭＣ２のしきい値がある値（例えば中性しきい値）になると止まる、いわゆるセルフコンバージェンスを示す。これにより、既に消去が済んで過消去状態にあるメモリセルの過消去状態が解消される。
従ってこの実施の形態４によると、しきい値電圧分布の幅を更に小さいものとすることができる。この実施の形態４の手法は、実施の形態１〜３のいずれのワード線選択を行う場合にも有効である。
【００２８】
【発明の効果】
以上述べたようにこの発明によれば、消去すべきブロックの一括消去動作を、複数の消去単位に分けた消去動作の繰り返しにより行うことで、負バイアス消去法によるＮＯＲ型ＥＥＰＲＯＭの消去時の消費電流を抑えることができ、また消去ブロック内のメモリセルのしきい値電圧分布を狭いものとすることができる。
【図面の簡単な説明】
【図１】この発明が適用されるＥＥＰＲＯＭの回路構成を示す図である。
【図２】同ＥＥＰＲＯＭのメモリセルアレイの等価回路である。
【図３】同ＥＥＰＲＯＭのメモリセルアレイのレイアウトである。
【図４】図３のＡ−Ａ’断面図である。
【図５】図３のＢ−Ｂ’断面図である。
【図６】実施の形態１による消去シーケンスを示す図である。
【図７】同実施の形態での電位関係を示す図である。
【図８】ワード線駆動回路部のレイアウト例を示す図である。
【図９】図８のパターンに対応するワード線駆動回路とメモリセルアレイの接続関係を示す図である。
【図１０】ワード線駆動回路部の他のレイアウト例を示す図である。
【図１１】実施の形態２による消去シーケンスを示す図である。
【図１２】実施の形態３による消去シーケンスを示す図である。
【図１３】実施の形態４による消去時の電位関係を示す図である。
【図１４】従来のＮＯＲ型ＥＥＰＲＯＭの消去制御シーケンスを示す図である。
【図１５】消去メモリセルのしきい値電圧分布を示す図である。
【符号の説明】
１…メモリセルアレイ、２…カラムゲート、３…センスアンプ／ラッチ回路、４…入出力バッファ、５…ロウアドレスバッファ、６…ロウデコーダ、７…カラムアドレスバッファ、８…カラムデコーダ、９…制御回路、１０…駆動電源回路。
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＯＲ型ＥＥＰＲＯＭのデータ消去法に関する。
【０００２】
【従来の技術】
近年、ＮＯＲ型ＥＥＰＲＯＭフラッシュメモリでは、消去動作時に制御ゲートに負電圧、ソースに正電圧を印加して、消去を行う負バイアス消去法が使用されている。従来の負バイアス消去法では、制御ゲートの負バイアスは、消去すべきブロック中の全ワード線に一括して印加する方法が用いられる。この消去シーケンスを図１４に示す。消去すべきブロックに、消去後のメモリセルのしきい値電圧を揃えるためにまず予備書き込みを行う。ついでブロック内の全メモリセルを消去し、消去されたメモリセルのデータを読み出して消去状態を確認する動作（消去ベリファイ）を行う。消去ベリファイの結果、消去不十分のメモリセルがある場合には、そのメモリセルに対して消去と消去ベリファイを繰り返す。全メモリセルの消去が確認されたら、読み出し状態にセットアップして、消去シーケンスは終了する。
【０００３】
【発明が解決しようとする課題】
上述した消去シーケンスを用いて消去動作を行うと、以下のような問題が発生する。制御ゲートに負電圧、ソースに正電圧を印加して消去すると、メモリセルのソース表面電位の上昇とチャネル領域表面電位の低下により、ｎ型ソースとｐ型チャネル領域間にバンド間トンネル電流による消去電流が流れる。例えば、２５６Ｋｂｉｔ単位のブロック消去の場合、１メモリセルで流れる消去電流の２５６Ｋ倍の電流が必要になる。このため、電源容量が小さい場合には、ソース電位が低下して十分な消去ができなくなる。従って消去の信頼性を確保するためには大きな容量の電源が必要となる。特に低電源電圧で動作させる場合には、この電源容量を確保することが問題となる。
【０００４】
また、ブロック内のメモリセルに一括して消去電圧を印加するため、メモリセルの加工やワード線駆動回路のもつ電気的なばらつきの影響を受け、消去後のメモリセルのしきい値電圧分布が広くなる。この様子を図１５に示す。図１５のＶｅｖは消去ベリファイ電圧である。消去後のしきい値電圧分布幅が広いと、メモリセルのしきい値が０Ｖ以下になる過消去セルが多数発生する。過消去セルが存在すると、その過消去セルにつながる非選択ワード線を０Ｖとして読み出しを行う場合に、過消去セルにつながるビット線ではリーク電流が流れるため、誤読み出しの原因となる。また過消去セルへの書き込みでは、通常より過大な電界と電流がメモリセルのドレイン近傍に発生するためメモリセルがホットキャリア劣化を引き起こす原因となる。
【０００５】
この発明は、一括消去時の消費電流を低減することができ、消去後のしきい値電圧分布を狭くすることができるＮＯＲ型ＥＥＰＲＯＭを提供することを目的としている。
【０００６】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートが積層された構造を有する電気的書き換え可能なメモリセルがマトリクス配列され、行方向に並ぶメモリセルの制御ゲートがワード線に共通接続され、列方向に並ぶメモリセルのドレインがビット線に共通接続され、ソースが共通ソース線に接続されたメモリセルアレイと、アドレスにより前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、前記メモリセルアレイの読み出しデータをセンスし書き込みデータをラッチするセンスアンプ／ラッチ回路と、前記メモリセルアレイの消去すべきブロックの全ワード線に負電圧、共通ソース線に正電圧を与えることによりブロック内のメモリセルのデータを一括消去する動作を制御する制御回路とを備え、前記ブロックの一括消去動作は、前記ブロックの所定のワード線範囲を消去単位として、各消去単位毎の消去動作の繰り返しにより実行されることを特徴とする。
【０００７】
この発明によると、消去すべきブロックの一括消去動作を、複数の消去単位に分けた消去動作の繰り返しにより行うことで、負バイアス消去法によるＮＯＲ型ＥＥＰＲＯＭの消去時の消費電流を抑えることができる。
また、ＥＥＰＲＯＭでは通常、メモリセルアレイやワード線駆動回路部のレイアウトに起因して、複数のワード線の中に消去特性の規則的分布が生じる。この点を考慮して消去単位となるワード線の範囲を設定すれば、消去単位毎のしきい値電圧の調整が可能である。従って、消去ブロック内のメモリセルのしきい値分布を狭いものとすることができる。
【０００８】
具体的にこの発明において、消去単位となるワード線の範囲は、次のように設定すればよい。
（ａ）ブロック内の偶数行のワード線の範囲を一つの消去単位とし、奇数行のワード線の範囲を他の消去単位とする。
（ｂ）デコード回路のワード線駆動回路部のパターン同一性の範囲を消去単位とする。
（ｃ）１ワード線の範囲を消去単位とする。
【０００９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１はこの発明が適用されるＥＥＰＲＯＭの回路構成を示す。メモリセルアレイ１は、図２に示すように、複数のメモリセルＭＣがＮＯＲ型にマトリクス配列されている。行方向に並ぶメモリセルＭＣの制御ゲートはワード線に共通接続される。列方向に並ぶメモリセルＭＣのドレインはビット線ＢＬに接続され、ソースは共通ソース線ＳＳに接続される。
【００１０】
メモリセルアレイ１のビット線ＢＬはカラムデコーダ８により選択駆動されるカラムゲート２を介してセンスアンプ／ラッチ回路３に接続されている。センスアンプ／ラッチ回路３は読み出しデータのセンスと書き込みデータのラッチを行う。センスアンプ／ラッチ回路３は入出力バッファ４を介して入出力端子と接続される。メモリセルアレイ１のワード線ＷＬは、ロウデコーダ６により選択駆動される。ロウアドレス、カラムアドレスはそれぞれロウアドレスバッファ５、カラムアドレスバッファ７に取り込まれて、ロウデコーダ６、カラムデコーダ８に供給される。
ロウデコーダ６により選択されるワード線に書き込み、消去、読み出し等に応じて必要な電圧を供給するために、昇圧回路を内蔵した駆動電源回路１０が設けられている。制御回路９は、制御信号に基づいて駆動電源回路１０を制御して書き込み、消去のシーケンス制御を行う。
【００１１】
図３は、メモリセルアレイ１のレイアウトを示し、図４及び図５はそれぞれ図３のＡ−Ａ’及びＢ−Ｂ’断面図を示している。メモリセルアレイ１は、ｐ型シリコン基板２０のｎ型ウェル２１に形成されたｐ型ウェル２２内に形成されている。基板には、ＳＴＩ技術等により素子分離絶縁膜２３が形成されて素子形成領域が区画されている。この様な基板に、トンネル絶縁膜２４を介して浮遊ゲート２５が形成され、浮遊ゲート２５上に絶縁膜２６を介して制御ゲート２７が形成され、更にソース、ドレイン拡散層２８が形成されて、メモリセルが構成されている。
【００１２】
浮遊ゲート２５は素子分離絶縁膜２３上でのスリット加工により行方向の分離がなされ、列方向には制御ゲート２７と同時にパターン加工されている。制御ゲート２７は行方向に連続的にパターン形成され、これがワード線ＷＬとなる。
メモリセルが形成された基板上は層間絶縁膜２９で覆われ、この層間絶縁膜２９上にビット線３０が配設される。
【００１３】
図３に示すようにＮＯＲ型ＥＥＰＲＯＭでは、偶数行のワード線ＷＬ０，ＷＬ２，…と奇数行のワード線ＷＬ１，ＷＬ３，…がビット線コンタクトＢＣを挟んで対称に配置される。この場合、セル配置の対称性から、加工プロセスのばらつきに起因して、偶数行のワード線に沿ったメモリセルと奇数行のワード線に沿ったメモリセルとの間には電気的特性の奇偶依存性が生じる。例えば、ソース、ドレイン拡散層形成のイオン注入の角度が傾斜すると、ゲートによるシャドウイング効果により、ビット線コンタクトＢＣを挟んで奇数行と偶数行とでソース、ドレイン拡散層の性能が異なるものとなる。ビット線コンタクトＢＣの位置ずれも奇偶依存性の原因となる。
【００１４】
実施の形態１においては、制御回路９によるブロック消去の制御シーケンスに、上述したワード線の奇偶依存性を利用する。即ち実施の形態１では、偶数行のワード線ＷＬ０，ＷＬ２，…の範囲を一つの消去単位とし、奇数行のワード線ＷＬ１，ＷＬ３，…の範囲を別の消去単位として、これらの消去単位毎の消去動作の繰り返しによりブロックの一括消去を行う。なおここで、一括消去すべきブロックは、例えば一つのｐ型ウェルを共有するメモリセルの範囲であり、メモリセルアレイ１が１ブロックでもよいし、複数ブロックの場合もある。
【００１５】
図６は、この実施の形態１でのブロック一括消去のシーケンスを示している。まず消去ブロックについて予備書き込みを行う（Ｓ１）。そして、ブロック内の偶数行のワード線を全て選択して消去動作を行い（Ｓ２）、その後消去ベリファイを行う（Ｓ３）。消去が不十分のメモリセルがあれば、消去が確認されるまで消去（Ｓ２）と消去ベリファイ（Ｓ３）を繰り返す。偶数行のワード線の消去が完了したら、次に奇数行の全ワード線について同様に消去（Ｓ４）と消去ベリファイ（Ｓ５）を行う。全メモリセルの消去が確認されたら、読み出しモードに設定して（Ｓ６）、消去シーケンスは終了する。
【００１６】
図７はこの実施の形態１での消去動作の電位関係を示している。偶数行を選択、奇数行を非選択とした場合、図７に示すように偶数行のワード線（選択ＷＬ）にはＶｇｅ＝−１０Ｖ、奇数行のワード線（非選択ＷＬ）には０Ｖを与え、共通ソース線ＳＳにはＶｓｅ＝５Ｖ印加する。ビット線ＢＬはオープンとする。このとき選択ＷＬのメモリセルでは、ソース近傍のトンネル絶縁膜に、制御ゲートと浮遊ゲート間の容量と浮遊ゲートと基板間の容量の比で決まる電界が生じる。この電界が１０ＭＶ／ｃｍ程度以上となるように、電位関係を設定すると、浮遊ゲート中の電子がＦＮトンネリングによりソース側に放出される。これにより、メモリセルはしきい値電圧の高い消去状態になる。
【００１７】
この場合、非選択ＷＬ側のメモリセルのソース近傍では、５ＭＶ／ｃｍ程度の電界となり、ほとんどバンド間電流は流れない。消去ベリファイは、通常の読み出し動作の電位、例えばワード線にＶｇｒ＝３Ｖ、共通ソース線ＳＳにＶｓｒ＝０Ｖ、ビット線ＢＬにＶｄｒ＝１Ｖを与えて読み出しを行う。
【００１８】
この実施の形態によると、ワード線を奇数行と偶数行の消去単位に分けて消去動作を繰り返すことにより、消去電流はブロック全体を同時に一括消去する場合の半分にすることができる。また、セル特性には奇偶依存性が生じる場合が多く、奇数行と偶数行のワード線のメモリセルを独立に消去することにより、しきい値電圧調整が容易になり、消去ブロックのしきい値電圧分布を小さくすることができる。
【００１９】
［実施の形態２］
上記実施の形態１では奇数行のワード線と偶数行のワード線に分けて消去を行ったが、次にワード線を選択駆動するロウデコーダの回路パターンにより一括消去シーケンスの消去単位を決める実施の形態を説明する。
ＮＯＲ型ＥＥＰＲＯＭの場合、ワード線の駆動回路は回路上は各ワード線について同一になるが、パターンレイアウト上は、ワード線２本、４本、８本、１６本単位等の繰り返しパターンとなる。この場合、ワード線駆動回路部のパターンによってプロセスダメージが異なり、ワード線駆動回路部のトランジスタ特性に差が生じる。
【００２０】
具体的に、ワード線２本単位でワード線駆動回路部のパターンが異なる場合を図８及び図９に示す。図８は、ロウデコーダ６のワード線駆動回路部がパターン上、Ａ，Ｂに分けられる例である。この様なレイアウトは、メモリセルアレイ１のワード線ピッチが小さいものとなり、そのワード線ピッチ内に各ワード線駆動回路を配置できない場合等に生じる。このとき、ロウデコーダ６とメモリセルアレイ１の各ワード線ＷＬとの間の接続は、例えばパターンＡ部では、図９（ａ）に示すように第１層金属配線Ｍ１のみで接続され、パターンＢ部では、図９（ｂ）に示すように、第１層金属配線Ｍ１と第２層金属配線Ｍ２との組み合わせを用いて接続されるという接続法が用いられる。
【００２１】
この様なメモリセルアレイ１とロウデコーダ６間の接続法では、パターンＡ部とパターンＢ部とで受ける加工プロセスダメージが異なり、従って駆動回路の性能にばらつきが生じる結果、全メモリセルを一括消去した場合にメモリセルアレイの消去状態のしきい値分布が拡がる原因となる。そこでこの場合には、ワード線駆動回路部のパターンの同一性の範囲即ち、結果的に実施の形態１と同様に、奇数行のワード線と偶数行のワード線をそれぞれ消去単位として、消去単位毎の消去と消去ベリファイの２回の繰り返しとする。
【００２２】
図１０は、ワード線４本単位でロウデコーダ６内のワード線駆動回路部のパターンが、Ａ〜Ｄの範囲を単位として繰り返される例を示している。この場合には、一括消去のシーケンスを、ワード線駆動回路部のパターンＡ，Ｂ，Ｃ，Ｄの範囲をそれぞれ消去単位として、消去単位毎の消去と消去ベリファイの４回の繰り返しとする。
【００２３】
具体的に、図１１は、図１０のようなロウデコーダ６の回路レイアウトの場合の一括消去のシーケンスを示している。なお選択メモリセルと非選択メモリセルの電位関係は、図７と同様に設定する。予備書き込みを行った後（Ｓ１１）、まず、パターンＡの駆動回路部に対応するワード線の範囲を消去単位として消去し（Ｓ１２）、消去ベリファイする（Ｓ１３）。消去が完了したら次に、パターンＢの駆動回路部に対応するワード線の範囲を消去し（Ｓ１４）、消去ベリファイする（Ｓ１５）。
以下同様に、パターンＣの駆動回路部に対応するワード線範囲の消去（Ｓ１６）と消去ベリファイ（Ｓ１７）、パターンＤの駆動回路部に対応するワード線範囲の消去（Ｓ１８）と消去ベリファイ（Ｓ１９）を繰り返し、最後に読み出し条件にセットアップして一括消去のシーケンスを終了する。
【００２４】
この実施の形態によると、ワード線をその駆動回路部のパターン同一性の範囲を消去単位として消去動作を繰り返すことにより、消去電流はブロック全体を同時に一括消去する場合の１／２，１／４，…のように低減することができる。ワード線駆動回路部のパターンに依存してメモリセル特性が異なることが多い、パターン同一性の範囲を消去単位とすることにより、しきい値電圧調整が容易になり、消去ブロックのしきい値電圧分布を小さくすることができる。
【００２５】
［実施の形態３］
図１２は更に、１本のワード線のメモリセル範囲を消去単位として、消去と消去ベリファイをワード線の本数分繰り返すようにした実施の形態３である。この場合も選択メモリセルと非選択メモリセルの電位関係は、図７と同様に設定する。
予備書き込みを行い（Ｓ２１）、ワード線番号を初期化して（Ｓ２２）、最初のワード線について消去（Ｓ２３）と消去ベリファイ（Ｓ２４）を行う。全ワード線の消去が終了したか否かを判断し（Ｓ２５）、ＮＯであればワード線を切換て以下同様の消去動作を繰り返す。全ワード線について消去が終了したら、読み出し条件にセットアップして一括消去のシーケンスを終了する。
【００２６】
この実施の形態によると、ワード線１本ずつを単位として消去を行うから、消去時の消費電流は非常に小さいものとなる。また、消去メモリセルのしきい値電圧がワード線単位で調整されるから、一括消去後のメモリセルのしきい値分布幅を大きく低減することが可能である。
【００２７】
［実施の形態４］
上記実施の形態１〜３では、図７に示すようにビット線オープンの条件で消去を行った。これに対して、他の電位関係は図７と同様とし、図８に示すように、ビット線を接地して消去を行うこともできる。この場合、選択メモリセルＭＣ１では、実施の形態１〜３と同様に浮遊ゲートからソース側に電子放出されて消去される。非選択メモリセルＭＣ２では、これがしきい値負の過消去状態にある場合にはゲート電圧０Ｖでオンしてソースからドレインに向かってチャネル電流が流れる。そして、電界の大きいソース側ではアバランシェによるホットエレクトロンが生成されてこれが浮遊ゲートに注入される書き込み動作が起こる。この書き込み動作は、非選択メモリセルＭＣ２のしきい値がある値（例えば中性しきい値）になると止まる、いわゆるセルフコンバージェンスを示す。これにより、既に消去が済んで過消去状態にあるメモリセルの過消去状態が解消される。
従ってこの実施の形態４によると、しきい値電圧分布の幅を更に小さいものとすることができる。この実施の形態４の手法は、実施の形態１〜３のいずれのワード線選択を行う場合にも有効である。
【００２８】
【発明の効果】
以上述べたようにこの発明によれば、消去すべきブロックの一括消去動作を、複数の消去単位に分けた消去動作の繰り返しにより行うことで、負バイアス消去法によるＮＯＲ型ＥＥＰＲＯＭの消去時の消費電流を抑えることができ、また消去ブロック内のメモリセルのしきい値電圧分布を狭いものとすることができる。
【図面の簡単な説明】
【図１】この発明が適用されるＥＥＰＲＯＭの回路構成を示す図である。
【図２】同ＥＥＰＲＯＭのメモリセルアレイの等価回路である。
【図３】同ＥＥＰＲＯＭのメモリセルアレイのレイアウトである。
【図４】図３のＡ−Ａ’断面図である。
【図５】図３のＢ−Ｂ’断面図である。
【図６】実施の形態１による消去シーケンスを示す図である。
【図７】同実施の形態での電位関係を示す図である。
【図８】ワード線駆動回路部のレイアウト例を示す図である。
【図９】図８のパターンに対応するワード線駆動回路とメモリセルアレイの接続関係を示す図である。
【図１０】ワード線駆動回路部の他のレイアウト例を示す図である。
【図１１】実施の形態２による消去シーケンスを示す図である。
【図１２】実施の形態３による消去シーケンスを示す図である。
【図１３】実施の形態４による消去時の電位関係を示す図である。
【図１４】従来のＮＯＲ型ＥＥＰＲＯＭの消去制御シーケンスを示す図である。
【図１５】消去メモリセルのしきい値電圧分布を示す図である。
【符号の説明】
１…メモリセルアレイ、２…カラムゲート、３…センスアンプ／ラッチ回路、４…入出力バッファ、５…ロウアドレスバッファ、６…ロウデコーダ、７…カラムアドレスバッファ、８…カラムデコーダ、９…制御回路、１０…駆動電源回路。
Claims (4)
- 浮遊ゲートと制御ゲートが積層された構造を有する電気的書き換え可能なメモリセルがマトリクス配列され、行方向に並ぶメモリセルの制御ゲートがワード線に共通接続され、列方向に並ぶメモリセルのドレインがビット線に共通接続され、ソースが共通ソース線に接続されたメモリセルアレイと、
アドレスにより前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、
前記メモリセルアレイの読み出しデータをセンスし書き込みデータをラッチするセンスアンプ／ラッチ回路と、
前記メモリセルアレイの消去すべきブロックのワード線に負電圧、共通ソース線に正電圧を与えることによりブロック内のメモリセルのデータを一括消去する動作を制御する制御回路とを備え、
前記ブロックの一括消去動作は、前記デコード回路のワード線駆動回路部のパターン同一性の範囲を消去単位として、各消去単位毎の消去動作の繰り返しにより実行される
ことを特徴とする不揮発性半導体記憶装置。 - 浮遊ゲートと制御ゲートが積層された構造を有する電気的書き換え可能なメモリセルがマトリクス配列され、行方向に並ぶメモリセルの制御ゲートがワード線に共通接続され、列方向に並ぶメモリセルのドレインがビット線に共通接続され、ソースが共通ソース線に接続されたメモリセルアレイと、
アドレスにより前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、
前記メモリセルアレイの読み出しデータをセンスし書き込みデータをラッチするセンスアンプ／ラッチ回路と、
前記メモリセルアレイの消去すべきブロックのワード線に負電圧、共通ソース線に正電圧を与えることによりブロック内のメモリセルのデータを一括消去する動作を制御する制御回路とを備え、
前記ブロックの一括消去動作は、１ワード線の範囲を消去単位として、各消去単位毎の消去動作の繰り返しにより実行される
ことを特徴とする不揮発性半導体記憶装置。 - 浮遊ゲートと制御ゲートが積層された構造を有する電気的書き換え可能なメモリセルがマトリクス配列され、行方向に並ぶメモリセルの制御ゲートがワード線に共通接続され、列方向に並ぶメモリセルのドレインがビット線に共通接続され、ソースが共通ソース線に接続されたメモリセルアレイと、
アドレスにより前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、
前記メモリセルアレイの読み出しデータをセンスし書き込みデータをラッチするセンスアンプ／ラッチ回路と、
前記メモリセルアレイの消去すべきブロックのワード線に負電圧、共通ソース線に正電圧を与えることによりブロック内のメモリセルのデータを一括消去する動作を制御する制御回路とを備え、
前記ブロックの一括消去動作は、前記ブロックの所定のワード線範囲を消去単位として、各消去単位毎の消去動作の繰り返しにより実行され、
消去時、前記ビット線は接地される
ことを特徴とする不揮発性半導体記憶装置。 - 消去時、前記ビット線は接地される
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
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