JP2002313090A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
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- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ディスターブを回避しながらも、選択ゲート
領域を要せずに高集積化、低電圧駆動及び高速駆動が可
能な不揮発性半導体装置を提供すること。 【解決手段】 不揮発性半導体記憶装置は、ワードゲー
トとコントロールゲートにより制御される第１，第２の
ＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモ
リセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複
数配列してなるメモリセルアレイ領域を有する。メモリ
セルアレイ領域は、第２の方向Ｂで分割され、第１の方
向Ａを長手方向とする複数のセクタ領域０，１，…を有
する。セクタ領域０は８つのラージブロック０〜７に分
割される。セクタ領域０のためのコントロールゲート駆
動部として、８つのコントロールゲート（ＣＧ）ドライ
バ３００−０〜３００−７を有する。このＣＧドライバ
３００−０〜３００−７の各々は、ラージブロック０〜
７の中の互いに異なる一つに配置されたメモリセルの第
１，第２のコントロールゲートの電位を設定する。
領域を要せずに高集積化、低電圧駆動及び高速駆動が可
能な不揮発性半導体装置を提供すること。 【解決手段】 不揮発性半導体記憶装置は、ワードゲー
トとコントロールゲートにより制御される第１，第２の
ＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモ
リセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複
数配列してなるメモリセルアレイ領域を有する。メモリ
セルアレイ領域は、第２の方向Ｂで分割され、第１の方
向Ａを長手方向とする複数のセクタ領域０，１，…を有
する。セクタ領域０は８つのラージブロック０〜７に分
割される。セクタ領域０のためのコントロールゲート駆
動部として、８つのコントロールゲート（ＣＧ）ドライ
バ３００−０〜３００−７を有する。このＣＧドライバ
３００−０〜３００−７の各々は、ラージブロック０〜
７の中の互いに異なる一つに配置されたメモリセルの第
１，第２のコントロールゲートの電位を設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、１つのワードゲー
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたメモリセルにて構成され
る不揮発性半導体記憶装置に関する。
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたメモリセルにて構成され
る不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】不揮発性半導体装置として、チャネルとゲ
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxide-Semiconductorまたは-substrate）
型が知られている。
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxide-Semiconductorまたは-substrate）
型が知られている。
【０００３】このＭＯＮＯＳ型不揮発性半導体記憶装置
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリセル）を備えた
ツインＭＯＮＯＳフラッシュメモリセルが開示されてい
る。すなわち、１つのフラッシュメモリセルが、電荷の
トラップサイトを２つ有している。
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリセル）を備えた
ツインＭＯＮＯＳフラッシュメモリセルが開示されてい
る。すなわち、１つのフラッシュメモリセルが、電荷の
トラップサイトを２つ有している。
【０００４】このような構造を有する複数のツインＭＯ
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
【０００５】
【発明が解決しようとする課題】このツインＭＯＮＯＳ
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のメモリセルを駆動するに際し
て、異なるコントロールゲートであっても同じ電位に設
定する場合には、これらの線を共通接続することができ
る。
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のメモリセルを駆動するに際し
て、異なるコントロールゲートであっても同じ電位に設
定する場合には、これらの線を共通接続することができ
る。
【０００６】ここで、フラッシュメモリの動作には、デ
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、８ビットまたは１６
ビットの選択セルにて同時に実施されるが、データの消
去はさらに広い範囲で同時に実施できる。
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、８ビットまたは１６
ビットの選択セルにて同時に実施されるが、データの消
去はさらに広い範囲で同時に実施できる。
【０００７】ここで、この種の不揮発性メモリでは、デ
ータのディスターブが課題となっている。データのディ
ススターブとは、選択セルのコントロールゲート線及び
ビット線に高電位を印加してプログラムまたは消去する
ときに、共用される配線によって非選択セクタ領域内の
セルにも高電位が印加され、プログラムの度にその状態
が繰り返されることでプログラムまたは消去されて、非
選択セルのデータがディスターブされることを言う。
ータのディスターブが課題となっている。データのディ
ススターブとは、選択セルのコントロールゲート線及び
ビット線に高電位を印加してプログラムまたは消去する
ときに、共用される配線によって非選択セクタ領域内の
セルにも高電位が印加され、プログラムの度にその状態
が繰り返されることでプログラムまたは消去されて、非
選択セルのデータがディスターブされることを言う。
【０００８】このような事態を防止するには、選択ゲー
ト回路を設けて、選択セクタのセルにのみ高電位が印加
され、非選択セクタのセルには高電位が印加されないよ
うにすることができる。
ト回路を設けて、選択セクタのセルにのみ高電位が印加
され、非選択セクタのセルには高電位が印加されないよ
うにすることができる。
【０００９】しかし、このようにすると、選択ゲート回
路のために面積を占有され、メモリセルの高集積化が妨
げられる。さらには、選択ゲートにて電圧降下が生ずる
と、プログラム時または消去時に選択セクタのセルに高
電位を供給するために、電圧降下分を上乗せして供給す
る必要がある。結果的に、低電圧駆動が妨げられ、特に
携帯機器のように低消費電力化が求められる機器には不
適合となる。
路のために面積を占有され、メモリセルの高集積化が妨
げられる。さらには、選択ゲートにて電圧降下が生ずる
と、プログラム時または消去時に選択セクタのセルに高
電位を供給するために、電圧降下分を上乗せして供給す
る必要がある。結果的に、低電圧駆動が妨げられ、特に
携帯機器のように低消費電力化が求められる機器には不
適合となる。
【００１０】さらに、今後は携帯機器等から高速にてデ
ータをリードする要求が高まるが、高速駆動の点でも改
善の余地があった。
ータをリードする要求が高まるが、高速駆動の点でも改
善の余地があった。
【００１１】そこで、本発明は、選択セルでのプログラ
ム時または消去時に非選択セクタのセルにてデータがデ
ィスターブされることを回避しながら、しかも選択ゲー
ト回路を要せずに高集積化が可能な不揮発性半導体記憶
装置を提供することにある。
ム時または消去時に非選択セクタのセルにてデータがデ
ィスターブされることを回避しながら、しかも選択ゲー
ト回路を要せずに高集積化が可能な不揮発性半導体記憶
装置を提供することにある。
【００１２】本発明の他の目的は、選択ゲート回路を不
要とすることで電圧降下を回避して、消費電力を低減す
ることができる不揮発性半導体装置を提供することにあ
る。
要とすることで電圧降下を回避して、消費電力を低減す
ることができる不揮発性半導体装置を提供することにあ
る。
【００１３】本発明のさらに他の目的は、高電位が供給
されるコントロールゲート線の負荷容量を低減して高速
駆動を可能とした不揮発性半導体記憶装置を提供するこ
とにある。
されるコントロールゲート線の負荷容量を低減して高速
駆動を可能とした不揮発性半導体記憶装置を提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明の一態様に係る不
揮発性半導体記憶装置は、１つのワードゲートと、２つ
のコントロールゲートにより制御される２つの不揮発性
メモリ素子を有するメモリセルを、相交差する第１及び
第２の方向にそれぞれ複数配列してなるメモリセルアレ
イ領域を有する。不揮発性半導体記憶装置はさらに、メ
モリセルアレイ領域内の複数のメモリセルの各々の第
１，第２のコントロールゲートを駆動するコントロール
ゲート駆動部を有する。
揮発性半導体記憶装置は、１つのワードゲートと、２つ
のコントロールゲートにより制御される２つの不揮発性
メモリ素子を有するメモリセルを、相交差する第１及び
第２の方向にそれぞれ複数配列してなるメモリセルアレ
イ領域を有する。不揮発性半導体記憶装置はさらに、メ
モリセルアレイ領域内の複数のメモリセルの各々の第
１，第２のコントロールゲートを駆動するコントロール
ゲート駆動部を有する。
【００１５】メモリセルアレイ領域は、第２の方向で分
割された複数のセクタ領域を有する。この複数のセクタ
領域の各々は、第１の方向に沿った複数の各列にそれぞ
れ配列された複数のメモリセルを有する。
割された複数のセクタ領域を有する。この複数のセクタ
領域の各々は、第１の方向に沿った複数の各列にそれぞ
れ配列された複数のメモリセルを有する。
【００１６】複数のセクタ領域の各々は、第１の方向で
複数に分割された複数のブロックを有する。コントロー
ルゲート駆動部は、複数のセクタ領域の各一つについて
それぞれ複数のコントロールゲートドライバを有する。
この複数のコントロールドライバの各々は、複数のブロ
ックのうちの互いに異なる１以上のブロックに配置され
た全メモリセルの前記第１及び第２のコントロールゲー
トの電位を設定する。
複数に分割された複数のブロックを有する。コントロー
ルゲート駆動部は、複数のセクタ領域の各一つについて
それぞれ複数のコントロールゲートドライバを有する。
この複数のコントロールドライバの各々は、複数のブロ
ックのうちの互いに異なる１以上のブロックに配置され
た全メモリセルの前記第１及び第２のコントロールゲー
トの電位を設定する。
【００１７】本発明の一態様によれば、ある一つのセク
タ領域内のある一つのブロックに配置された選択セルに
ついてプログラムする際には、そのセクタ領域内で選択
されたブロックに配置されたメモリセル（選択セル及び
非選択セル）のコントロールゲート電位のみを、対応す
るコントロールゲートドライバによってプログラム電位
とできる。選択セクタ内の他のブロック及び非選択セク
タ領域では、それに対応するコントロールゲートドライ
バによって、プログラム電位以外の電位に設定できるの
で、非選択のセクタ領域内の非選択セルにてデータがデ
ィスターブされることがない。しかもこのことは、選択
ゲート回路を用いずに達成できるため、メモリセルを高
集積化することができる。また、選択ゲート回路での電
圧降下も生じないので、低電圧駆動が可能となり、特に
携帯機器のメモリとして有効に利用できる。さらには、
一つのコントロールゲートドライバには一つのブロック
内のメモリセルのみが接続されるので、一つのセクタ領
域内の全てのメモリセルを接続するものと比較して、コ
ントロールゲート線に接続される負荷容量（ゲート容
量）が低減される。よって、メモリの高速駆動も可能と
なる。
タ領域内のある一つのブロックに配置された選択セルに
ついてプログラムする際には、そのセクタ領域内で選択
されたブロックに配置されたメモリセル（選択セル及び
非選択セル）のコントロールゲート電位のみを、対応す
るコントロールゲートドライバによってプログラム電位
とできる。選択セクタ内の他のブロック及び非選択セク
タ領域では、それに対応するコントロールゲートドライ
バによって、プログラム電位以外の電位に設定できるの
で、非選択のセクタ領域内の非選択セルにてデータがデ
ィスターブされることがない。しかもこのことは、選択
ゲート回路を用いずに達成できるため、メモリセルを高
集積化することができる。また、選択ゲート回路での電
圧降下も生じないので、低電圧駆動が可能となり、特に
携帯機器のメモリとして有効に利用できる。さらには、
一つのコントロールゲートドライバには一つのブロック
内のメモリセルのみが接続されるので、一つのセクタ領
域内の全てのメモリセルを接続するものと比較して、コ
ントロールゲート線に接続される負荷容量（ゲート容
量）が低減される。よって、メモリの高速駆動も可能と
なる。
【００１８】複数のブロックとして、第１の方向で複数
に分割された複数のラージブロックと、その複数のラー
ジブロックの各々を第１の方向でさらに細分割された複
数のスモールブロックを有することができる。
に分割された複数のラージブロックと、その複数のラー
ジブロックの各々を第１の方向でさらに細分割された複
数のスモールブロックを有することができる。
【００１９】この場合、複数のコントロールドライバの
各々は、複数のラージブロックのうちの互いに異なる一
つに配置され、かつ複数のスモールブロック内に配置さ
れた全メモリセルの第１及び第２のコントロールゲート
の電位を設定することができる。
各々は、複数のラージブロックのうちの互いに異なる一
つに配置され、かつ複数のスモールブロック内に配置さ
れた全メモリセルの第１及び第２のコントロールゲート
の電位を設定することができる。
【００２０】あるいは、複数のコントロールドライバの
各々は、複数のラージブロックの各々について互いに異
なる一つのスモールブロックに配置された全メモリセル
の前記第１及び第２のコントロールゲートの電位を設定
することができる。
各々は、複数のラージブロックの各々について互いに異
なる一つのスモールブロックに配置された全メモリセル
の前記第１及び第２のコントロールゲートの電位を設定
することができる。
【００２１】本発明の一態様において、データ消去時に
複数のコントロールゲートドライバの一つが選択され
て、該一つのセクタ領域内の全ての第１，第２のコント
ロールゲートに第１の消去用高電位を供給することがで
きる。こうして、複数のセクタ領域の各々にて一括して
データ消去を実施することができる。
複数のコントロールゲートドライバの一つが選択され
て、該一つのセクタ領域内の全ての第１，第２のコント
ロールゲートに第１の消去用高電位を供給することがで
きる。こうして、複数のセクタ領域の各々にて一括して
データ消去を実施することができる。
【００２２】本発明の一態様においてはさらに、複数の
セクタ領域の各々には、第１の方向に沿って形成された
複数のコントロールゲート線が設けられ、コントロール
ゲート駆動部は、複数のセクタ領域の各々に配置された
複数のコントロールゲート線の各々に、ゲート回路を経
由せずに直接接続されていることが好ましい。
セクタ領域の各々には、第１の方向に沿って形成された
複数のコントロールゲート線が設けられ、コントロール
ゲート駆動部は、複数のセクタ領域の各々に配置された
複数のコントロールゲート線の各々に、ゲート回路を経
由せずに直接接続されていることが好ましい。
【００２３】このように、面積を増大させ、電圧降下を
生じさせるゲート回路を排除しても、非選択のセクタ領
域内の非選択セルに高電位が印加されることはない。
生じさせるゲート回路を排除しても、非選択のセクタ領
域内の非選択セルに高電位が印加されることはない。
【００２４】ここで、この複数のコントロールゲート線
は、コントロールゲート駆動部に直接接続された複数の
メインコントロールゲート線と、複数のメインコントロ
ールゲート線と複数のメモリセルの前記第１，第２のコ
ントロールゲートとを接続する複数のサブコントロール
ゲート線とを含むことができる。これらは、層の異なる
金属配線にて形成することができる。
は、コントロールゲート駆動部に直接接続された複数の
メインコントロールゲート線と、複数のメインコントロ
ールゲート線と複数のメモリセルの前記第１，第２のコ
ントロールゲートとを接続する複数のサブコントロール
ゲート線とを含むことができる。これらは、層の異なる
金属配線にて形成することができる。
【００２５】このとき、複数のセクタ領域の各々に設け
られた偶数のメインコントロールゲート線には、偶数列
の複数メモリセルの各々の第２のコントロールゲートと
奇数列の複数メモリセルの各々の第１のコントロールゲ
ートとが共通接続された複数のサブコントロールゲート
を接続することができる。一方、複数のセクタ領域の各
々に設けられた奇数のメインコントロールゲート線に
は、奇数列の複数メモリセルの各々の第２のコントロー
ルゲートと偶数列の複数メモリセルの各々の第１のコン
トロールゲートとが共通接続された複数のサブコントロ
ールゲート線を接続することができる。
られた偶数のメインコントロールゲート線には、偶数列
の複数メモリセルの各々の第２のコントロールゲートと
奇数列の複数メモリセルの各々の第１のコントロールゲ
ートとが共通接続された複数のサブコントロールゲート
を接続することができる。一方、複数のセクタ領域の各
々に設けられた奇数のメインコントロールゲート線に
は、奇数列の複数メモリセルの各々の第２のコントロー
ルゲートと偶数列の複数メモリセルの各々の第１のコン
トロールゲートとが共通接続された複数のサブコントロ
ールゲート線を接続することができる。
【００２６】また、複数のセクタ領域の各々に対応して
設けられた複数のコントロールゲートドライバの各々に
ｋ本のメインコントロールゲート線が接続される場合に
は、複数のセクタ領域の各々には、ｋ本のサブコントロ
ールゲート線が接続されるメモリセル群からなる各入出
力ビットに対応したメモリブロックが、第２の方向に複
数配置される。このとき、第２の方向に沿って延びる複
数の配線を設けることが好ましい。こうすると、ｋ本の
メインコントロールゲート線の各々と、それと対応する
ｋ本のサブコントロールゲート線の各々とを、複数の配
線の一つを介して接続することができる。
設けられた複数のコントロールゲートドライバの各々に
ｋ本のメインコントロールゲート線が接続される場合に
は、複数のセクタ領域の各々には、ｋ本のサブコントロ
ールゲート線が接続されるメモリセル群からなる各入出
力ビットに対応したメモリブロックが、第２の方向に複
数配置される。このとき、第２の方向に沿って延びる複
数の配線を設けることが好ましい。こうすると、ｋ本の
メインコントロールゲート線の各々と、それと対応する
ｋ本のサブコントロールゲート線の各々とを、複数の配
線の一つを介して接続することができる。
【００２７】特に好ましい形態として、メモリブロック
の第２の方向に沿ったメモリセル数を４とすることがで
きる。この場合にはｋ＝４に設定され、コントロールゲ
ートドライバには４本のメインコントロールゲート線が
接続される。メモリブロックは、第２の方向に４セル有
するため計８ビットとなり、１本のサブコントロールゲ
ート線を２ビットに共用することで、４本のサブコント
ロールゲート線が配置される。
の第２の方向に沿ったメモリセル数を４とすることがで
きる。この場合にはｋ＝４に設定され、コントロールゲ
ートドライバには４本のメインコントロールゲート線が
接続される。メモリブロックは、第２の方向に４セル有
するため計８ビットとなり、１本のサブコントロールゲ
ート線を２ビットに共用することで、４本のサブコント
ロールゲート線が配置される。
【００２８】本発明の一態様では、複数のセクタ領域の
各々に、第１の方向に沿って形成された複数のビット線
と、少なくともデータのプログラム時及び読み出し時に
複数のビット線を駆動するビット線駆動部とをさらに有
することができる。
各々に、第１の方向に沿って形成された複数のビット線
と、少なくともデータのプログラム時及び読み出し時に
複数のビット線を駆動するビット線駆動部とをさらに有
することができる。
【００２９】ビット線駆動部はデータ消去時に複数のビ
ット線を駆動するようにしてもよいが、消去用ビット線
駆動部をさらに設けても良い。この消去用ビット線駆動
部は、一つのセクタ領域毎のデータ消去時に、該一つの
セクタ領域に形成された複数のビット線に第２の消去用
高電位を供給する。
ット線を駆動するようにしてもよいが、消去用ビット線
駆動部をさらに設けても良い。この消去用ビット線駆動
部は、一つのセクタ領域毎のデータ消去時に、該一つの
セクタ領域に形成された複数のビット線に第２の消去用
高電位を供給する。
【００３０】複数のセクタ領域の各々は、他のセクタと
分離された一つのウェル領域に形成することができる。
この場合、そのウェル領域に第２の消去用高電位を供給
する消去用ウェル駆動部を設けることができる。
分離された一つのウェル領域に形成することができる。
この場合、そのウェル領域に第２の消去用高電位を供給
する消去用ウェル駆動部を設けることができる。
【００３１】また、複数のビット線を不純物層にて形成
することかぎでき、この複数のビット線の各々に、複数
のメインビット線の各々を接続しても良い。メインビッ
ト線を金属配線とすれば、ビット線の低抵抗化が可能で
あり、また不純物層を第１の方向で連続させずに不連続
としても、その不連続な各ビット線にメインビット線を
介して給電できる。
することかぎでき、この複数のビット線の各々に、複数
のメインビット線の各々を接続しても良い。メインビッ
ト線を金属配線とすれば、ビット線の低抵抗化が可能で
あり、また不純物層を第１の方向で連続させずに不連続
としても、その不連続な各ビット線にメインビット線を
介して給電できる。
【００３２】このとき、複数のメインビット線から前記
複数のビット線に至る経路途中に、ゲート回路が設けな
いことが好ましい。ゲート回路はビット線の配線容量を
高めるほか、ゲート回路にて電圧降下が生ずることもあ
り、低電圧駆動の妨げとなるからである。
複数のビット線に至る経路途中に、ゲート回路が設けな
いことが好ましい。ゲート回路はビット線の配線容量を
高めるほか、ゲート回路にて電圧降下が生ずることもあ
り、低電圧駆動の妨げとなるからである。
【００３３】メモリセルアレイ領域には、第２の方向に
沿って配列された前記複数のメモリセルの各々のワード
ゲートにそれぞれ共通接続された複数のワードを、第２
の方向に沿って設けることができる。こうして、複数の
セクタ領域らにて複数のワード線は共用される。なお、
メモリセルアレイ領域の第２の方向の一端に、複数のワ
ード線を駆動するワード線駆動部を設けることができ
る。不揮発性半導体記憶装置の記憶容量をさらに大容量
化するには、第２の方向にてワード線ドライバを挟んだ
両側に、複数のメモリセルアレイ領域をそれぞれ配置し
ても良い。
沿って配列された前記複数のメモリセルの各々のワード
ゲートにそれぞれ共通接続された複数のワードを、第２
の方向に沿って設けることができる。こうして、複数の
セクタ領域らにて複数のワード線は共用される。なお、
メモリセルアレイ領域の第２の方向の一端に、複数のワ
ード線を駆動するワード線駆動部を設けることができ
る。不揮発性半導体記憶装置の記憶容量をさらに大容量
化するには、第２の方向にてワード線ドライバを挟んだ
両側に、複数のメモリセルアレイ領域をそれぞれ配置し
ても良い。
【００３４】第１，第２の不揮発性メモリ素子の各々
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ））か
らなるＯＮＯ膜を電荷のトラップサイトとして有するこ
とができるが、これに限らず他の構造を採用することが
できる。
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ））か
らなるＯＮＯ膜を電荷のトラップサイトとして有するこ
とができるが、これに限らず他の構造を採用することが
できる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００３６】（メモリセル構造）図１は不揮発性半導体
記憶装置の一断面を示し、図２はその等価回路図であ
る。図１において、１つのメモリセル１００は、Ｐ型ウ
ェル１０２上にゲート酸化膜を介して例えばポリサイド
にて形成されたワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリセル）１０８Ａ，１０８
Ｂとを有する。
記憶装置の一断面を示し、図２はその等価回路図であ
る。図１において、１つのメモリセル１００は、Ｐ型ウ
ェル１０２上にゲート酸化膜を介して例えばポリサイド
にて形成されたワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリセル）１０８Ａ，１０８
Ｂとを有する。
【００３７】第１，第２のコントロールゲート１０６
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
【００３８】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することができる。
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することができる。
【００３９】このように、１つのメモリセル１００は、
スプリットゲート（第１，第２のコントロールゲート１
０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメ
モリセル１０８Ａ，１０８Ｂを有し、第１，第２のＭＯ
ＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワード
ゲート１０４を共用している。
スプリットゲート（第１，第２のコントロールゲート１
０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメ
モリセル１０８Ａ，１０８Ｂを有し、第１，第２のＭＯ
ＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワード
ゲート１０４を共用している。
【００４０】この第１，第２のＭＯＮＯＳメモリセル１
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリセル１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。図１及び図２に示すよう
に、行方向（図１及び図２の第２の方向Ｂ）に間隔をお
いて配列された複数のワードゲート１０４は、ポリサイ
ドなどで形成される１本のワード線ＷＬに共通接続され
ている。
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリセル１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。図１及び図２に示すよう
に、行方向（図１及び図２の第２の方向Ｂ）に間隔をお
いて配列された複数のワードゲート１０４は、ポリサイ
ドなどで形成される１本のワード線ＷＬに共通接続され
ている。
【００４１】また、図１に示すコントロールゲート１０
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のメモ
リセル１００にて共用される。よって、符号１０６Ａ，
１０６Ｂをコントロールゲート線とも称する。
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のメモ
リセル１００にて共用される。よって、符号１０６Ａ，
１０６Ｂをコントロールゲート線とも称する。
【００４２】ここで、［ｉ］番目のメモリセル１００
［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］
番目のメモリセル１００［ｉ＋１］のコントロールゲー
ト線１０６Ａとには、例えばワードゲート，コントロー
ルゲート，ワード線よりも上層の第１層の金属層で形成
されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接
続されている。
［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］
番目のメモリセル１００［ｉ＋１］のコントロールゲー
ト線１０６Ａとには、例えばワードゲート，コントロー
ルゲート，ワード線よりも上層の第１層の金属層で形成
されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接
続されている。
【００４３】Ｐ型ウェル１０２には、［ｉ］番目のメモ
リセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂ
と、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のＭ
ＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］
番目の不純物層１１０［ｉ＋１］が設けられている。
リセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂ
と、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のＭ
ＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］
番目の不純物層１１０［ｉ＋１］が設けられている。
【００４４】これらの不純物層１１０［ｉ］，［ｉ＋
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のメモ
リセル１００にて共用されるビット線として機能する。
よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］な
どをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも
称する。
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のメモ
リセル１００にて共用されるビット線として機能する。
よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］な
どをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも
称する。
【００４５】（メモリセルからのデータ読み出し）一つ
のメモリセル１００は、図２に示すように、ワードゲー
ト１０４により駆動されるトランジスタＴ２と、第１，
第２のコントロールゲート１０６Ａ，１０６Ｂによりそ
れぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接
続したものと模式化することができる。
のメモリセル１００は、図２に示すように、ワードゲー
ト１０４により駆動されるトランジスタＴ２と、第１，
第２のコントロールゲート１０６Ａ，１０６Ｂによりそ
れぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接
続したものと模式化することができる。
【００４６】メモリセル１００の動作を説明するに際し
て、図３に示すように、隣接する２つのメモリセル１０
０［ｉ］，［ｉ＋１］の各所の電位の設定についてまず
説明する。図３は、メモリセル１００［ｉ］のワードゲ
ート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂから
のデータ読み出しについて説明する図である。なお、以
下の動作説明において、トランジスタＴ１〜Ｔ３のしき
い値電圧は２．５Ｖ未満と仮定する。
て、図３に示すように、隣接する２つのメモリセル１０
０［ｉ］，［ｉ＋１］の各所の電位の設定についてまず
説明する。図３は、メモリセル１００［ｉ］のワードゲ
ート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂから
のデータ読み出しについて説明する図である。なお、以
下の動作説明において、トランジスタＴ１〜Ｔ３のしき
い値電圧は２．５Ｖ未満と仮定する。
【００４７】この場合、メモリセル１００［ｉ］と同じ
行にある各ワードゲート１０４に例えば２．５Ｖを印加
して、各トランジスタＴ２をオンさせる。また、メモリ
セル１００［ｉ］の左側のコントロールゲート１０６Ａ
に、サブコントロールゲート線ＳＣＧ［ｉ］を介してオ
ーバライド電圧（例えば５Ｖ）を印加して、ＭＯＮＯＳ
メモリセル１０８Ａに相当するトランジスタＴ１をオン
させる。メモリセル１００［ｉ］の右側のコントロール
ゲート１０６Ｂの電位ＶCGとして、読み出し電位Ｖｒｅ
ａｄを印加する。
行にある各ワードゲート１０４に例えば２．５Ｖを印加
して、各トランジスタＴ２をオンさせる。また、メモリ
セル１００［ｉ］の左側のコントロールゲート１０６Ａ
に、サブコントロールゲート線ＳＣＧ［ｉ］を介してオ
ーバライド電圧（例えば５Ｖ）を印加して、ＭＯＮＯＳ
メモリセル１０８Ａに相当するトランジスタＴ１をオン
させる。メモリセル１００［ｉ］の右側のコントロール
ゲート１０６Ｂの電位ＶCGとして、読み出し電位Ｖｒｅ
ａｄを印加する。
【００４８】このとき、ワードゲート１０４の右側のＭ
ＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていたか
否かで、ＭＯＮＯＳメモリセル１０８Ｂに相当するトラ
ンジスタＴ３の動作は以下のように分かれる。
ＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていたか
否かで、ＭＯＮＯＳメモリセル１０８Ｂに相当するトラ
ンジスタＴ３の動作は以下のように分かれる。
【００４９】図４は、メモリセル１００［ｉ］の右側の
コントロールゲート１０６Ｂへの印加電圧と、それによ
って制御されるＭＯＮＯＳメモリセル１０８Ｂに相当す
るトランジスタＴ３のソース−ドレイン間に流れる電流
Ｉｄｓとの関係を示している。
コントロールゲート１０６Ｂへの印加電圧と、それによ
って制御されるＭＯＮＯＳメモリセル１０８Ｂに相当す
るトランジスタＴ３のソース−ドレイン間に流れる電流
Ｉｄｓとの関係を示している。
【００５０】図４に示すように、ＭＯＮＯＳメモリセル
１０８Ｂに電荷が蓄積されていない場合には、コントロ
ールゲート電位ＶCGが低いしきい値電圧Ｖｌｏｗを超え
ると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯ
Ｓメモリセル１０８Ｂに電荷が蓄積されている場合に
は、コントロールゲート電位ＶCGが高いしきい値電圧Ｖ
ｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
１０８Ｂに電荷が蓄積されていない場合には、コントロ
ールゲート電位ＶCGが低いしきい値電圧Ｖｌｏｗを超え
ると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯ
Ｓメモリセル１０８Ｂに電荷が蓄積されている場合に
は、コントロールゲート電位ＶCGが高いしきい値電圧Ｖ
ｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
【００５１】ここで、データ読み出し時にコントロール
ゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つの
しきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧（例
えば２．５Ｖ）に設定されている。
ゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つの
しきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧（例
えば２．５Ｖ）に設定されている。
【００５２】従って、ＭＯＮＯＳメモリセル１０８Ｂに
電荷が蓄積されていない場合には電流Ｉｄｓが流れ、Ｍ
ＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場
合には電流Ｉｄｓが流れないことになる。
電荷が蓄積されていない場合には電流Ｉｄｓが流れ、Ｍ
ＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場
合には電流Ｉｄｓが流れないことになる。
【００５３】ここで、データ読み出し時にはビット線Ｂ
Ｌ［ｉ］（不純物層１１０［ｉ］）の電位ＶＤ［ｉ］を
０Ｖに、ビット線ＢＬ［ｉ＋１］（不純物層１１０［ｉ
＋１］）の電位ＶＤ［ｉ＋１］を１．５Ｖにそれぞれ設
定しておく。こうすると、ＭＯＮＯＳメモリセル１０８
Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れ
るため、オン状態のトランジスタＴ１，Ｔ２を介して、
電位ＶＤ［ｉ］は０Ｖ→１．５Ｖと変化し、電位ＶＤ
［ｉ＋１］は１．５Ｖ→０Ｖと変化する。これに対し、
ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている
場合には電流Ｉｄｓが流れないため、トランジスタＴ
１，Ｔ２がオン状態であっても、電位ＶＤ［ｉ］は０Ｖ
のまま、電位ＶＤ［ｉ＋１］は１．５Ｖのまま変化しな
い。よって、一対のビット線ＢＬ［ｉ］，［ｉ＋１］の
電位を検出することで、メモリセル１００［ｉ］のＭＯ
ＮＯＳメモリセル１０８Ｂからのデータ読み出しが可能
となる。
Ｌ［ｉ］（不純物層１１０［ｉ］）の電位ＶＤ［ｉ］を
０Ｖに、ビット線ＢＬ［ｉ＋１］（不純物層１１０［ｉ
＋１］）の電位ＶＤ［ｉ＋１］を１．５Ｖにそれぞれ設
定しておく。こうすると、ＭＯＮＯＳメモリセル１０８
Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れ
るため、オン状態のトランジスタＴ１，Ｔ２を介して、
電位ＶＤ［ｉ］は０Ｖ→１．５Ｖと変化し、電位ＶＤ
［ｉ＋１］は１．５Ｖ→０Ｖと変化する。これに対し、
ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている
場合には電流Ｉｄｓが流れないため、トランジスタＴ
１，Ｔ２がオン状態であっても、電位ＶＤ［ｉ］は０Ｖ
のまま、電位ＶＤ［ｉ＋１］は１．５Ｖのまま変化しな
い。よって、一対のビット線ＢＬ［ｉ］，［ｉ＋１］の
電位を検出することで、メモリセル１００［ｉ］のＭＯ
ＮＯＳメモリセル１０８Ｂからのデータ読み出しが可能
となる。
【００５４】なお、メモリセル１００［ｉ＋１］でもト
ランジスタＴ１，Ｔ２はオンしているが、トランジスタ
Ｔ３のコントロールゲート電位ＶCGは０Ｖとされ、図３
の２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈの双方より
電位ＶCGが低いので、メモリセル１００［ｉ＋１］にて
ソース−ドレイン電流は流れることがない。よって、メ
モリセル１００［ｉ＋１］でのデータ蓄積状況が、メモ
リセル１００［ｉ］からのデータ読み出しに悪影響を与
えることがない。
ランジスタＴ１，Ｔ２はオンしているが、トランジスタ
Ｔ３のコントロールゲート電位ＶCGは０Ｖとされ、図３
の２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈの双方より
電位ＶCGが低いので、メモリセル１００［ｉ＋１］にて
ソース−ドレイン電流は流れることがない。よって、メ
モリセル１００［ｉ＋１］でのデータ蓄積状況が、メモ
リセル１００［ｉ］からのデータ読み出しに悪影響を与
えることがない。
【００５５】メモリセル１００［ｉ］の左側のＭＯＮＯ
Ｓメモリセル１０８Ａからデータを読み出すには、メモ
リセル１００［ｉ−１］，［ｉ］の各所の電位を、上記
と同様に設定すればよい。
Ｓメモリセル１０８Ａからデータを読み出すには、メモ
リセル１００［ｉ−１］，［ｉ］の各所の電位を、上記
と同様に設定すればよい。
【００５６】（メモリセルのプログラミング）図５は、
メモリセル１００［ｉ］のワードゲード１０４の右側の
ＭＯＮＯＳメモリセル１０８Ｂのデータプログラミング
について説明する図である。なお、このデータプログラ
ミング動作の前には、後述するデータ消去動作が実施さ
れている。
メモリセル１００［ｉ］のワードゲード１０４の右側の
ＭＯＮＯＳメモリセル１０８Ｂのデータプログラミング
について説明する図である。なお、このデータプログラ
ミング動作の前には、後述するデータ消去動作が実施さ
れている。
【００５７】図５では、図３と同じく、サブコントロー
ルゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（例
えば５Ｖ）とされ、サブコントロールゲート線ＳＣＧ
［ｉ＋２］の電位は０Ｖとされている。しかし、各ワー
ドゲート１０４の電位は、ワード線ＷＬにより例えば
０．７７〜１．０Ｖ程度に設定される。また、メモリセ
ル１００［ｉ＋１］の右側のコントロールゲート１０８
Ｂの電位は、サブコントロールゲート線ＳＣＧ［ｉ＋
１］を介して、図４に示す書き込み電位Ｖｗｒｉｔｅ
（例えば５〜６Ｖ）に設定され、［ｉ＋１］番目の不純
物層１１０［ｉ＋１］（ビット線ＢＬ［ｉ＋１］）の電
位ＶＤ［ｉ＋１］は例えば４．５〜５Ｖに設定される。
ルゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（例
えば５Ｖ）とされ、サブコントロールゲート線ＳＣＧ
［ｉ＋２］の電位は０Ｖとされている。しかし、各ワー
ドゲート１０４の電位は、ワード線ＷＬにより例えば
０．７７〜１．０Ｖ程度に設定される。また、メモリセ
ル１００［ｉ＋１］の右側のコントロールゲート１０８
Ｂの電位は、サブコントロールゲート線ＳＣＧ［ｉ＋
１］を介して、図４に示す書き込み電位Ｖｗｒｉｔｅ
（例えば５〜６Ｖ）に設定され、［ｉ＋１］番目の不純
物層１１０［ｉ＋１］（ビット線ＢＬ［ｉ＋１］）の電
位ＶＤ［ｉ＋１］は例えば４．５〜５Ｖに設定される。
【００５８】こうすると、メモリセル１００［ｉ］のト
ランジスタＴ１，Ｔ２がそれぞれオンして、不純物層１
１０［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮ
ＯＳメモリセル１０８ＢのＯＮＯ膜１０９にはチャンネ
ルホットエレクトロン（ＣＨＥ）がトラップされる。こ
うして、ＭＯＮＯＳメモリセル１０８Ｂのプログラミン
グ動作が実施されて、データの「０」または「１」が書
き込まれる。
ランジスタＴ１，Ｔ２がそれぞれオンして、不純物層１
１０［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮ
ＯＳメモリセル１０８ＢのＯＮＯ膜１０９にはチャンネ
ルホットエレクトロン（ＣＨＥ）がトラップされる。こ
うして、ＭＯＮＯＳメモリセル１０８Ｂのプログラミン
グ動作が実施されて、データの「０」または「１」が書
き込まれる。
【００５９】（メモリセルのデータ消去）図６は、ワー
ド線ＷＬに接続された２つのメモリセル１００［ｉ］，
［ｉ＋１］のデータ消去について説明する図である。
ド線ＷＬに接続された２つのメモリセル１００［ｉ］，
［ｉ＋１］のデータ消去について説明する図である。
【００６０】図６では、各ワードゲート１０４の電位
は、ワード線ＷＬによって例えば１．８Ｖに設定され、
サブコントロールゲート線ＳＣＧ［ｉ］，［ｉ＋１］，
［ｉ＋２］によって、コントロールゲート１０６Ａ，１
０６Ｂの電位は例えば−５〜−６Ｖ程度（第１の消去用
高電位）に設定される。さらに、不純物層（ビット線）
１１０［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、Ｐ
型ウェル電位と等しい３〜５Ｖ（第２の消去用高電位）
に設定される。
は、ワード線ＷＬによって例えば１．８Ｖに設定され、
サブコントロールゲート線ＳＣＧ［ｉ］，［ｉ＋１］，
［ｉ＋２］によって、コントロールゲート１０６Ａ，１
０６Ｂの電位は例えば−５〜−６Ｖ程度（第１の消去用
高電位）に設定される。さらに、不純物層（ビット線）
１１０［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、Ｐ
型ウェル電位と等しい３〜５Ｖ（第２の消去用高電位）
に設定される。
【００６１】こうすると、各ＭＯＮＯＳメモリセル１０
８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた
電子は、金属（Ｍ）に印加された第１の消去用高電位
と、シリコン（Ｓ）に印加された第２の消去用高電位と
で形成される電界により、トンネル効果により抜かれて
消去される。これにより、複数メモリセルにて同時にデ
ータ消去が可能となる。なお、消去動作としては、上述
のものとは異なり、ビット線となる不純物層の表面のバ
ンド−バンドトンネリングによりホットホールを形成
し、蓄えられていたエレクトロンを消去するものであっ
ても良い。
８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた
電子は、金属（Ｍ）に印加された第１の消去用高電位
と、シリコン（Ｓ）に印加された第２の消去用高電位と
で形成される電界により、トンネル効果により抜かれて
消去される。これにより、複数メモリセルにて同時にデ
ータ消去が可能となる。なお、消去動作としては、上述
のものとは異なり、ビット線となる不純物層の表面のバ
ンド−バンドトンネリングによりホットホールを形成
し、蓄えられていたエレクトロンを消去するものであっ
ても良い。
【００６２】（不揮発性半導体記憶装置の全体構成）上
述のメモリセル１００を用いて構成される不揮発性半導
体記憶装置の全体構成について、図７（Ａ）〜図７
（Ｅ）を参照して説明する。
述のメモリセル１００を用いて構成される不揮発性半導
体記憶装置の全体構成について、図７（Ａ）〜図７
（Ｅ）を参照して説明する。
【００６３】図７（Ａ）は１チップの不揮発性半導体記
憶装置の平面レイアウト図であり、ワード線駆動部２０
１を挟んだ左右のメモリセルアレイ領域２００Ａ，２０
０Ｂは、例えば３２個のセクタ領域２１０にそれぞれ分
割されている。１チップの不揮発性半導体記憶装置とし
ては、第０〜第６３のセクタ領域２１０を有する。３２
個のセクタ領域２１０は、図７（Ａ）に示すように左右
のメモリセルアレイ領域２００Ａ，２００Ｂを第２の方
向（行方向）Ｂでそれぞれ分割したもので、各セクタ領
域２１０は第１の方向（列方向）Ａを長手方向とする縦
長形状を有する。データ消去の最小単位がセクタ領域２
１０であり、セクタ領域２１０内の記憶データは一括消
去される。
憶装置の平面レイアウト図であり、ワード線駆動部２０
１を挟んだ左右のメモリセルアレイ領域２００Ａ，２０
０Ｂは、例えば３２個のセクタ領域２１０にそれぞれ分
割されている。１チップの不揮発性半導体記憶装置とし
ては、第０〜第６３のセクタ領域２１０を有する。３２
個のセクタ領域２１０は、図７（Ａ）に示すように左右
のメモリセルアレイ領域２００Ａ，２００Ｂを第２の方
向（行方向）Ｂでそれぞれ分割したもので、各セクタ領
域２１０は第１の方向（列方向）Ａを長手方向とする縦
長形状を有する。データ消去の最小単位がセクタ領域２
１０であり、セクタ領域２１０内の記憶データは一括消
去される。
【００６４】左右のメモリアレイ領域２００Ａ，２００
Ｂの各々は、例えば４Ｋ本のワード線ＷＬと２Ｋ本のビ
ット線ＢＬを有する。ここで、本実施の形態では１本の
ビット線ＢＬに２つのＭＯＮＯＳメモリセル１０８Ａ，
１０８Ｂが接続されるため、２Ｋ本のビット線ＢＬは４
Ｋｂｉｔの記憶容量を意味する。図７（Ａ）の不揮発性
半導体記憶装置は左右のメモリアレイ領域２００Ａ，２
００Ｂを有するため、メモリ全体として（４Ｋ本のワー
ド線ＷＬ）×（２Ｋ本のビット線ＢＬ）×２×２で定義
される記憶容量を有する。各セクタ領域２１０の記憶容
量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本
のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定
義される記憶容量を有する。
Ｂの各々は、例えば４Ｋ本のワード線ＷＬと２Ｋ本のビ
ット線ＢＬを有する。ここで、本実施の形態では１本の
ビット線ＢＬに２つのＭＯＮＯＳメモリセル１０８Ａ，
１０８Ｂが接続されるため、２Ｋ本のビット線ＢＬは４
Ｋｂｉｔの記憶容量を意味する。図７（Ａ）の不揮発性
半導体記憶装置は左右のメモリアレイ領域２００Ａ，２
００Ｂを有するため、メモリ全体として（４Ｋ本のワー
ド線ＷＬ）×（２Ｋ本のビット線ＢＬ）×２×２で定義
される記憶容量を有する。各セクタ領域２１０の記憶容
量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本
のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定
義される記憶容量を有する。
【００６５】図７（Ｂ）は、図７（Ａ）に示す不揮発性
半導体記憶装置の一つのセクタ領域２１０の詳細を示し
ている。図７（Ｂ）に示すように、各セクタ領域２１０
は第２の方向にて分割され、１６ビットのデータをリー
ド・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメ
モリブロック（入出力ビットに対応したメモリブロッ
ク）２１４を有している。各メモリブロック２１４は、
図７（Ｂ）に示すように、４ｋ（４０９６）本のワード
線ＷＬを有する。
半導体記憶装置の一つのセクタ領域２１０の詳細を示し
ている。図７（Ｂ）に示すように、各セクタ領域２１０
は第２の方向にて分割され、１６ビットのデータをリー
ド・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメ
モリブロック（入出力ビットに対応したメモリブロッ
ク）２１４を有している。各メモリブロック２１４は、
図７（Ｂ）に示すように、４ｋ（４０９６）本のワード
線ＷＬを有する。
【００６６】図７（Ｃ）に示すように、図７（Ｂ）に示
す一つのメモリブロック２１４は、第１の方向Ａにて８
個のラージブロック２１２に分割されている。この各ラ
ージブロック２１２は、図７（Ｄ）に示すように、第１
の方向Ａにて８個のスモールブロック２１５に分割され
ている。各スモールブロック２１５は、図７（Ｅ）に示
すように、６４本のワード線ＷＬを有する。
す一つのメモリブロック２１４は、第１の方向Ａにて８
個のラージブロック２１２に分割されている。この各ラ
ージブロック２１２は、図７（Ｄ）に示すように、第１
の方向Ａにて８個のスモールブロック２１５に分割され
ている。各スモールブロック２１５は、図７（Ｅ）に示
すように、６４本のワード線ＷＬを有する。
【００６７】よって、一つのラージブロック２１２に配
されるワード線ＷＬの総数（冗長用も含む）は、６４本
×８スモールブロック＝５１２本となる。このため、一
つのセクタ領域２１０に配されるワード線ＷＬの総数
は、５１２（本）×８（ラージブッロク）＝４０９６本
となる。
されるワード線ＷＬの総数（冗長用も含む）は、６４本
×８スモールブロック＝５１２本となる。このため、一
つのセクタ領域２１０に配されるワード線ＷＬの総数
は、５１２（本）×８（ラージブッロク）＝４０９６本
となる。
【００６８】（セクタ領域の詳細）図８は、図７（Ａ）
に示すセクタ領域０の詳細を示している。図８に示すス
モールメモリブロック２１６は、図９に示すように、メ
モリセル１００を列方向に例えば６４個、行方向に例え
ば４個配列したものである。一つのスモールメモリブロ
ック２１６には、例えば第１層の金属配線層である４本
のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、デ
ータの入出力線である４本のビット線ＢＬ０〜ＢＬ３
と、６４本のワード線ＷＬとが接続されている。
に示すセクタ領域０の詳細を示している。図８に示すス
モールメモリブロック２１６は、図９に示すように、メ
モリセル１００を列方向に例えば６４個、行方向に例え
ば４個配列したものである。一つのスモールメモリブロ
ック２１６には、例えば第１層の金属配線層である４本
のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、デ
ータの入出力線である４本のビット線ＢＬ０〜ＢＬ３
と、６４本のワード線ＷＬとが接続されている。
【００６９】ここで、偶数のコントロールゲート線ＳＣ
Ｇ０，ＳＣＧ２には、偶数列（第０列または第２列）の
複数メモリセルの各々の第２のコントロールゲート１０
６Ｂと奇数列（第１列または第３列）の複数メモリセル
の各々の第１のコントロールゲート１０６Ａとが共通接
続されている。同様に、奇数のサブコントロールゲート
線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３
列）の複数メモリセルの各々の第２のコントロールゲー
ト１０６Ｂと偶数列（第２列または第４列）の複数メモ
リセルの各々の第１のコントロールゲート１０６Ａとが
共通接続されている。
Ｇ０，ＳＣＧ２には、偶数列（第０列または第２列）の
複数メモリセルの各々の第２のコントロールゲート１０
６Ｂと奇数列（第１列または第３列）の複数メモリセル
の各々の第１のコントロールゲート１０６Ａとが共通接
続されている。同様に、奇数のサブコントロールゲート
線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３
列）の複数メモリセルの各々の第２のコントロールゲー
ト１０６Ｂと偶数列（第２列または第４列）の複数メモ
リセルの各々の第１のコントロールゲート１０６Ａとが
共通接続されている。
【００７０】図８に示すように、スモールメモリブロッ
ク２１６が列方向に６４個配列され、１６ビットの入出
力を行うために、Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応した１６
個のスモールメモリブロック２１６が行方向に配列され
ている。
ク２１６が列方向に６４個配列され、１６ビットの入出
力を行うために、Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応した１６
個のスモールメモリブロック２１６が行方向に配列され
ている。
【００７１】各スモールメモリブロック２１６では、コ
ントロールゲート線ＳＣＧ０が、行方向に延びる例えば
第２層の金属配線Ｍ０に共通接続されている。同様に、
１６本のサブコントロールゲート線ＳＣＧ１は金属配線
Ｍ１に、１６本のサブコントロールゲート線ＳＣＧ２は
金属配線Ｍ２に、１６本のサブコントロールゲート線Ｓ
ＣＧ３は金属配線Ｍ３にそれぞれ共通接続されている。
ントロールゲート線ＳＣＧ０が、行方向に延びる例えば
第２層の金属配線Ｍ０に共通接続されている。同様に、
１６本のサブコントロールゲート線ＳＣＧ１は金属配線
Ｍ１に、１６本のサブコントロールゲート線ＳＣＧ２は
金属配線Ｍ２に、１６本のサブコントロールゲート線Ｓ
ＣＧ３は金属配線Ｍ３にそれぞれ共通接続されている。
【００７２】このセクタ領域０のコントロールゲート駆
動部である８個のＣＧドライバ３００−０〜３００−７
が設けられている。ＣＧドライバ３００−０から列方向
に延びる４本のメインコントロールゲート線ＭＣＧ００
〜ＭＣＧ０３が設けられ、これらは例えば第３層の金属
配線により形成されている。同様に、ＣＧドライバ３０
１−０からは４本のメインコントロールゲート線ＭＣＧ
１０〜ＭＣＧ１３が、ＣＧドライバ３００−２からは４
本のメインコントロールゲート線ＭＣＧ２０〜ＭＣＧ２
３が、…ＣＧドライバ３００−７からは４本のメインコ
ントロールゲート線ＭＣＧ７０〜ＭＣＧ７３が、それぞ
れ列方向に延びている。
動部である８個のＣＧドライバ３００−０〜３００−７
が設けられている。ＣＧドライバ３００−０から列方向
に延びる４本のメインコントロールゲート線ＭＣＧ００
〜ＭＣＧ０３が設けられ、これらは例えば第３層の金属
配線により形成されている。同様に、ＣＧドライバ３０
１−０からは４本のメインコントロールゲート線ＭＣＧ
１０〜ＭＣＧ１３が、ＣＧドライバ３００−２からは４
本のメインコントロールゲート線ＭＣＧ２０〜ＭＣＧ２
３が、…ＣＧドライバ３００−７からは４本のメインコ
ントロールゲート線ＭＣＧ７０〜ＭＣＧ７３が、それぞ
れ列方向に延びている。
【００７３】ここで、ＣＧドライバ３００−０から列方
向に延びる４本のメインコントロールゲート線ＭＣＧ０
０〜ＭＣＧ０３は、図８に示すようにラージブロック０
の領域に亘って延びている。そして、ラージブロック０
〜７の各々に配置された８本、計６４本の金属配線Ｍ０
は、メインコントロールゲート線ＭＣＧ００に共通接続
されている。同様に、６４本の金属配線Ｍ１はメインコ
ントロールゲート線ＭＣＧ０１に、６４本の金属配線Ｍ
２はメインコントロールゲート線ＭＣＧ０２に、６４本
の金属配線Ｍ３はメインコントロールゲート線ＭＣＧ０
３にそれぞれ共通接続されている。
向に延びる４本のメインコントロールゲート線ＭＣＧ０
０〜ＭＣＧ０３は、図８に示すようにラージブロック０
の領域に亘って延びている。そして、ラージブロック０
〜７の各々に配置された８本、計６４本の金属配線Ｍ０
は、メインコントロールゲート線ＭＣＧ００に共通接続
されている。同様に、６４本の金属配線Ｍ１はメインコ
ントロールゲート線ＭＣＧ０１に、６４本の金属配線Ｍ
２はメインコントロールゲート線ＭＣＧ０２に、６４本
の金属配線Ｍ３はメインコントロールゲート線ＭＣＧ０
３にそれぞれ共通接続されている。
【００７４】換言すれば、ＣＧドライバ３００−０から
列方向に延びる４本のメインコントロールゲート線ＭＣ
Ｇ００〜ＭＣＧ０３は、図８に示すようにラージブロッ
ク０内に配置された全メモリセルの第１，第２のコント
ロールゲート１０６Ａ，１０６Ｂにのみ電位を供給可能
で、他のラージブロック１−７には接続されていない。
列方向に延びる４本のメインコントロールゲート線ＭＣ
Ｇ００〜ＭＣＧ０３は、図８に示すようにラージブロッ
ク０内に配置された全メモリセルの第１，第２のコント
ロールゲート１０６Ａ，１０６Ｂにのみ電位を供給可能
で、他のラージブロック１−７には接続されていない。
【００７５】同様に、図８では省略されているが、ＣＧ
ドライバ３００−１はラージブロック１と、ＣＧドライ
バ３００−２はラージブロック２と、…ＣＧドライバ３
００−６はラージブロック６とそれぞれ接続されてい
る。
ドライバ３００−１はラージブロック１と、ＣＧドライ
バ３００−２はラージブロック２と、…ＣＧドライバ３
００−６はラージブロック６とそれぞれ接続されてい
る。
【００７６】図８ではさらに、ＣＧドライバ３００−７
がラージブロック７とのみ接続されている状態が図示さ
れている。
がラージブロック７とのみ接続されている状態が図示さ
れている。
【００７７】図１０は、相隣り合うセクタ領域０とセク
タ領域１との関係を示している。セクタ領域０とセクタ
領域１とはワード線ＷＬが共用されるが、メインコント
ロールゲート線ＭＣＧ及びメインビット線ＭＢＬはそれ
ぞれ独立して設けられている。特に図１０では、セクタ
領域０に対応するドライバの一つであるＣＧドライバ３
００−０と、セクタ領域１に対応するドライバの一つで
あるＣＧドライバ３０１−０とが示され、ＣＧドライバ
はセクタ領域毎に独立して設けられている。
タ領域１との関係を示している。セクタ領域０とセクタ
領域１とはワード線ＷＬが共用されるが、メインコント
ロールゲート線ＭＣＧ及びメインビット線ＭＢＬはそれ
ぞれ独立して設けられている。特に図１０では、セクタ
領域０に対応するドライバの一つであるＣＧドライバ３
００−０と、セクタ領域１に対応するドライバの一つで
あるＣＧドライバ３０１−０とが示され、ＣＧドライバ
はセクタ領域毎に独立して設けられている。
【００７８】また、例えばセクタ領域０を例に挙げれ
ば、スモールメモリブロック２１６毎に配置された複数
のサブコントロールゲート線ＳＣＧ０はメインコントロ
ールゲート線ＭＣＧ００に共通接続されている。このメ
インコントロールゲート線ＭＣＧ００から各サブコント
ロールゲート線ＳＣＧ０に至る各経路途中には、ゲート
回路は配置されていない。
ば、スモールメモリブロック２１６毎に配置された複数
のサブコントロールゲート線ＳＣＧ０はメインコントロ
ールゲート線ＭＣＧ００に共通接続されている。このメ
インコントロールゲート線ＭＣＧ００から各サブコント
ロールゲート線ＳＣＧ０に至る各経路途中には、ゲート
回路は配置されていない。
【００７９】同様に、スモールメモリブロック２１６毎
に配置された複数のビット線ＢＬ０（不純物層）は、金
属配線であるメインビット線ＭＢＬ０に共通接続されて
いる。このメインビット線ＭＢＬ０から各ビット線ＢＬ
０に至る各経路途中にも、ゲート回路は配置されていな
い。なお、以上のことは他のセクタ領域１−７について
も同様である。
に配置された複数のビット線ＢＬ０（不純物層）は、金
属配線であるメインビット線ＭＢＬ０に共通接続されて
いる。このメインビット線ＭＢＬ０から各ビット線ＢＬ
０に至る各経路途中にも、ゲート回路は配置されていな
い。なお、以上のことは他のセクタ領域１−７について
も同様である。
【００８０】（動作説明）ここで、本実施形態の不揮発
性半導体記憶装置でのデータ消去時とプログラム時とに
ついて、設定されるコントロールゲート線ＣＧ、ビット
線ＢＬ及びワード線ＷＬの各電位を、下記の表１に示
す。
性半導体記憶装置でのデータ消去時とプログラム時とに
ついて、設定されるコントロールゲート線ＣＧ、ビット
線ＢＬ及びワード線ＷＬの各電位を、下記の表１に示
す。
【００８１】
【表１】
【００８２】表１において、データ消去時には例えばセ
クタ領域０（選択セクタ）内は全て選択セルとなり、４
０９６本のワード線ＷＬには１．８Ｖが供給される。ま
た、ＣＧドライバ３００−０〜３００−７によって３２
本の全てのメインコントロールゲート線ＭＣＧ００〜Ｍ
ＣＧ０３，ＭＣＧ１０〜ＭＣＧ１３，…ＭＣＧ７０〜Ｍ
ＣＧ７３に第１の消去用高電位（例えば−５Ｖ）が供給
され、セクタ領域０（選択セクタ）内の全メモリセルの
コントロールゲート１０６Ａ，１０６Ｂに、一括して第
１の消去用高電位を供給することができる。このとき、
セクタ領域０内の全ビット線ＢＬには第２の消去用高電
位（例えば５Ｖ）が供給されるが、その供給方法につい
ては後述する。こうして、選択されたセクタ領域０内の
全メモリセルにてデータ消去を実施できる。
クタ領域０（選択セクタ）内は全て選択セルとなり、４
０９６本のワード線ＷＬには１．８Ｖが供給される。ま
た、ＣＧドライバ３００−０〜３００−７によって３２
本の全てのメインコントロールゲート線ＭＣＧ００〜Ｍ
ＣＧ０３，ＭＣＧ１０〜ＭＣＧ１３，…ＭＣＧ７０〜Ｍ
ＣＧ７３に第１の消去用高電位（例えば−５Ｖ）が供給
され、セクタ領域０（選択セクタ）内の全メモリセルの
コントロールゲート１０６Ａ，１０６Ｂに、一括して第
１の消去用高電位を供給することができる。このとき、
セクタ領域０内の全ビット線ＢＬには第２の消去用高電
位（例えば５Ｖ）が供給されるが、その供給方法につい
ては後述する。こうして、選択されたセクタ領域０内の
全メモリセルにてデータ消去を実施できる。
【００８３】このとき、非選択である例えばセクタ領域
１では、４０９６本の全ワード線ＷＬに１．８Ｖが供給
されるが、コントロールゲートＣＧ及びビット線ＢＬは
セクタ領域０とは独立して０Ｖを供給できるので、非選
択セクタにてデータ消去が実施されることはない。
１では、４０９６本の全ワード線ＷＬに１．８Ｖが供給
されるが、コントロールゲートＣＧ及びビット線ＢＬは
セクタ領域０とは独立して０Ｖを供給できるので、非選
択セクタにてデータ消去が実施されることはない。
【００８４】次に、プログラミング動作について説明す
る。選択されたセクタ領域０内の例えばラージブロック
０に配置された１６個のＩ／Ｏにそれぞれ対応する各一
つのＭＯＮＯＳメモリセルにて、１６ビット同時にデー
タプログラミングが実施される。このために、セクタ領
域０内の選択セルに接続されたいずれか１本のワード線
ＷＬに１Ｖが供給され、他の４０９５本のワード線ＷＬ
は０Ｖに設定される。また、セクタ領域０内のラージブ
ロック０に配置された、各Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応
する１６個のメモリブロック２１４において、図５のＣ
Ｇ［ｉ］，ＣＧ［ｉ＋１］に相当する２本のコントロー
ルゲート線ＣＧに５Ｖを供給し、他のコントロールゲー
ト線ＣＧは０Ｖに設定する。さらに、セクタ領域０内の
各メモリブロック２１４において、図５のビット線ＢＬ
［ｉ＋１］に相当する１本のビット線ＢＬに５Ｖを供給
し、他のビット線ＢＬは０Ｖに設定する。これにより、
セクタ領域０内のラージブロック０に配置された各メモ
リブロック２１４内の各一つのＭＯＮＯＳメモリセルに
てデータプログラミングが実施される。
る。選択されたセクタ領域０内の例えばラージブロック
０に配置された１６個のＩ／Ｏにそれぞれ対応する各一
つのＭＯＮＯＳメモリセルにて、１６ビット同時にデー
タプログラミングが実施される。このために、セクタ領
域０内の選択セルに接続されたいずれか１本のワード線
ＷＬに１Ｖが供給され、他の４０９５本のワード線ＷＬ
は０Ｖに設定される。また、セクタ領域０内のラージブ
ロック０に配置された、各Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応
する１６個のメモリブロック２１４において、図５のＣ
Ｇ［ｉ］，ＣＧ［ｉ＋１］に相当する２本のコントロー
ルゲート線ＣＧに５Ｖを供給し、他のコントロールゲー
ト線ＣＧは０Ｖに設定する。さらに、セクタ領域０内の
各メモリブロック２１４において、図５のビット線ＢＬ
［ｉ＋１］に相当する１本のビット線ＢＬに５Ｖを供給
し、他のビット線ＢＬは０Ｖに設定する。これにより、
セクタ領域０内のラージブロック０に配置された各メモ
リブロック２１４内の各一つのＭＯＮＯＳメモリセルに
てデータプログラミングが実施される。
【００８５】このとき、表１に示すように、選択された
セクタ領域０内のラージブロック０に配置された非選択
セルにおいては、ワード線ＷＬは０Ｖに設定されるが、
コントロールゲート線ＣＧ及びビット線ＢＬには共に５
Ｖの高電位が印加される。
セクタ領域０内のラージブロック０に配置された非選択
セルにおいては、ワード線ＷＬは０Ｖに設定されるが、
コントロールゲート線ＣＧ及びビット線ＢＬには共に５
Ｖの高電位が印加される。
【００８６】一方、表１に示すように、非選択のセクタ
領域内における非選択セルにおいては、コントロールゲ
ート線ＣＧ及びビット線ＢＬには共に０Ｖが印加され
る。よって、非選択セクタ領域内では、プログラム時と
同様な高電位が印加されることで生ずるディスターブが
非選択セルに生ずることがない。このことは、選択され
たセクタ領域０内のラージブロック０を除くラージブロ
ック１−７に配置された非選択セルについても同様であ
る。
領域内における非選択セルにおいては、コントロールゲ
ート線ＣＧ及びビット線ＢＬには共に０Ｖが印加され
る。よって、非選択セクタ領域内では、プログラム時と
同様な高電位が印加されることで生ずるディスターブが
非選択セルに生ずることがない。このことは、選択され
たセクタ領域０内のラージブロック０を除くラージブロ
ック１−７に配置された非選択セルについても同様であ
る。
【００８７】選択されたセクタ領域０内のラージブロッ
ク０に配置された非選択セルには高電位が印加されてし
まうが、このような高電位はセクタ領域０内のラージブ
ロック０にてプログラミングを実施する場合にのみ印加
される。よって、いずれか一つのセクタ領域でのプログ
ラミングが実施される度に、他のセクタ領域内の非選択
セルに高電位が印加されるものと比較すれば、高電位が
印加される頻度が大幅に低減し、ディスターブが生ずる
ことを防止できる。
ク０に配置された非選択セルには高電位が印加されてし
まうが、このような高電位はセクタ領域０内のラージブ
ロック０にてプログラミングを実施する場合にのみ印加
される。よって、いずれか一つのセクタ領域でのプログ
ラミングが実施される度に、他のセクタ領域内の非選択
セルに高電位が印加されるものと比較すれば、高電位が
印加される頻度が大幅に低減し、ディスターブが生ずる
ことを防止できる。
【００８８】（比較例１の説明）図１１は、比較例１の
構成を示している。この比較例１では、メモリセルアレ
イ領域は、列方向で分割され、列方向を長手方向とする
複数のセクタ領域０，１，…を有する。また比較例１で
は、ＣＧドライバ４００，４０１はセクタ領域０，１に
それぞれ対応して設けられずに、両セクタ領域０，１に
共用されている。
構成を示している。この比較例１では、メモリセルアレ
イ領域は、列方向で分割され、列方向を長手方向とする
複数のセクタ領域０，１，…を有する。また比較例１で
は、ＣＧドライバ４００，４０１はセクタ領域０，１に
それぞれ対応して設けられずに、両セクタ領域０，１に
共用されている。
【００８９】ここで、図１１に示すように、セクタ領域
０に対応して選択ゲート領域４０２が、セクタ領域１に
対応して選択ゲート領域４０３がそれぞれ設けられてい
る。選択ゲート領域４０２，４０３に配置されたＮ型Ｍ
ＯＳトランジスタ群は、選択信号線ＣＧＳ０，ＣＧＳ１
の電位に基づいて、ＣＧドライバ４００，４０１から供
給される電位をセクタ領域０，１に供給するか否かを選
択するものである。同様に、選択ゲート領域４０２，４
０３に配置された他のＮ型ＭＯＳトランジスタ群は、選
択信号線ＢＬＳ０，ＢＬＳ１の電位に基づいて、セクタ
領域０，１のビット線ＢＬの接続／非接続を選択してい
る。
０に対応して選択ゲート領域４０２が、セクタ領域１に
対応して選択ゲート領域４０３がそれぞれ設けられてい
る。選択ゲート領域４０２，４０３に配置されたＮ型Ｍ
ＯＳトランジスタ群は、選択信号線ＣＧＳ０，ＣＧＳ１
の電位に基づいて、ＣＧドライバ４００，４０１から供
給される電位をセクタ領域０，１に供給するか否かを選
択するものである。同様に、選択ゲート領域４０２，４
０３に配置された他のＮ型ＭＯＳトランジスタ群は、選
択信号線ＢＬＳ０，ＢＬＳ１の電位に基づいて、セクタ
領域０，１のビット線ＢＬの接続／非接続を選択してい
る。
【００９０】図１１に示す比較例１の不揮発性半導体記
憶装置でのデータ消去時とプログラム時とについて、設
定されるコントロールゲート線ＣＧ、ビット線ＢＬ、ワ
ード線ＷＬ及び選択信号線ＣＧＳ，ＢＬＳの各電位を、
下記の表２に示す。
憶装置でのデータ消去時とプログラム時とについて、設
定されるコントロールゲート線ＣＧ、ビット線ＢＬ、ワ
ード線ＷＬ及び選択信号線ＣＧＳ，ＢＬＳの各電位を、
下記の表２に示す。
【００９１】
【表２】
【００９２】表２に示すように、比較例１においても実
質的に表１に示す本実施形態での設定電位と同じ電位に
設定できるが、これらは選択ゲート領域４０２，４０３
を設けることで達成できるのである。もし選択ゲート領
域４０２，４０３が存在しなければ、選択されたセクタ
領域０での選択セルのプログラミング時に、非選択のセ
クタ領域１の非選択セルにも高電位が印加されてしま
う。このようにセクタ領域を越えてプログラム時の高電
位が非選択セルにも印加されると、プログラムの度に非
選択セルに高電位が印加され、ディスターブが生じてし
まう。
質的に表１に示す本実施形態での設定電位と同じ電位に
設定できるが、これらは選択ゲート領域４０２，４０３
を設けることで達成できるのである。もし選択ゲート領
域４０２，４０３が存在しなければ、選択されたセクタ
領域０での選択セルのプログラミング時に、非選択のセ
クタ領域１の非選択セルにも高電位が印加されてしま
う。このようにセクタ領域を越えてプログラム時の高電
位が非選択セルにも印加されると、プログラムの度に非
選択セルに高電位が印加され、ディスターブが生じてし
まう。
【００９３】比較例１では、上記のようなディスターブ
の発生を防止するために、各セクタ領域毎に選択ゲート
領域を設けることが不可欠である。しかし、このような
選択ゲート領域の占有スペース分だけ面積が増大し、メ
モリセルの集積度が低下してしまう。
の発生を防止するために、各セクタ領域毎に選択ゲート
領域を設けることが不可欠である。しかし、このような
選択ゲート領域の占有スペース分だけ面積が増大し、メ
モリセルの集積度が低下してしまう。
【００９４】さらに比較例１では、選択ゲート領域４０
２，４０３にＮ型ＭＯＳトランジスタを使用すると、そ
こで電圧降下が生ずるため、ＣＧドライバ４００，４０
１からは本来必要な第１の消去用高電位に電圧降下分の
電圧を上乗せして供給しなければならず、高電圧化して
しまう。
２，４０３にＮ型ＭＯＳトランジスタを使用すると、そ
こで電圧降下が生ずるため、ＣＧドライバ４００，４０
１からは本来必要な第１の消去用高電位に電圧降下分の
電圧を上乗せして供給しなければならず、高電圧化して
しまう。
【００９５】上述した本発明の実施形態では、ディスタ
ーブを回避しながらも選択ゲート領域を省略でき、メモ
リセルの高集積化と低電圧駆動とが可能となる。
ーブを回避しながらも選択ゲート領域を省略でき、メモ
リセルの高集積化と低電圧駆動とが可能となる。
【００９６】（比較例２）図１５は比較例２の構成を示
している。図１５においても、本実施の形態と同様なセ
クタ領域０〜３１に分割されている。ただし、例えばセ
クタ領域０のコントロールゲート駆動部としてＣＧドラ
イバ３００のみが設けられている。このＣＧドライバ３
００から列方向に延びる４本のメインコントロールゲー
ト線ＭＣＧ０〜ＭＣＧ３が設けられ、これらは例えば第
３層の金属配線により形成されている。そして、ラージ
ブロック０〜７の各々に配置された８本、計６４本の金
属配線Ｍ０は、メインコントロールゲート線ＭＣＧ０に
共通接続されている。同様に、６４本の金属配線Ｍ１は
メインコントロールゲート線ＭＣＧ１に、６４本の金属
配線Ｍ２はメインコントロールゲート線ＭＣＧ２に、６
４本の金属配線Ｍ３はメインコントロールゲート線ＭＣ
Ｇ３にそれぞれ共通接続されている。
している。図１５においても、本実施の形態と同様なセ
クタ領域０〜３１に分割されている。ただし、例えばセ
クタ領域０のコントロールゲート駆動部としてＣＧドラ
イバ３００のみが設けられている。このＣＧドライバ３
００から列方向に延びる４本のメインコントロールゲー
ト線ＭＣＧ０〜ＭＣＧ３が設けられ、これらは例えば第
３層の金属配線により形成されている。そして、ラージ
ブロック０〜７の各々に配置された８本、計６４本の金
属配線Ｍ０は、メインコントロールゲート線ＭＣＧ０に
共通接続されている。同様に、６４本の金属配線Ｍ１は
メインコントロールゲート線ＭＣＧ１に、６４本の金属
配線Ｍ２はメインコントロールゲート線ＭＣＧ２に、６
４本の金属配線Ｍ３はメインコントロールゲート線ＭＣ
Ｇ３にそれぞれ共通接続されている。
【００９７】図１５に示す比較例２においても、セクタ
領域０内にデータのプログラミングを実施している時に
は、他のセクタ領域１−３１ではメモリセルに高電位を
印加しなくて済み、しかも選択ゲート領域を設けずとも
ディスターブを防止することができる。ただし、比較例
２ではセクタ領域０のいずれかのメモリセルについてデ
ータプログラミングを実施している時には、このセクタ
領域０内の全てのメモリセルに高電位が等しく印加され
ることになり、この点で本実施の形態よりも劣ってい
る。
領域０内にデータのプログラミングを実施している時に
は、他のセクタ領域１−３１ではメモリセルに高電位を
印加しなくて済み、しかも選択ゲート領域を設けずとも
ディスターブを防止することができる。ただし、比較例
２ではセクタ領域０のいずれかのメモリセルについてデ
ータプログラミングを実施している時には、このセクタ
領域０内の全てのメモリセルに高電位が等しく印加され
ることになり、この点で本実施の形態よりも劣ってい
る。
【００９８】比較例２ではさらに、メインコントロール
ゲート線ＭＣＧ０〜ＭＣＧ３の各々に対して、ラージブ
ロック０〜７に亘る列方向の全てのメモリセルが接続さ
れる。よって、本実施の形態のようにメインコントロー
ルゲート線がいずれか一つのラージブロック内のメモリ
セルに接続されるものと比較すれば、本実施の形態のメ
インコントロールゲート線に接続される負荷容量（ゲー
ト容量）は比較例２の１／８となる。
ゲート線ＭＣＧ０〜ＭＣＧ３の各々に対して、ラージブ
ロック０〜７に亘る列方向の全てのメモリセルが接続さ
れる。よって、本実施の形態のようにメインコントロー
ルゲート線がいずれか一つのラージブロック内のメモリ
セルに接続されるものと比較すれば、本実施の形態のメ
インコントロールゲート線に接続される負荷容量（ゲー
ト容量）は比較例２の１／８となる。
【００９９】高電位が供給されるメインコントールゲー
ト線に接続される負荷容量が大きいと、メインコントロ
ールゲート線をその高電位に充電するまでに要する時間
が長くなり、高速駆動が不可能となるが、本実施の形態
はその点で比較例２よりも優れている。
ト線に接続される負荷容量が大きいと、メインコントロ
ールゲート線をその高電位に充電するまでに要する時間
が長くなり、高速駆動が不可能となるが、本実施の形態
はその点で比較例２よりも優れている。
【０１００】なお、図１０に示す本発明の実施形態にお
いては、ビット線ＢＬについては選択ゲートを追加する
ことも可能である。このようにして、選択されたセクタ
０中の非選択セルについては、ビット線ＢＬを選択ゲー
トによってフローティング状態としても良い。こうする
と、プログラムが選択されたセクタ領域０内の非選択セ
ルのビット線ＢＬは、高電位とならない。よって、非選
択セルでのデータのディスターブはさらに低減できる。
なお、選択ゲートを介してビット線に高電位を供給する
時には、電圧降下が生ずるおそれは残る。
いては、ビット線ＢＬについては選択ゲートを追加する
ことも可能である。このようにして、選択されたセクタ
０中の非選択セルについては、ビット線ＢＬを選択ゲー
トによってフローティング状態としても良い。こうする
と、プログラムが選択されたセクタ領域０内の非選択セ
ルのビット線ＢＬは、高電位とならない。よって、非選
択セルでのデータのディスターブはさらに低減できる。
なお、選択ゲートを介してビット線に高電位を供給する
時には、電圧降下が生ずるおそれは残る。
【０１０１】（１チップメモリの構成）図１２は、上述
の不揮発性半導体記憶装置を１チップ化したときの概略
ブロック図である。図１２において、このＩＣチップ５
００には、左アレイブロック５０２及び右アレイブロッ
ク５０４が設けられている。この左右のアレイブロック
５０２，５０４の各々は、図７にて説明したメモリセル
アレイ領域を含んでいる。
の不揮発性半導体記憶装置を１チップ化したときの概略
ブロック図である。図１２において、このＩＣチップ５
００には、左アレイブロック５０２及び右アレイブロッ
ク５０４が設けられている。この左右のアレイブロック
５０２，５０４の各々は、図７にて説明したメモリセル
アレイ領域を含んでいる。
【０１０２】この左右のアレイブロック５０２，５０４
の間には、ＣＧデコーダ５０６、Ｘプリデコーダ５０
８、ＷＬドライバ（左）５１０、ＷＬドライバ（右）５
１２及びＹでコーダ５１４が配置されている。
の間には、ＣＧデコーダ５０６、Ｘプリデコーダ５０
８、ＷＬドライバ（左）５１０、ＷＬドライバ（右）５
１２及びＹでコーダ５１４が配置されている。
【０１０３】左右のメモリブロック５０２，５０４に
は、センスアンプ／ＢＬドライバ５１６，５１８がそれ
ぞれ接続されている。このセンスアンプ／ＢＬドライバ
５１６，５１８のいずれか一方に対して、１６ビットの
信号ＩＯ０−１５が、データイン／アウトバッファ５２
０及び入出力端子５２２を介して入出力される。
は、センスアンプ／ＢＬドライバ５１６，５１８がそれ
ぞれ接続されている。このセンスアンプ／ＢＬドライバ
５１６，５１８のいずれか一方に対して、１６ビットの
信号ＩＯ０−１５が、データイン／アウトバッファ５２
０及び入出力端子５２２を介して入出力される。
【０１０４】ＩＣチップ５００にはさらに、コマンド端
子５３０を介して入力される各種イネーブル信号に基づ
いて、制御ロジック信号を生成する制御ロジック回路５
３２が設けられている。この制御ロジック回路５３２か
らの出力に基づいて、コントロールゲート線ＷＬ及びビ
ット線ＢＬなどに供給される各種電位が電位生成回路５
３４にて生成される。
子５３０を介して入力される各種イネーブル信号に基づ
いて、制御ロジック信号を生成する制御ロジック回路５
３２が設けられている。この制御ロジック回路５３２か
らの出力に基づいて、コントロールゲート線ＷＬ及びビ
ット線ＢＬなどに供給される各種電位が電位生成回路５
３４にて生成される。
【０１０５】一方、アドレス端子６４０を介して外部か
ら入力されるアドレス信号ＡＤＲ［０−２０］に基づい
て、アドレスバッファ５４２にて内部アドレス信号Ａ０
−２０が生成される。この内部アドレス信号Ａ０−２０
の定義を下記の表３に示す。
ら入力されるアドレス信号ＡＤＲ［０−２０］に基づい
て、アドレスバッファ５４２にて内部アドレス信号Ａ０
−２０が生成される。この内部アドレス信号Ａ０−２０
の定義を下記の表３に示す。
【０１０６】
【表３】
【０１０７】表３に示すように、内部アドレス信号の上
位６ビットＡ［２０：１５］は、図７（Ａ）に示すセク
タ領域０−６３の一つを選択するのに用いられる。内部
アドレス信号の中位３ビットＡ［１４：１２］は、図９
に示す一つのスモールメモリブロック２１６の中から８
ビットのうちの一つを選択するのに用いられる。内部ア
ドレス信号の下位１２ビットＡ［１１：０］は、４０９
６本のワード線ＷＬの一本を選択するために用いられ
る。
位６ビットＡ［２０：１５］は、図７（Ａ）に示すセク
タ領域０−６３の一つを選択するのに用いられる。内部
アドレス信号の中位３ビットＡ［１４：１２］は、図９
に示す一つのスモールメモリブロック２１６の中から８
ビットのうちの一つを選択するのに用いられる。内部ア
ドレス信号の下位１２ビットＡ［１１：０］は、４０９
６本のワード線ＷＬの一本を選択するために用いられ
る。
【０１０８】図１３は、図１２に示す左メモリブロック
５０２の詳細を示している。このメモリブロック５０２
は、図７（Ａ）と同様に３２分割されたセクタ領域０−
３１を有し、セクタ領域０−３１の各々には図７（Ｂ）
と同様に８つのラージブロック０−７が設けられてい
る。
５０２の詳細を示している。このメモリブロック５０２
は、図７（Ａ）と同様に３２分割されたセクタ領域０−
３１を有し、セクタ領域０−３１の各々には図７（Ｂ）
と同様に８つのラージブロック０−７が設けられてい
る。
【０１０９】図１３に示すように、３２個のセクタ領域
の各一つと対応してＣＧドライバ３００〜３３１が設け
られている。セクタ領域０に対応するＣＧドライバ３０
０は、図８に示したものと同じであり、ラージブロック
０−８から成るセクタ領域０内の各メモリセルにコント
ロールゲート電位を直接供給するものである。他のＣＧ
ドライバ３０１〜３３１も同様の機能を有する。
の各一つと対応してＣＧドライバ３００〜３３１が設け
られている。セクタ領域０に対応するＣＧドライバ３０
０は、図８に示したものと同じであり、ラージブロック
０−８から成るセクタ領域０内の各メモリセルにコント
ロールゲート電位を直接供給するものである。他のＣＧ
ドライバ３０１〜３３１も同様の機能を有する。
【０１１０】図１３において、３２個のセクタ領域０−
３１の各一つに対応して、消去用ビット線駆動部である
ウェルドライバ３４０−０〜３４０−３１が設けられて
いる。ウェルドライバ３４０−０は、セクタ領域０内の
例えばＰ型ウェルに第２の消去用高電位を供給して、第
２の消去用高電位に設定するものである。他のウェルド
ライバ３４０−１〜３４０−３１も同様の機能を有す
る。
３１の各一つに対応して、消去用ビット線駆動部である
ウェルドライバ３４０−０〜３４０−３１が設けられて
いる。ウェルドライバ３４０−０は、セクタ領域０内の
例えばＰ型ウェルに第２の消去用高電位を供給して、第
２の消去用高電位に設定するものである。他のウェルド
ライバ３４０−１〜３４０−３１も同様の機能を有す
る。
【０１１１】図１３において、３２個のセクタ領域０−
３１の各一つに対応して、セクタデコーダ３５０−０〜
３５０−３１が設けられている。セクタデコーダ３５０
−０は、内部アドレス信号の上位６ビットＡ［２０：１
５］にて生成される信号をデコードする。そして、セク
タ０が選択された際には、セクタデコード３５０−０が
ＣＧドライバ３００、ウェルドライバ３４０−０を駆動
して、必要な電位がコントロールゲート線ＣＧ、ビット
線ＢＬに供給されるようにする。
３１の各一つに対応して、セクタデコーダ３５０−０〜
３５０−３１が設けられている。セクタデコーダ３５０
−０は、内部アドレス信号の上位６ビットＡ［２０：１
５］にて生成される信号をデコードする。そして、セク
タ０が選択された際には、セクタデコード３５０−０が
ＣＧドライバ３００、ウェルドライバ３４０−０を駆動
して、必要な電位がコントロールゲート線ＣＧ、ビット
線ＢＬに供給されるようにする。
【０１１２】図１３において、３２個のセクタ領域０−
３１の各一つに対応して、Ｙパス回路３６０−０〜３６
０−３１と、セクタ選択回路３７０−０〜３７０−３１
が設けられている。Ｙパス回路３６０−０〜３６０−３
１は、図１２に示すＹデコーダ５１４からの信号に基づ
いて、１６個の各Ｉ／Ｏに接続されたビット線ＢＬ０−
３の一本を選択する。セクタ選択回路３７０−０〜３７
０−３１は、対応するセクタデコーダ３６０−０〜３６
０−３１からの選択信号ＳＥＣ０〜ＳＥＣ３１に基づい
て、図１２に示すセンスアンプ／ＢＬドライバ５１６と
の接続／非接続を行う。
３１の各一つに対応して、Ｙパス回路３６０−０〜３６
０−３１と、セクタ選択回路３７０−０〜３７０−３１
が設けられている。Ｙパス回路３６０−０〜３６０−３
１は、図１２に示すＹデコーダ５１４からの信号に基づ
いて、１６個の各Ｉ／Ｏに接続されたビット線ＢＬ０−
３の一本を選択する。セクタ選択回路３７０−０〜３７
０−３１は、対応するセクタデコーダ３６０−０〜３６
０−３１からの選択信号ＳＥＣ０〜ＳＥＣ３１に基づい
て、図１２に示すセンスアンプ／ＢＬドライバ５１６と
の接続／非接続を行う。
【０１１３】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
【０１１４】例えば、不揮発性メモリ素子１０８Ａ，１
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のメモリ
セルを用いた不揮発性半導体記憶装置に、本発明を適用
することができる。
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のメモリ
セルを用いた不揮発性半導体記憶装置に、本発明を適用
することができる。
【０１１５】また、上述の実施形態では、セクタ領域の
分割数、ラージブロック、スモールブロックの分割数に
ついては一例であり、他の種々の変形実施が可能であ
る。すなみに、ラージブロックの分割数を８としたのは
メタル配線ピッチの制約から決められた。もしメタル配
線ピッチを狭く出来れば、分割数をさらに増やすことが
できる。例えば１６分割にすれば、１本のコントロール
ゲート線の負荷容量（ゲート容量）はさらに減るので、
より高速駆動が可能となる。ただし、１６分割とすると
メインコントロールゲート線の数が増えるので、ライン
＆スペースを狭くするか、面積を増大させるしかない。
また、コントロールゲートドライバの数も増えるので、
その分面積が増大する。
分割数、ラージブロック、スモールブロックの分割数に
ついては一例であり、他の種々の変形実施が可能であ
る。すなみに、ラージブロックの分割数を８としたのは
メタル配線ピッチの制約から決められた。もしメタル配
線ピッチを狭く出来れば、分割数をさらに増やすことが
できる。例えば１６分割にすれば、１本のコントロール
ゲート線の負荷容量（ゲート容量）はさらに減るので、
より高速駆動が可能となる。ただし、１６分割とすると
メインコントロールゲート線の数が増えるので、ライン
＆スペースを狭くするか、面積を増大させるしかない。
また、コントロールゲートドライバの数も増えるので、
その分面積が増大する。
【０１１６】図１４は、図８に示すスモールメモリブロ
ック２１６に対する配線の変形例を示している。図１４
では、ＣＧドライバ３００−０からのメインコントロー
ルゲート線ＭＣＧ００〜ＭＣＧ０３は、図８のようにラ
ージブロック０内の全てのスモールブロック０−７に接
続されるのでなく、ラージブロック０〜７の各スモール
ブロック０にのみ接続されている。ＣＧドライバ３００
−１は、ラージブロック０〜７の各スモールブロック２
にのみ接続されている。ＣＧドライバ３００−７は、ラ
ージブロック０〜７の各スモールブロック７のみに接続
されている。
ック２１６に対する配線の変形例を示している。図１４
では、ＣＧドライバ３００−０からのメインコントロー
ルゲート線ＭＣＧ００〜ＭＣＧ０３は、図８のようにラ
ージブロック０内の全てのスモールブロック０−７に接
続されるのでなく、ラージブロック０〜７の各スモール
ブロック０にのみ接続されている。ＣＧドライバ３００
−１は、ラージブロック０〜７の各スモールブロック２
にのみ接続されている。ＣＧドライバ３００−７は、ラ
ージブロック０〜７の各スモールブロック７のみに接続
されている。
【０１１７】図１４に示す接続形態であっても、図８に
示す接続形態と同様な作用・効果を奏することができ
る。
示す接続形態と同様な作用・効果を奏することができ
る。
【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置に用いられるメモリセルの断面図である。
憶装置に用いられるメモリセルの断面図である。
【図２】図１に示すメモリセルの等価回路図である。
【図３】図１に示す不揮発性半導体記憶装置でのデータ
読み出し動作を説明するための概略説明図である。
読み出し動作を説明するための概略説明図である。
【図４】図１に示すメモリセルでのコントロールゲート
電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す
特性図である。
電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す
特性図である。
【図５】図１に示す不揮発性半導体記憶装置でのデータ
書き込み（プログラム）動作を説明するための概略説明
図である。
書き込み（プログラム）動作を説明するための概略説明
図である。
【図６】図１に示す不揮発性半導体記憶装置でのデータ
消去動作を説明するための概略説明図である。
消去動作を説明するための概略説明図である。
【図７】図７（Ａ）は図１に示す不揮発性半導体記憶装
置全体の平面レイアウト図、図７（Ｂ）は図７（Ａ）中
の一つのセクタ領域の平面図、図７（Ｃ）は図７（Ｂ）
中の一つのメモリブロックの平面図、図７（Ｄ）は図７
（Ｃ）中の一つのラージブロックの平面図、図７（Ｅ）
は図７（Ｄ）中の一つのスモールブロックの平面図であ
る。
置全体の平面レイアウト図、図７（Ｂ）は図７（Ａ）中
の一つのセクタ領域の平面図、図７（Ｃ）は図７（Ｂ）
中の一つのメモリブロックの平面図、図７（Ｄ）は図７
（Ｃ）中の一つのラージブロックの平面図、図７（Ｅ）
は図７（Ｄ）中の一つのスモールブロックの平面図であ
る。
【図８】図７（Ｂ）に示す一つのセクタ領域の多数のメ
モリブロックとその配線とを説明するための概略説明図
である。
モリブロックとその配線とを説明するための概略説明図
である。
【図９】図８に示すスモールメモリブロックの詳細を示
す回路図である。
す回路図である。
【図１０】隣り合うセクタ領域の関係を示す回路図であ
る。
る。
【図１１】図１０に対する比較例１の構成を示す回路で
ある。
ある。
【図１２】１チップ化された不揮発性半導体記憶装置の
ブロック図である。
ブロック図である。
【図１３】図１２に示す左メモリブロックの詳細を示す
ブロック図である。
ブロック図である。
【図１４】一つのセクタ領域内のスモールメモリブロッ
クに対する配線を図８とは異ならせた変形例を説明する
ための概略説明図である。
クに対する配線を図８とは異ならせた変形例を説明する
ための概略説明図である。
【図１５】図８及び図１４とはさらに異なる配線とした
比較例２の構成を説明するための概略説明図である。
比較例２の構成を説明するための概略説明図である。
１００ メモリセル １０２ Ｐ型ウェル １０４ ワードゲート １０６Ａ，１０６Ｂ コントロールゲート（線） １０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳ
メモリセル） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００Ａ，２００Ｂ メモリセルアレイ領域 ２０１ ワード線駆動部 ２１０ セクタ領域 ２１２ ラージブロック ２１４ メモリブロック ２１５ スモールブロック ２１６ スモールメモリブロック ３００−０〜３３１−７ ＣＧ（コントロールゲート）
ドライバ ３４０−０〜３４０−３１ ウェルドライバ（消去用ビ
ット線駆動部） ３５０−０〜３５０−３１ セクタドライバ ３６０−０〜３６０−３１ Ｙパス回路 ３７０−０〜３７０−３１ セクタ選択回路 ４００，４０１ ＣＧ（コントロールゲート）ドライバ ４０２，４０３ 選択ゲート領域 ５００ ＩＣチップ ５０２，５０４ アレイブロック ５０６ ＣＧデコーダ ５０８ Ｘプリデコーダ ５１０，５１２ ＷＬ（ワード線）ドライバ ５１４ Ｙデコーダ ５１６，５１８ センスアンプ／ＢＬドライバ ５２０ データイン／アウトバッファ ５２２ 入出力端子 ５３０ コマンド端子 ５３２ 制御ロジック回路 ５３４ 電位生成回路 ５４０ アドレス端子 ５４２ アドレスバッファ ＷＬ ワード線 ＢＬ ビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線（第１層金属配線） Ｍ０〜Ｍ３ 第２層金属配線 ＭＣＧ メインコントロールゲート線（第３層金属配
線）
メモリセル） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００Ａ，２００Ｂ メモリセルアレイ領域 ２０１ ワード線駆動部 ２１０ セクタ領域 ２１２ ラージブロック ２１４ メモリブロック ２１５ スモールブロック ２１６ スモールメモリブロック ３００−０〜３３１−７ ＣＧ（コントロールゲート）
ドライバ ３４０−０〜３４０−３１ ウェルドライバ（消去用ビ
ット線駆動部） ３５０−０〜３５０−３１ セクタドライバ ３６０−０〜３６０−３１ Ｙパス回路 ３７０−０〜３７０−３１ セクタ選択回路 ４００，４０１ ＣＧ（コントロールゲート）ドライバ ４０２，４０３ 選択ゲート領域 ５００ ＩＣチップ ５０２，５０４ アレイブロック ５０６ ＣＧデコーダ ５０８ Ｘプリデコーダ ５１０，５１２ ＷＬ（ワード線）ドライバ ５１４ Ｙデコーダ ５１６，５１８ センスアンプ／ＢＬドライバ ５２０ データイン／アウトバッファ ５２２ 入出力端子 ５３０ コマンド端子 ５３２ 制御ロジック回路 ５３４ 電位生成回路 ５４０ アドレス端子 ５４２ アドレスバッファ ＷＬ ワード線 ＢＬ ビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線（第１層金属配線） Ｍ０〜Ｍ３ 第２層金属配線 ＭＣＧ メインコントロールゲート線（第３層金属配
線）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年５月２１日（２００２．５．２
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【課題を解決するための手段】本発明の一態様に係る不
揮発性半導体記憶装置は、１つのワードゲートと、２つ
のコントロールゲートにより制御される２つの不揮発性
メモリ素子を有するメモリセルを、列方向及び行方向に
それぞれ複数配列してなるメモリセルアレイ領域を有す
る。不揮発性半導体記憶装置はさらに、メモリセルアレ
イ領域内の複数のメモリセルの各々の第１，第２のコン
トロールゲートを駆動するコントロールゲート駆動部を
有する。
揮発性半導体記憶装置は、１つのワードゲートと、２つ
のコントロールゲートにより制御される２つの不揮発性
メモリ素子を有するメモリセルを、列方向及び行方向に
それぞれ複数配列してなるメモリセルアレイ領域を有す
る。不揮発性半導体記憶装置はさらに、メモリセルアレ
イ領域内の複数のメモリセルの各々の第１，第２のコン
トロールゲートを駆動するコントロールゲート駆動部を
有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】メモリセルアレイ領域は、行方向で分割さ
れた複数のセクタ領域を有する。この複数のセクタ領域
の各々は、列方向に沿った複数の各列にそれぞれ配列さ
れた複数のメモリセルを有する。
れた複数のセクタ領域を有する。この複数のセクタ領域
の各々は、列方向に沿った複数の各列にそれぞれ配列さ
れた複数のメモリセルを有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】複数のセクタ領域の各々は、列方向で複数
に分割された複数のブロックを有する。コントロールゲ
ート駆動部は、複数のセクタ領域の各一つについてそれ
ぞれ複数のコントロールゲートドライバを有する。この
複数のコントロールドライバの各々は、複数のブロック
のうちの互いに異なる１以上のブロックに配置された全
メモリセルの前記第１及び第２のコントロールゲートの
電位を設定する。
に分割された複数のブロックを有する。コントロールゲ
ート駆動部は、複数のセクタ領域の各一つについてそれ
ぞれ複数のコントロールゲートドライバを有する。この
複数のコントロールドライバの各々は、複数のブロック
のうちの互いに異なる１以上のブロックに配置された全
メモリセルの前記第１及び第２のコントロールゲートの
電位を設定する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】複数のブロックとして、列方向で複数に分
割された複数のラージブロックと、その複数のラージブ
ロックの各々を列方向でさらに細分割された複数のスモ
ールブロックを有することができる。
割された複数のラージブロックと、その複数のラージブ
ロックの各々を列方向でさらに細分割された複数のスモ
ールブロックを有することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】本発明の一態様においてはさらに、複数の
セクタ領域の各々には、列方向に沿って形成された複数
のコントロールゲート線が設けられ、コントロールゲー
ト駆動部は、複数のセクタ領域の各々に配置された複数
のコントロールゲート線の各々に、ゲート回路を経由せ
ずに直接接続されていることが好ましい。
セクタ領域の各々には、列方向に沿って形成された複数
のコントロールゲート線が設けられ、コントロールゲー
ト駆動部は、複数のセクタ領域の各々に配置された複数
のコントロールゲート線の各々に、ゲート回路を経由せ
ずに直接接続されていることが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】また、複数のセクタ領域の各々に対応して
設けられた複数のコントロールゲートドライバの各々に
ｋ本のメインコントロールゲート線が接続される場合に
は、複数のセクタ領域の各々には、ｋ本のサブコントロ
ールゲート線が接続されるメモリセル群からなる各入出
力ビットに対応したメモリブロックが、行方向に複数配
置される。このとき、行方向に沿って延びる複数の配線
を設けることが好ましい。こうすると、ｋ本のメインコ
ントロールゲート線の各々と、それと対応するｋ本のサ
ブコントロールゲート線の各々とを、複数の配線の一つ
を介して接続することができる。
設けられた複数のコントロールゲートドライバの各々に
ｋ本のメインコントロールゲート線が接続される場合に
は、複数のセクタ領域の各々には、ｋ本のサブコントロ
ールゲート線が接続されるメモリセル群からなる各入出
力ビットに対応したメモリブロックが、行方向に複数配
置される。このとき、行方向に沿って延びる複数の配線
を設けることが好ましい。こうすると、ｋ本のメインコ
ントロールゲート線の各々と、それと対応するｋ本のサ
ブコントロールゲート線の各々とを、複数の配線の一つ
を介して接続することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】特に好ましい形態として、メモリブロック
の行方向に沿ったメモリセル数を４とすることができ
る。この場合にはｋ＝４に設定され、コントロールゲー
トドライバには４本のメインコントロールゲート線が接
続される。メモリブロックは、行方向に４セル有するた
め計８ビットとなり、１本のサブコントロールゲート線
を２ビットに共用することで、４本のサブコントロール
ゲート線が配置される。
の行方向に沿ったメモリセル数を４とすることができ
る。この場合にはｋ＝４に設定され、コントロールゲー
トドライバには４本のメインコントロールゲート線が接
続される。メモリブロックは、行方向に４セル有するた
め計８ビットとなり、１本のサブコントロールゲート線
を２ビットに共用することで、４本のサブコントロール
ゲート線が配置される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】本発明の一態様では、複数のセクタ領域の
各々に、列方向に沿って形成された複数のビット線と、
少なくともデータのプログラム時及び読み出し時に複数
のビット線を駆動するビット線駆動部とをさらに有する
ことができる。
各々に、列方向に沿って形成された複数のビット線と、
少なくともデータのプログラム時及び読み出し時に複数
のビット線を駆動するビット線駆動部とをさらに有する
ことができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】また、複数のビット線を不純物層にて形成
することができ、この複数のビット線の各々に、複数の
メインビット線の各々を接続しても良い。メインビット
線を金属配線とすれば、ビット線の低抵抗化が可能であ
り、また不純物層を列方向で連続させずに不連続として
も、その不連続な各ビット線にメインビット線を介して
給電できる。
することができ、この複数のビット線の各々に、複数の
メインビット線の各々を接続しても良い。メインビット
線を金属配線とすれば、ビット線の低抵抗化が可能であ
り、また不純物層を列方向で連続させずに不連続として
も、その不連続な各ビット線にメインビット線を介して
給電できる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】メモリセルアレイ領域には、行方向に沿っ
て配列された前記複数のメモリセルの各々のワードゲー
トにそれぞれ共通接続された複数のワードを、行方向に
沿って設けることができる。こうして、複数のセクタ領
域にて複数のワード線は共用される。なお、メモリセル
アレイ領域の行方向の一端に、複数のワード線を駆動す
るワード線駆動部を設けることができる。不揮発性半導
体記憶装置の記憶容量をさらに大容量化するには、行方
向にてワード線ドライバを挟んだ両側に、複数のメモリ
セルアレイ領域をそれぞれ配置しても良い。
て配列された前記複数のメモリセルの各々のワードゲー
トにそれぞれ共通接続された複数のワードを、行方向に
沿って設けることができる。こうして、複数のセクタ領
域にて複数のワード線は共用される。なお、メモリセル
アレイ領域の行方向の一端に、複数のワード線を駆動す
るワード線駆動部を設けることができる。不揮発性半導
体記憶装置の記憶容量をさらに大容量化するには、行方
向にてワード線ドライバを挟んだ両側に、複数のメモリ
セルアレイ領域をそれぞれ配置しても良い。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】第１，第２の不揮発性メモリ素子の各々
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から
なるＯＮＯ膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から
なるＯＮＯ膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 27/10 ４３４ 29/792 Ｆターム(参考） 5B025 AA01 AA07 AB01 AB03 AC03 AD03 AD08 AD10 AD12 AE05 AE06 AE08 5F083 EP18 EP22 EP24 EP28 EP36 ER02 ER11 ER15 ER16 ER22 GA01 GA05 GA09 GA15 GA16 JA35 KA01 5F101 BA45 BB02 BB03 BB04 BC01 BC11 BD02 BD10 BD22 BE02 BE05 BE07
Claims (16)
- 【請求項１】 １つのワードゲートと、第１，第２のコ
ントロールゲートにより制御される第１，第２の不揮発
性メモリ素子とを有するメモリセルを、相交差する第１
及び第２の方向にそれぞれ複数配列してなるメモリセル
アレイ領域と、 前記メモリセルアレイ領域内の前記複数のメモリセルの
各々の前記第１，第２のコントロールゲートを駆動する
コントロールゲート駆動部と、 を有し、 前記メモリセルアレイ領域は、前記第２の方向で分割さ
れた複数のセクタ領域を有し、 前記複数のセクタ領域の各々は、前記第１の方向で複数
に分割された複数のブロックを有し、 前記コントロールゲート駆動部は、前記複数のセクタ領
域の各一つについてそれぞれ複数のコントロールゲート
ドライバを有し、前記複数のコントロールドライバの各
々は、前記複数のブロックのうちの互いに異なる１以上
のブロックに配置された全メモリセルの前記第１及び第
２のコントロールゲートの電位を設定することを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 請求項１において、 前記複数のブロックは、前記第１の方向で複数に分割さ
れた複数のラージブロックと、前記複数のラージブロッ
クの各々を前記第１の方向でさらに細分割された複数の
スモールブロックを有し、 前記複数のコントロールドライバの各々は、前記複数の
ラージブロックのうちの互いに異なる一つに配置され、
かつ前記複数のスモールブロック内に配置された全メモ
リセルの前記第１及び第２のコントロールゲートの電位
を設定することを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１において、 前記複数のブロックは、前記第１の方向で複数に分割さ
れた複数のラージブロックと、前記複数のラージブロッ
クの各々を前記第１の方向でさらに細分割された複数の
スモールブロックを有し、 前記複数のコントロールドライバの各々は、前記複数の
ラージブロックの各々について互いに異なる一つの前記
スモールブロックに配置された全メモリセルの前記第１
及び第２のコントロールゲートの電位を設定することを
特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれかにおいて、 前記複数のコントロールゲートドライバは、一つのセク
タ領域内のデータ消去時に、該一つのセクタ領域内の全
ての前記第１，第２のコントロールゲートに第１の消去
用高電位を供給して、前記複数のセクタ領域の各々にて
一括してデータを消去することを特徴とする不揮発性半
導体記憶装置。 - 【請求項５】 請求項４において、 前記複数のセクタ領域の各々には、前記第１の方向に沿
って形成された複数のコントロールゲート線が設けら
れ、 前記コントロールゲート駆動部は、前記複数のセクタ領
域の各々に配置された前記複数のコントロールゲート線
の各々に、ゲート回路を経由せずに直接接続されている
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項５において、 前記複数のコントロールゲート線は、 前記コントロールゲート駆動部に直接接続された複数の
メインコントロールゲート線と、 前記複数のメインコントロールゲート線と前記複数のメ
モリセルの前記第１，第２のコントロールゲートとを接
続する複数のサブコントロールゲート線と、 を含むことを特徴とする不揮発性半導体記憶装置。 - 【請求項７】 請求項６において、 前記複数のセクタ領域の各々に設けられた偶数のメイン
コントロールゲート線には、偶数列の前記複数メモリセ
ルの各々の前記第２のコントロールゲートと奇数列の前
記複数メモリセルの各々の前記第１のコントロールゲー
トとが共通接続された複数のサブコントロールゲートが
接続され、前記複数のセクタ領域の各々に設けられた奇
数のメインコントロールゲート線には、奇数列の前記複
数メモリセルの各々の前記第２のコントロールゲートと
偶数列の前記複数メモリセルの各々の前記第１のコント
ロールゲートとが共通接続された複数のサブコントロー
ルゲート線が接続されていることを特徴とする不揮発性
半導体記憶装置。 - 【請求項８】 請求項７において、 前記複数のセクタ領域の各々に対応して設けられた前記
複数のコントロールゲートドライバの各々には、ｋ本の
メインコントロールゲート線が接続され、 前記複数のセクタ領域の各々には、ｋ本のサブコントロ
ールゲート線が接続されるメモリセル群からなる各入出
力ビットに対応したメモリブロックが、前記第２の方向
に複数配置され、 前記第２の方向に沿って延びる複数の配線が設けられ、
前記ｋ本のメインコントロールゲート線の各々と、それ
と対応する前記ｋ本のサブコントロールゲート線の各々
とが、前記複数の配線の各々を介してそれぞれ接続され
ていることを特徴とする不揮発性半導体記憶装置。 - 【請求項９】 請求項８において、 前記メモリブロックの前記第２の方向に沿ったメモリセ
ル数を４とし、ｋ＝４に設定したことを特徴とする不揮
発性半導体記憶装置。 - 【請求項１０】 請求項１乃至９のいずれかにおいて、 前記複数のセクタ領域の各々には、 前記第１の方向に沿って形成された複数のビット線と、 少なくともデータのプログラム時及び読み出し時に、前
記複数のビット線を駆動するビット線駆動部と、 がさらに設けられていることを特徴とする不揮発性半導
体記憶装置。 - 【請求項１１】 請求項１０において、 一つのセクタ領域毎のデータ消去時に、該一つのセクタ
領域に形成された前記複数のビット線に第２の消去用高
電位を供給する消去用ビット線駆動部がさらに設けられ
ていることを特徴とする不揮発性半導体記憶装置。 - 【請求項１２】 請求項１０または１１において、 前記複数のビット線は、不純物層にて形成されているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項１３】 請求項１２において、 前記複数のセクタ領域の各々は、他のセクタと分離され
た一つのウェル領域に形成され、前記ウェル領域に第２
の消去用高電位を供給する消去用ウェル駆動部が設けら
れる不揮発性半導体記憶装置。 - 【請求項１４】 請求項１２または１３において、 前記不純物層にて形成された前記複数のビット線の各々
にそれぞれ接続される複数のメインビット線が設けら
れ、前記複数のメインビット線から前記複数のビット線
にそれぞれ至る各経路途中に、ゲート回路が設けられて
いないことを特徴とする不揮発性半導体記憶装置。 - 【請求項１５】 請求項１乃至１４のいずれかににおい
て、 前記メモリセルアレイ領域には、前記第２の方向に沿っ
て配列された前記複数のメモリセルの各々の前記ワード
ゲートにそれぞれ共通接続された複数のワード線が、前
記第２の方向に沿って設けられ、 前記メモリセルアレイ領域前記第２の方向の一端には、
前記複数のワード線を駆動するワード線駆動部が設けら
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項１６】 請求項１乃至１５のいずれかにおい
て、 前記第１，第２の不揮発性メモリ素子の各々は、酸化膜
（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ
膜を電荷のトラップサイトとして有することを特徴とす
る不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001115678A JP3640175B2 (ja) | 2001-04-13 | 2001-04-13 | 不揮発性半導体記憶装置 |
| US10/115,956 US6822900B2 (en) | 2001-04-13 | 2002-04-05 | Non-volatile semiconductor memory device |
| CN02122195.2A CN1231921C (zh) | 2001-04-13 | 2002-04-13 | 非易失性半导体存储器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001115678A JP3640175B2 (ja) | 2001-04-13 | 2001-04-13 | 不揮発性半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
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| JP2002313090A5 JP2002313090A5 (ja) | 2005-06-02 |
Family
ID=18966541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001115678A Expired - Fee Related JP3640175B2 (ja) | 2001-04-13 | 2001-04-13 | 不揮発性半導体記憶装置 |
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|---|---|
| US (1) | US6822900B2 (ja) |
| JP (1) | JP3640175B2 (ja) |
| CN (1) | CN1231921C (ja) |
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| JP3815381B2 (ja) * | 2002-06-06 | 2006-08-30 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
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- 2002-04-05 US US10/115,956 patent/US6822900B2/en not_active Expired - Fee Related
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