JP2008165980A - 不揮発性メモリにおけるステアリングゲートとビットラインとのセグメンテーション - Google Patents

Abstract

【課題】ステアリングゲートに必要なセグメント選択用トランジスタ数の減少による回路領域の節減。
【解決手段】ステアリングラインとビットラインとはメモリセルアレイの列に沿ってセグメント化される。１つの実施形態では、セグメントのうちの１つのステアリングラインとビットラインは、それぞれのグローバルなステアリングラインとビットラインと一度に接続される。個々のステアリングゲートセグメントに含まれるメモリセルの行数は、より少ない数のステアリングゲートセグメントを持つように個々のビットラインセグメントに含まれる行数の倍数となる。これにより、より高い電圧を処理するためにビットラインセグメント選択に使用されるトランジスタよりもこれらのトランジスタの方を大きくする必要があるため、ステアリングゲートに必要なセグメント選択用トランジスタ数の減少により少なからぬ回路領域が節減される。
【選択図】図６

Description

本発明は、一般に、メモリセルアレイに関し、さらに具体的には、アレイ内の長い導電線をセグメントし、アレイをセグメントで処理する技法に関する。本発明は、多種多様のタイプのメモリセルアレイに応用できるものであるが、本願では、不揮発性メモリ、特に、フラッシュ型の電気的に消去可能でプログラム可能なリードオンリーメモリ（フラッシュＥＥＰＲＯＭ）を実現するものとして説明する。

１つのタイプのアレイのメモリセルを矩形のパターンで構成し、所望のセルで横断する２つの垂直な導体に適当な電圧をかけることにより個々のセルのアドレス指定が可能である。上記導体は、一般に、メモリセルの行に沿って延在するワード線と、メモリセルの列に沿って延在するビットラインである。本願で説明する第１のタイプのフラッシュＥＥＰＲＯＭアーキテクチャでは、隣接するソース拡散部とドレイン拡散部との間で、フローティングゲートメモリトランジスタと選択トランジスタとを直列に個々に備えるセルが用いられる。ソース拡散部とドレイン拡散部とは隣接するビットラインと接続される。各ワード線は、メモリトランジスタの制御ゲート、および、１つの行に沿うセルの選択トランジスタのゲートとに接続される。このようなメモリセルの構造を示す例と該メモリセルを使用するメモリアレイのアーキテクチャとについては、以下の米国特許に記載されている。それは、米国特許第５，０９５，３４４号（特許文献１）、第５，３４３，０６３号（特許文献２）、第５，５７９，２５９号（特許文献３）、第５，６６１，０５３号（特許文献４）である。これらの特許は、その全体が上記参考文献として本願明細書に取り入れられている。上記例では、チャネルからそのフローティングゲート上へ電子を注入することによりセルをプログラムし、個別の消去ゲートのレベルにセットしてフローティングゲートから電子を除去することによりセルを消去する。

読み出し機能とプログラミング機能とに対するさらに良好な制御を意図して、第２のタイプのこの形式のメモリでは、各セルの制御ゲートと選択トランジスタゲートとを電気的に分離し、メモリセル列に沿って延在する追加のステアリングゲートラインと制御ゲートとが接続される。この形式のメモリでは、ワード線は選択トランジスタのゲートとのみ接続される。この第２のタイプのメモリセルは、例えば、米国特許第５，３１３，４２１号（特許文献５）に記載されている。この特許は、その全体が上記参考文献として本願明細書に取り入れられている。上記フローティングゲートはワード線のレベルにセットされて消去される。

アレイ内のフローティングゲートの密度を上げるために、第３のタイプのメモリセルでは、２つのフローティングゲート・トランジスタと、該フローティングゲート・トランジスタ間に単一の選択トランジスタとを備え、これら３個のトランジスタは、隣接するソース拡散部とドレイン拡散部との間に配置される。ステアリングゲートラインはフローティングゲート上に列方向に延在し、ワード線は、行に沿ってメモリセルの選択トランジスタゲートと接続される。このタイプのセルは米国特許第５，７１２，１８０号（特許文献６）（特に、上記特許の図９Ａ〜１０Ｃ）、米国特許第６，１０３，５７３号（特許文献７）と第６，１５１，２４８号（特許文献８）および係属中の２０００年９月２２日出願の米国特許出願第０９／６６７，３４４号（特許文献９）に記載されている。これらの特許および特許出願は、その全体が上記参考文献として本願明細書に取り入れられている。

大型メモリアレイの性能の向上を図るために、上記で特定したタイプのうちの１つのアレイは、通常、列の方へさらに小さな部分、すなわち、サブアレイにセグメント化される。米国特許第５，３１５，５４１号（特許文献１０）（この特許は、その全体が上記参考文献として本願明細書に取り入れられている）では、上記で特定した第１のタイプのメモリアレイのビットラインは電気的に局在化されたセグメントに分割されている。各セグメントのビットラインはセグメント選択トランジスタを介してグローバルなビットラインと接続可能である。前述の米国特許第５，７１２，１８０号（特許文献６）の図１０Ｃおよびその関連する明細書内に上記で特定した第３のタイプのメモリのセグメンテーションについての記載があり、延在する列のビットラインとステアリングゲートの双方が等しいセグメントに分割されている。メモリのセグメンテーションを行う第１の動機は、電圧を急速に変化させる必要があるラインの抵抗と静電容量とを低減することにある。この必要性は、アレイがさらに大きくかつ高密度になるにつれて、また、動作速度の上昇につれて増加する。
米国特許第５，０９５，３４４号 米国特許第５，３４３，０６３号 米国特許第５，５７９，２５９号 米国特許第５，６６１，０５３号 米国特許第５，３１３，４２１号 米国特許第５，７１２，１８０号 米国特許第６，１０３，５７３号 米国特許第６，１５１，２４８号 米国特許出願第０９／６６７，３４４号 米国特許第５，３１５，５４１号 本願と同時に出願されたＲａｕｌ−Ａｄｒｉａｎ Ｃｅｒｎｅａによる“デュアルセルの読み出しおよび書き込み技法”という米国特許出願

本発明の１つの態様によれば、上記で特定した第２または第３のタイプのようなメモリアレイは、列方向にセグメント化されたそのステアリングゲートラインとビットラインの双方を備えているが、ステアリングゲートラインはビットラインよりも長いセグメントに分割される。したがって、１本のビットラインセグメントの中に含まれているよりも多い数のメモリセル行が１つのステアリングゲートライン・セグメントの中に含まれることになる。短いラインセグメントの有利な点と、追加された回路領域およびセグメント−選択トランジスタにより消費される他のオーバーヘッドの不利な点とのバランスをとるために、上記分割は行われる。各ラインセグメントを当該ラインのグローバルなタイプと接続するためにこのような１つのトランジスタが必要となる。ステアリングゲートに印加される電圧の方がビットラインに印加される電圧よりも高いため、一般に、ステアリングゲートライン・セグメント用選択トランジスタは回路領域では比較的大型であるが、ビットラインセグメント用選択トランジスタは比較的小型であってもよい。したがって、ステアリングゲートラインとビットラインとのセグメンテーションを行う場合上記の有利な点と不利な点とのバランスは異なるものとなる。その結果、ビットラインはステアリングゲートラインよりも短いセグメントに分割されることになる。

本発明の別の態様によれば、上記で特定した第２または第３のタイプのようなメモリアレイもやはり、セグメントに分割されたそのステアリングゲートラインを備えているが、各セグメントのラインをそれぞれのグローバルなラインと接続するために選択トランジスタを使用する代わりに、各セグメントのＮ個おきのステアリングゲートを一体に接続し、その結果得られる各セグメントの電気的に独立したグローバルなＮ本のステアリングゲートラインをステアリングゲート復号器と直接接続する。この個数Ｎは特定のメモリにより決められ、一般に、プログラムしない当該行内のセルに対する荷電を妨害せずに、１つの行で同時にプログラムするフローティングゲート記憶エレメントをどのくらい互いに接近したものにできるかにより決められる。Ｎ＝４は一例である。このようにして、比較的大きなステアリング・セグメント選択トランジスタが不要となる。ステアリングゲート復号器は、ステアリングゲート復号器をさらに複雑なものにすることなく正しいステアリングゲートライン・セグメントを直接駆動する。これらのビットラインは、ステアリングゲートと同じセグメント長を用いてセグメント化してもよいし、あるいは、異なるセグメント長を用いてセグメント化してもよい。本発明の追加の態様と利点は、本発明の実施形態の好適例についての以下の説明の中に含まれ、添付図面と関連して以下の説明を考慮することが望ましい。

本発明の様々な態様の利用が可能なメモリシステムの例が、図１のブロック図に概略例示されている。多数の個々にアドレス指定可能なメモリセル１１が、ピッチが等しい行列アレイで構成される。但し、他の物理セル構成も確かに可能である。ビットラインは、セルアレイ１１の列に沿って延在するように本願では指定され、ライン１５を介してビットライン復号器およびドライバ回路１３と電気的に接続される。ワード線は、セルアレイ１１の行に沿って延在するように本願では指定され、ライン１７を介してワード線復号器およびドライバ回路１９と電気的に接続される。ステアリングゲートは、アレイ１１のメモリセル列に沿って延在し、ライン２３を介してステアリングゲート復号器およびドライバ回路２１と電気的に接続される。復号器１３、１９、２１の各々はメモリ・コントローラ２７からバス２５を介してメモリセルのアドレスを受け取る。上記復号器とドライバ回路もそれぞれの制御および状態信号ライン２９、３１、３３を介してコントローラ２７と接続される。ステアリングゲートとビットラインとに印加された電圧は復号器とドライバ回路１３と２１を相互に接続するバス２２を介して調整される。

コントローラ２７は、ライン３５を介してホスト装置（図示せず）と接続することができる。ホスト装置は、パーソナル・コンピュータ、ノート型コンピュータ、デジタル・カメラ、オーディオプレーヤあるいは様々な他の携帯型電子装置等であってもよい。図１のメモリシステムは、一般に、ＰＣＭＣＩＡ、コンパクト・フラッシュ協会、ＭＭＣＪ協会、安全なデジタル（ＳＤ）カード協会およびその他の規格のようないくつかの既存の物理的規格および電気的規格のうちの１つの規格に準拠するカードで実現される。カードフォーマットでは、ライン３５は、ホスト装置の相補形コネクタとインタフェースするカードのコネクタで終端する。多くのカードの電気的インタフェースはＡＴＡ規格に準拠し、このメモリシステムがあたかも磁気ディスク装置であるかのようにホストには思われる。別のメモリ・カード用インタフェース規格も存在する。カードフォーマットとは別に、図１に示すタイプのメモリシステムはホスト装置に組み込まれている。

それぞれの制御ラインおよび状態ライン２９、３１、３３の制御信号に従って、バス２５を介してアドレス指定される場合、復号器とドライバ回路１３、１９、２１により、アレイ１１の該回路のそれぞれのラインに適当な電圧が生成され、プログラミング機能、読み出し機能および消去機能が実行される。回路１３内の複数のセンス・アンプは、アレイ１１内のアドレス指定されたメモリセルの状態を示す電流レベルまたは電圧レベルを受け取り、オプションとして回路２１のステアリングゲート駆動レベルと連携し、読み出し動作中、ライン４１を介して当該状態に関する情報をコントローラ２７に出力する。好適には、多数のセンス・アンプを用いて、多数のメモリセルの状態を同時に読み出せるようにすることが望ましい。読み出し処理およびプログラミング処理中、一般に、単一アレイまたはサブアレイ内のセルの１行が回路１９を介して同時にアドレス指定されて、回路１３と２１により選択されるアドレス指定された、行内の複数のセルへのアクセスが意図される。消去処理中、多くの行の各行のすべてのセルは、一般に、同時消去を行うために１つのブロックとしてまとめてアドレス指定される。しかし、この構造および処理には多くの変形例が存在する。

図２を参照しながら、第１の実施形態に従うメモリセルアレイ１１の構造を示す。アレイ総体の少なくとも一部は複数のセグメント５１、５２、５３などに分割される。このセグメントのステアリングゲートは各組のスイッチング・トランジスタ６１〜６４など、６７〜７０など、および７３〜７６などを介して、復号器２１からのグローバルなステアリングゲートライン５５〜５８などと各々接続可能である。図を簡略にするために、４本のステアリングゲートラインのみをセグメント５１、５２、５３の各々に対して示すが、各行のメモリセルのタイプと数に応じて、数百または数千のメモリセルからなるようなラインの方が４本のステアリングゲートラインの場合よりも一般的である。上記組のスイッチング・トランジスタの各ゲートは、図２に示すそれぞれのライン７７、７８、７９などを介して、復号器の出力（便宜上、復号器２１とする）と一体に接続される。或いは、上記システムをレイアウトするために、ゲートライン７７、７８、７９などを当該目的専用の復号器１９の一部と接続してもよい。ゲートライン７７、７８、７９などに適当な電圧を印加することにより、唯一のセグメントのステアリングゲートがグローバルなステアリングゲートライン５５〜５８と同時に接続される。上記同時接続により、復号器出力と接続されたステアリングゲートラインの長さは、１つのステアリングラインセグメントに限定され、それによって、セグメンテーションを行わない場合の最大アレイと比較すると、ステアリングゲート電圧ドライバにより駆動されるラインの抵抗と静電容量とが減少する。ホストからのデータを用いて、あるいは、ホストへ読み出す対象データを用いて行うプログラムの対象メモリセルが或る特定のセグメントに含まれる場合、このセグメントが選択される。選択されたセグメント内のセルは、ワード線とビットラインに適当な電圧を印加する復号器１９と１３とによりさらにアドレス指定される。

セグメント５１、５２、５３の各々は８行のメモリセルを含むように図２に示されているが、これは再び図を簡略化するための例示である。なぜなら、各セグメントについては、６４、１２８、２５６またはそれ以上の行の方が一般的であるからである。各々がアレイセグメント５１内に在る４本のワード線からなる２つのグループ８３と８４は復号器１９と接続される。同様に、２つのグループ８５と８６はセグメント５２の一部であり、グループ８７と８８はセグメント５３の一部である。

また、同じ理由により、アレイ１１のビットラインをセグメント化することも望ましい。しかし、各ビットラインセグメント内に含まれる行数は、ステアリングゲートライン・セグメントの各々の中の行数と同じである必要はない。したがって、図２の例のビットラインセグメンテーションは、例図を明瞭にするために、図の右側に示されている。２つのビットラインセグメントが各ステアリングゲートライン・セグメント内に存在するように示され、この単純化した例では各ビットラインセグメントは４行のメモリセルを有する。アレイビットラインセグメント９１と９２はステアリングゲートライン・セグメント５１の一部であり、ビットラインセグメント９３と９４はステアリングゲートライン・セグメント５２の一部であり、ビットラインセグメント９５と９６は、ステアリングラインセグメント５３内に存在する。複数の要因に依り、３以上のビットラインセグメント（例えば、４つのビットラインセグメント）がアレイの各ステアリングゲートライン・セグメントの中に確かに存在する可能性がある。ステアリングゲートライン・セグメントよりも少ない数のビットラインセグメントが存在する可能性さえある。この場合、各ビットラインセグメントには２以上のステアリングゲートライン・セグメントが含まれるが、少ない数のビットラインセグメントを含む上記のケースが有用なものとなる可能性は少ない。なぜなら、ビットラインは、敏感な書込み／検知ノードであるため、付勢したステアリングラインよりも、セグメンテーションの低い寄生効果からより多くの利益が得られるからである。

図２のビットラインセグメントの各々は、それぞれのスイッチング・トランジスタを介して、復号器１３から出るグローバルなビットライン１０１、１０２、１０３、１０４などと接続される。説明を簡略化するために、４本のビットラインしか示されていないが、実際にはそれ以上の数の多くのビットラインが使用され、その数は数百および数千にさえなる。一般に、アレイの行に沿う各セルについて１本のビットラインが存在する。ライン１１１を介するスイッチング・トランジスタの復号器１３との共通の接続によりこれらのゲートが適当な電圧にセットされて駆動されると、スイッチング・トランジスタ１０７、１０８、１０９、１１０などにより、セグメント９６のローカルなビットラインがグローバルなビットライン１０１、１０２、１０３、１０４と接続される。図２に示すように、別のビットラインセグメント９１、９２、９３、９４、９５の各々に対して同様のスイッチング・トランジスタ回路が提供される。一般に、それぞれの組のスイッチング・トランジスタのゲートラインに適当な電圧を印加する復号器１３により、ビットラインセグメントのうちの唯一のビットラインセグメントがグローバルなビットラインと一度に接続される。

異なるステアリングゲートラインのセグメント・サイズとビットラインのセグメント・サイズとを選択する１つの理由として、ステアリングゲートのセグメントトランジスタとビットラインのセグメントトランジスタとに求められる異なる寸法がある。これは一般には、ステアリングゲートとビットラインとが、メモリシステムの作動中異なる最大電圧レベルを受け取るという理由に因る。例えば、説明したタイプのフラッシュＥＥＰＲＯＭアレイ内のステアリングゲートは、プログラミング中１２ボルトまでの電圧を必要とする場合があるのに対して、ソース拡散部とドレイン拡散部は、プログラミング中は６ボルトまで、また、読み出し中は１ボルトまでこれら拡散部の関連するビットラインの電圧を上げる必要がある場合もある。したがって、ステアリングゲートラインの個々のスイッチング・トランジスタのサイズは、通常、ビットラインと接続するスイッチング・トランジスタよりも大きなものとする必要がある。セグメント数の増加に関連する、多数の対応スイッチング・トランジスタ専用として使用しなければならなくなる集積回路のチップ面積の増大によるコスト上昇の不利と、多数のセグメントから結果として得られる短いラインが提供するパフォーマンス上の利点との妥協によりメモリシステムの設計は行われる。上記チップ面積が広い場合、使用されるセグメント数は通常少なくなる。記載のこの技法では、ステアリングゲートラインの場合と、ビットラインの場合とについて当該妥協は独立に行われる。ビットラインセグメント用よりも大きな、ステアリングゲートセグメント用面積のオーバーヘッドが必要になることにより、この記載メモリ例では、ステアリングゲートライン・セグメントよりも多くのビットラインセグメントを設けることができ、そのため、短い長さのビットラインを設けることが可能となる。

図３と図４は、２つの代替メモリセルアレイ回路ではあるが、アレイ１１で使用できる関連するメモリセルアレイ回路を示す回路図であるため、これらメモリセルアレイ回路のいずれか一方が図２のアレイセグメント内に現れる可能性がある。図３と図４にラベルされているワード線、ステアリングゲートラインおよびビットラインは図２のラインセグメント・ボックスから出ているものである。図３は、単一のフローティングゲート・トランジスタと選択ゲート・トランジスタとを各々が備える分割チャネルセルからなるアレイの一例を示す。図４は、選択トランジスタにより分離された２つのフローティングゲート・トランジスタを備えるメモリセルからなるアレイの一例を示す。上記タイプのアレイのさらなる詳細については、上記従来の技術の欄で第２および第３のタイプのフラッシュＥＥＰＲＯＭアレイについて参照した特許に記載がある。

図３を参照すると、フローティングゲート１１６と、ステアリングゲートライン１１８と接続されたステアリングゲート１１７とを備えたメモリトランジスタを持つ単一セル１１５の概略が簡単に示されている。選択トランジスタには、ワード線１２０と接続されているゲート１１９が含まれる。これら２つのトランジスタは、ビットライン１２３と１２４とそれぞれ接続される隣接するソース領域とドレイン領域１２１と１２２との間に形成される。セル１１５のプログラミングまたは読み出しを意図するために、隣接するビットライン１２３と１２４との間のセル１１５をワード線の適当な電圧により接続する。

図４を参照しながら単一セル１２７について簡単に説明する。２つのメモリトランジスタは、それぞれのフローティングゲート１２８と１２９、および、それぞれのステアリングゲート１３０と１３１を備える。これらのステアリングゲート間にある選択トランジスタは、ワード線１３３と接続された選択トランジスタゲート１３２を備えている。メモリセルトランジスタは、隣接するソース領域とドレイン領域１３４と１３５との間に形成される。これらの領域はそれぞれのビットライン１３６と１３７と接続される。ステアリングゲートは、それぞれの内部ライン１３８と１３９と接続される。しかし、上記内部ラインの各々をステアリングゲート復号器と接続するのではなく、図に示すように、隣接セルからの隣接するラインが一体に電気的に接続され、ステアリングゲート復号器と接続された外部ステアリングゲートライン１４０と１４１とが提供される。これによりアレイの動作を制限することなく復号器の複雑さが低減される。実際、１つの形式のアレイでは、隣接セルの２つのステアリングゲートの両端にわたる単一のストリップ材料から２つの隣接するステアリングゲートラインを形成することができる。

図５は、図２との関連で説明したように実現した場合の、図３または図４のいずれかのメモリアレイをプログラムする１つの方法を例示するグラフである。所定のステアリングゲートラインに印加された電圧プロファイルは、ステアリングゲートラインを接続したアドレス指定行のセルに記憶する対象データに依り決められる。図５は、４つの状態セルに対する異なるプロファイルの相対的開始電圧の一例を示すことにより、これらのプロファイルを表わす図である。各ステアリングゲートラインの電圧は、プログラム対象行の別のセルと接続されているその他のステアリングゲートラインから独立に制御可能であるため、各ステアリングゲートラインの電圧レベルは、ステアリングラインと接続されているセルをプログラムして到達する最終状態に基づいて制御される。４つの状態０〜３を図５に示すが、４未満またはそれ以上の状態を設けてもよい。２以上の状態は“マルチ状態”と命名される。

図６を参照して、本発明の第２の実施形態を例示することができる。その場合、ステアリングゲート復号器２１’と選択ゲート復号器１９’とは、図１と図２のそれぞれの復号器２１と１９と同じ機能を供するものであるが、メモリセルアレイとのインタフェース方法での違いに起因して上記復号器はいくぶん異なるものとなる。アレイのステアリングゲートラインは、再びセグメント化されて、図２のセグメント５１、５２、５３とほぼ同一のセグメント５１’、５２’、５３’などが形成され、図３または図４のいずれかのタイプのアレイ回路が使用される。その相違点として、セグメントのステアリングゲートラインを復号器２１’と接続する方法がある。

図２のシステムの場合のように、外部ステアリングゲートラインを１組のグローバルなラインと接続する代わりに、外部ステアリングゲートラインが図６の個々のセグメントからステアリングゲート復号器２１’へ直接接続されるため、図２のスイッチング・トランジスタが不要となる。しかし、すべてのセグメントからの各外部ステアリングゲートラインを復号器２１’と接続するには、大きすぎて実際には使用できない復号器が必要となる。したがって、セグメント５１’からのライン１５１のいくつかを用いて例示されているような各セグメントの外部ステアリングゲートラインを一体に接続して、ステアリングゲート復号器２１’と接続されるさらに少ない数のグローバルなライン１５３が形成される。この特定例では、４つおきのステアリングゲートライン１５１がライン１５３のうちの共通ラインと接続される。したがって、グローバルなステアリングゲートライン数は同じままであるため、列の数、したがってステアリングゲートラインがセグメント内に何本存在するかということは重要な問題ではなくなる。さらに一般的に言えば、Ｎ本のライン１５３が復号器２１’と接続されている場合、アレイの行の両端にわたるＮ個おきのステアリングゲートライン１５１がライン１５３のうちの１本の共通ラインと接続されることになる。セグメント５１’、５２’、５３’などの各セグメントからのステアリングゲートラインが同じ方法で復号器２１’と接続される。

アクセスされるメモリセルの行に沿って隔置された複数のフローティングゲート記憶エレメントに対してプログラミング機能および読み出し機能を同時に実行して、上記すべての隔置されたセルのステアリングゲートに共通の電圧状態を印加したとき、ライン数の上記減少が可能となる。特定のメモリアレイと共に使用するグローバルなステアリングライン数Ｎを最少にすることが一般に望ましい。当該最小数Ｎは、プログラミングまたは読み出しを行うために同時にアクセスする行に沿うメモリセルの最小間隔に依り決められる。一般に、図３のアレイの４個おきのフローティングゲートを同時にアクセスすることができ、例えば、各アクセスについて異なる組の行に沿う４個おきのフローティングゲートに対して４回このようなアクセスを行い、行全体または１行の隣接セグメントに対してデータのプログラミング機能または読み出し機能が実行される。４回のアクセスの各アクセスの間中、ライン１５３（図６）のうちの異なるラインのスイッチがオンになる。別の例の場合のように、８個おきのフローティングゲートのみの同時プログラミングまたは読み出しが可能な場合、ライン１５３の数Ｎは８になり、ライン１５１のうちの８個おきのラインがライン１５３のうちの共通ラインと接続される。パターン敏感状態および／またはパターン妨害状態を最小化する方法として、プログラミングまたは読み出しを行う対象セルは、該セル間に配置されて、プログラミングや読み出しが行われない１またはいくつかのメモリセルと共に隔置される。この隔置構成こそが、任意の特定のメモリ構成においても利用できる最小数Ｎに影響を与える考慮事項である。

図３の単一フローティングゲート・メモリセルの代わりに、セグメント５１’、５２’、５３’などで図４のデュアルフローティングゲート・メモリセルアレイを使用し、かつ、Ｎが４のままである場合、４個おきのこのような対の中から一対の隣接するステアリングゲートが同時に接続される。これが、隣接するセル列の中の２列のフローティングゲートを覆うステアリングゲートと各外部ステアリングゲートラインとを接続する理由である。これによって、利用する特定のプログラミング方法でその他のアレイエレメントを駆動する方法に応じて、８個おきのセル（４個おきのセル）となるように、あるいは、４個おきのフローティングゲートと同じ密度になるように、選択行に沿う、同時プログラム可能な記憶エレメント（フローティングゲート）の間隔を配置することが可能となる。この場合、３に等しい数Ｎを用いて、３個おきのフローティングゲートの同時プログラミングを可能とするような１つの方法が、“デュアルセルの読み出しおよび書き込み技法”（Ｒａｕｌ−Ａｄｒｉａｎ Ｃｅｒｎｅａ（発明者）、譲渡第 / , ) という同時に出願された特許出願に記載されている。この出願は、その全体が上記参考文献として本願明細書に取り入れられている。

図６のメモリの一般的な処理によれば、プログラミング中個々のステアリングゲートに印加される電圧は、その列でフローティングゲート上へプログラムされる対象データに依存する。４つの状態の各々の場合についての例示の起動プログラミング用電圧を図７に例示する。図６の実施形態のステアリングゲートの各々の場合についてこの電圧を別様にセットすることはできないので、１組のセルのプログラミングを行うためにスイッチがオンになる１本のグローバルなステアリングゲートライン１５３にかかる電圧が、これらの状態の各起動電圧レベルを含むプロファイルを介して増分される。状態１にプログラムされたセルは、例えば、それらのセルがそのようにプログラムされた後、当該セルと接続されたローカルなビットラインの電圧の変更により処理から切断される。この組のセルの残りは、状態２のレベルのステアリングゲート電圧でプログラムされ、当該状態にプログラムされたセルは切断され、次いで、まだ残っている組のセルのプログラミングは、セルのすべての組がプログラムされてしまうまで、状態３のレベルのステアリングゲート電圧でプログラムが続けられる。

図の簡略化のため、ビットラインのセグメンテーションは図６に示されていない。図２と同様にビットラインをセグメント化してもよい。その場合、２以上のビットラインセグメントがステアリングラインセグメントの各々の範囲内に存在する。しかし、各ステアリングラインセグメントを備えた図２の大型サイズのスイッチング・トランジスタの組は図６では必要ではないので、各ステアリングラインセグメント内の行数を減らすことが可能となる。さらに、多数のグローバルなステアリングゲートラインの中へアドレスを復号化できるかどうかは、短いセグメントにより得られる改善されたパフォーマンスと、復号器２１’のスペースと複雑さとの間での妥協により決められる。各々のステアリングラインセグメント内のメモリセルの行数が各ビットラインセグメントについて所望するものと同じになるほど十分減少した場合、上記２つのタイプのセグメントは、各セグメント内で行数という観点から同じサイズとなるようになされる。最適サイズのビットラインセグメントがステアリングラインセグメントのサイズとは無関係に決定される。

本発明の実施形態の好適例に関して本発明を説明してきたが、本発明は添付の請求項の最大範囲内で保護を受ける権利を与えられるものである。

本発明の様々な態様を実現することができるフラッシュＥＥＰＲＯＭシステムのブロック図である。 第１の例に従ってセグメント化された図１のメモリアレイを示す。 従来の技術の欄で説明した第２のタイプのメモリセルアレイの一部の回路であり、図２と図６のセグメントで使用される。 従来の技術の欄で説明した第３のタイプのメモリセルアレイの一部の回路であり、図２と図６のセグメントで使用される。 図２のセグメントに示す場合のような図３または図４のメモリセルのプログラミングの１つの態様を示す。 第２の例に従ってセグメント化された図１のメモリアレイを示す。 図６のセグメントに示す場合のような図３または図４のメモリセルのプログラミングの１つの態様を示す。

Claims (6)

1. メモリセル・ステアリングゲートと接触してメモリセルの列に沿って延在する第１の組の平行な導電ラインと、メモリセル・ソース領域とドレイン領域と接触してメモリセルの列に沿って延在する第２の組の平行な導電ラインと、メモリセルの選択トランジスタゲートと接触してメモリセルの行に沿って延在する第３の組の平行な導電ラインとを含む、行と列で配向された不揮発性メモリセルからなるアレイにおいて、方法であって、
   第１の数の行の両端にわたって個々に延在する第１の組のセグメントの上記第１の組のラインを処理して、上記行に沿うＮ番目毎の各セグメントの上記第１の組のラインが共通のグローバルなラインと一体に接続され、それにより、Ｎ本のグローバルなラインが各セグメントと関連づけられるようにするステップと、
   メモリアレイ向けのアドレスを復号化した結果として、上記セグメントのうちの１つのセグメントの上記グローバルなラインに適当な電圧を同時に印加するステップと、
   を有することを特徴とする方法。
2. 上記第１の数の行に等しい第２の数の行の両端にわたって個々に延在する上記第２の組のラインをセグメントで処理するステップと、
   第２の組の複数のグローバルなラインのうちの対応する１つのラインと、上記第２の組のラインの上記セグメントを選択トランジスタを介して個々に接続するステップと、
   をさらに有することを特徴とする請求項１記載の方法。
3. 基板上に形成されるデータメモリにおいて、
   列方向に細長く、かつ、行方向に隔置された複数のビットラインであって、上記列方向および行方向が互いに直交し、上記基板に形成されるソース領域およびドレイン領域と接続されるように構成されるビットラインと、
   行と列で配向された不揮発性メモリセルからなるアレイであって、上記セルが、隣接ソース拡散部とドレイン拡散部に接して配置されたフローティングゲートと、上記フローティングゲート上に配置されたステアリングゲートとを各々が備える第１と第２のメモリトランジスタと、上記第１のメモリトランジスタと第２のメモリトランジスタとの間に選択トランジスタを個々に備えるように構成されるアレイと、
   上記行方向に細長く、かつ、上記列方向に隔置された複数のワード線であって、１つの行内の上記メモリセルの選択トランジスタのゲートと接続される各ワード線と、
   上記列方向に細長く、かつ、上記行方向に隔置された複数のステアリングゲートラインであって、上記ステアリングゲートラインの各々が、隣接メモリセルのステアリングゲートの２つの隣接列と接続されるように構成されるステアリングゲートラインとを有し、
   上記ステアリングゲートラインが、上記行に沿う第１の数の行の範囲にわたって複数のセグメントに個々に分割され、各セグメントの上記ステアリングゲートラインのＮ番目毎のラインが、共通のグローバルなラインと一体に接続可能であり、それによって、アドレス復号器と直接接続される各セグメントについてＮ本のグローバルなラインが形成されることを特徴とするデータメモリ。
4. 上記ビットラインを電気的に分離して、第２の数の行を個々に含むセグメントにし、そのような１本のビットラインを対応する組のグローバルなビットラインと選択的に一度に接続するようになす手段をさらに有することを特徴とする請求項３記載のメモリ。
5. 上記第１および第２の行数が等しいことを特徴とする請求項４記載のメモリ。
6. Ｎが４に等しいことを特徴とする請求項３記載のメモリ。

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