KR20030020949A - 비-휘발성 메모리의 조향 게이트 및 비트 라인 세그먼트화 - Google Patents

비-휘발성 메모리의 조향 게이트 및 비트 라인 세그먼트화 Download PDF

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Abstract

조향 및 비트 라인(예를 들면, 플래시 EEPROM 시스템에서)들은 메모리 셀 어레이의 행을 따라 세그먼트된다. 일실시예에서, 그 세그먼트들중 하나의 조향 및 비트 라인들은 동시에 각각의 글로벌 조향 및 비트 라인에 연결된다. 개별 조향 게이트 세그먼트에 포함되는 메모리 셀의 열의 개수는 보다 소수의 조향 게이트 세그먼트를 구비하기 위해서 개별 비트 라인 세그먼트에 포함된 열의 개수의 배수이다. 이는 조향 게이트에 대해 필요한 트랜지스터를 선택하는 세그먼트의 개수를 감소시킴으로써 상당한 회로 면적을 감소시키는데, 왜냐하면 이러한 트랜지스터들은 더 높은 전압을 처리하기 위해서 비트 라인 세그먼트를 선택하는데 사용되는 트랜지스터보다도 대형이어야 하기 때문이다. 다른 실시예에서, 로컬 조향 게이트 라인 세그먼트는 그 개수를 감소시키기 위해서 결합되며, 각 세그먼트의 감소된 개수는 그후 세그먼트를 선택하도록 디코더의 외측에 다수의 대형 스위칭 트랜지스터의 필요없이 어드레스 디코더와 직접 연결된다.

Description

비-휘발성 메모리의 조향 게이트 및 비트 라인 세그먼트화{STEERING GATE AND BIT LINE SEGMENTATION IN NON-VOLATILE MEMORIES}
한가지 유형의 어레이의 메모리 셀들은 소정의 셀에서 교차하는 2개의 직교 컨덕터에 적절한 전압을 인가함으로써 어드레스가능한 개별 셀을 지닌 직사각형 패턴으로 배열된다. 이 컨덕터들은 통상 메모리 셀의 열을 따라 연장하는 워드 라인과, 메모리 셀의 행을 따라 연장하는 비트 라인이다. 본문에 논의되는 제 1 유형의 플래시 EEPROM 아키텍처는 인접 소스와 드레인 확산부간에 직렬로 셀렉트 트랜지스터와 플로팅 게이트 메모리 트랜지스터를 개별적으로 포함하는 셀들을 사용한다. 각 워드 라인은 1개 열을 따라 메모리 트랜지스터의 제어 게이트에 그리고 셀들의 셀렉트 트랜지스터의 게이트에 연결된다. 그러한 메모리 셀들의 구조들과, 그것들을 사용하는 메모리 어레이들의 아키텍처들의 예들은 하기 미국 특허들에 제시되어있으며, 이 특허들은 본문에 그대로 참조로 포함된다: 제5,095,344호, 제5,343,063호, 제5,579,259호 및 제5,661,053호. 이 예들에서, 셀은 전자들을 채널로부터 플로팅 게이트에 주입시킴으로써 프로그래밍되며, 전자들을 플로팅 게이트에서 개별 소거 게이트로 제거시킴으로써 소거된다.
판독 및 프로그래밍 기능들간의 제어를 더 잘 하기 위해서, 제 2 유형의 이 형상의 메모리는 각 셀의 셀렉트 트랜지스터와 제어 게이트를 전기적으로 분리시키며, 메모리 셀들의 행을 따라 흐르는 부가된 조향 게이트 라인에 제어 게이트를 연결시킨다. 본 형상의 메모리에서, 워드 라인들은 셀렉트 트랜지스터의 게이트에만 연결된다. 제 2 유형의 메모리 셀은, 예를 들면, 미국 특허 제5,313,421호에 기술되어 있으며, 이는 본문에 그대로 참조로 포함된다. 플로팅 게이트들은 워드 라인으로 소거된다.
어레이에서 플로팅 게이트의 밀도를 증가시키기 위해서, 제 3 유형의 메모리 셀은 2개의 플로팅 케이트 트랜지스터와 그것들간에 단일 셀렉트 트랜지스터를 포함하며, 3개의 트랜지스터는 소스와 드레인 확산부간에 위치된다. 조향 게이트 라인들은 행 방향에서 플로팅 게이트들간을 연장하며, 워드 라인들은 열들을 따라 메모리 셀들의 셀렉트 트랜지스터 게이트들에 연결된다. 본 유형의 셀은 미국 특허 제5,712,180호(도 9A 내지 10C), 제6,103,573호 및 제6,151,248호 그리고 2002년 9월 22일 제출되어 계류중인 특허 출원 제09/667,344호에 기술되어 있으며, 이것들은 본문에 그대로 참조로 포함된다.
대형 메모리 어레이의 성능을 개선시키기 위해서, 상기 확인된 유형들중 하나의 어레이는 통상 행의 방향에서 더 작은 부분 또는 서브-어레이로 세그먼트된다. 본문에 그대로 포함되는 미국 특허 제5,315,541호는 상기 확인된 제 1 유형의 메모리 어레이의 비트 라인들을 전기적으로 국한되는 세그먼트들로 분할한다. 각 세그먼트의 비트 라인들은 세그먼트-셀렉트 트랜지스터를 통하여 글로벌 라인에 연결가능하다. 상기 언급된 특허 제5,712,180호의 도 10C와 그 첨부 내용은 상기 확인된 제 3 유형 메모리의 세그먼트화를 기술하며, 여기서 비트 라인들과 조향 게이트들을 연장하는 행(columnar)은 균등한 세그먼트로 분할된다. 메모리를 세그먼트하는 주요 동기는 전압이 신속히 변동될 필요가 있는 라인의 저항과 정전용량을 감소시키기 위한 것이다. 이러한 필요성은, 어레이들이 더 대형화되고 더 밀집될 때, 그리고 작동 속도가 증가할 때, 증가한다.
본 발명은 메모리 셀 어레이에 관한 것이며, 더 상세하게는, 어레이내의 긴 전도성 라인을 세그먼트하며 세그먼트의 어레이를 작동시키는 기술에 관한 것이다. 발명은 폭넓게 다양한 유형의 메모리 셀 어레이에 활용을 갖지만, 본문에는 비-휘발성 메모리, 특히 플래시 전기적 소거 및 프로그램 가능 판독 전용 메모리(flash EEPROM)로 구현된것이 기술되어 있다.
도 1은 본 발명의 다양한 양태들이 예로서 구현된 플래시 EEPROM의 블럭도이다;
도 2는 제 1 예에 따라 세그먼트된 도 1의 메모리 어레이를 도시한다;
도 3은 도 2와 도 6의 세그먼트에서 사용하기 위해, 배경기술에서 설명된 메모리 셀 어레이의 제 2 유형의 회로 부분이다;
도 4는 도 2와 도 6의 세그먼트에서 사용하기 위해, 배경기술에서 설명된 메모리 셀 어레이의 제 3 유형의 회로 부분이다;
도 5는 도 2의 세그먼트일 때 도 3 또는 도 4의 메모리 셀들을 프로그래밍하는 일 양태를 도시한다;
도 6은 제 2 예에 따라 세그먼트되었던 도 1의 메모리 어레이를 도시한다;
도 7은 도 6의 세그먼트일 때 도 3 또는 도 4의 메모리 셀들을 프로그래밍하는 일 양태를 도시한다.
본 발명의 일 양태에 따라, 메모리 어레이, 이를 테면 상기 확인된 제 2 또는 제 3 유형은 행 방향으로 세그먼트된 비트 라인들과 조향 게이트 라인들 모두를 포함하지만 조향 게이트 라인들은 비트 라인들보다도 더 길게 분할된다. 따라서, 하나의 비트 라인 세그먼트에 포함되는 것보다도 하나의 조향 게이트 라인 세그먼트에 포함되는 메모리 셀의 열들이 더 많다. 이는 짧은 라인 세그먼트의 이점들과, 세그먼트 셀렉트 트랜지스터에 의해 소모되는 다른 오버헤드와 부가된 회로 면적의 단점들을 조율하도록 수행되며, 그러한 트랜지스터는 각 라인 세그먼트를 그 라인의 글로벌 버전에 연결하기 위해 요구된다. 조향 게이트에 인가되는 전압은 비트 라인에 인가되는 전압보다 더 높으므로, 조향 게이트 라인 세그먼트에 대한 셀렉트트랜지스터들은 회로 면적에서 상대적으로 크며 비트 라인 세그먼트에 대한 셀렉트 트랜지스터들은 상대적으로 작다. 따라서, 이점과 단점의 조율은 조향 게이트 라인과 비트 라인을 세그먼트하는 것이 상이하다. 결국, 비트 라인들은 조향 게이트 라인들보다도 더 짧은 세그먼트로 나누어진다.
본 발명의 다른 양태에 따라, 상기 확인된 제 2 또는 제 3 유형과 같은 메모리 어레이는 또한 각 세그먼트의 라인들을 각각의 글로벌 라인들에 연결시키도록 셀렉트 트랜지스터를 사용하기 보다도 세그먼트로 분할되는 조향 게이트 라인들을 구비하며, 각 세그먼트의 매 N번째 조향 게이트가 함께 연결되고, 결과적으로 각 세그먼트의 N개의 전기적으로 분리된 글로벌 조향 게이트 라인들이 조향 게이트 디코더에 직접 연결된다. 개수(N)는 특정 메모리에, 통상적으로 하나의 열에서 동시에 프로그래밍되는 근접 플로팅 게이트 저장 엘리먼트들이 프로그래밍되지 않는 열에서 셀상의 전하를 방해하지 않고 서로 어떻게 있는지에 좌우한다. N=4는 일예이다. 이러한 방식에서, 상대적으로 대형 조향 세그먼트 셀렉트 트랜지스터들이 제거된다. 조향 게이트 디코더는 조향 게이트 디코더의 복잡성을 증가시키지 않고 옳바른 조향 게이트 라인 세그먼트를 직접 구동시킨다. 비트 라인들은 조향 게이트처럼 동일힌 세그먼트 길이로 세그먼트되거나, 또는 상이하게 만들어 질 수 있다. 본 발명의 부가적인 양태, 특질, 및 이점들은 예시적인 실시예의 하기 설명에 포함되어 있으며, 이 설명은 첨부 도면들과 관련하여 이해되어야 한다.
본 발명의 다양한 양태들을 이용하는 예시적인 메모리 시스템이 도 1의 블럭도에 일반적으로 도시되어 있다. 수많은 개별적으로 어드레스가능한 메모리 셀(11)들이 열과 행의 규칙적인 어레이로 배열되어 있지만, 다른 물리적 배열의 셀들이 확실히 가능하다. 셀 어레이(11)의 행을 따라 연장하는 것으로 본문에 명시된 비트 라인들은 라인(15)들을 통하여 비트 라인 디코더와 구동기 회로(13)와 전기적으로 연결된다. 셀 어레이(11)의 열을 따라 연장하는 것으로 본문에 명시된 워드 라인들은 라인(17)들을 통하여 워드 라인 디코더와 구동기 회로(19)에 전기적으로 연결된다. 각각의 디코더(13, 19 및 21)들은 버스(25)를 거쳐 메모리 제어기(27)로부터메모리 셀 어드레스를 수신한다. 디코더와 구동기 회로들은 또한 각각의 제어 및 상태 신호 라인(29, 31 및 33)을 거쳐 제어기(27)에 연결된다. 조향 게이트와 비트 라인에 인가되는 전압들은 디코더 및 구동기 회로(13 및 21)를 상호연결하는 버스(22)를 통하여 조정된다.
제어기(27)는 라인(35)을 통하여 호스트 장치(도시되지 않음)에 연결가능하다. 상기 호스트는 개인용 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 오디오 플레이어, 다양한 휴대용 전자 장치들 등이다. 도 1의 메모리 시스템은 현존 물리적 및 전자 표준들중 하나에 따른 카드, 이를 테면 PCMCIA, CompactFlash Association, MMCJ Association, Secure Digital(SD) Card Association 등중 하나로 구현된다. 카드 포맷에서, 라인(35)들은 호스트 장치의 상보적 커넥터와 인터페이스하는 카드의 커넥터에서 종결한다. 수많은 카드의 전기적 인터페이스는 ATA 표준을 따르며, 메모리 시스템은 마치 마그네틱 디스크 드라이브인 것처럼 호스트에 나타난다. 다른 메모리 카드 인터페이스 표준이 또한 존재한다. 카드 포맷에 따라, 도 1에 나타난 유형의 메모리 시스템들이 호스트 장치에 개재된다.
디코더 및 구동기 회로(13, 19 및 211)는 각 제어 및 상태 라인(29, 31 및 33)의 제어 신호에 따라 버스(25)를 거쳐 어드레스될 때, 어레이(11)의 각 라인에 적절한 전압을 발생시켜, 프로그래밍, 판독 및 소거 기능을 수행한다. 회로(13)내의 다수의 감지 증폭기들은 어레이(11)내에서 어드레스된 메모리 셀들의 상태를 지시하는 전류 또는 전압 레벨를 수신하며, 판독 작동중에, 선택적으로, 회로(21)의 조향 게이트 구동 레벨과 관련하여 라인(41)을 거쳐 셀의 상태에 대한 정보를 제어기(27)에 제공한다. 수많은 감지 증폭기들은 수많은 메모리 셀들의 상태를 병렬로 판독할 수 있기 위해서 사용된다. 판독 및 프로그래밍 작동중에, 셀들중 1개 열은, 단일 어레이 또는 서브-어레이내에서, 회로(13 및 21)에 의해 선택되는 어드레스된 열의 수많은 셀들을 액세스하기 위한 회로(19)를 통하여 통상적으로 동시에 어드레스된다. 소거 작동중에, 각각의 수많은 열에서 모든 셀들은 통상적으로 동시 소거를 위한 블럭으로서 함께 어드레스된다. 그러나, 이러한 구조 및 작동의 다양한 변형들이 존재한다.
도 2를 참조하면, 제 1 실시예에 따른 메모리 셀 어레이(11)의 구조가 나타나 있다. 전체 어레이의 적어도 일부분은 조향 게이트들이 디코더(21)로부터 각각의 스위칭 트랜지스터 세트(61-64 등, 67-70 등, 및 73-76 등)를 통하여 글로벌 조향 게이트 라인(55-58 등)에 각각 연결가능한 다수의 세그먼트(51, 52, 53 등)로 분할된다. 간략화하기 위해, 단지 4개의 조향 게이트 라인들이 각 세그먼트(51, 52, 53)에 나타나 있지만, 각 셀에서 메모리 셀의 유형과 개수에 따라, 수백 또는 수천개의 그러한 라인들이 있다. 각각의 이러한 스위칭 트랜지스터 세트의 게이트들은 함께 각 라인(77, 78, 79 등)을 통하여 도 2에 나타난 디코더의 출력에, 편리하게, 디코더(21)에 연결된다. 이와 달리, 시스템을 더 효율적으로 설계하기 위해서, 게이트 라인(77, 78, 79 등)은 그러한 목적을 위해 전용되는 디코더(19)의 일부에 연결된다. 적절한 전압을 게이트 라인(77, 78, 79 등)에 인가함으로써, 1개 세그먼트의 조향 게이트들은 동시에 글로벌 조향 게이트 라인(55-58)에 연결된다. 이는, 전체 어레이에 비하여, 세그먼트화가 없는 경우에 처럼. 디코더 출력에 연결되는 조향 게이트 라인의 길이를 하나의 조향 라인 세그먼트로 제한하여, 조향 게이트 전압 구동기에 의해 구동되는 라인의 저항 및 정전용량을 감소시킨다. 특정 세그먼트는 호스트로부터의 데이터로, 또는 호스트로 판독되는 데이터로 프로그래밍되는 메모리 셀들을 포함할 때 선택된다. 선택된 세그먼트내의 셀들은 적절한 전압을 워드 및 비트 라인에 인가시킴으로써 디코더(19)에 의해 더 어드레스된다.
각각의 세그먼트(51, 52, 53)는, 64, 128 256 또는 이상의 열들이 각 세그먼트에 대해 더 일반적이므로, 다시 도면을 간략화하기 위해 8개의 메모리 셀의 열을 포함하는 것으로 도 2에 나타나 있다. 어레이 세그먼트(51)내에서 4개의 워드 라인의 2개 그룹(83 및 84)이 디코더(19)에 연결된다. 유사하게, 2개 그룹(85 및 86)은 세그먼트(52)의 부분이며, 그룹(87 및 88)은 세그먼트(53)의 부분이다.
일반적으로, 동일한 이유에 때문에 어레이(11)의 비트 라인들을 세그먼트하는 것이 바람직하다. 그러한 각 비트 라인 세그먼트에 포함되는 열의 개수들은 각각의 조향 게이트 라인 세그먼트의 개수처럼 동일할 필요는 없다. 따라서, 도 2 예의 비트 라인 세그먼트화는 도면을 명료하게 하기 위해 도면의 우측에 나타나 있다. 2개 비트 라인 세그먼트들이 각 조향 게이트 라인 세그먼트내에 있으며, 각각은 이러한 간략화된 예에서 4개의 메모리 셀의 어레이를 구비하는 것으로 나타나 있다. 어레이 비트 라인 세그먼트(91 및 92)는 조향 게이트 라인 세그먼트(51)의 부분이며, 비트 라인 세그먼트(93 및 94)는 조향 게이트 라인 세그먼트(52)의 부분이며, 비트 라인 세그먼트(95 및 96)는 조향 라인 세그먼트(53)내에 있다. 상기 어레이의 각 조향 게이트 라인 세그먼트내에는 2개 이상의 비트 라인 세그먼트들, 예를 들면, 수많은 요인에 따라 4개 비트 라인 세그먼트가 있을 수 있다. 각 비트 라인 세그먼트가 2개 이상의 조향 게이트 라인 세그먼트를 포함하는 경우, 조향 게이트 라인 세그먼트보다도 더 적은 비트 라인 세그먼트가 있을 수 있지만, 이는 유용하지 않는데, 왜냐하면 민감한 기록/감지 노드인 비트 라인들은 강제 조향 라인들을 감소시키기 보다 세그먼트화의 기생을 감소시키는 것으로부터 더욱 이득을 얻기 때문이다.
도 2의 각각의 비트 라인 세그먼트는 각 스위칭 트랜지스터를 통하여 디코더(13)로부터 시작하는 글로벌 비트 라인(101, 102, 103, 104 등)으로 연결된다. 설명을 간략화하기 위해, 단지 4개의 비트 라인이 나타나 있지만, 실질적으로 수백개 심지어 수천개까지 번호 매김되는 수많은 것이 사용된다. 통상적으로 어레이의 열을 따라 각 셀에 대해 1개 비트 라인이 있다. 스위칭 트랜지스터(107, 108, 109, 110 등)는 게이트들이 라인(111)을 통하여 디코더(13)로의 공통 연결에 의해 적절한 전압으로 구동될 때 세그먼트(96)의 로컬 비트 라인을 글로벌 비트 라인(101, 102, 103, 104)로 연결시킨다. 유사한 스위칭 트랜지스터 회로에는 도 2에 나타난 것처럼 각각의 다른 비트 라인 세그먼트(91, 92, 93, 94 및 95)가 제공된다. 통상, 비트 라인 세그먼트중 하나만이 적절한 전압을 각각의 스위칭 트랜지스터 세트의 게이트 라인에 인가하는 디코더(13)에 의해 글로벌 비트 라인에 연결된다.
상이한 조향 게이트 라인 및 비트 라인 세그먼트 사이즈를 선택하는 한가지 이유는 조향 게이트 및 비트 라인의 세그먼트 트랜지스터에 대해 요구되는 상이한디멘션(dimension) 때문이다. 이는 통상적으로 조향 게이트 및 비트 라인이 메모리 시스템의 작동중에 상이한 최대 전압 레벨을 수신하기 때문이다. 예를 들면, 조향 게이트는 기술된 플래시 EEPROM의 유형에서 프로그래밍중에 12 볼트까지 요구하며, 소스 및 드레인 확산부는 그들의 관련 비트 라인이 프로그래밍중에 6볼트 까지 그리고 판독중에 1볼트까지 상승됨을 요구한다. 따라서, 조향 게이트 라인에 대한 개별 스위칭 트랜지스터의 사이즈는 비트 라인과 연결하는 라인보다도 더 클 필요가 있다. 메모리 시스템은 수많은 세그먼트로부터 초래하는 짧은 라인이 세그먼트의 증가된 개수에 대해 관련 스위칭 트랜지스터의 증가된 개수에 할애되어야 하는 집적 회로 칩 면적의 비용에 대향하여 제공하는 성능 이점들을 절충시킴으로써 설계된다. 그 면적이 대형일 때, 더 적은 세그먼트가 사용된다. 설명되고 있는 기술에서, 그 절충은 조향 게이트 라인에 대해 그리고 비트 라인에 대해 독립적으로 이루어진다. 비트 라인 세그먼트에 대한것 보다도 조향 게이트 세그먼트에 대해 더 큰 면적 오버헤드를 필요로함으로써, 설명되는 메모리 예에서, 조향 게이트 라인 세그먼트 보다도 더 많은 비트 라인 세그먼트, 및 더 짧은 비트 라인 길이일 수 있다.
도 3과 4는 상기 어레이(11)에 사용될 수 있는 관련 메모리 셀 어레이 회로를 제외한 2가지 대안 회로도이므로, 어느 하나가 도 2의 어레이 세그먼트내에 나타날 수 있다. 도 3과 4에서 분류된 워드 라인, 조향 게이트 라인 및 비트 라인들은 도 2의 라인 세그먼트 박스에 존재하는 라인들이다. 도 3은 단일 플로팅 게이트 트랜지스터와 셀렉트 게이트 트랜지스터를 각각 구비하는 분기 채널 셀의 어레이 예를 나타낸다. 도 4는 셀렉트 트랜지스터에 의해 분리된 2개의 플로팅 게이트 트랜지스터를 포함하는 메모리 셀의 어레이 예를 나타낸다. 이러한 어레이 유형의 더 상세한 사항은 플래시 EEPROM 어레이의 제 2 및 제 3 유형에 대해 상기 배경기술 부분에서 인용된 특허에 제시되어 있다.
간략하게, 도 3과 관련하여, 단일 셀(114)이 조향 게이트 라인(18)에 연결되는 조향 게이트(117)와 플로팅 게이트(116)를 구비하는 메모리 트랜지스터로 개략적으로 나타나 있다. 셀렉트 트랜지스터는 워드 라인(120)에 연결되는 게이트(19)를 포함한다. 이 2개 트랜지스터는 비트 라인(123과 124)에 각각 연결되는 인접 소스와 드레인 영역(121과 122)간에 형성되어 있다. 워드 라인상의 적절한 전압은 셀을 프로그래밍 또는 판독하기 위해 인접 비트 라인(123과 124)간의 셀을 연결시킨다.
간략하게, 도 4를 참조하면, 단일 셀(127)이 기술되어 있다. 2개의 메모리 트랜지스터는 각각의 플로팅 게이트(128과 129) 및 각각의 조향 게이트(130과 131)를 구비한다. 셀렉트 트랜지스터는 그것들간에 워드 라인(133)에 연결되는 셀렉트 트랜지스터 게이트(132)를 구비한다. 메모리 셀 트랜지스터들은 인접 소스와 드레인 영역(134와 135)간에 형성되며, 이는 각각의 비트 라인(136과 137)에 연결된다. 조향 게이트들은 각각의 내부 라인(138과 139)에 연결된다. 그러나 각각의 이들 내부 라인들을 조향 게이트 디코더에 연결시키기보다는, 인접 셀로부터의 인접 라인들은 조향 게이트 디코더에 연결된 외부 조향 게이트 라인(140과 141)을 제공하도록 도시된 것처럼 전기적으로 함께 연결된다. 이는 어레이의 작동을 제한시킴없이 디코더의 복잡성을 감소시킨다. 실제로, 어레이의 한가지 형상에서, 2개의 인접 조향 게이트 라인들은 인접 셀들의 2개 조향 게이트를 스팬(span)하는 물질의 단일 스트립으로부터 형성된다.
도 5의 그래프는 도 2와 관련하여 기술된 것처럼 구현될 때 도 3 또는 도 4중 어느 하나의 메모리 어레이를 프로그래밍하는 한가지 방식을 도시한다. 일정한 조향 게이트 라인에 인가되는 전압 프로파일은 조향 게이트 라인이 연결되는 어드레스된 열의 셀에 저장되는 데이터에 좌우한다. 도 5는 상대적인 초기 전압의 예를 나타냄으로써 4가지 상태 셀에 대한 상이한 프로파일의 지시를 제공한다. 각 조향게이트 라인의 전압이 프로그래밍되는 열의 다른 셀들에 연결된 다른 조향 게이트 라인에 독립적으로 연결가능하므로, 각 조향 게이트 라인의 전압 레벨은 상기 조향 라인에 연결된 셀이 프로그래밍되는 긍극적인 상태에 따라 제어된다. 4가지 상태 0-3이 도 5에 도시되어 있지만, 수많은 상태가 제공될 수 있으며, 2개 이상의 상태를 "다중-상태"라 한다.
본 발명의 제 2 실시예는 조향 게이트 디코더(21')와 셀렉트 게이트 디코더(19')가 도 1과 도 2의 각각의 디코더(21과 19)로서 동일한 기능의 역할을 하지만 메모리 셀 어레이와 인터페이스하는 방식에서의 차이점 때문에 다소 다른 도 6과 관련하여 도시될 수 있다. 상기 어레이의 조향 게이트 라인은 다시 세그먼트되어, 도 3 또는 4의 어레이 회로 유형중 어느 하나를 사용하여 도 2의 세그먼트(51, 52, 53)에 대체로 일치하는 세그먼트(51', 52', 53' 등)을 형성한다. 차이점은 세그먼트의 조향 게이트 라인이 디코더(21')에 연결되는 방식에 있다.
도 2의 시스템의 경우에서 처럼, 글로벌 라인의 세트에 외부 조향 게이트 라인의 연결을 제공하기 보다도, 외부 조향 게이트 라인은 도 6에서 개별 세그먼트로부터 조향 게이트 디코더(21')로 직접 연결되므로, 도 2의 스위칭 트랜지스터에 대한 필요성을 제거한다. 그러나 모든 세그먼트로부터 디코더(21')로의 각 외부 조향 게이트 라인의 연결은 너무 대형 디코더를 요구하므로 실용적이지 못하다. 따라서, 세그먼트(51')로부터 다수의 라인(151)으로 도시된 것과 같이 각 세그먼트의 외부 조향 게이트 라인은 상기 조향 게이트 디코더(21')에 연결되는 다수 개수의 글로벌 라인(153)을 형성하도록 함께 연결된다. 이러한 특정 예에서, 매 4번째 조향 게이트 라인(151)은 라인(153)중 공통 라인에 연결된다. 그래서 얼마나 많은 행과, 따라서 조향 게이트 라인이 세그먼트에 존재하는지는 중요하지 않는데, 왜냐하면 글로벌 조향 게이트 라인의 개수는 동일하게 남아있기 때문이다. 더 일반적으로, 디코더(21')에 연결되는 라인(153)의 개수가 N일 때, 상기 어레이의 열들간의 매 N번째 조향 게이트 라인(151)이 상기 라인(153)중 공통 라인에 연결된다. 각각의 세그먼트(51', 52', 53' 등)로부터 조향 게이트 라인들은 동일한 방식으로 상기 디코더(21')에 연결된다.
라인 개수의 이러한 감소는 프로그래밍 및 판독 기능이 액세스되는 메모리 셀의 열을 따라 간격지워진 수많은 플로팅 게이트 저장 엘리먼트에 대해 병렬로 수행되어, 공통 전압 조건을 모든 간격지워진 셀의 조향 게이트에 인가할 때 가능하게 이루어진다. 특정 메모리 어레이와 사용되는 N개의 글로벌 조향 게이트 라인을 최소화시키는 것이 보통 바람직하다. 최소 N개는 프로그래밍 또는 판독하기 위해 동시에 액세스될 수 있는 열을 따라 메모리 셀의 최소 간격에 좌우한다. 통상, 도3의 상기 어레이의 매 4번째 플로팅 게이트가 병렬로 액세스된다, 예를 들면, 전체 열 또는 열의 연속 세그먼트에 대한 데이터 프로그래밍 또는 판독 기능을 수행하기 위해 열을 따라 매 4번째 플로팅 게이트의 상이한 세트로 각각 그러한 액세스를 4번 취한다. 각각의 4번 액세스중, 라인(153)중의 상이한 하나가 작동된다. 다른 예로서, 만일 매 8번째 플로팅 게이트가 동시에 프로그래밍 또는 판독된다면, 라인(153)의 개수(N)는 8개이며 라인(151)중 매 8번째 라인이 상기 라인(153)의 공통 라인에 연결된다. 프로그래밍 또는 판독되는 셀들은 패턴 감도 또는 방해 조건을 최소화시키는 방식으로 그 사이에 위치하는 프로그래밍 또는 판독되지 않은 하나 또는 여러개의 메모리 셀로 간격지워져 있다. 이러한 고려가 임의의 특정 메모리 배열에 사용되는 최소 N개에 영향을 끼친다.
만일 도 4의 이중 플로팅 게이트 메모리 셀 어레이가 도 3의 단일 플로팅 게이트 메모리 셀 대신에 상기 세그먼트(51', 52', 53' 등)에 사용되며, N이 4라면, 매 4개의 그러한 쌍중에 한쌍의 인접 조향 게이트가 병렬로 연결된다. 이는 각 외부 조향 게이트 라인이 셀의 인접 행에서 플로팅 게이트의 2개 행을 중첩시키는 조향 게이트에 연결되기 때문이다. 이는, 사용되고 있는 특정 프로그래밍 방법에서 다른 어레이 엘리먼트들이 어떻게 사용되는지에 따라, 동시에 프로그래밍되는 선택된 열을 따라서 저장 엘리먼트(플로팅 게이트)의 간격이 8개에서 하나(4개에서 하나), 또는 4개에서 하나의 플로팅 게이트 만큼의 밀도이도록 한다. N이 3개인 경우, 3개의 플로팅 게이트에서 하나가 동시에 프로그래밍되게 하는 한가지 그러한 방법은 라울-아드리안 세르니아(Raul-Adrian Cernea)를 발명자로하여 이와 함께 동시에 제출된 "Dual Cell Reading and Writing Technique"로 표제된 특허 출원에 기술되어 있으며 제 / , 호로 양도되었다. 본 출원은 본문에 그대로 참조로 포함된다.
도 6의 메모리의 일반적인 작동에 따라, 프로그래밍중에 개별 조향 게이트에 인가되는 전압은 그 행의 플로팅 게이트에 프로그래밍되는 데이터에 좌우한다. 각각의 4가지 상태에 대한 예시적인 개시 프로그래밍 전압이 도 7에 도시되어 있다. 이 전압은 도 6 실시예의 각각의 조향 게이트에 대해 상이하게 설정될 수 없으므로, 셀의 1개 세트를 프로그래밍하기 위해 작동되는 하나의 글로벌 조향 게이트 라인(153)에 위치되는 전압은 각각의 상태의 개시 전압 레벨을 포함하는 프로파일을 통하여 증분된다. 예를 들면, 상태 1로 프로그래밍되는 셀들은 그러한 셀들에 연결된 로컬 비트 라인의 전압을 변동시킴으로써 셀들이 프로그래밍된 후 프로세스로부터 단절된다. 셀의 세트중 나머지는 나머지가 단절된 상태로 프로그래밍되는 경우 상태 2의 레벨에서 조향 게이트 전압으로 프로그래밍되며, 셀의 세트중 아직 나머지의 프로그래밍은 셀의 모든 세트들이 프로그래밍될 때 까지 상태 3의 레벨에서 조향 게이트의 전압으로 지속한다.
간략하게, 비트 라인의 세그먼트화는 도 6에 나타나있지 않다. 상기 비트 라인은 2개 이상의 비트 라인 세그먼트가 각각의 조향 라인 세그먼트에 존재하는 도 2처럼 동일한 방식으로 세그먼트된다. 그러나, 각각의 조향 라인 세그먼트를 지닌 도 2의 대형 사이즈의 스위칭 트랜지스터의 세트가 도 6에 요구되지 않으므로, 각 조향 라인 세그먼트에서 열의 개수가 감소될 수 있다. 그후 어드레스들을 수많은글로벌 조향 게이트 라인으로 디코더할 수 있는 디코더(21')의 공간 및 복잡성과 소형 세그먼트에 의해 획득되는 개선된 성능간을 절충한다.
만일 각각의 조향 라인 세그먼트내에서 메모리 셀 열의 개수가 각 비트 라인 세그먼트에 대해 바람직한 것과 같이 충분히 낮다면, 세그먼트의 2가지 유형은 각각에서 열의 개수에 관해 동일 사이즈로 만들어진다. 비트 라인 세그먼트의 최적 사이즈는 조향 라인 세그먼트 사이와 관계없이 결정된다.
발명은 예시적인 실시예에 관해 기술되었지만, 첨부된 청구범위의 전범위내에서 보호하도록 발명이 권한이 주어짐이 이해될 것이다.

Claims (15)

  1. 열과 행으로 향하며, 제 1 유형의 엘리먼트와 접촉하는 메모리 셀의 행을 따라 연장하는 제 1 세트의 병렬 전도성 라인과 제 2 유형의 엘리먼트와 접촉하는 메모리 셀의 행을 따라 연장하는 제 2 세트의 병렬 전도성 라인을 포함하며, 제 2 세트 라인에 인가되는 최대 전압이 제 1 세트 라인에 인가되는 최대 전압보다도 더 높은, 비-휘발성 메모리 셀에서, 방법은:
    제 1 번 열에 결처 개별적으로 연장하는 세그먼트의 제 1 세트 라인을 작동시키는 단계,
    제 1 사이즈의 셀렉트 트랜지스터를 통하여 제 1 세트의 다수의 글로벌 라인중 부합하는 라인으로 제 1 세트 라인의 세그먼트를 개별적으로 연결시키는 단계,
    제 1 번 열보다도 더 큰 제 2 번 열에 걸쳐 개별적으로 연장하는 세그먼트의 제 2 세트 라인을 작동시키는 단계, 및
    제 1 사이즈와 상이한 제 2 사이즈의 셀렉트 트랜지스터를 통하여 제 2 세트의 다수의 글로벌 라인중 부합하는 라인으로 제 2 세트 라인의 세그먼트를 개별적으로 연결시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 제 2 라인 세트의 세그먼트들이 제 1 사이즈보다도 더 큰 제 2 사이즈의 셀렉트 트랜지스터를 통하여 다수의 글로벌 라인의 제 2 세트중 해당 하나에 개별적으로 연결되는 것을 특징으로 하는 방법.
  3. 열과 행으로 향하는 비-휘발성 메모리 셀의 어레이,
    엘리먼트의 제 1 유형과 접촉하는 메모리 셀의 행을 따라 연장하며, 메모리 셀의 제 1번 열에 걸쳐 개별적으로 연장하는 세그먼트로 나눠지는 제 1 세트의 병렬 전도성 라인,
    제 1 세트의 글로벌 라인,
    전도성 라인 세그먼트의 제 1 세트의 개별 라인과 글로벌 라인의 제 1 세트의 해당 라인간에 연결된 제 1 사이즈의 제 1 다수의 스위칭 트랜지스터,
    엘리먼트의 제 2 유형과 접촉하는 메모리 셀의 행을 따라 연장하며, 제 1번 열보다도 더 큰 메모리 셀의 제 2번 열에 걸쳐 개별적으로 연장하는 세그먼트로 나눠지는 제 2 세트의 병렬 전도성 라인,
    제 2 세트의 글로벌 라인, 및
    전도성 라인의 세그먼트의 제 2 세트의 개별 라인과 글로벌 라인의 제 2 세트의 해당 라인간에 연결되며, 제 1 트랜지스터 사이즈보다도 더 큰 제 2 사이즈의 제 2 다수의 스위칭 트랜지스터
    를 포함하는 것을 특징으로 하는 데이터 메모리.
  4. 제 3 항에 있어서,
    메모리 셀은 개별적으로 인접한 소스 및 드레인 확산부간의 채널의 일부분위에 위치된 적어도 하나의 플로팅 게이트, 상기 플로팅 게이트위에 위치된 조향 게이트, 및 상기 채널의 타부분위에 위치된 셀렉트 게이트를 포함하며,
    제 1 유형의 메모리 셀 엘리먼트는 라인의 제 1 세트가 비트 라인으로 구성된 확산부를 포함하며, 그리고
    제 2 유형의 메모리 셀 엘리먼트는 라인의 제 2 세트가 조향 게이트 라인으로 구성된 조향 게이트를 포함하는 것을 특징으로 하는 데이터 메모리.
  5. 제 4 항에 있어서, 메모리 셀의 어레이 열은 개별적으로 상기 열에서 메모리 셀의 셀렉트 게이트에 연결되는 워드 라인을 포함하는 것을 특징으로 하는 데이터 메모리.
  6. 제 4 항에 있어서, 상기 메모리 셀은 개별적으로 정확하게 2개의 플로팅 게이트, 각각의 플로팅 게이트위에 위치된 조향 게이트 및 2개의 플로팅 게이트간에 위치된 셀렉트 게이트를 포함하는 것을 특징으로 하는 데이터 메모리.
  7. 제 3 항에 있어서, 제 2 번 열은 정수 배수의 제 1 번 열을 포함하는 것을 특징으로 하는 데이터 메모리.
  8. 기판에 형성되는 데이터 메모리에 있어서,
    행 방향으로 세장이며 열 방향으로 간격지워지되, 열 및 행 방향이 서로 직교하며, 기판에 형성된 소스 및 드레인 영역에 연결되는 다수의 비트 라인,
    열과 행으로 향하며, 인접한 소스 및 드레인 확산부에 대향하여 위치된 저장 엘리먼트를 각각 구비하는 제 1 및 제 2 메모리 트랜지스터, 및 상기 제 1 및 제 2 메모리 트랜지스터간에 셀렉트 트랜지스터를 개별적으로 포함하는 비-휘발성 메모리 셀 어레이,
    열 방향으로 세장이며 행 방향으로 간격지워지며, 하나의 열에서 메모리 셀의 셀렉트 트랜지스터의 게이트에 연결되는 다수의 워드 라인,
    행 방향으로 세장이며 열 방향으로 간격지워지며, 상기 플로팅 게이트의 위에 위치된 메모리 셀의 조향 게이트의 행과 연결되는 다수의 조향 게이트 라인,
    각 세그먼트의 조향 게이트 라인을 글로벌 조향 게이트 라인의 해당 세트에 선택적으로 연결시키기 위한 제 1 번 열을 개별적으로 포함하는 세그먼트로 조향 게이트 라인을 전기적으로 분리시키는 수단,
    각 세그먼트의 비트 라인을 글로벌 비트 라인의 해당 세트로 선택적으로 연결시키기 위한 제 2 번 열을 개별적으로 포함하는 세그먼트로 비트 라인을 전기적으로 분리시키는 수단을 포함하며,
    2개 이상의 비트 라인 세그먼트는 하나의 조향 게이트 라인 세그먼트내에서 발생하는 것을 특징으로 하는 데이터 메모리.
  9. 제 8 항에 있어서, 각각의 조향 게이트 선택적 연결 수단과 비트 라인 선택적 연결 수단은 각 세그먼트를 상기 글로벌 조향 및 글로벌 비트 라인의 각 세트로연결시키기 위한 스위칭 트랜지스터를 포함하며, 조향 게이트 선택적 연결 수단의 스위칭 트랜지스터는 더 높은 크기의 전압을 처리하기 위해서 비트 라인 선택적 연결 수단의 스위칭 트랜지스터보다 더 대형인 것을 특징으로 하는 데이터 메모리.
  10. 열과 행으로 향하며, 메모리 셀 조향 게이트와 접촉하는 메모리 셀의 행을 따라 연장하는 제 1 세트의 병렬 전도성 라인, 메모리 셀 소스 및 드레인 영역과 접촉하는 메모리 셀의 행을 따라 연장하는 제 2 세트의 병렬 전도성 라인, 및 셀렉트 트랜지스터 게이트와 접촉하는 메모리 셀의 열을 따라 연장하는 제 3 세트의 병렬 전도성 라인을 포함하는 비-휘발성 메모리 셀 어레이에서, 방법은:
    제 1 번 열에 걸쳐 개별적으로 연장하는 제 1 세트의 세그먼트의 제 2 세트 라인을 작동시키는 단계, 및
    상기 메모리 어레이로 향하는 어드레스를 디코딩하는 결과로서 동시에 적절한 전압을 세그먼트들중 하나의 글로벌 라인에 인가하는 단계를 포함하며,
    상기 열을 따라 각 세그먼트의 매 N번째의 제 1 세트 라인이 공통 글로벌 라인에 함께 연결되어 N개 글로벌 라인이 각 세그먼트와 관련되는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    제 1 번 열과 같은 제 2 번 열에 걸쳐 개별적으로 연장하는 세그먼트에서 제 2 세트 라인을 작동시키는 단계, 및
    제 2 세트 라인의 세그먼트를 셀렉트 트랜지스터를 통하여 제 2 세트의 다수의 글로벌 라인중 부합하는 라인으로 개별적으로 연결시키는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  12. 기판에 형성되는 데이터 메모리에 있어서,
    행 방향으로 세장이며 열 방향으로 간격지워지되, 행 및 열 방향이 서로 직교이며, 기판에 형성된 소스 및 드레인 영역에 연결되는 다수의 비트 라인,
    열과 행으로 향하며, 인접한 소스 및 드레인 확산부에 대향하여 위치된 플로팅 게이트와 상기 플로팅 게이트 위에 위치된 조향 게이트를 각각 구비하는 제 1 및 제 2 메모리 트랜지스터와, 제 1 및 제 2 메모리 트랜지스터간에 셀렉트 트랜지스터를 개별적으로 포함하는 비-휘발성 메모리 셀의 어레이,
    열 방향으로 세장이며 행 방향으로 간격지워지며, 하나의 열에서 메모리 셀의 셀렉트 트랜지스터의 게이트에 연결되는 다수의 워드 라인,
    행 방향으로 세장이며 열 방향으로 간격지워지며, 인접한 메모리 셀의 조향 게이트의 2개의 인접한 행으로 연결되는 다수의 조향 게이트 라인를 포함하며,
    상기 조향 게이트 라인이 제 1 번 열, 상기 열을 따라 공통 글로벌 라인으로 연결가능한 각 세그먼트의 매 N번째 조향 게이트 라인을 스팬(span)하는 다수의 세그먼트로 개별적으로 분할되어, 어드레스 디코더로 집적 연결되는 각 세그먼트에 대한 N개의 글로벌 라인을 형성하는 것을 특징으로 하는 데이터 메모리.
  13. 제 12 항에 있어서, 하나의 그러한 세그먼트의 비트 라인을 동시에 글로벌 비트 라인의 해당 세트로 선택적으로 연결시키기 위한 제 1 번 열을 포함하는 세그먼트로 상기 비트 라인을 전기적으로 분리시키는 수단을 더 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 제 1 및 제 2 번 열은 같은 것을 특징으로 하는 방법.
  15. 제 12 항에 있어서, N은 4인 것을 특징으로 하는 방법.
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