CN1391232A - 非易失性半导体存储器件 - Google Patents

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Abstract

提供一种非易失性半导体存储器件，可避免干扰，并且不需要选择栅区来进行高集成化，能够进行低电压驱动和高速驱动。非易失性半导体存储器件包括沿列、行方向A、B分别排列多个具有字栅和受控制栅控制的第1、第2MONOS存储器单元(108A、108B)的存储器单元(100)的存储器单元阵列区。存储器单元阵列区具有在行方向B上分割的、以列方向A作为纵向方向的多个扇区(0、1、…)。扇区0被分割为8个大块(0～7)。作为扇区(0)的控制栅驱动部，具有8个控制栅(CG)驱动器(300－0～300－7)。各个CG驱动器(300－0～300－7)设定配置于大块(0～7)中相互不同的一个大块中的存储器单元的第1、第2控制栅的电位。

Description

非易失性半导体存储器件
                             技术领域
本发明涉及由包括一个字栅、和受两个控制栅控制的两个非易失性存储器元件的存储器单元构成的非易失性半导体存储器件。
                             背景技术
作为非易失性半导体存储器件，已知的有，沟道和栅极之间的栅绝缘膜由氧化硅膜、氮化硅膜和氧化硅膜的层积体组成，在氮化硅膜上捕获电荷的MONOS(Metal-Oxide-Nitrde-Oxide-Semiconductor或substrate；金属-氧化物-氮化物-氧化物-半导体或衬底)型。
该MONOS型非易失性半导体存储器件披露于文献(Y.Hayashi，et al，2000Symposium on VLSI Technology Digest of Technical Papers p.122-p.123)。在该文献中，披露了包括一个字栅、和受两个控制栅控制的两个非易失性存储器元件(MONOS存储器单元)的双MONOS快闪存储器单元。即，一个快闪存储器单元具有两个电荷捕获位。
将具有这样构造的双MONOS快闪存储器单元沿行方向和列方向分别排列多个，来构成存储器单元阵列区。
在驱动该双MONOS快闪存储器单元时，需要两条位线、一条字线、以及两条控制栅线。其中，在驱动多个存储器单元时，在不同的控制栅都设定为相同的电位情况下，可以将这些线共用连接。
这里，在快闪存储器单元的操作中，有数据的消除、编程和读出。数据的编程和读出通常由8位或16位的选择单元同时实施，而数据的消除可在更宽的范围内同时实施。
这里，在这种非易失性存储器中，数据的干扰成为课题。数据的干扰指在对选择单元的控制栅线和位线施加高电位来进行编程或消除时，由共用的布线对非选择扇区内的单元也施加高电位，在每次编程中通过重复该状态来进行编程或消除，从而非选择单元的数据产生干扰。
就防止这样的情况来说，可以设置选择栅电路，仅对选择扇区的单元施加高电位，而不对非选择扇区的单元施加高电位。
但是，这样的话，因选择栅电路而占有面积，会妨碍存储器单元的高集成化。而且，因在选择栅极上产生电压降，所以为了在编程时或消除时对选择扇区的单元供给高电位，需要追加供给电压降部分。结果，妨碍低电压驱动，特别不适合便携式设备等需要消耗功率低的设备。
而且，今后，从便携式设备等高速读取数据的要求提高，但在高速驱动方面仍有改善的余地。
因此，本发明的目的在于提供一种非易失性半导体存储器件，避免在选择单元中的编程时或消除时非选择扇区的单元中数据被干扰，并且不需要选择栅电路，可进行高集成化。
本发明的另一目的在于提供一种非易失性半导体存储器件，通过不需要选择栅电路来避免电压降，可以降低消耗功率。
本发明的再一目的在于提供一种非易失性半导体存储器件，可减低供给高电位的控制栅线的负载容量，并进行高速驱动。
                          发明内容
本发明一形态的非易失性半导体存储器件具有将包括一个字栅和由两个控制栅控制的两个非易失性存储器元件的存储器单元沿相互交叉的列和行的方向分别多个排列而组成的存储器单元阵列区。非易失性半导体存储器件还具有驱动存储器单元阵列区内的多个存储器单元的各个所述第1、第2控制栅的驱动部。
存储器单元阵列区具有在行方向分割为多个的扇区。该多个扇区的各个扇区具有沿列方向分别排列多列的多个存储器单元。
多个扇区的各个扇区具有在列方向分割为多个的块。控制栅驱动部在多个扇区的每个扇区中分别具有多个控制栅驱动器。多个控制栅驱动器的各驱动器设定配置于多个块内的相互不同的一个以上的块中的所有存储器单元的所述第1和第2控制栅的电位。
根据本发明的一形态，在对于某个扇区内的某个块中配置的选择单元进行编程时，通过对应的控制栅驱动器仅将在该扇区内选择的块中配置的存储器单元(选择单元和非选择单元)的控制栅电位作为编程电位。在选择扇区内的其他块和非选择扇区中，通过与它们对应的控制栅驱动器，可以设定为编程电位以外的电位，所以在非选择的扇区内的非选择单元中数据不受干扰。而且，不使用栅电路就可以实现，所以可以使存储器单元高集成化。此外，由于不产生选择栅电路中的电压降，所以可进行低电压驱动，特别是可以作为便携式设备的存储器来使用。而且，在一个控制栅驱动器中仅连接一个块内的存储器单元，所以与连接一个扇区内的所有存储器单元相比，可降低控制栅线上连接的负载容量(栅极容量)。因此，可进行存储器的高速驱动。
作为多个块，可以具有在列方向分割为多个的大块、以及将多个大块的各个大块在列方向再细分割的多个小块。
这种情况下，多个控制驱动器的各个驱动器可以配置在多个大块内的相互不同的一个大块中，并且设定配置于多个小块内的所有存储器单元的第1和第2控制栅的电位。
或者，多个控制驱动器的各个驱动器可以设定在多个大块的各个大块中配置于相互不同的一个小块中的所有存储器单元的所述第1和第2控制栅的电位。
在本发明的一形态中，可以在进行数据消除时选择多个控制栅驱动器的一个，对这个扇区内的所有第1、第2控制栅供给第1消除用高电位。这样的话，可以在多个扇区的各个扇区中成批消除数据。
在本发明的一形态中，在多个扇区的各个扇区中，还设置沿列方向形成的多个控制栅线，控制栅驱动部最好不经由栅电路而直接连接到配置于多个扇区的各个扇区中的多个控制栅线的各个控制栅线。
于是，即使排除使面积增大、产生电压降的栅电路，也不对非选择的扇区内的非选择单元施加高电位。
这里，该多个控制栅线可以包括：多个主控制栅线，直接连接到控制栅驱动部；以及多个子控制栅线，将多个主控制栅线和多个存储器单元的所述第1、第2控制栅相连接。这些控制栅线可以由不同层的金属布线形成。
此时，在设置于多个扇区的各个扇区中的偶数的主控制栅线上，可以连接将偶数列的多个存储器单元的各个存储器单元的第2控制栅和奇数列的多个存储器单元的各个存储器单元的第1控制栅共同连接的多个子控制栅线。另一方面，在设置于多个扇区的各个扇区中的奇数的主控制栅线上，可以连接将奇数列的多个存储器单元的各个存储器单元的第2控制栅和偶数列的多个存储器单元的各个存储器单元的第1控制栅共同连接的多个子控制栅线。
此外，在与多个扇区的各个扇区对应设置的多个控制栅驱动器的各个驱动器中，连接k条主控制栅线的情况下，在多个扇区的各个扇区中，将与k条子控制栅线连接的存储器单元组构成的各输入输出比特对应的存储器块沿行方向配置多个。此时，最好设置沿行方向延伸的多个布线。这样的话，k条的各个主控制栅线、以及其对应的k条的各个子控制栅线可通过多个布线的一个布线来连接。
作为优选形态，可以使存储器块的沿行方向的存储器单元数为4。这种情况下设定k＝4，在控制栅驱动器中连接四条主控制栅线。存储器块因在行方向上具有4单元而为8位，通过两位共用一条子控制栅线，来配置四条子控制栅线。
在本发明的一形态中，在多个扇区的各个扇区中，还可以包括：沿列方向形成的多个位线；以及至少在数据的编程时和读出时驱动多个位线的位线驱动部。
位线驱动部也可以在进行数据消除时驱动多个位线，还可以设置消除用位线驱动部。该消除用位线驱动部在进行每个扇区的数据消除时，对形成于这个扇区中的多个位线供给第2消除用高电位。
可以将多个扇区的各个扇区形成在与其他扇区分离的一个阱区中。这种情况下，可在该阱区中设置供给第2消除用高电位的消除用阱驱动部。
可以由杂质层来形成多个位线，该多个位线的各个位线也可以连接多个主位线的各个主位线。如果主位线为金属布线，则位线低电阻化，此外，即使杂质层在列方向不连续，也可以通过主位线供电给该不连续的各位线。
此时，最好在从多个主位线至所述多个位线的路径中途不设置栅电路。栅电路除了增大位线的布线电容之外，栅电路还产生电压降，妨碍低电压驱动。
在存储器单元阵列区中，可沿行方向设置与沿行方向排列的所述多个存储器单元的各个字栅分别共用连接的多个字线。这样，在多个扇区中可共用多个字线。再有，在存储器单元阵列区的行方向的一端，可以设置驱动多个字线的字线驱动部。为了使非易失性半导体存储器件的存储容量进一步大容量化，也可以在行方向上夹置字线驱动器的两侧分别配置多个存储器单元阵列区。
各个第1、第2非易失性存储器元件可以具有作为电荷捕获位的氧化膜(O)、氮化膜(N)、及氧化膜(O)组成的ONO膜，但并不限于此，也可以采用其他构造。
                      附图说明
图1是本发明一实施例的非易失性半导体存储器件中使用的存储器单元的剖面图。
图2是图1所示的存储器单元的等效电路图。
图3是说明图1所示的非易失性半导体存储器件中的数据读出操作的示意说明图。
图4是表示图1所示存储器单元的控制栅电压VCG与源漏电流Ids的关系的特性图。
图5是说明图1所示的非易失性半导体存储器件中的数据写入(程序)操作的示意说明图。
图6是说明图1所示的非易失性半导体存储器件中的数据消除操作的示意说明图。
图7(A)是图1所示的非易失性半导体存储器件整体的平面布置图，图7(B)是图7(A)中的一个扇区的平面图，图7(C)是图7(B)中的一个存储器块的平面图，图7(D)是图7(C)中的一个大块的平面图，图7(E)是图7(D)中的一个小块的平面图。
图8是说明图7(B)所示的一个扇区的多个存储器块和其布线的示意说明图。
图9是表示图8所示的小块细节的电路图。
图10是表示相邻的扇区的关系的电路图。
图11是表示相对于图10的比较例1的结构的电路图。
图12是单芯片化的非易失性半导体存储器件的方框图。
图13是表示图12所示的左存储器块细节的方框图。
图14是说明使对应于一个扇区内的小存储器块的布线与图8有所不同的变形例的示意说明图。
图15是说明形成与图8和图14不同的布线的比较例2的结构的示意说明图。
                     具体实施方式
以下，参照附图说明本发明的实施例。
(存储器单元构造)
图1表示非易失性半导体存储器件的一剖面，图2是其等效电路图。在图1中，一个存储器单元100包括：在P型阱102上通过栅氧化膜、例如由多晶硅化物形成的字栅104；第1控制栅106A、第2控制栅106B；以及第1存储器元件(MONOS存储器单元)108A、第2存储器元件108B。
第1控制栅106A、第2控制栅106B形成在字栅104的两侧壁，分别与字栅104电绝缘。
第1存储器元件108A、第2存储器元件108B分别在相当于MONOS的M(金属)的多晶硅形成的第1控制栅106A、第2控制栅106B中的一个与P型阱102之间通过层积氧化膜(O)、氮化膜(N)和氧化膜(O)来构成。第1控制栅106A、第2控制栅106B可以由硅化物等导电材料构成。
于是，一个存储器单元100具有包括分离栅(第1控制栅106A、第2控制栅106B)的第1MONOS存储器单元108A、第2MONOS存储器单元108B，在第1MONOS存储器单元108A、第2MONOS存储器单元108B中共用一个字栅104。
该第1MONOS存储器单元108A、第2MONOS存储器单元108B分别具有电荷捕获功能。各个第1MONOS存储器单元108A、第2MONOS存储器单元108B能够用ONO膜109捕获电荷。
如图1和图2所示，沿行方向(图1和图2的第2方向B)隔开间隔排列的多个字栅104被共用连接到多晶硅化物等形成的一条字线WL。
此外，图1所示的控制栅106A、106B沿列方向(垂直于图1的纸面的第1方向A)延伸，由列方向上排列的多个存储器单元100共用。因此，将标号106A、106B也称为控制栅线。
这里，在第[i]号的存储器单元100[i]的控制栅线106B、以及第[i+1]号的存储器单元100[I+1]的控制栅线106A上，例如连接比字栅、控制栅、字线更上层的由金属层形成的子控制栅线SCG[i+1]。
在P型阱102中，设置第[i]号的存储器单元100[i]的MONOS存储器单元108B、第[i+1]号的存储器单元100[I+1]的MONOS存储器单元108A共用的第[i+1]号的杂质层110[i+1]。
这些杂质层110[i]、[i+1]、[i+2]例如是P型阱内形成的n型杂质层，沿列方向(垂直于图1的纸面的第1方向A方向)延伸，具有作为沿列方向排列的多个存储器单元100共用的位线功能。因此，将标号110[i]、[i+1]、[i+2]等也称为位线BL[i]、[i+1]、[i+2]。
(从存储器单元读出数据)
如图2所示，一个存储器单元100可以模式化为将字栅104驱动的晶体管T2、以及第1控制栅106A、第2控制栅106B分别驱动的晶体管T1、T3串联连接所得的单元。
在说明存储器单元100的操作时，如图3所示，首先说明相邻的两个存储器单元100[i]、[i+1]的各处的电位设定。图3是说明从存储器单元100[i]的字栅104右侧的MONOS存储器单元108B读出数据的图。再有，在以下的操作说明中，将晶体管T1～T3的阈值电压假定低于2.5V。
这种情况下，对与存储器单元100[i]相同行的各字栅104例如施加2.5V，使各晶体管T2导通。此外，对存储器单元100[i]左侧的控制栅106A通过子控制栅线SCG[i]来施加过载电压(例如5V)，使相当于MONOS存储器单元108A的晶体管T1导通。作为存储器单元100[i]右侧的控制栅106B的电位VCG，施加读出电位Vread。
此时，根据在字栅104的右侧的MONOS存储器单元108B中是否存储电荷，与MONOS存储器单元108B相当的晶体管T3的操作如下。
图4是表示存储器单元100[i]的右侧的控制栅106B的施加电压和受该电压控制的与MONOS存储器单元108B相当的晶体管T3的源-漏之间流动的电流Ids之间的关系。
如图4所示，在MONOS存储器单元108B中不存储电荷的情况下，如果控制栅电位VCG超过低的阈值电压Vlow，则电流Ids开始流动。相反，在MONOS存储器单元108B中存储电荷的情况下，控制栅电位不超过高的阈值电压Vhigh，不流动限定电流Ids。
这里，数据读出时施加在控制栅106B上的电压Vread被设定在两个阈值电压Vlow、Vhigh的大致中间电压(例如，2.5V)。
因此，在MONOS存储器单元108B中不存储电荷的情况下，流动电流Ids，而在MONOS存储器单元108B中存储电荷的情况下，不流动电流Ids。
这里，在数据读出时，分别设定位线BL[i](杂质层110[i])的电位VD[i]为0V，位线BL[i+1](杂质层110[i+1])的电位VD[i+1]为1.5V。于是，在MONOS存储器单元108B中不存储电荷的情况下，流动电流Ids，所以通过导通状态的晶体管T1、T2，电位VD[i]发生0V→1.5V的变化，电位VD[i+1]发生1.5V→0V的变化。相反，在MONOS存储器单元108B中存储电荷的情况下，不流动电流Ids，所以即使晶体管T1、T2为导通状态，电位VD[i]仍为0V，电位VD[i+1]仍为1.5V不变化。因此，通过检测一对位线BL[i]、[i+1]的电位，可以从存储器单元100[i]的MONOS存储器单元108B中读出数据。
虽然在存储器单元100[i+1]，晶体管T1、T2也导通，但晶体管T3的控制栅极电位VCTG为0V，电位VCG比图3的两个阈值电压Vlow、Vhigh双方低，所以在存储器单元100[i+1]中不流动源-漏电流。因此，存储器单元100[i+1]中的数据存储状况不对存储器单元100[i]的数据读出产生不良影响。
在从存储器单元100[i]的左侧的MONOS存储器单元108A读出数据时，也可以与上述同样地设定存储器单元100[i-1]、[i]的各处的电位。
(存储器单元的编程)
图5是说明存储器单元100[i]的字栅104的右侧的MONOS存储器单元108B的数据编程的图。再有，在该数据编程操作之前，实施后述的数据消除操作。
在图5中，与图3相同，子控制栅线SCG[i]的电位为过载电位(例如5V)，子控制栅线SCG[i+1]的电位为0V。其中，各字栅104的电位由字线WL设定为例如0.77～1.0V左右。此外，存储器单元100[i+1]右侧的控制栅108B的电位通过子控制栅线SCG[i+1]设定为图4所示的写入电位Vwrite(例如5～6V)，第[i+1]号杂质层110[i+1](位线BL[i+1])的电位VD[i+1]被设定为4.5～5V。
这样的话，存储器单元100[i]的晶体管T1、T2分别导通，向杂质层110[i]流动电流Ids，而在MONOS存储器单元108B的ONO膜109中沟道热电子(CHE)被捕获。于是，实施MONOS存储器单元108B的编程操作，写入数据‘0’或‘1’。
(存储器单元的数据消除)
图6是说明连接在字线WL上的两个存储器单元100[i]、[i+1]的数据消除的图。
在图6中，各字栅104的电位通过字线WL例如被设定为1.8V，通过子控制栅线SCG[i]、[i+1]、[i+2]，控制栅106A、106B的电位例如被设定为-5～-6V左右(第1消除用高电位)。而且，杂质层(位线)110[i]、[i+1]、[i+2]的各电位被设定为与P型阱电位相等的3～5V左右(第2消除用高电位)。
于是，各MONOS存储器单元108A、108B的ONO膜109中捕获的电子通过由金属(M)上施加的第1消除用高电位、以及硅(S)上施加的第2消除用高电位形成的电场，利用隧道效应被抽出消除。由此，在多个存储器单元中可同时进行数据消除。作为消除操作，与上述情况不同，也可以通过作为位线的杂质层的表面的能带-能带隧道来形成热空穴，消除存储的热电子。
(非易失性半导体存储器件的整体结构)
参照图7(A)～图7(E)来说明用上述存储器单元100构成的非易失性半导体存储器件的整体结构。
图7(A)是单芯片的非易失性半导体存储器件的平面布置图，夹置字线驱动部201左右的存储器单元阵列区200A、200B例如被分别分割为32个扇区201。作为单芯片的非易失性半导体存储器件，具有第0～第63的扇区201。32个扇区201如图7(A)所示，在第2方向(行方向)B上被分别分割为左右存储器单元阵列区200A、200B，各扇区210具有以第1方向(列方向)A为纵向方向的长方形状。数据消除的最小单位是扇区210，扇区210内的存储数据被集中消除。
左右的各个存储器单元阵列区200A、200B例如具有4K条字线WL和2K条位线BL。这里，在本实施例中，在1条位线BL上连接两个MONOS存储器单元108A、108B，所以2K条位线BL意味着4Kbit的存储容量。图7(A)的非易失性半导体存储器件具有左右存储器阵列区200A、200B，所以作为整体具有用(4K条字线WL)×(2K条位线BL)×2×2定义的存储容量。各扇区210的存储容量是存储器整体的存储容量的1/64，具有由(4K条字线WL)×(64条位线BL)×2定义的存储容量。
图7(B)表示图7(A)所示的非易失性半导体存储器件的一个扇区210的细节。如图7(B)所示，各扇区210在第2方向上被分割，具有可读、写16比特的数据的I/O0～I/O15用的16个存储器块(与输入输出比特对应的存储器块)214。各存储器块214具有如图7(B)所示的4k(4096)条字线WL。
如图7(C)所示，图7(B)所示的一个存储器块214在第1方向A上被分割成8个大块212。各大块212如图7(D)所示，在第1方向A上被分割成8个小块215。
各小块215如图7(E)所示，具有64条字线WL。
因此，一个大块212上配置的字线WL的总数(还包括冗余用)为64条×8(小块)＝512条。所以，一个扇区210上配置的字线WL的总数为512(条)×8(大块)＝4096条。
(扇区的细节)
图8是表示图7(A)所示的扇区0的细节。如图9所示，图8所示的小块216是将存储器单元100在列方向上例如排列64个、在行方向上例如排列4个的存储器块。在一个小块216中，例如连接作为第1层的金属布线层的4条子控制栅线SGC0～SCG3、作为数据的输入输出线的4条位线BL0～BL3、64条字线WL。
这里，在偶数的控制栅线SCG0、SCG2中，共用连接偶数列(第0列或第2列)的多个存储器单元各个的第2控制栅106B和奇数列(第1列或第3列)的多个存储器单元各个的第1控制栅106A。同样，在奇数的子控制栅线SCG1、SCG3上，共用连接奇数列(第1列或第3列)的多个存储器单元各个的第2控制栅106B和偶数列(第2列或第4列)的多个存储器单元各个的第1控制栅106A。
如图8所示，将小块21沿列方向排列64个，为了进行16比特的输入输出，沿行方向排列与I/O0～I/O15对应的16个小存储器块216。
在各小存储器块216中，控制栅线SCG0共用连接在行方向上延伸的例如第2层的金属布线M0。同样，16条子控制栅线SCG1共用连接金属布线M1，16条子控制栅线SCG2共用连接金属布线M2，16条子控制栅线SCG3共用连接金属布线M3。
设置作为该扇区0的控制栅驱动部的8个CG驱动器300-0～300-7。设置从CG驱动器300-0向列方向延伸的4条主控制栅线MCG00～MCG03，这些主控制栅线例如由第3层的金属布线形成。同样，从CG驱动器301-0向列方向延伸4条主控制栅线MCG10～MCG13，从CG驱动器300-2向列方向延伸4条主控制栅线MCG20～MCG23，…，从CG驱动器300-7向列方向延伸4条主控制栅线MCG70～MCG73。
这里，从CG驱动器300-0向列方向延伸的4条主控制栅线MCG00～MCG03如图8所示一直延伸到大块0的区。然后，各个大块0～7上配置的8条、共计64条的金属布线M0被共用连接到主控制栅线MCG00。同样，64条金属布线M1共用连接到主控制栅线MCG01，64条金属布线M2共用连接到主控制栅线MCG02，64条金属布线M3共用连接到主控制栅线MCG03。
换句话说，从CG驱动器300向列方向延伸的4条主控制栅线MCG00～MCG03如图8所示可仅对配置于大块0内的所有存储器的第1、第2控制栅106A、106B供给电位，而不连接到其他的大块1-7。
同样，在图8中虽然省略，但CG驱动器300-1连接到大块1，CG驱动器300-2连接到大块2，…，CG驱动器300-6连接到大块6。
在图8中，还图示CG驱动器300-7仅与大块7连接的状态。
图10表示相邻的扇区0和扇区1之间的关系。扇区0和扇区1共用字线WL，但分别独立设置主控制栅线MCG和主位线BL。特别是在图10中，表示作为与扇区0对应的驱动器之一的CG驱动器300-0和作为与扇区1对应的驱动器之一的CG驱动器301-0，CG驱动器被独立设置于每个扇区。
此外，例如如果以扇区0为例，则配置于每个小存储器块216的多个子控制栅线SCG0共用连接到主控制栅线MCG00。在从该主控制栅线MCG00至各子控制栅线SCG0的各路径中途，不配置栅电路。
同样，配置于每个小存储器块216的多个位线BL0(杂质层)共用连接到作为金属布线的主位线MBL0。从该主位线MBL0至各位线BL0的各路径中途，也不配置栅电路。对于以上其他的扇区1-7来说，也同样如此。
(操作说明)
这里，将本实施例的非易失性半导体存储器件中的数据消除时和编程时设定的控制栅线CG、位线BL和字线WL的各电位示于下述表1。
【表1】
    选择单元 非选择单元(选择扇区内) 非选择单元(非选择扇区内)
  CG   BL   WL   CG   BL   WL   CG   BL     WL
  消除   -5V   5V   1.8V   -   -   -   0V   0V   1.8V
  编程   5V   5V   1V   5V   5V   0V   0V   0V   0V或1V
在表1中，在数据消除时，例如扇区0(选择扇区)内都为选择单元，对4096条字线WL供给1.8V。此外，通过CG驱动器300-0～300-7，可以对所有32条主控制栅线MCG00～MCG03、MCG10～MCG13、…、MCG70～MCG73供给第1消除用高电位(例如-5V)，对扇区0(选择扇区)内所有存储器单元的控制栅106A、106B集中供给第1消除用高电位。此时，在扇区0内的所有位线BL上供给第2消除用高电位(例如5V)，但其供给方法将后述。这样，可以在选择的扇区0内的所有存储器单元中实施数据消除。
此时，在非选择的例如扇区1中，对所有4096条字线WL供给1.8V，但控制栅CG和位线BL可以供给与扇区0独立的0V，所以在非选择扇区中不实施数据消除。
下面，说明编程操作。在与选择的扇区0内的例如配置于大块0的16个I/O分别对应的各一个MONOS存储器单元中，同时实施16比特的数据编程。因此，对连接到扇区0内的选择单元的某一条字线WL供给1V，而其他4095条字线WL被设定为0V。此外，在配置于扇区0内的大块0、与各I/O0～I/O15对应的16个存储器块214中，对相当于图5的CG[i]、CG[i+1]的两条控制栅线CG供给5V，而将其他控制栅线CG设定为0V。而且，在扇区0内的各存储器块214中，对相当于图5的位线BL[i+I]的1条位线BL供给5V，而将其他位线BL设定为0V。由此，在扇区0内的配置于大块0的各存储器块214内的各一个MONOS存储器单元中实施数据编程。
此时，如表1所示，在选择的扇区0内的配置于大块0的非选择单元中，将字线WL设定为0V，但对控制栅线CG和位线BL都施加5V的高电位。
另一方面，如表1所示，在非选择的扇区内的非选择单元中，对控制栅线CG和位线BL都供给0V。因此，在非选择扇区内，在非选择单元中不发生因施加与编程时同样的高电位而产生的干扰。这种情况除了选择的扇区0内的大块0以外，对于配置于大块1-7的非选择单元都是同样的。
对选择的扇区0内的配置于大块0的非选择单元也可能施加高电位，但这样的高电位仅在扇区0内的大块0中实施编程的情况下才施加。因此，如果与在每次实施某一个扇区中的编程时都对其他扇区内的非选择单元施加高电位的情况相比，可以大幅度地降低施加高电位的频度，可以防止发生干扰。
(比较例1的说明)
图11表示比较例1的结构。在该比较例1中，存储器单元阵列区在列方向上被分割，具有以列方向为纵向方向的多个扇区0、1、…。此外，在比较例1中，CG驱动器400、401在两个扇区0、1中被共用，而不与扇区0、1分别对应设置。
这里，如图11所示，分别设置选择栅区402对应于扇区0，设置选择栅区403对应于扇区1。配置于选择栅区402、403的N型MOS晶体管组根据选择信号线CGS0、CGS1的电位来选择是否供给从CG驱动器400、401供给的电位。同样，配置于选择栅区402、403的其他N型MOS晶体管组根据选择信号线BLS0、BLS1的电位来选择连接/不连接扇区0、1的位线BL。
下述表2表示对于在图11所示的比较例1的非易失性半导体存储器件中的数据消除时和编程时设定的控制栅线CG、位线BL、字线WL及选择信号线CGS、BLS的各电位。
【表2】
选择单元 非选择单元(选择扇区) 非选择单元(非选择扇区)
CG  BL  WL  CGS  BLS  CG  BL  WL  CGS  BLS  CG  BL  WL CGS  BLS
消除 -5V  5V  1.8V  0V  6V  -  -  -  -  -  FL  FL  1.8V -5V  0V
编程 5V  5V  1V  6V  6V  5V  5V  0V  6V  6V  FL  FL  0V 0V  0V
如表2所示，在比较例1中实质上也可以设定与表1所示的本实施例中设定的电位相同的电位，但这些电位通过设定选择栅区402、403来实现。如果不存在选择栅区402、403，则在选择的扇区0中的选择单元的编程时，会对非选择的扇区1的非选择单元也施加高电位。于是，如果超过扇区，对非选择单元也施加编程时的高电位，则在每次编程时都对非选择单元施加高电位，会产生干扰。
在比较例1中，为了防止发生上述那样的干扰，在每个扇区中设置选择栅区是必不可少的。但是，这会增大这种选择栅区的占有空间的面积，降低存储器单元的集成度。
而且，在比较例1中，如果选择栅区402、403使用N型MOS晶体管，则在该晶体管上产生电压降，所以在CG驱动器400、401本来需要的第1消除用高电位上必需追加供给电压降部分的电压，产生高电压化。
在上述的本发明的实施例中，可以避免干扰，同时省略选择栅区，可以进行存储器单元的高集成化和低电压驱动。
(比较例2)
图15表示比较例2。在图15中，分割为与本实施例同样的扇区0～31。其中，例如，作为扇区0的控制栅驱动部，仅设置CG驱动器300。设置从该CG驱动器300向列方向延伸的4条主控制栅线MCG0～MCG3，这些控制栅线例如由第3层金属布线形成。而且，配置于各个大块0～7的8条、共计64条金属布线M0共用连接到主控制栅线MCG0。同样，64条金属布线M1共用连接到主控制栅线MCG1，64条金属布线M2共用连接到主控制栅线MCG2，64条金属布线M3共用连接到主控制栅线MCG3。
在图15所示的比较例2中，在对扇区0内实施数据的编程时，在其他扇区1-31中不对存储器单元施加高电位即可，而且也不设置选择栅区，可以防止干扰。但是，在比较例2中，在对于扇区0的某一个存储器单元实施数据编程时，对该扇区0内的所有存储器单元同等地施加高电位，在这方面比本实施例差。
在比较例2中，对于各个主控制栅线MCG0～MCG3来说，还连接大块0～7中所有列方向的存储器单元。因此，如果与本实施例那样将主控制栅线连接到某一个大块内的存储器单元上的情况进行比较，本实施例的主控制栅线上连接的负载容量(栅极容量)为比较例2的1/8。
如果供给高电位的主控制栅线上连接的负载容量大，则将主控制栅线充电至其高电位所需的时间变长，不能进行高速驱动，而本实施例在这方面优于比较例2。
在图10所示的本发明的实施例中，还可以对位线BL追加选择栅。这样的话，对于选择的扇区0中的非选择单元，通过选择栅使位线BL处于浮置状态就可以。于是，选择了编程的扇区0内的非选择单元的位线BL不变为高电位。因此，可以进一步降低非选择单元中的数据干扰。再有，通过选择栅对位线供给高电位时，没有产生电压降的危险。
(单芯片存储器的结构)
图12是将上述的非易失性半导体存储器件单芯片化时的示意方框图。在图12中，在该IC芯片500中，设置左阵列块502和右阵列块504。各个该左右阵列块502、504包含图7说明的存储器单元阵列区。
在该左右阵列块502、504之间，配置CG解码器506、X前置解码器508、WL驱动器(左)510、WL驱动器(右)512以及Y解码器514。
在左右存储器块502、504中，分别连接读出放大器/BL驱动器516、518。对于该读出放大器/BL驱动器516、518的某一个，通过数据输入/输出缓冲器520和输入输出端子522来输入输出16比特的信号IO0-15。
在IC芯片500中，还设置根据通过命令端子530输入的各种起动信号，来生成控制逻辑信号的控制逻辑电路532。根据来自该控制逻辑电路532的输出，由电位生成电路534生成供给控制栅线WL和位线BL等的各种电位。
另一方面，根据经地址端子640从外部输入的地址信号ADR[0-20]，由地址缓冲器542生成内部地址信号A0-20。下述表3表示该内部地址信号A0-20的定义。
【表3】
    地址     组     操作
  A[20：15]     扇区  Chose 1 of 64
  A[14：12]     行  Chose 1 of 8
  A[11：0]     列  Chose 1 of 4096
如表3所示，内部地址信号的高位6比特A[20：15]用于选择图7(A)所示的扇区0-63的一个。内部地址信号的中间位3比特A[14：12]用于从图9所示的一个小存储器块216中选择8比特中的一个。内部地址信号的低位12比特A[11：0]用于选择4096条字线WL的一条。
图13表示图12所示的左存储器块502的细节。该存储器块502与图7(A)同样具有分割为32个的扇区0-31，在各个扇区0-31中与图7(B)同样设置8个大块0-7。
如图13所示，对应于32个扇区的每一个扇区来设置CG驱动器300～331。扇区0对应的CG驱动器300与图8所示的驱动器相同，对大块0-8构成的扇区0内的各存储器单元直接供给控制栅电位。其他CG驱动器301～331也具有同样的功能。
在图13中，对应于32个扇区0-31的每个扇区，设置消除用位线驱动部的阱驱动器340-0～340-31。阱驱动器340-0对扇区0内的例如P型阱供给第2消除用高电位，设定为第2消除用高电位。其他阱驱动器340-1～340-31也具有同样的功能。
在图13中，对应于32个扇区0-31的每个扇区，设置扇区解码器350-0～350-31。扇区解码器350-0对内部地址信号的高位6比特A[20：15]生成的信号进行解码。然后，在选择了扇区0时，扇区解码器350-0驱动CG驱动器300、阱驱动器340-0，将必要的电位供给控制栅线CG、位线BL。
在图13中，对应于32个扇区0-31的每个扇区，设置Y路径电路360-0～360-31、以及扇区选择电路370-0～370-31。Y路径电路360-0～360-31根据图12所示的来自Y解码器514的信号，选择16个连接到I/O的位线BL0-3的一个。扇区选择电路370-0～370-31根据来自对应的扇区解码器360-0～360-31的选择信号SEC0～SEC31，进行图12所示的读出放大器/BL驱动器516的连接/非连接。
再者，本发明不限定于上述实施例，在本发明的主要精神范围内可进行各种变形实施。
例如，对于非易失性存储器元件108A、108B的构造，不限定于MONOS构造。本发明也可以应用于通过一个字栅104和第1控制栅106A、第2控制栅106B，能够在两个场所独立捕获电荷的使用其他各种存储器单元的非易失性半导体存储器件。
在上述实施例中，扇区的分割数、大块、小块的分割数是一例，也可以进行其他各种变形实施。即，根据金属布线节距的限制而决定使大块的分割数为8。如果金属布线节距可以变窄，则可以进一步增加分割数。例如，如果进行16分割，则1条控制栅线的负载容量(栅极容量)进一步减小，所以可以进行更高速驱动。其中，如果为16分割，则主控制栅线的数增加，所以不是线路和空间变窄，就是增大面积。此外，控制栅驱动器的数也增加，所以该部分面积增大。
图14表示相对于图8所示的小存储器块216的布线变形例。在图14中，来自CG驱动器300-0的主控制栅线MCG00～MCG03不象图8所示那样连接到大块0内的所有小块0-7，而仅连接到大块0～7的各小块0。将CG驱动器300-1仅连接到大块0～7的各小块2。将CG驱动器300-7仅连接到大块0～7的各小块7。
即使是图14所示的连接形态，也可以起到与图8所示的连接形态相同的作用和效果。

Claims (16)

1.一种非易失性半导体存储器件，其特征在于：包括：
沿相互交叉的列和行的方向分别多个排列具有一个字栅和受第1、第2控制栅控制的第1、第2非易失性存储器元件的存储器单元的存储器单元阵列区；以及
驱动所述存储器单元阵列区内的所述多个存储器单元的各个所述第1、第2控制栅的控制栅驱动部；
所述存储器单元阵列区具有在所述行方向分割为多个的扇区；
所述多个扇区的各个扇区具有在所述列方向分割为多个的块；
所述控制栅驱动部对于所述多个扇区的每个扇区分别具有多个控制栅驱动器，所述多个控制栅驱动器的各驱动器设定配置于所述多个块内的相互不同的一个以上的块中的所有存储器单元的所述第1和第2控制栅的电位。
2.如权利要求1的非易失性半导体存储器件，其特征在于：
所述多个块具有在所述列方向分割为多个大块、以及将所述多个大块的各个大块在所述列方向再细分割的多个小块；
所述多个控制驱动器的各个驱动器配置于所述多个大块内的相互不同的一个大块中，并且设定配置于所述多个小块内的所有存储器单元的所述第1和第2控制栅的电位。
3.如权利要求1的非易失性半导体存储器件，其特征在于：
所述多个块具有在所述列方向分割为多个的大块、以及将所述多个大块的各个大块在所述列方向再细分割的多个小块；
所述多个控制驱动器的各个驱动器设定在所述多个大块的各个大块中配置于相互不同的一个所述小块中的所有存储器单元的所述第1和第2控制栅的电位。
4.如权利要求1的非易失性半导体存储器件，其特征在于：
所述多个控制栅驱动器在进行一个扇区内的数据消除时，对这个扇区内的所有所述第1、第2控制栅供给第1消除用高电位，在所述多个扇区的各个扇区中成批消除数据。
5.如权利要求4的非易失性半导体存储器件，其特征在于：
在所述多个扇区的各个扇区中，设置沿所述列方向形成的多个控制栅线；
所述控制栅驱动部不经由栅电路而直接连接到配置于所述多个扇区的各个扇区中的所述多个控制栅线的各个控制栅线。
6.如权利要求5的非易失性半导体存储器件，其特征在于：
所述多个控制栅线包括：
多个主控制栅线，直接连接到所述控制栅驱动部；以及
多个子控制栅线，将所述多个主控制栅线和所述多个存储器单元的所述第1、第2控制栅相连接。
7.如权利要求6的非易失性半导体存储器件，其特征在于：
在设置于所述多个扇区的各个扇区中的偶数的主控制栅线上，连接将偶数列的所述多个存储器单元的各个存储器单元的所述第2控制栅和奇数列的所述多个存储器单元的各个存储器单元的所述第1控制栅共同连接的多个子控制栅线，在设置于所述多个扇区的各个扇区中的奇数的主控制栅线上，连接将奇数列的所述多个存储器单元的各个存储器单元的所述第2控制栅和偶数列的所述多个存储器单元的各个存储器单元的所述第1控制栅共同连接的多个子控制栅线。
8.如权利要求7的非易失性半导体存储器件，其特征在于：
在与所述多个扇区的各个扇区对应设置的所述多个控制栅驱动器的各个驱动器中，连接k条主控制栅线，
在所述多个扇区的各个扇区中，将与k条子控制栅线连接的存储器单元组构成的各输入输出比特对应的存储器块沿所述行方向配置多个，
设置沿所述行方向延伸的多个布线，所述k条的各个主控制栅线、以及其对应的所述k条的各个子控制栅线通过所述多个布线的各个布线来分别连接。
9.如权利要求8的非易失性半导体存储器件，其特征在于：
所述存储器块的沿所述行方向的存储器单元数为4时，设定k＝4。
10.如权利要求1的非易失性半导体存储器件，其特征在于：
在所述多个扇区的各个扇区中，还设置：
沿所述列方向形成的多个位线；以及
至少在数据的编程时和读出时，驱动所述多个位线的位线驱动部。
11.如权利要求10的非易失性半导体存储器件，其特征在于：
还设置消除用位线驱动部，在进行每个扇区的数据消除时，对形成于这个扇区中的所述多个位线供给第2消除用高电位。
12.如权利要求10的非易失性半导体存储器件，其特征在于：
所述多个位线由杂质层形成。
13.如权利要求12的非易失性半导体存储器件，其特征在于：
将所述多个扇区的各个扇区形成在与其他扇区分离的一个阱区中，在所述阱区中设置供给第2消除用高电位的消除用阱驱动部。
14.如权利要求12的非易失性半导体存储器件，其特征在于：
设置与所述杂质层形成的所述多个位线的各个位线分别连接的多个主位线，在从所述多个主位线至所述多个位线的各个路径中途，不设置栅电路。
15.如权利要求1至14的任何一个非易失性半导体存储器件，其特征在于：
在所述存储器单元阵列区中，沿所述行方向设置与沿所述行方向排列的所述多个存储器单元的各个所述字栅分别共用连接的多个字线，
在所述存储器单元阵列区的所述行方向的一端，设置驱动所述多个字线的字线驱动部。
16.如权利要求1至14的任何一个非易失性半导体存储器件，其特征在于：
所述各个第1、第2非易失性存储器元件具有作为电荷捕获位的氧化膜(O)、氮化膜(N)、及氧化膜(O)组成的ONO膜。
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