CN1203551C

CN1203551C - 非易失性半导体存储装置

Info

Publication number: CN1203551C
Application number: CN02121624.XA
Authority: CN
Inventors: 大轮义仁
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-05-31
Filing date: 2002-05-31
Publication date: 2005-05-25
Anticipated expiration: 2022-05-31
Also published as: US6707695B2; JP2002359306A; US20020181267A1; CN1389921A; JP3682462B2

Abstract

非易失性半导体存储装置具有存储单元阵列区和第1、第2选择区，其中，存储单元阵列区在第1、第2方向上分别排列多个具有字栅极和控制栅极控制的2个MONOS存储单元的存储单元。存储单元阵列区具有：沿着第1方向用延长形成到第1、第2选择区的杂质层形成的多条子位线；在沿着第1方向延伸的多条子控制栅极线；以及沿着第2方向延伸的多条字线，第1、第2选择区具有把多条子位线有选择地连接到其数量比该多条子位线少的主位线的子位选择电路。

Description

非易失性半导体存储装置

技术领域

本发明涉及由具备通过1个字栅极和2个控制栅极控制的2个非易失性存储元件的存储单元构成的非易失性半导体存储装置。

背景技术

作为非易失性半导体装置，已知沟道与栅极之间的栅极绝缘层由氧化硅膜、氮化硅膜及氧化硅膜的叠层体构成并且由氮化硅膜捕捉电荷的MONOS(金属-氧化物-氮化物-氧化物-半导体或-衬底)型。

该MONOS型非易失性半导体存储装置公开在Y.Hayashi等人的“2000年度VLSI技术论文的工艺文摘论文集”(2000 Symposium onVLSI Technology Digest of Technical Papers第122-123页中。在该文献中，公开了具备由1个字栅极和2个控制栅极控制的2个非易失性存储元件(MONOS存储单元)的双MONOS快闪存储单元。即，1个快闪存储单元具有2个捕捉电荷的位置。

为了驱动该双MONOS快闪存储单元，需要2条位线、1条字线和2条控制栅极线。

在这些布线中，2条位线和2条控制栅极线通常沿着列方向布线.这时，在该1列的多个存储单元群的宽度内，即使使用最小宽度的线及间隔的光刻工艺也难以把4条布线(2条位线和2条控制栅极线)作成同一层的金属布线。

其结果，只能够加宽1列存储单元群的宽度以确保布线空间。但是，如果这样做，则降低存储单元的集成度，不能适应于近年来非易失性半导体存储装置的大容量化。

发明内容

本发明的目的在于提供一种其中的1个存储单元具有2个捕捉位置、并且是高集成度的非易失性半导体存储装置。

本发明的另一个目的在于通过不是使用金属布线作为位线、而是延长形成杂质层来进行位线布线，提供能够使金属布线的配置具有余裕度和自由度的非易失性半导体存储装置。

本发明一种形式的非易失性半导体存储装置具有存储单元阵列区和选择区，其中，存储单元阵列区沿着相互交叉的第1及第2方向分别排列多个具有由1个字栅极和2个控制栅极控制的2个非易失性存储元件的存储单元，选择区沿着上述第1方向与上述存储单元阵列区邻接配置。

上述存储单元阵列区具有：在沿着上述第1方向排列的多个存储单元的两侧利用沿着上述第1方向延长到上述选择区的杂质层形成的多条子位线；沿着上述第1方向延伸、数量是上述多条子位线的2倍的多条控制栅极线；以及沿着上述第2方向延伸的多条字线。

在上述选择区及上述存储单元阵列区上设置沿着上述第1方向延伸且其数量比上述多条子位线少的多条主位线。上述选择区具有把上述多条子位线有选择地连接到上述多条主位线的子位选择电路。

在本发明的一种形式中，多条子位线用从存储单元阵列区向选择区延伸的杂质层形成。因此，不需要在背面粘贴多条子位线的金属布线。由此，能够省略子位线部分的多条金属布线。作为分配给其它金属布线的空间而产生余裕，能够提高金属布线的自由度。

进而，由于可使主位线的数量比子位线的数量少，因此即使在配置主位线的层中，也作为布线空间而产生余裕，可以提高布线的自由度。

这样，即使1个存储单元有2个捕捉位置，也不需要为了确保用于金属布线的空间而使集成度降低，从而能够提供高集成的非易失性半导体存储装置。

在本发明的一种形式中，上述选择区能够具有在上述第1方向上在把上述存储单元阵列区夹在中间的两侧上设置的第1及第2选择区。

通过把多条子位线及多条子控制栅极线延长的目的地的选择区分割为2个，进一步提高各布线的自由度。

在本发明的一种形式中，可以把上述多条子位线中的偶数子位线延长到上述第1选择区，把上述多条子位线中的奇数条子位线延长到上述第2选择区。

如果这样做，则能够根据奇数、偶数，对第1、第2选择区分开配置，有选择地连接子位线与主位线的电路，使得电路布局变得容易。

即，第1选择区具有选择上述偶数子位线、并将其连接到偶数主位线的偶数子位选择电路。另一方面，第2选择区具有选择上述奇数子位线、并将其连接到奇数主位线的奇数子位选择电路。

上述存储单元阵列区能够具有多个共同连接部，该多个共同连接部在与上述多条子位线的每一条朝向上述选择区延长的端部相反的端部，分别连接配置在上述多条子位线的每一条的两侧的各1条控制栅极线。在这种情况下，上述多个共同连接部的每一个与上述选择区分别通过与上述多条子位线相同数量的多条子控制栅极线连接。

在上述选择区及上述存储单元阵列区上，能够设置沿着上述第1方向延伸且其数量比上述多条子控制栅极线少的多条主控制栅极线。这种情况下，上述选择区具有把上述多条子控制栅极线有选择地连接到上述多条主控制栅极线的子控制栅极选择电路。

如果这样做，则由于能够使主控制栅极线的数量比子控制栅极线的数量少，因此即使把主控制栅极线与主位线配置在同一层上，也能够作为布线数总量减少的布线空间而产生余裕。

分别配置在上述奇数子位线两侧的各1条控制栅极线能够与设置在上述第1方向一端的奇数的上述共同电极部分共同连接。另一方面，分别配置在上述偶数子位线两侧的各1条控制栅极线能够与设置在上述第1方向另一端一侧的偶数的上述共同连接部共同连接。

这样，通过在第1方向的相互不同的一端和另一端交互地配置奇数和偶数的共同连接部的位置，能够把与这些端连接的子控制栅极线的延长方向按照奇数和偶数设定成第1方向的相互相反的方向。

即，上述奇数的共同连接部的每一个连接上述奇数子控制栅极线的每一条，上述奇数子控制栅极线的每一条延长到上述第1选择区。

另一方面，上述偶数的共同连接部的每一个连接偶数子控制栅极线的每一条，上述偶数子控制栅极线的每一条延长到上述第2选择区。

如果这样做，则能够使连接存储单元阵列区与选择区的子控制栅极线的长度为最短。

这种情况下，上述第1选择区具有选择上述奇数主控制栅极线，并将其连接到奇数主控制栅极线的奇数子控制栅极选择电路。另一方面，上述第2选择区具有选择上述偶数子控制栅极线，并将其连接到偶数主控制栅极线的偶数子控制栅极选择电路。

这样，由于能够使控制栅极选择电路分散在第1、第2选择区中，因此电路布局变得容易。

在上述存储单元阵列区及选择区中构成1个单位的存储块时，能够沿着上述第1方向排列多个存储块。这样，能够谋求非易失性半导体存储装置的存储容量的大容量化。而且，能够缩短子控制栅极线及子位线的长度，能够改善由于布线电容引起的不理想状况。另外，能够对各个块一起进行数据清除，因此与在存储器总体清除数据的情况相比较，能够减小其清除单位。

这种情况下，能够在上述多个存储块的上述第1方向的一端，设置驱动上述多条主位线的主位线驱动器。

如果这样做，则能够在多个存储块中共用多条主位线，而且还能够在多个存储块中共用主位线驱动器。

除此以外，还能够在上述多个存储块的上述第1方向的另一端，设置驱动上述多条主控制栅极线的主控制栅极线驱动器。

如果这样做，则能够在多个存储块中共用多条主控制栅极线，而且还能够在多个存储块中共用主控制栅极线驱动器。

能够在上述多个存储块的第2方向的一端设置驱动上述字线的字线驱动器。为了加大非易失性半导体存储装置的存储容量，还可以在上述第2方向上、且在把上述字线驱动器夹在中间的两侧，分别配置上述多个存储块。

另外，上述多条子控制栅极线例如能够用第1层金属布线层构成。能够把与该第1层金属布线层正交的第2层金属布线连接到在第2方向上延伸的多条字线上。

还能够把与该第2层金属布线层正交的第3金属布线层作为上述多条主位线及上述多条主控制栅极线。

在第1～第3层的每一层中，由于布线数量没有过大，因此能够确保布线的余裕度。

设置在本发明一种形式的非易失性半导体存储装置，其特征在于，上述存储单元阵列区具有与形成上述多条子位线的上述杂质层邻接的阱区，上述2个非易失性存储元件的每一个在上述主控制栅极和上述阱区之间具有作为电荷的捕捉位置的由氧化膜、氮化膜及氧化膜构成的0NO膜，但是并不是限定于此，也能够采用其它的构造。

附图说明

图1是在本发明一实施形态的非易失性半导体存储装置中使用的存储单元的剖面图。

图2是图1所示的存储单元的等效电路图。

图3是用于说明图1所示的非易失性半导体存储装置中的数据读出工作的概略说明图。

图4是示出图1所示的存储单元中的控制栅极电压VCG与源漏极电流Ids的关系的特性图。

图5是用于说明图1所示的非易失性半导体存储装置中的数据写入(程序)工作的概略说明图。

图6是用于说明图1所示的非易失性半导体存储装置中的数据清除工作的概略说明图。

图7是图1所示的非易失性半导体存储装置总体的平面布局图。

图8是示出图1所示的非易失性半导体存储装置总体的其它例子的平面布局图。

图9是示出图7或图8所示的存储块的详细结构的概略说明图。

图10是示出存储单元阵列内的子位线与主位线的关系的布线图。

图11是示出存储单元阵列内的子控制栅极线与主控制栅极线的关系的布线图。

具体实施方式

以下，参照附图说明本发明的实施形态。

(存储单元构造)

图1示出非易失性半导体存储装置的一个剖面，图2是其等效电路图。图1中，1个存储单元100具有：在硅基板上的p型阱102区域上经过栅极氧化膜用例如包含多晶硅的材料形成的字栅极104；包含控制栅极106A而构成的非易失性存储元件(MONOS存储单元)108A；以及包含控制栅极106B而构成的存储元件(MONOS存储单元)108B。

2个控制栅极106A、106B形成在字栅极104的2个侧壁，与字栅极104分别电绝缘。

2个存储元件108A、108B的每一个构成为，在相当于MONOS的M(金属)的2个控制栅极106A、106B的一个与相当于MONOS的S(硅)的p型阱102之间，具有叠层了氧化膜(O)、氮化膜(N)及氧化膜(O)的ONO膜109。另外，控制栅极106A、106B能够用掺杂硅、硅化物等导电性材料构成。

这样，1个存储单元100具有具备了2个分裂栅极(控制栅极106A、106B)的2个MONOS存储单元108A、108B，在2个MONOS存储单元108A、108B中共用一个字栅极104。

这2个MONOS存储单元108A、108B分别起到电荷的捕捉位置的功能。2个MONOS存储单元108A、108B的每一个能够用ONO膜109捕捉电荷。

如图1及图2所示，在行方向(图1及图2的第2方向B)隔开间隔排列的多个字栅极104共同连接到由硅化物等形成的1条字线WL。

另外，图1所示的控制栅极106A、106B在沿着列方向(垂直于图1的纸面的第1方向A)延伸并且沿着列方向排列的多个存储单元100中共用。由此，以后符号106A、106B也称为控制栅极线。

这里，把例如由形成在控制栅极线上层的第2层金属层构成的子控制栅极线CG[i+1]连接到第[i]个存储单元100[i]的控制栅极线106B和第[i+1]个存储单元100[i+1]的控制栅极线106A上。

在P型阱102上，设置在第[i]个存储单元100[i]的MONOS存储单元108B和第[i+1]个存储单元100[i+1]的MONOS存储单元108A中共用的第[i+1]个杂质层110[i+1]。

这些杂质层110[i]、[i+1]、[i+2]例如形成在p型阱内，沿着列方向(垂直于图1的纸面的第1方向A)延伸，并且在列方向上配置的多个存储单元100中起到共用的位线BL[i]、[i+1]、[i+2]的功能。由此，在本实施形态中，意味着杂质层110[i]、[i+1]、[i+2]与子位线BL[i]、[i+1]、[i+2]相同。

(从存储单元的数据读出工作)

1个存储单元100如图2所示，能够模式化为串联连接由字栅极104驱动的晶体管T2和分别由2个控制栅极106A、106B驱动的晶体管T1、T3的结构。

在说明存储单元100的工作时，首先说明如图3所示那样，邻接的2个存储单元100[i]、[i+1]的各点的电位设定。图3说明从存储单元100[i]的字栅极104右下侧的MONOS存储单元108B的数据读出。另外，在以下的工作说明中，假设晶体管T1～T3的阈值电压小于2.5V。

这种情况下，例如在各字栅极104上加入2.5V，使各个晶体管T2导通。另外，在存储单元100[i]左侧的控制栅极106A上，经过子控制栅极线CG[i]加入过载电压(例如5V)，使相当于MONOS存储单元108A的晶体管T1导通。作为存储单元100[i]右侧的控制栅极106B的电位VCG，加入读出电位Vread。

这时，根据在字栅极104右侧的MONOS存储单元108B中是否存储着电荷，如以下那样区分与MONOS存储单元108B相当的晶体管T3的工作。

图4示出对于存储单元100[i]右侧的控制栅极106B的加入电压与相当于用该电压控制的MONOS存储单元108B的晶体管T3的源漏极之间流过的电流Ids的关系。

如图4所示，在MONOS存储单元108B中没有存储着电荷的情况下，如果控制栅极电位VCG超过低阈值电压Vlow，则流过电流Ids。与此不同，在MONOS存储单元108中存储着电荷的情况下，只要控制栅极电位VCG不超过高阈值电压Vhigh，则不流过电流Ids。

这里，在数据读出时，把加入到控制栅极106B上的电压Vread设定另该2个阈值电压Vlow、Vhigh的大致中间电压(例如2.5V)。

从而，在MONOS存储单元108B中没有存储着电荷的情况下流过电流Ids，在MONOS存储单元108B中存储着电荷的情况下不流过电流Ids。

这里，在数据读出时，把杂质层110[i](子位线BL[i])连接到读出放大器上，把杂质层110[i+1](子位线BL[i+1])的电位VD[i+1]设定为1.5V。如果这样做，则在MONOS存储单元108B中没有存储着电荷的情况下由于流过电流Ids，因此通过导通状态的晶体管T1、T2、在子位线BL[i]中例如流过25μA以上的电流Ids。与此不同，在MONOS存储单元108B中存储着电荷的情况下由于不流过电流Ids，因此即使晶体管T1、T2是导通状态，在子位线BL[i]中流过的电流例如也小于10nA。由此，通过用读出放大器检测在于位线BL[i]中流过的电流，能够进行从双存储单元100[i]的MONOS存储元件108B(选择单元)的数据读出。

另外，虽然在存储单元100[i+1]中晶体管T1、T2也导通，但是由于晶体管T3的控制栅极电位VCG为0V，电位VCG比图3的2个阈值电压Vlow、Vhigh都低，因此在存储单元100[i+1]中不流过源漏极电流。由此，存储单元100[i+1]中的数据存储状态对于从存储单元100[i]的数据读出不产生不良影响。

在从存储单元100[i]左侧的MONOS存储单元108A读出数据时，可以与上述相同设定存储单元100[i-1]、[i]各点的电位。

(存储单元的编程)

图5说明存储单元100[i]的字栅极104右侧的MONOS存储单元108B的数据编程。另外，在该数据编程工作之前，实施后述的数据清除工作。

图5中，与图3相同，子控制栅极线CG[i]的电位取为过载电位(例如5V)，子控制栅极线CG[i+2]的电位取为0V。但是，各字栅极104的电位通过字线WL例如设定为0.77～1V左右。另外，存储单元100[i]右侧的控制栅极108B的电位经过子控制栅极线CG[i+1]，设定为图4所示的写入电位Vwrite(例如5～6V)，第[i+1]个杂质层110[i+1]的电位VD[i+1]例如设定为4.5～5V。

如果这样做，则存储单元100[i]的晶体管T1、T2分别导通，向杂质层110[i]流过电流Ids，另一方面，由MONOS存储单元108B的ONO膜109捕捉沟道热电子(CHE)。这样，实施MONOS存储单元108B的编程工作，写入数据的[0]或者[1]。

(存储单元的数据清除)

图6说明连接了字线WL的2个存储单元100[i]、[i+1]的数据清除。

图6中，各字栅极104的电位通过字线WL例如设定为0V，通过子控制栅极线CG[i]、[i+1]、[i+2]，控制栅极106A、106B的电位设定为例如-5～-6V。进而，杂质层(子位线)110[i]、[i+1]、[i+2]的各电位设定为3～4V(与p型阱电位相等)。

如果这样做，则由各MONOS存储单元108A、108B的ONO膜109捕捉到的电子根据由加入到金属(M)上的-5～-6V和加入到硅(S)上的3～4V形成的电场，通过隧道效应逃逸而清除。由此，能够在多个存储单元中同时进行数据清除。另外，作为清除工作，也可以与上述工作不同，通过构成为位的杂质层表面的带-带隧道效应形成热孔，清除存储着的电子。

(非易失性半导体存储装置的总体结构)

参照图7及图8说明使用上述存储单元100构成的非易失性半导体存储装置。

图7是非易失性半导体存储装置的平面布局图，存储区200例如被分割为32个存储块201。在该存储区200的第1方向A的一端设置着主控制栅极线驱动器202，在第1方向A的另一端设置着主位线驱动器204及读出放大器206。另外，在存储区200的第2方向B的一端设置着字线驱动器208。

主控制栅极线驱动器202在遍及块No.0～No.31的各个存储块201的范围内，驱动沿着第1方向A延伸的例如由第3层金属布线层构成的主控制栅极线MCG0、MCG1、...。

同样，主位线驱动器204在遍及块No.0～No.31的各个存储块201的范围内，驱动沿着第1方向A延伸的例如由第3层金属布线层构成的主位线MBL0、MBL1、...。

图8示出具有2个存储区200A、200B的非易失性半导体存储装置。这时，对于存储区200A设置主控制栅极线驱动器202A、主位线驱动器204A及读出放大器206A，对于存储区200B设置主控制栅极线驱动器202B、主位线驱动器204B及读出放大器206B。字线驱动器208配置在2个存储区200A、200B之间，在2个存储区200A、200B中能够共用。

不限定于图7及图8的布局，还能够进行种种变形实施。例如，在把存储区200中的存储容量取为16M比特时，具有4个存储区200的非易失性半导体存储装置的存储容量成为16×4＝64M比特。

在对具有16M比特的存储容量的存储区200进行32分割了的各个存储块201中，在1条字线WL上连接2k个(4k比特)存储单元100，在各个存储块中配置128条字线WL。从而，各个存储块201具有32k字＝64k字节的存储容量。另外，在图7及图8的各个存储区200(200A、200B)中，能够同时从输出端子D0～D15读或者写各1比特总计16比特的数据。

(存储块的结构)

其次，参照图9说明对存储区200例如进行32分割后的一个存储块201的结构。

图9示出图7及图8所示的一个存储块201内的平面布局。图9中，存储块201具有在相互交叉的第1及第2方向A、B上分别排列多个存储单元100而构成的存储单元阵列区210。另外，在把存储单元阵列区夹在中间的两侧、且在第1方向A的两端，设置第1选择区220和第2选择区222。第1选择区220被分割为奇数子控制栅极选择电路212和偶数子位选择电路216的各个区域。同样，第2选择区222被分割为偶数子控制栅极选择电路214和奇数子位选择电路218的各个区域。

图10～图11示出存储块201内的存储单元阵列210的详细结构。在图10～图11中，在存储单元阵列区210内，设置朝向第2方向B延伸的例如256条字线WL0～WL255，例如用多晶硅硅化物形成。该256条字线WL0～WL255例如经过第2层金属布线层211，与图7所示的字线驱动器208连接。

图10所示的子位线BL0、BL1、...是图1等所示的杂质层110[0]、110[1]、...，朝向第1方向A延伸。

如图1所示，在各子位线BL0、BL1、...的两侧，配置着控制栅极线106A、106B。从而，控制栅极线106A、106B的总数成为子位线BL0、BL1、...的总数的大致2倍。

另外，在图10中，偶数的子位线BL0、BL2、BL4、...形成为延长到配置在第1方向A的一端侧的第1选择区220的偶数子位选择电路216。奇数的子位线BL1、BL3、BL5、...形成为延长到配置在第1方向A的另一端侧的第2选择区222的奇数子位选择电路218。从而，虽然子位线BL0、BL1、...引出到第1、第2选择区220、222，但未使用金属布线层。另外，在由杂质层形成的子位线BL0、BL1、BL2、...的电阻大的情况下，能够在该杂质层的表面形成硅化物降低电阻。

如图11所示，偶数的各子位线BL0、BL2、...两侧的各1条控制栅极线106A、106B共同连接到第1方向A的一端侧偶数的共同连接部107A上。该共同连接部107A配置在偶数的各子位线BL0、BL2、...的第1方向A的一端的外侧。该偶数的共同连接部107A经过连接器连接用第1层金属布线层形成的偶数的子控制栅极线CG0、CG2、...的每一条。偶数的子控制栅极线CG0、CG2、...的每一条如图11所示延长形成到第2选择区222的偶数子控制栅极选择电路214的区域。

如图11所示，奇数的各子位线BL1、BL3、...两侧的各1条控制栅极线106A、106B共同连接到第1方向A的另一端侧的奇数的共同连接部107B上。该奇数的共同连接部107B配置在奇数的各子位线BL1、BL3、...的第1方向A的另一端的外侧。该奇数的共同连接部107B经过连接器连接用第1金属布线层形成的奇数的子控制栅极线CG1、CG3、...的每一条。奇数的子控制栅极线CG1，CG3、...的每一条如图11所示延长形成到第1选择区220的奇数子控制栅极选择电路212的区域。

设置在第1选择区220的偶数子位选择电路216如图10所示，具有根据选择信号线SEL(BL)0、SEL(BL)2的电位，把偶数的子位线BL0、BL2的某一方切换并连接到作为第3层金属布线层的主位线MBL0的晶体管230、232。晶体管234、236把偶数的子位线BL4、BL6的某一方连接到主位线MBL2。

另外，设置在第2选择区222的奇数子位选择电路218如图10所示，具有根据选择信号线SEL(BL)1、SEL(BL)3的电位，把奇数的子位线BL1、BL3的某一方切换并连接到作为第3层金属布线层的主位线MBL1的晶体管240、242。晶体管244、246把奇数的子位线BL5、BL7的某一方连接到主位线MBL3。

设置在第1选择区220的奇数子控制栅极选择电路212如图11所示，具有根据选择信号线SEL(CG)1、SEL(CG)3的电位，把奇数的子控制栅极线CG1、CG3的某一方切换并连接到作为第3层金属布线层的主控制栅极线MCG1的晶体管250、252。晶体管254、256把奇数的子控制栅极线CG5、CG7的某一方连接到主控制栅极线MCG3。

另外，设置在第2选择区222的偶数子控制栅极选择电路214如图11所示，具有根据选择信号线SEL(CG)0、SEL(CG)2的电位，把偶数的子控制栅极线CG0、CG2的某一方切换并连接到作为第3层金属布线层的主控制栅极线MCG0的晶体管260、262。晶体管264、266把偶数的子控制栅极线CG4、CG6的某一方连接到主控制栅极线MCG2。

这样，通过用主控制栅极线驱动器202及主位线驱动器204驱动主控制栅极线MCG及主位线MBL的同时，用奇数·偶数子控制栅极线选择电路212、214，奇数·偶数子位选择电路216、218切换主—子的连接，能够实施对于上述存储单元100的数据读出、数据写入(程序)及数据清除。

另外，在图10中，例如在晶体管230、234的栅极上共同连接了选择信号线SEL(BL)0，但也可以使用2条选择信号线SEL(BL)。其它的选择信号线SEL(BL)1～线SEL(BL)3及图11所示的选择信号线SEL(CG)0～SEL(CG)3也能够分别分为各2条选择信号线。

本发明不限定于上述的实施形态，在本发明宗旨的范围内能够进行种种变形实施。

例如，关于非易失性存储元件108A、108B的构造不限于MONOS构造。在使用了通过1个字栅极104和2个控制栅极106A、106B，能够在2个位置独立地捕捉电荷的其它种种存储单元的非易失性半导体存储装置中，都能够适用本发明。

另外，把作为杂质层的子位线BL的延长方向取为在偶数、奇数相互相反的方向，但是也可以取为相同方向。这种情况下，可以在第1、第2选择区220、222的一方设置子位选择电路216、218，在另一方设置子控制栅极选择电路212、214。

Claims

1.一种非易失性半导体存储装置，其特征在于：

具有

在相互交叉的第1及第2方向上分别排列多个具有由1个字栅极和2个控制栅极控制的2个非易失性存储元件的存储单元而构成的存储单元阵列区；以及

在上述第1方向上与上述存储单元阵列区邻接配置的选择区，

上述存储单元阵列区具有：

在沿着上述第1方向排列的多个存储单元的两侧利用在沿着上述第1方向延长到上述选择区的杂质层形成的多条子位线；

沿着上述第1方向延伸，数量是上述多条子位线的2倍的多条控制栅极线；以及

沿着上述第2方向延伸的多条字线，

在上述选择区及上述存储单元阵列区上设置沿着上述第1方向延伸且其数量比上述多条子位线少的多条主位线，

上述选择区具有把上述多条子位线有选择地连接到上述多条主位线的子位选择电路。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

上述选择区具有在上述第1方向上在把上述存储单元阵列区夹在中间的两侧上设置的第1及第2选择区。

3.根据权利要求2所述的非易失性半导体存储装置，其特征在于：

上述多条子位线中的偶数子位线延长到上述第1选择区，

上述多条子位线中的奇数子位线延长到上述第2选择区。

4.根据权利要求3所述的非易失性半导体存储装置，其特征在于：

上述第1选择区具有选择上述偶数子位线、并将其连接到偶数主位线的偶数子位选择电路，

上述第2选择区具有选择上述奇数子位线、并将其连接到奇数主位线的奇数子位选择电路。

5.根据权利要求2所述的非易失性半导体存储装置，其特征在于：

上述存储单元阵列区具有多个共同连接部，该多个共同连接部在与上述多条子位线的每一条朝向上述选择区延长的端部相反的端部，分别连接配置在上述多条子位线的每一条两侧的各1条控制栅极线，

上述多个共同连接部的每一个与上述选择区分别通过与上述多条子位线相同数量的多条子控制栅极线连接。

6.根据权利要求5所述的非易失性半导体存储装置，其特征在于：

在上述选择区及上述存储单元阵列区上设置沿着上述第1方向延伸且其数量比上述多条子控制栅极线少的多条主控制栅极线，

上述选择区具有把上述多条子控制栅极线有选择地连接到上述多条主控制栅极线的子控制栅极选择电路。

7.根据权利要求5所述的非易失性半导体存储装置，其特征在于：

分别配置在上述奇数子位线两侧的各1条控制栅极线与设置在上述第1方向一端的奇数的上述共同连接部共同连接，

分别配置在上述偶数子位线两侧的各1条控制栅极线与设置在上述第1方向的另一端侧的偶数的上述共同连接部共同连接。

8.根据权利要求7所述的非易失性半导体存储装置，其特征在于：

上述奇数共同连接部的每一个连接奇数子控制栅极线的每一条，上述奇数子控制栅极线的每一条延长到上述第1选择区，

上述偶数共同连接部的每一个连接偶数子控制栅极线的每一条，上述偶数子控制栅极线的每一条延长到上述第2选择区。

9.根据权利要求8所述的非易失性半导体存储装置，其特征在于：

上述第1选择区具有选择上述奇数子控制栅极线，并将其连接到奇数主控制栅极线的奇数子控制栅极选择电路，

上述第2选择区具有选择上述偶数子控制栅极线，并将其连接到偶数主控制栅极线的偶数子控制栅极选择电路。

10.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

在上述存储单元阵列区及上述选择区中构成一个单位的存储块，沿着上述第1方向排列多个存储块。

11.根据权利要求10所述的非易失性半导体存储装置，其特征在于：

在上述多个存储块的上述第1方向的一端设置驱动上述多条主位线的主位线驱动器。

12.根据权利要求6所述的非易失性半导体存储装置，其特征在于：

在上述存储单元阵列区及上述选择区中构成一个单位的存储块，沿着上述第1方向排列多个存储块，

在上述多个存储块的上述第1方向的一端设置驱动上述多条主位线的主位线驱动器，

在上述多个存储块的上述第1方向的另一端设置驱动上述多条主控制栅极线的主控制栅极线驱动器。

13.根据权利要求11所述的非易失性半导体存储装置，其特征在于：

在上述多个存储块的第2方向的一端设置驱动上述字线的字线驱动器。

14.根据权利要求13所述的非易失性半导体存储装置，其特征在于：

在上述第2方向上、且在上述字线驱动器的两侧，分别配置上述多个存储块。

15.根据权利要求5所述的非易失性半导体存储装置，其特征在于：

上述多条子控制栅极线是第1层金属布线层。

16.根据权利要求15所述的非易失性半导体存储装置，其特征在于：

把第2层金属布线层连接到上述多条字线上。

17.根据权利要求16所述的非易失性半导体存储装置，其特征在于：

上述多条主位线以及上述多条主控制栅极线是第3层金属布线层。

18.根据权利要求1至17的任一项中所述的非易失性半导体存储装置，其特征在于：

上述存储单元阵列区具有与形成上述多条子位线的上述杂质层邻接的阱区，

上述2个非易失性存储元件的每一个在上述控制栅极和上述阱区之间具有作为电荷的捕捉位置的由氧化膜、氮化膜及氧化膜构成的ONO膜。