CN1855307A - 多位虚假接地与非存储装置 - Google Patents

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CN1855307A CNA2006100778348A CN200610077834A CN1855307A CN 1855307 A CN1855307 A CN 1855307A CN A2006100778348 A CNA2006100778348 A CN A2006100778348A CN 200610077834 A CN200610077834 A CN 200610077834A CN 1855307 A CN1855307 A CN 1855307A
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Abstract

电荷俘获多位存储单元阵列被布置在虚假接地NAND体系结构中。通过进入存储层的电子的Fowler－Nordheim隧道效应可擦除存储单元。通过热空穴注入可实施写操作。通过位线把写电压施加到两个串联的NAND链。在将要被编程的存储单元一侧上的随后的位线维持在浮动电位上，而在另一侧上的位线被设置成抑制电压，它是用来抑制不被编程的编址存储单元的编程干扰的。这个电荷俘获存储单元的虚假接地NAND体系结构使得增加的存储密度成为可能。

Description

多位虚假接地与非存储装置
技术领域
本发明涉及包含多位电荷俘获存储单元的虚假接地NAND(与非)存储装置。
背景技术
包含为电荷俘获而设置以此为存储单元编程的电介质材料的存储层序列的电荷俘获存储装置、特别是包含氧化物-氮化物-氧化物层序列作为存储介质的SONOS存储单元通常由沟道热电子注入进行编程。可构造电荷俘获存储单元以使在每个存储单元中能存储两位信息。通过引用结合于此的美国专利No.5,768,192和美国专利No.6,011,725公开了所谓NROM单元的专用类型的电荷俘获存储单元，它能被用来在对应栅极边缘下面的源极和漏极处存储信息位。按反转模式读取已编程的单元以取得足够的两位分离。由热空穴注入执行擦除。另外，在美国的专利申请公布No.2003/0080372 A1、2003/0148582 A1和2003/0161192 A1以及美国专利No.6,324,099 B1中公开了多位电荷俘获存储装置，通过引用将其中的每一个结合于此。
通过引用结合于此的美国专利申请公布No.2003/0185055 A1和C.C.Yeh等人相应的论文“PHINES：A Novel Low Power Program/Erase，Small Pitch，2-Bit per Cell Flash Memory”(2002IEEE)，公开了具有电子俘获擦除状态的非易失性半导体存储单元，它用作闪存并能存储两位。通过从沟道或栅电极进入常规电荷俘获层序列(例如ONO层序列)的存储层的电子的Fowler-Nordheim隧道效应使擦除发生。在编程该存储器时，电空穴被注入到不导电的电荷俘获层。可在源极和漏极，即意味着在沟道的两端引发热电子注入。这种操作方法避免了高的编程电流。
因为电荷俘获存储单元的存储层是电绝缘材料，所以俘获的电荷被限制到陷阱的位置，它可位于沟道的任一端。这意味着能在邻近每个存储单元的源极/漏极区中的任一个发生电荷俘获。如果存储层又被限定到在两个源极/漏极区的附近的有限区域则改善了编程机制。这样，能得到高密度的存储信息。
还能在NAND体系结构中用浮动栅存储单元阵列得到高存储密度。浮动栅通常由在控制栅电极和沟道区之间的导电层形成。在存储单元的编程状态下于浮动栅电极上累积的电荷载流子没有被俘获，而是分布在整个浮动栅上，以使电场在电导体内消失。
基本上由两个约束限制两位/单元电荷俘获存储装置的可收缩性。需要最小的沟道长度以便能有足够高的源极/漏极电压；并且在字线之间的自对准的源极/漏极触点的布置需要足够厚的绝缘以保证所需要的电压。在NAND阵列中的电荷俘获存储单元的布置将致使甚至比以前的虚假接地阵列更高的存储密度。因此，如果存储单元能布置成存储单元串，则原则上减少装置面积是可能的。但是，如果在存储装置中实施通常的读/写操作，则实际上这是不可能的，因为一串存储单元只能通过另外串联连接的存储单元进行寻址。
发明内容
在一个方面，本发明呈现了包括多位存储单元阵列的电荷俘获存储装置，它提供比以前的虚假接地阵列更高的存储密度。
在另一方面，本发明公开了用以取得该装置的适当性能的存储装置的操作模式。
该多位存储装置包含了以行和列布置并形成虚假接地NAND体系结构的存储单元阵列。存储单元是各自包含两个分离的存储位置的电荷俘获存储单元，其中一个存储位置位于其中一个源极/漏极连接附近并且其中另一个存储位置位于相对的源极/漏极连接附近。
存储单元的行被细分成若干最好相同行数的组。沿着列，由存储单元的源极/漏极连接串联连接存储单元。为行的两个相邻组的存储单元所共有的源极/漏极连接，即位于行的多组之间的源极/漏极连接，形成了由多个位线中的一个位线连接的源极/漏极连接的特定选择。沿列以彼此间隔一定距离平行布置该位线。沿行横穿位线以彼此间隔一定距离平行布置字线。
沿着每列，位于行的组之间的选择的源极/漏极连接被交替地连接到其中一个位线和连接到该位线邻近的一个或顺序地连接到随后的位线。如此，由在随后的属于选择的源极/漏极连接之间由相同的行的组和相同列的存储单元形成了存储单元的NAND链。
每个字线连接其中一行的存储单元的栅极连接。这意味着一个NAND链的存储单元的每个栅极连接连接到属于该NAND链的其中另一个字线。NAND链优选地具有相同的长度，因而包含了相同数量的存储单元。
在第一优选实施例中，位线优选地基本上笔直地沿列布置，并且每个位线连接到以正方形布置并因此属于两行和两列的四个存储单元所共有的源极/漏极连接。
第二优选实施例包含沿列以锯齿方式布置的位线。每个位线交替地连接到两个邻近列中的一列的存储单元的源极/漏极连接。
另一个优选实施例包含以锯齿方式布置的有效面积中的存储单元的列，而位线可以是直的或至少大体上是直的。也是在该实施例中，每个位线交替地连接到两个邻近列中的一列的存储单元的源极/漏极连接。
又一优选实施例优选地包含以与存储单元的列呈小角度的、以彼此间隔一定距离平行布置的直的位线。因而，列经过一个又一个位线。沿着每列，选择的源极/漏极连接顺序地连接到随后的位线。
为把电压施加于存储单元以此实施读、写以及擦除操作而设置的电子电路优选地设有把写电压施加到任何位线以及将抑制电压施加到邻近的位线的部件，其适于抑制在属于连接到邻近位线的NAND链的存储单元处的写操作。
优选实施例设有起到使每个位线能够单独连接到两个全局位线中的一个的开关作用的选择晶体管。在这些实施例中，每隔一个位线借助选择晶体管接连地连接到全局位线中的第一个，而另外的位线连接到全局位线的另一个。
从下文的附图说明、具体实施方式以及所附的权利要求书和附图，本发明的这些和其它的特征和优点将变得显而易见。
附图说明
为了更完整的理解本发明以及它的优点，结合附图并且参考后面的说明，其中：
图1示出了本发明的存储装置的实施例的电路图；
图2示出了具有通过热空穴注入直接进行编程处理的编程电压的根据图1的电路图；
图3示出了用于擦除操作的本发明存储装置的另一实施例的电路图；
图4示出了用于写操作的根据图3的电路图；
图5示出了用于读操作的根据图3的电路图；
图6示出了用于本发明存储装置的另一实施例的根据图1的电路图；
图7示出了用于本发明存储装置的又一实施例的根据图1的电路图；
图8是根据图4的电路图的本发明存储装置的实施例的平面图，其示出了NAND链、位线和字线的布置；
图9是根据图6的电路图的实施例的根据图8的平面图；
图10是根据图7的电路图的实施例的根据图8的平面图；
图11是根据图7的电路图的又一实施例的根据图8的平面图；
图12示出了代表具有将被写入的存储单元的NAND链的电路图；以及
图13示出了代表与图12的NAND链相对应的镜像NAND链的电路图。
下面的标记符号列表可与图形一起使用：
A    BLm的连接    p′     位线间距
AA   有效面积      R       电阻
B    BLm+1的连接  R′     电阻
BC   位线连接      SS      存储位置
BL   位线          ST      选择晶体管
C    BLm-1的连接  STI     浅槽隔离
L    尺寸          Vi     抑制电压
MC   存储单元      Vw     写电压
P    存储单元间距  WL      字线
具体实施方式
在该存储装置中，电荷俘获存储单元被布置并作为虚假接地NAND阵列被连接。图1示出了第一实施例的部分的电路图。该电路图示出了存储单元阵列的部分的若干存储单元MC。每个存储单元MC是电荷俘获存储单元，它包含与源极/漏极连接相邻的两个存储位置SS。在图1中，在水平线上画出了存储单元，它不代表阵列内存储单元的实际物理布置。字线WL沿着存储单元的行布设，并且位线BL横穿字线沿列布设。在图1的部分中示出了存储单元，它们位于位线BLm-1和BLm之间，都属于存储单元的相同列。从它们到画出的字线的连接能够推出它们的沿列的顺序。借助选择晶体管ST，位线连接到两个全局位线中的任一个。存储单元在到两个邻近的位线的连接之间串联连接。在该例中，每个NAND链包含四个存储单元。由热空穴注入实施编程，因为沿着系列连接的存储单元的源极/漏极电压对于常规的沟道热电子注入是不利地低。
图2示出了具有被插入的编程电压的根据图1的电路图。将要被编程的存储单元和存储位置由右侧的箭头指示。在与将要被编程的存储位置的相同侧，4V的写电压被施加到在NAND链的一端的源极/漏极连接。NAND链的另一端被设置成0V。一般设置栅极连接为例如5V的高电压VH，将要被编程的存储单元的栅极连接除外，它一般被设置成例如-7V的编程电压VP。尽管在另一侧上的下一位线BLm+1是在浮动电位上，但是在写电压和浮动电位之间的已编程的单元的镜像单元预计将有编程干扰。通过特定的操作模式可避免这个问题，该模式适于该存储单元阵列并将结合图4详细地进行描述。
图3示出了根据特定的操作模式的、具有被插入的电压的擦除操作的另一实施例的根据图1的电路图。所有的字线WL一般被设置成例如15V的高电压。如果将较低的电压(在该例为0V)施加到位线以及施加到衬底，电子的Fowler-Nordheim隧道效应从沟道区开始进入存储层以使存储晶体管的阈值电压局部地增大。当阈值电压足够高时，所有的存储单元被认为是处于擦除状态。
图4示出了用于写操作的根据图3的电路图。要被编程的选择的单元的字线被设置成合适的负电压，一般编程电压VP为例如-7V。该NAND链的另外的存储单元由例如一般为5V高电压VH的适当的正电压来打开。为了得到热空穴注入，在编程不得不被施加的选择的存储单元的存储位置的源极/漏极连接不得不被设置成一般例如为4V的正写电压Vw。因此，如果例如由指向上的箭头所表示的存储位置将要被编程的话，如图4所示的连接到源极/漏极连接A的位线被设置成4V，而连接到NAND链的另一端(连接B)的位线维持在浮动电位上。因为非寻址的位线维持在0V，所以浮动电位通常为0V并且写操作很短以使浮动电位在这个短时间间隔期间基本上不改变。无论如何，要被编程的存储单元的源极/漏极连接之间的电位差是足够的大以便能借助所谓的GIDL效应生成空穴。这些空穴随后被注入到存储层。这意味着选择的存储单元的阈值电压在相关侧上减少使得相关存储位置的状态被改变到已编程的状态。
如果没有采取对策，则在相对于被设置成写电压的位线而位于镜像位置的存储单元中发生非期望的编程。通过把一般例如约2V的抑制电压Vi施加到镜像NAND链的另一端的下一个位线连接C，来抑制非期望的写操作。无论如何，选择抑制电压使得没有在连接C结束的NAND链的存储单元被编程。写电压Vw和抑制电压Vi之间的2V的电压差、以及抑制电压Vi和近似0V的浮动电位之间的电压差都太小以至于在连接C结束的NAND链的存储单元中不能生成热空穴注入。因而这些存储单元的阈值电压保持基本不变。借助抑制电压Vi，能避免通过相同字线寻址但不被编程的存储单元的编程干扰。这种操作模式使本发明的存储单元体系结构的适当操作成为可能，因而甚至在极度增加存储密度的阵列中保护了适当的性能。
根据示出了适当电压的图5的电路图执行读操作。寻址将要读的存储单元的字线被设置成一般例如3V的读电压VR。相同NAND链的其它字线被设置成一般例如约5V的高电压VH。将要读的存储位置在图5中由指向上的箭头指示。在该存储位置的编程中被设置成写电压的位线被设置成一般0V的低电位，而在NAND链的另一端的位线被设置成适当的一般例如为1.6V的漏电压。。
由于在漏电压一侧上的选择的存储单元中的生成的空间电荷区，该存储单元的非选择的存储位置的影响足够小。因此通过该存储单元的电流基本上由将要读的选择的存储位置来限定，并且能估算该电流以此检查该存储位置的编程状态并因此读取信息的存储位。这样，在读操作中能区分2-位电荷俘获存储单元的两个存储位置。
为了容易参考，在下面的表格中重复在写和读操作中施加的典型电压。
  连接操作   写   读
  已选单元的栅极   -7V   3V
  已选NAND链的其它栅极   5V   5V
  已选单元的源极/漏极，   4V   0V
  寻址侧(A)   (Vw)
  已选单元的源极/漏极，非寻址侧(B)   浮动(≈0V)   1.6V
  受干扰单元的源极/漏极已选单元的相对侧(C)   2V(Vi)   浮动
  体   0V   0V
图6示出了另一实施例的电路图，其中字线的连接顺序不是如在第一实施例那样与位线对称的。在每一个连接到位线之后重复字线的连接顺序。因而，从一个位线到下一个的连接顺序是周期性的。连同第一实施例已经描述过的操作模式以相应的方式应用于这个第二实施例。施加的电压可以是相同的；仅仅改变了如果没有施加抑制电压则将发生编程干扰的存储单元的位置。
图7示出了另一实施例的电路图，其中在每一个连接到位线之后重复字线的连接顺序。该实施例与根据图6的实施例不同，从下文示范的装置结构的平面图的描述，上述不同将变得明显。
图8是根据图3的电路图的存储装置的实施例的平面图。按示意的方式它示出了NAND链、位线和字线的布置。存储单元被布置在衬底的有效面积AA中，它由浅槽隔离STI分隔。由紧邻的平行虚线示出了浅槽隔离的边界。字线WL沿着存储单元的行布设并且大体上覆盖沟道区。源极/漏极区被布置在字线两侧，优选地自对准。形成存储单元的源极/漏极连接的源极/漏极区为沿列的随后的存储单元所共有。这样，存储单元串联布置以此在两个随后的位线连接BC之间形成NAND链。位线BL沿着存储单元的列布设并且作为直条以彼此隔开一定距离平行布置。存储单元阵列的间距p在两个邻近位线的对应边界之间被指示。
位线连接BC如此布置以使每一个位线连接到以正方形布置的四个相邻存储单元所共有的源极/漏极连接。沿着每列，由位线接触的源极/漏极连接交替地连接到两个邻近的位线。在图7中示出的例子中每一个NAND链包含四个存储单元，并且所有的NAND链属于行的相同组，它在该例中都包含四行和四个字线。NAND链的末端也是在相同列内沿两侧而行的NAND链的末端。在行的相同组内，NAND链形成NAND链序列，其通过它们的公共源极/漏极连接串联连接，它们由位线连接。这在图8中由在左侧的NAND链序列的阴影来突出，它还由在右侧的NAND链序列指示。这个序列的双向箭头对应于在图3至5的直的水平线上示出的存储单元的布置。
图9是根据图6的电路图的实施例的根据图8的平面图。存储单元的列以与直的位线BL呈小角度而被布置在有效面积AA中，它横穿字线WL排列。在图9中沿着列从顶部到底部，后面的位线连接BC将属于相关列的选择的源极/漏极连接连接到随后的位线，在图9中示出的示例中从左到右彼此跟随。
图10是根据图7的电路图的实施例的根据图8的平面图。在该实施例中，位线BL基本上沿着列以锯齿方式布设。沿着一单个位线的位线连接BC交替地连接到存储单元的两个相邻列的源极/漏极连接。在图6的水平直线上示出的NAND链序列在此由阴影再次突出。在第二实施例的该序列的NAND链末端的源极/漏极连接不一致，但是由位线电连接。这能从右侧的双向箭头看出。双向箭头示出了NAND单元的序列，其沿着垂直指向的双向箭头布置，并且其由稍微倾斜的双向箭头所指示的位线的部分来连接。在图10中指示了存储单元阵列的间距p和位线的间距p′，以及沿着列的NAND链的纵向尺寸L，包括在NAND链末端的源极/漏极连接上的位线接触的成比例部分。
因为p′/L和p′/p是相同角的正弦和余弦，(p′/L)2+(p′/p)2＝1或(p·p′)2+(L·p′)2＝(p·L)2，使得p＝(L·p′)/(L2-p′2)。对于给定的位线的间距p′，这个p值是存储单元阵列的间距，所述位线优选地根据最小间距布置。在典型的例子中，最小位线间距为p′＝120nm以及尺寸为L＝110nm+n·140nm，假定相关接触面积的尺寸为150nm，n个字线中每一个的宽度为100nm，并且字线之间的每个间隙为40nm。对于在每个NAND链中设置的不同数量n的单元，下面的表格给出了单元间距p和对应的单元阵列面积的相对增加(p-p′)/p′。
  n   p/nm   (p-p′)/p′
  1   136.788   13.99％
  2   126.119   5.10％
  3   123.199   2.67％
  4   121.972   1.64％
  5   121.339   1.12％
  6   120.969   0.81％
  7   120.734   0.61％
  8   120.575   0.48％
  9   120.463   0.39％
  10   120.381   0.32％
与具有直的位线的第一实施例相对比，为了将阵列面积的增加保持在5％以内，该表格示出n应该至少为3。
图11是根据图7的电路图的又一实施例的根据图8的平面图。在该实施例中，存储单元的列所在的有效面积AA以锯齿方式布置，而位线是直的。有效面积AA、位线BL和位线连接BC的相对布置可与图10的实施例相比拟。根据能由处理技术实现的最小间距，为了能进一步最小化所需要的装置面积，还可能使有效面积和位线偏离严格笔直布置。
电连接到不同存储单元的不同电阻导致了已编程的存储单元的阈值电压的较大分布。这能通过结合耗费操作时间的验证操作的编程脉冲数或通过编程条件的局部修改来补偿。将更详细地描述后者的可能性。该方法使电压在写操作期间适应NAND链内写存储单元的定位。
图12示出了代表图4所示的连接A和B之间的NAND链的电路图。在从连接B到连接A的方向上用数字0、1、2、……、n-1、n列举了存储单元，并且这些存储单元由它们的电阻R0，R1，R2，…，Rn来代表。例如，如果具有电阻Rk的序号为k的存储单元的左存储位置将要被编程，写电压Vw不得不施加到位于连接A的一侧上的第k个存储单元的左源极/漏极连接，并且浮动电位不得不施加到位于连接B的一侧上的第k个存储单元的右源极/漏极连接。在连接B处的浮动电位可以认为是0V，它是施加到在写和读操作之间的间隔中的位线的通常位线电压。
因为第k个存储单元的栅极连接被设置成负电位(在示例中设置成-7V)，所以该存储单元具有高电阻Rk＝Rwrite。借助在它们的栅极连接处一般为5V的高电压，该NAND链的其它存储单元被打开。因此，所有其它的电阻R0，R1，R2，…，Rk-1，Rk+1，…，Rn具有低的值，它们能被认为是相同的均值，在下文中由Raverage表示。在图12中示出的一系列电阻用作在连接A和B之间的电位分压器。为了在将要编程的存储位置的指定位置具有期望的写电压Vw，需要把更大的电压c1Vw施加到连接A。常数c1的值能根据电子电路的标准法则进行计算。
图13示出了如图14所示的连接A和C之间的镜像NAND链。在从连接C到连接A的方向上用数字0、1、2、……、n-1、n列举了镜像存储单元，并且这些镜像存储单元由它们的电阻R′0，R′1，R′2，…，R′n代表。抑制电压Vi不得不施加到第k个镜像存储单元的左手侧，在图13的电路图中由它的电阻R′k＝Rinhibit代表。可认为其它的镜像存储单元的电阻R′0，R′1，…，R′k-1，R′k+1，…，R′n等于Raverage。如果电压c1Vw被施加到连接A并且镜像NAND单元的第k个存储单元不得不被设置成抑制电压Vi，则常数c2能以标准方式计算以便找到不得不施加到连接C的电压。
计算如下。如果Ri表示从连接B到连接A计数的序号为i的存储单元的电阻(i为整数且0≤i≤n)，以及R′i表示在从连接C到连接A的反指向上计数的、在连接A的相对侧上的序号为i的镜像存储单元的电阻，则令
R＝R0+R1+R2+…+Rk+…+Rn-2+Rn-1+Rn，
Ri；j＝Ri+Ri+1+Ri+2+…+Rj-2+Rj-1+Rj，
R′＝R′0+R′1+R′2+…+R′k+…+R′n-2+R′n-1+R′n，以及
R′i；j＝R′i+R′i+1+R′i+2+…+R′j-2+R′j-1+R′j，
其中i和j为整数且0≤i≤j≤n。
如果序号为k的单元将要被编程(0≤k≤n)，并且Vw表示写电压以及Vi表示抑制电压，
c1＝R/R0；k以及c2＝(R′-c0·R′0；k-1)/R′k；n其中c0＝c1·Vw/Vi。
其中符号Rk＝Rwrite，R′k＝Rinhibit以及假定Ri＝R′i＝Raverage其中i≠k，
c1＝(Rwrite+n·Raverage)/(Rwrite+k·Raverage)以及
c2＝(Rinhibit+(n-c0·k)·Raverage)/(Rinhibit+(n-k)·Raverage)。
该多位存储装置提供了在不同类型的体系结构中的虚假接地NAND阵列中的电荷俘获闪存单元的布置。优选的操作模式应用于这种布置的结构和布局中。下面的优点是由这些特征引起的：在虚假接地NAND阵列中的电荷俘获闪存单元的组合使得极高的存储密度成为可能；与常规的NAND阵列相比，因为正的阈值电压，在NAND链内不需要选择晶体管；并且由于基于热空穴注入的操作模式，低功耗使得该存储装置能作为数据存储器应用。
尽管详细地描述了本发明和它的优点，应该理解能在此进行各种改变、替代和更改，而不会背离由所附权利要求书所界定的本发明的精神和范围。

Claims (20)

1.一种多位虚假接地NAND存储装置，包含：
按行和列布置的存储单元阵列，所述行被细分成多组所述行；
每一个所述存储单元具有栅极连接、两个相对的源极/漏极连接以及两个分离的存储位置，其中一个所述存储位置位于其中一个所述源极/漏极连接的附近并且所述存储位置的另一个位于所述源极/漏极连接的相对那一个的附近；
所述列的所述存储单元由所述源极/漏极连接串联耦合；
所述源极/漏极连接的选择由所述多组行的两个相邻组的存储单元所共有的源极/漏极连接形成；
多个位线沿着所述列以彼此间隔一定距离平行布置；
沿着每个所述列，所述选择的所述源极/漏极连接交替地耦合到其中一个所述位线并且耦合到所述位线的邻近一个位线上，因而在所述选择的所述源极/漏极连接的随后的连接之间形成相同列和相同组的行的存储单元的NAND链；以及
所述字线中的每一个耦合所述行中的一行的所述存储单元的所述栅极连接。
2.如权利要求1所述的多位虚假接地NAND存储装置，其中：
每个位线耦合到属于两行和两列的所述存储单元中的四个相邻单元所共有的源极/漏极连接。
3.如权利要求1所述的多位虚假接地NAND存储装置，还包含：
锯齿方式的有效面积；
存储单元的所述列被布置在所述有效面积中；以及
每个位线交替地耦合到两个邻近列中的一列的存储单元的源极/漏极连接。
4.如权利要求1所述的多位虚假接地NAND存储装置，其中：
按锯齿方式沿所述列布置所述位线；以及
每个位线交替地耦合到两个邻近列中的一列的存储单元的源极/漏极连接。
5.如权利要求1所述的多位虚假接地NAND存储装置，其中所述多组行中的每一组包含相同数量的行。
6.如权利要求1所述的多位虚假接地NAND存储装置，还包含：
为在读、写和擦除操作中把电压施加到存储单元的栅极连接和源极/漏极连接而设置的电子电路；
其中所述电子电路被配置成可把写电压施加到所述位线中的任一个以及把抑制电压施加到邻近的位线，所述抑制电压适合于抑制在属于连接到所述邻近位线的NAND链的存储单元处的写操作。
7.如权利要求6所述的多位虚假接地NAND存储装置，还包含：
作为每个位线中的开关而被提供的选择晶体管；
两个全局位线；以及
每隔一个位线借助所述选择晶体管接连地连接到所述全局位线中的第一个，并且另外的位线借助所述选择晶体管连接到所述全局位线中的第二个。
8.一种多位虚假接地NAND存储装置，包含：
按行和列布置的存储单元阵列；
所述行被细分成多组所述行；
每一个所述存储单元具有栅极连接、两个相对的源极/漏极连接以及两个分离的存储位置，其中一个所述存储位置位于其中一个所述源极/漏极连接的附近，并且所述存储位置中的另一个位于所述源极/漏极连接的相对那一个的附近；
所述列的所述存储单元由所述源极/漏极连接串联耦合；
所述源极/漏极连接的选择由所述多组行的两个相邻组的存储单元所共有的源极/漏极连接形成；
以与所述列呈一定角度、以彼此间隔一定距离平行布置的多个位线；
沿着每个所述列，所述选择的所述源极/漏极连接顺序地耦合到所述位线中的随后的位线，因而在所述选择的所述源极/漏极连接的随后的连接之间形成相同列和相同组的行的存储单元的NAND链；以及
所述字线中的每一个连接所述行中的一行的所述存储单元的所述栅极连接。
9.如权利要求8所述的多位虚假接地NAND存储装置，其中所述多组行中的每一组包含相同数量的行。
10.如权利要求8所述的多位虚假接地NAND存储装置，还包含：
为在读、写和擦除操作中把电压施加到存储单元的栅极连接和源极/漏极连接而设置的电子电路；
其中所述电子电路被配置成可把写电压施加到所述位线中的任一个以及把抑制电压施加到邻近的位线，所述抑制电压适合于抑制在属于连接到所述邻近位线的NAND链的存储单元处的写操作。
11.如权利要求10所述的多位虚假接地NAND存储装置，还包含：
作为每个位线中的开关而被提供的选择晶体管；
两个全局位线；以及
每隔一个位线借助所述选择晶体管接连地连接到所述全局位线中的第一个，并且另外的位线借助所述选择晶体管连接到所述全局位线中的第二个。
12.一种存储装置，包含：
第一组存储单元，每个存储单元包括第一源极/漏极区、第二源极/漏极区和栅极，所述第一组的存储单元被串联耦合以使一个单元的第一源极/漏极耦合到相邻单元的第二源极/漏极区；
第二组存储单元，每个存储单元包括第一源极/漏极区、第二源极/漏极区和栅极，所述第二组的存储单元被串联耦合以使一个单元的第一源极/漏极耦合到相邻单元的第二源极/漏极区；
第三组存储单元，每个存储单元包括第一源极/漏极区、第二源极/漏极区和栅极，所述第三组的存储单元被串联耦合以使一个单元的第一源极/漏极耦合到相邻单元的第二源极/漏极区；
第四组存储单元，每个存储单元包括第一源极/漏极区、第二源极/漏极区和栅极，所述第四组的存储单元被串联耦合以使一个单元的第一源极/漏极耦合到相邻单元的第二源极/漏极区；
第一全局位线，耦合到所述第一组中的存储单元的所述第一源极/漏极区，耦合到所述第二组中的存储单元的所述第二源极/漏极区，耦合到所述第三组中的存储单元的所述第一源极/漏极区，以及耦合到所述第四组中的存储单元的所述第二源极/漏极区；
第二全局位线，通过第一选择晶体管，耦合到所述第一组中的第二存储单元的所述第二源极/漏极区以及耦合到所述第二组中的第二存储单元的所述第一源极/漏极区，所述第二全局位线通过第二选择晶体管耦合到所述第三组中的第二存储单元的所述第二源极/漏极区以及耦合到所述第四组中的第二存储单元的所述第一源极/漏极区；
第一组字线，所述第一组中的每个字线耦合到所述第一组存储单元中的一个存储单元的栅极以及耦合到所述第三组存储单元中的一个存储单元的栅极；以及
第二组字线，所述第二组中的每个字线耦合到所述第二组存储单元中的一个存储单元的栅极以及耦合到所述第四组存储单元中的一个存储单元的栅极。
13.如权利要求12所述的存储装置，其中所述存储单元中的每一个包括两个分离的存储位置，其中一个所述存储位置位于所述第一源极/漏极区附近以及所述存储位置中的另一个位于所述第二源极/漏极区附近。
14.如权利要求13所述的存储装置，其中所述存储单元中的每一个包括电荷俘获层。
15.如权利要求13所述的存储装置，还包含擦除电路，被配置成可使由来自选择的至少一个存储单元的电子的Fowler-Nordheim隧道效应擦除存储单元的至少一个选择的单元。
16.如权利要求15所述的存储装置，其中所述擦除电路使所述第一组字线中的每个字线被设置成高电压并使所述第一全局位线和所述第二全局位线被置为低电压。
17.如权利要求16所述的存储装置，其中所述高电压约为15V以及其中所述低电压约为0V。
18.如权利要求13所述的存储装置，还包含写电路，被配置成可使得由热空穴注入来写入存储单元的选择的单元。
19.如权利要求18所述的存储装置，其中：
所述存储单元的选择的一个单元包含所述第四组存储单元中的存储单元；
所述第一全局位线被设置成写电压；
所述第二全局位线被设置成低电压；
禁用所述第一选择晶体管；
启用所述第二选择晶体管；
耦合到所述存储单元的选择的一个单元的栅极的所述第二组字线中的字线被设置成比所述低电压低的负电压；以及
所述第二组字线中的其它字线中的每一个被设置成比所述低电压高的电压。
20.如权利要求19所述的存储装置，其中所述写电压约为4V、所述低电压约为0V以及所述负电压约为-7V。
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