JP2006310868A - 多ビット仮想接地ｎａｎｄメモリデバイス、メモリデバイス - Google Patents

Abstract

【課題】記憶密度を増大化できるメモリデバイスを提供する。
【解決手段】仮想接地ＮＡＮＤ構造内に、電荷トラップ多ビットメモリセルのアレイを配置する。上記メモリセルは、電子をメモリ層へとファウラー−ノルドハイムトンネリングすることによって消去される。書き込み動作は、ホット正孔注入によって行われる。書き込み電圧は、１つのビット線によって、２つのＮＡＮＤチェインへ直列に印加される。プログラムされる上記メモリセル側にある次に続くビット線は浮遊電位に保持されていて、一方、他方の側にあるビット線は抑制電圧に設定される。この抑制電圧は、プログラムされない、アドレス指定されたメモリセルのプログラム障害を抑制するために供給される。上記電荷トラップメモリセルの仮想接地ＮＡＮＤ構造は、記憶密度を増加させることができる。
【選択図】図１

Description

本発明は、多ビット電荷トラップメモリセルを含んだ仮想接地ＮＡＮＤメモリデバイス、メモリデバイスに関する。

電荷トラップメモリデバイスは、記憶媒体として、メモリセルに情報（データ）をプログラムする（書き込む）ために、電荷をトラップするように設けられた、各絶縁材を順次積層したメモリ積層構造を含んでいる。上記メモリ積層構造としては、特に、酸化物−窒化物−酸化物の積層構造を備えたＳＯＮＯＳメモリセルが挙げられる。このような電荷トラップメモリデバイスは、一般的に、チャネルホット電子の注入によってプログラムされる。

電荷トラップメモリセルは、メモリセル内毎に２ビットの情報を記憶するように構成することができる。本明細書において参照として統合されている米国特許第５，７６８，１９２号、ならびに米国特許第６，０１１，７２５号において、ＮＲＯＭセルと称される特殊な種類の電荷トラップメモリセルが開示されている。上記ＮＲＯＭセルでは、ゲート領域における各エッジの下方にそれぞれあるソース領域およびドレイン領域の双方が、情報のビットをそれぞれ記憶させるために用いられる。

プログラムされた上記セルは、２つのビットの分離を十分に達成するために、リバースモードにて読み出される。消去はホット正孔を注入することによって行われる。

別の多ビット電荷トラップメモリデバイスについては、米国公開特許２００３／００８０３７２ Ａ１、米国公開特許２００３／０１４８５８２ Ａ１、米国公開特許２００３／０１６１１９２ Ａ１、ならびに米国特許第６，３２４，０９９ Ｂ１号に開示されている。これらはそれぞれ、本明細書に参照として統合されている。

本明細書において、米国公開特許２００３／０１８５０５５ Ａ１、および、上記特許に対応するＣ．Ｃ．Ｙｅｈ氏らによる文献「ＰＨＩＮＥＳ：Ａ Ｎｏｖｅｌ Ｌｏｗ Ｐｏｗｅｒ Ｐｒｏｇｒａｍ／Ｅｒａｓｅ、Ｓｍａｌｌ Ｐｉｔｃｈ、２−Ｂｉｔ ｐｅｒ Ｃｅｌｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ」、２００２ ＩＥＥＥが参照として統合されている。

上記米国公開特許および上記文献においては、電子トラップ消去状態を有する不揮発性半導体メモリセルが、フラッシュメモリのように動作し、かつ２ビットを記憶できるものとして開示されている。

さらに、他の先行技術としては、米国公開特許２００５／０１０４１１７ Ａ１、および、Ｊ．Ｗｉｌｅｒ氏らによる他の文献「１１０ｎｍ ＮＲＯＭ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｃｏｄｅ ａｎｄ Ｄａｔａ Ｆｌａｓｈ Ｐｒｏｄｕｃｔｓ、２００４ＩＥＥＥ， ２００４Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．７６−７７」が挙げられる。

チャネルまたはゲート電極のいずれかから、従来の連続した電荷トラップの積層体（例えば、ＯＮＯの積層体など）の記憶層へ、電子をファウラー−ノルドハイム（ＦＮ）トンネリングすることによって消去が行われる。このメモリをプログラムするにあたり、非導電性の電荷トラップ層へ電気的な正孔が注入される。ホット正孔の注入は、ソースおよびドレインにおいて、つまりチャネルの両端部において誘導させることが可能である。この動作方法によって、プログラムの際の高電流の必要性が回避される。

電荷トラップメモリセルのメモリ層は電気的絶縁材料であるため、トラップされた電荷は、トラップされた場所に閉じ込められている。このトラップされた場所とは、チャネルのいずれか一端に位置している。すなわち電荷トラップは、メモリセル毎のソース／ドレインの各領域のいずれか近くにおいて発生する。上記記憶層が、２つのソース／ドレインの各領域近くにおける、さらに限定された領域に閉じ込められるのであれば、上記のプログラムする機構は改善される。このようにして、記憶された情報の高密度化を得ることができる。

ＮＡＮＤ構造でのフローティングゲートメモリセルアレイを用いることによっても高い記憶密度を得ることができる。フローティングゲートは、一般的に、コントロールゲート電極とチャネル領域との間において、電気的な電導層によって形成されている。メモリセル内のプログラムされた状態にあるフローティングゲート電極に蓄積された電荷の担持体（キャリア）は、電荷をトラップした状態ではないが、上記電導層の導体内において電界が消失するように、電荷がフローティングゲート中の全体に分散された状態となっている。

２ビット／セルの電荷トラップメモリデバイスの縮小化（小型化）は、基本的に２つの制限によって限定される。十分に高いソース／ドレイン電圧を可能にするため、チャネル長は最小である必要がある。各ワード線間における、自己整合したソース／ドレインの各接続部の配置には、要求された電圧を保証するために、十分な厚みを持った絶縁材が必要である。ＮＡＮＤアレイ内の電荷トラップメモリセルの配置は、従来の仮想接地アレイと比較して高い記憶密度を示している。従って、各メモリセルの各ストリング（列）内に、上記各メモリセルを配置できるのであれば、デバイス領域の縮小化は基本的に可能である。

しかしながら、上記従来では、通常の読み出し／書き込み動作がメモリデバイス内において実行される場合は、上記縮小化は事実上不可能であるという問題を生じている。なぜなら、１つのストリングの各メモリセルは、直列に接続された別のメモリセルを介してのみアドレス指定されるからである。

本発明は、一形態においては、従来の仮想接地アレイよりも高い記憶密度を有した多ビットメモリセルアレイを含んだ、電荷トラップメモリデバイスを提供する。

本発明は、別の形態においては、デバイスの適切な性能を得るための、メモリデバイスの動作モードを開示している。

上記多ビットメモリデバイスは、仮想接地ＮＡＮＤ構造を形成している各メモリセルを、各行および各列といったアレイ状にそれぞれ配置して含んでいる。これら各メモリセルは、電荷トラップメモリセルであって、互いに離間した２つの各記憶場所をそれぞれ有している。これらの記憶場所の一方は、ソース／ドレインの各接続部の一方の近くに位置しており、上記記憶場所の他方は、ソース／ドレインの各接続部の他方の近くに位置している。

上記各メモリセルの各行は、好ましくは各行の数と同数のグループに分割される。上記各メモリセルは、上記各列に沿って、それらのソース／ドレインの各接続部によって互いに直列に接続されている。各行の２つの互いに隣り合ったグループ内の各メモリセルに共通している上記ソース／ドレインの各接続部（すなわち、各行の上記各グループ間に位置している上記ソース／ドレインの各接続部）は、複数の各ビット線の内の１つによって接続されているソース／ドレインの各接続部の特別な選択部を形成している。上記各ビット線は、各列に沿って、互いに平行に互いに離間して配置されている。各ワード線は、各行に沿った各ビット線を横断する方向にて、互いに平行に互いに離間して配置されている。

列毎に沿って、各行の上記グループ間に位置している上記選択部のソース／ドレインの各接続部は、択一的に、ビット線の内の１本と、このビット線に隣り合った一方のビット線とに接続されているか、あるいは１つのビット線とそれに続くビット線とに接続されているか、のいずれかである。このように、各メモリセルのＮＡＮＤチェイン（連鎖）は、上記選択部に関連して順次配置されたソース／ドレインの各接続部間にある同じ列内および行の同じグループ内にある各メモリセルによって形成されている。

各行の内の１つの列の各メモリセルの各ゲート接続部は、ワード線毎に接続されている。すなわち、１つのＮＡＮＤチェインの各メモリセルの各ゲートの接続部は、このＮＡＮＤチェインに属している別のワード線に接続されている。ＮＡＮＤの各チェインは、それらの長さは同じであって、同数の各メモリセルを有していることが好ましい。

第１の好適な実施形態では、各ビット線は、上記各列に沿って、好ましくは原則的には直線上にそれぞれ配置されていて、各ビット線の全てはソース／ドレインの各接続部に接続されている。このソース／ドレインの各接続部は、四角の方形内に配置されていて２つの各行と２つの各列とに属している４つの各メモリセルに対して共通のものである。

第２の好適な実施形態は、各列に沿って、それぞれジグザグに配置された各ビット線を含んでいる。上記形態では、各ビット線の全ては、隣り合っている２つの各列の内の一方と他方との列の各メモリセルの、ソース／ドレインの各接続部に対し、交互に接続されている。

別の好適な実施形態は、ジグザグに配置されたアクティブ領域内に各メモリセルの各列を含んでいる一方、各ビット線は、直線上か、あるいは少なくともほぼ直線上であってよい。この実施形態でもまた、各ビット線の全ては、隣り合っている２つの各列の内の一方と他方との列の各メモリセルの、ソース／ドレインの各接続部に対し、交互に接続されている。

さらに他の好適な実施形態は、各メモリセルの各列の配列方向に対して小角度で、好ましくは直線上に配置されている各ビット線を、互いに離間して互いに平行に有している。従って、各列は各ビット線を順次それぞれ横切ることになる。ソース／ドレインの各接続部の選択部は、列毎に沿って、各ビット線に対し、順次、横切る順番にて接続されている。

読み出し、書き込み、および消去の各動作を実行するために、各メモリセルに各電圧を印加するための電子回路が設けられている。上記電子回路は、任意のビット線に書き込み電圧を印加し、上記ビット線に隣り合うビット線に抑制電圧を印加する手段を備えていることが好ましい。この抑制電圧は、隣り合うビット線に接続された各ＮＡＮＤチェインに属している各メモリセルでの書き込み動作を抑制するように適切に設定されている。

本発明の実施形態においては、各ビット線の全てを、２つの各グローバルビット線の一方に対し、個別に接続できるようにするためのスイッチとして機能する選択トランジスタを備えていることが好ましい。上述した各実施形態では、互いに並設された各ビット線は、１つおきに、各グローバルビット線の一方に選択トランジスタを用いて接続されている。残りの各ビット線は、各グローバルビット線の他方に接続されている。

本発明の上記および上記以外の特徴および利点については、以下の、図面の簡単な説明、発明を実施するための最良の形態の説明、添付の各図、ならびに前述の各請求項からより一層明らかとなるであろう。

本発明および本発明の利点をより完全に理解するために、添付の各図と共に、以下の説明を参照するものとする。

本発明に係る多ビット仮想接地ＮＡＮＤメモリデバイスは、以上のように、各行と各列とにそれぞれ配置された各メモリセルのアレイであって、上記各行は、それぞれ上記行を分割した各グループを備え、上記各列の上記各メモリセルは、上記ソース／ドレインの各接続部によって互いに直列に結合されており、上記各行の各グループ内において互いに隣り合った２つの各グループの各メモリセルに共通している上記ソース／ドレインの各接続部によって形成されたソース／ドレインの各接続部の選択部を含む構成である。

それゆえ、上記構成は、グループ毎にビット線および選択部を設けても、各メモリセルに対し、書き込み、読み出し、消去の各動作が可能となるの、従来のように、各メモリセル毎にビット線および選択部が必要な場合と比べて、小型化できて、記憶密度を増大化できるという効果を奏する。

本発明のメモリデバイスでは、各電荷トラップメモリセルが、仮想接地ＮＡＮＤアレイとして配置および接続されている。図１は、第１の実施形態の一区域の回路図を示している。この図１は、メモリセルアレイの一部である、多数の各メモリセルＭＣを示している。全ての各メモリセルＭＣは、電荷トラップメモリセルであって、かつ、ソース／ドレインの両接続部に対しそれぞれ近接した２つの各記憶場所ＳＳを有している。図１では、各メモリセルは水平線上に描かれているが、アレイ内の上記各メモリセルの実際の物理的配置が示されていない。

各ワード線ＷＬは、各メモリセルの各行に沿ってそれぞれ形成されている。各ビット線ＢＬは、各列に沿っていて、かつ各ワード線を横切って形成されている。上記列の方向と行の方向とは、互いに交差、より好ましくは直交している。

図１の上記一区域に示される各メモリセルは、ビット線ＢＬ_m-1とビット線ＢＬ_mとの間に位置していて、上記間に位置している各メモリセルの全ては、各メモリセルの同じ列に属している。上記列に沿ったこの順序は、図示されている各ワード線への接続部から推測できる。

各ビット線は、各選択トランジスタＳＴによって、２つの各グローバルビット線のいずれかに接続されている。各メモリセルは、互いに隣り合う２つの各ビット線の接続部間において互いに直列に接続されている。この実施例では、全ての各ＮＡＮＤチェインは、４つのメモリセルを有している。プログラミングは、ホット正孔注入によって行われる。なぜなら、直列接続に沿った各メモリセルのソース／ドレイン間の電圧が、従来のチャネルホット電子注入によるプログラミングに必要な電圧と比べて低すぎて不向きだからである。

図２は、図１による回路図において、プログラミング電圧が印加されていることを示している。図２においては、プログラムされる、メモリセルおよび記憶場所が、右半分側部分での矢印によって示されている。

プログラムされる記憶場所と同一の右半分側部分において、ＮＡＮＤチェインの一端にあるソース／ドレインの接続部（端子）に、４Ｖの電圧が印加される。ＮＡＮＤチェインの他端は０Ｖに設定される。プログラムされるべきメモリセルのゲートの接続部を除いた、他の各ゲートの接続部はそれぞれ高電圧（一般的には、例えば５Ｖ）に設定される。プログラム（書き込み）されるメモリセルのゲートの接続部はプログラミング電圧ＶＰ（一般的には、例えば−７Ｖ）に設定される。

反対側にある次に続くＢＬ_m-1は浮遊電位にあるが、書き込み電圧と浮遊電位との間にあるプログラム電圧が印加されるメモリセルのミラーセルにおいて、不要なプログラムとなるプログラム障害の発生が予期される。この障害の問題は、このメモリセルアレイに適用されている特別な動作モードによって回避できる。この特別な動作モードについては、図４との関連において後述する。

上記ミラーセルとは、プログラムされるべきメモリセルのＮＡＮＤチェインに対し、ビット線を挟んで隣り合うＮＡＮＤチェインのプログラミング電圧ＶＰが印加される、他のメモリセルをいう。すなわち、上記の他のメモリセルは、プログラムされるべきメモリセルに対し、上記ビット線を中心として面対称位置（つまり、ミラー対称位置、以下では、ミラー位置と略記する）にある。

図３は、図１による回路図であって、消去動作の別の実施形態であり、上記特別な動作モードに従った電圧が印加されている。全ての各ワード線ＷＬは高電圧（一般的には、例えば１５Ｖ）に設定される。これより低い電圧（例えば、この実施例では０Ｖ）が各ビット線および基板に印加されると、チャネル領域からメモリ層への電子のＦＮトンネリングが始まる。この結果、メモリトランジスタの閾値電圧が局所的に上がる。この閾値電圧が十分に上昇したときに、全てのメモリセルが、消去されたと評価された状態となる。

図４は、図３による回路図において、書き込み動作を示す回路図である。プログラムされるべく、選択されたメモリセルのワード線は、適切な負電圧に設定される。この適切な負電圧は、一般的には、例えば−７Ｖのプログラミング電圧ＶＰである。

このＮＡＮＤチェインの別のメモリセルは、適切な正電圧によって開状態にされる。この適切な正電圧とは一般的に、例えば５Ｖの高電圧ＶＨである。

ホット正孔注入を得るために、プログラミングが実行される選択されたメモリセルの記憶場所のソース／ドレインの接続部は、正の書き込み電圧Ｖ_W（一般的には、例えば４Ｖ）に設定される必要がある。

従って、図４に示すソース／ドレインの接続部Ａに接続されたビット線は、４Ｖに設定されて、例えば、上向き矢印が示す記憶場所がプログラムされる。一方、ＮＡＮＤチェイン（接続部Ｂ）の他方の端に接続されたビット線が浮遊電位に維持されている。

上記浮遊電位は、一般的には０Ｖである。なぜなら、アドレス指定されていないビット線が０Ｖに維持され、かつ書き込み動作の時間が短いため、この書き込み時間の短い間隔中、上記浮遊電位は基本的に不変であるからである。

いかなる場合においても、プログラムされるメモリセルのソース／ドレインの各接続部間における電位差は、十分に大きい。これは、いわゆるＧＩＤＬ効果を用いて正孔を生成するためである。これらの正孔は、続いてメモリ層に注入される。すなわち、選択されたメモリセルの閾値電圧が、上記注入に該当する側において下がり、この結果、上記該当する側の記憶場所の状態が、プログラム状態へと変化する。

もし何の対策も講ぜられなければ、書き込み電圧に設定されたビット線に対してミラー位置にあるメモリセルにおいて、望ましくないプログラミングが起こる。この望ましくないプログラミングは、抑制電圧Ｖ_i（本実施形態では、例えば約２Ｖ）を、ミラー位置のＮＡＮＤチェインの他方の一端にある次に続くビット線の接続部Ｃへ印加することによって抑制される。

抑制電圧Ｖ_iとしては、浮遊電位ではない、０Ｖと前記正の書き込み電圧Ｖ_Wとの間の電圧であればよく、より好ましくは、０Ｖと前記正の書き込み電圧Ｖ_Wとの中間の電圧の±２０％の範囲内、さらに好ましくは、上記中間の電圧の±１０％の範囲内である。

この場合、接続部Ｃにおいて終端しているＮＡＮＤチェインのメモリセルのいずれもプログラムされないように、抑制電圧が選択される。書き込み電圧Ｖ_Wと抑制電圧Ｖ_iとの２Ｖの電圧差、および抑制電圧Ｖ_iと浮遊電位との約０Ｖの電圧差は小さすぎるため、接続部Ｃにおいて終端しているＮＡＮＤチェインの各メモリセルにおいて、ホット正孔注入を生成することができない。従って、それらの各メモリセルの閾値電圧は、基本的に維持される。

同一のワード線によってアドレス指定されるが、プログラムされるべきではないメモリセルへのプログラム障害は、抑制電圧Ｖ_iを用いることによって回避できる。この動作モードにより、本発明に係るメモリセル構造が適切に動作できるため、記憶密度が極めて高いアレイにおいても、適切な性能を得ることができる。

読み出し動作は、図５に示す回路図に従って実行される。図５は、適切な各電圧をそれぞれ示している。読み出されるべきメモリセルをアドレス指定するワード線は、正の読み出し電圧ＶＲ（一般的には、例えば３Ｖ）に設定される。同じＮＡＮＤチェインの別のワード線は、読み出し電圧ＶＲより高い高電圧ＶＨ（一般的には、例えば約５Ｖ）に設定される。読み出される記憶場所は、図５の上向き矢印によって示されている。

この記憶場所のプログラミングにおいて書き込み電圧に設定されたビット線は、読み出し時には、上記書き込み電圧より低電圧（一般的には、０Ｖ）に設定される。一方、読み出される記憶場所を備えたメモリセルを含むＮＡＮＤチェインの他方の一端におけるビット線は、適切なドレイン電圧（一般的には、例えば１．６Ｖ）に設定される。

適切なドレイン電圧とは、０Ｖより高く、読み出し電圧ＶＲより低ければよいが、より好ましくは０Ｖと、読み出し電圧ＶＲとの中間電圧の±２０％の範囲内、さらに好ましくは上記中間電圧の±１０％の範囲内である。

ドレイン電圧側の選択メモリセルにおいて、電荷スペース領域が生成されているため、このメモリセルの非選択の記憶場所の影響は十分に小さい。従って、このメモリセルを流れる電流は、本質的に、読み出されるために選択された記憶場所によって決定され、そして、上記の記憶場所のプログラム状態をチェックして評価することができる。したがって、記憶された情報のビットを読み出すことができる。このようにして、２ビット電荷トラップメモリセルの２つの各記憶場所は、読み出し動作において区別できる。

書き込み動作および読み込み動作において印加される典型的な各電圧について、以下の表１に参照し易く表示した。

図６は、別の実施形態の回路図を示す。図６では、第１の実施形態のように、各ワード線の各メモリセルへの接続順序は、ビット線に対し線対称的でなく、各ワード線の各メモリセルへ接続順序は、ビット線への接続の後、各ＮＡＮＤチェイン毎に全て反復している。従って、１つのビット線から次に続くビット線への上記接続順序は周期的である。

第１の実施形態との関連において説明した動作モードは、同様の方法によって、この第２の（別の）実施形態へ適用される。印加される電圧は同じであってよいが、抑制電圧が印加されない場合においてプログラム障害が起こるメモリセルの位置のみは変わる。

図７は、さらに他の実施形態の回路図を示す。図７においては、各ワード線の各メモリセルへ接続順序は、ビット線への接続の後、各ＮＡＮＤチェイン毎に全て反復している。この実施形態は、図６に示す実施形態とは異なっている。これについては、以下の、典型的なデバイス構成の平面図についての説明によって明らかとなるであろう。

図８は、図３に示す回路図によるメモリデバイスの実施形態の平面図である。図８は、各ＮＡＮＤチェイン、各ビット線、ならびに各ワード線の配置を概略的に示している。各メモリセルは、基板の各アクティブ領域ＡＡ内に配置されていて、各トレンチ分離ＳＴＩによって分離されている。これら各のトレンチ分離の境界は、近接している平行な破線によって示されている。

各ワード線ＷＬは各メモリセルの各行に沿って形成されていて、本質的に各チャネル領域を覆っている。ソース／ドレインの各領域は、各ワード線の両側にそれぞれ配置されており、好ましくは自己整合により配置されている。各メモリセルのソース／ドレインの各接続部をそれぞれ形成しているソース／ドレインの各領域は、上記各列に沿って順番に並んでいる各メモリセルに共通したものとなっている。

このように、各メモリセルは２つの続いた各ビット線の各接続部ＢＣの間においてＮＡＮＤチェインを形成している。ＮＡＮＤチェイン内の各メモリセルは互いに直列に配置されている。

上記各ビット線ＢＬは、各メモリセルの各列に沿って形成されていて、直線状の各帯状物として互いに離間して互いに平行となるようにそれぞれ配置されている。各メモリセルアレイのピッチｐは、互いに隣り合う２つの各ビット線の、対応した境界の間にて示されている。

各ビット線接続部ＢＣは、四角の方形内に配置された、互いに隣り合う４つの各メモリセルに共通しているソース／ドレインの各接続部に対し、ビット線毎に全て接続されるように配置されている。各ビット線により接続されているソース／ドレインの各接続部は、列毎に沿って、互いに隣り合う２つの各ビット線に対し交互に接続されている。

図７に示す実施例における全ての各ＮＡＮＤチェインは、４つの各メモリセルをそれぞれ含んでいる。そして全ての各ＮＡＮＤチェインは、各行の各グループに属していて、この実施例においては、４つの各行および４つの各ワード線をそれぞれ有している。

各ＮＡＮＤチェインの各端は、また、同じ列の両側にそれぞれ続いている各ＮＡＮＤチェインの各端でもある。各ＮＡＮＤチェインは、各行の同じグループ内において、連続した各ＮＡＮＤチェインを形成している。上記の各ＮＡＮＤチェインは、各ビット線によって接続された、共通のソース／ドレインの各接続部によって互いに直列に接続されている。

上記の各ＮＡＮＤチェインの配置順序については、図８において、左側のＮＡＮＤチェインの連続配置順をハッチングした部分によって強調表示されていて、また右側の両側矢印の連続配置順によっても示されている。この両側矢印の連続配置順は、図３〜図５の直線の水平線上に示された各メモリセルの配置に対応している。

図９は、図８に従った記載態様の、図６に示す回路図による実施形態の平面図を示す。本実施形態では、各メモリセルの各列は、直線上の各ビット線ＢＬに対して小さい角度を有して配された各アクティブ領域ＡＡ内にそれぞれ配置されている。上記各ビット線ＢＬは、各ワード線ＷＬに対して横断するようにそれぞれ配置されている。

図９に示す列の上から下に沿って、順次に続く各ビット線接続部ＢＣは、関連した列に関連している選択部のソース／ドレインの各接続部を、図９に示す実施例の左から右へと互いに連続しながら、順次続く各ビット線に接続している。

図１０は、図８に従った記載態様の、図７に示す回路図による実施形態の平面図を示す。この実施形態では、各ビット線ＢＬは、原則的には列に沿ったジグザグにそれぞれ形成されている。１つのビット線に沿った各ビット線接続部ＢＣは、各メモリセルの、互いに隣り合う各列のソース／ドレインの各接続部に交互にそれぞれ接続されている。

図６の真っ直ぐな水平線上に示されているＮＡＮＤチェインの連続配列は、図１０でもまた、ハッチングによって強調表示されている。第２の実施形態におけるＮＡＮＤチェインの連続の端にあるソース／ドレインの各接続部は、同じではないが、各ビット線によって電気的に接続されている。この点は、右側に示した両側矢印が示す通りである。両側矢印は、各ＮＡＮＤセルの連続配置の順序を示している。これら各ＮＡＮＤセルの連続配置は、垂直方向の両側矢印に沿って配置されていて、そして、上記垂直方向に対しやや傾斜した両側矢印が示している各ビット線の区域によって互いに接続されている。

図１０には、メモリセルアレイのピッチｐ、および各ビット線のピッチｐ’が示されている。さらに、図１０には、各列に沿ったＮＡＮＤチェインの長手方向長さＬが示されている。このＮＡＮＤチェインの長手方向長さＬの部分には、各ＮＡＮＤチェインの各端にあるソース／ドレインの各接続部に接続されたビット線の対応部分が含まれている。

ｐ’／Ｌおよびｐ’／ｐは同じ角度のサインおよびコサインであるため、（ｐ’／Ｌ）²＋（ｐ’／ｐ）²＝１、または（ｐｐ’）²＋（Ｌｐ’）²＝（ｐＬ）²であり、ｐ＝（Ｌｐ’）／（Ｌ²−ｐ²）^1/2である。この値ｐは、最小ピッチに従って配置されていることが好ましい各ビット線の、与えられたピッチｐ’に対するメモリセルアレイのピッチである。

典型的な実施例では、関連する接続部領域の寸法が１５０ｎｍ、ｎ個の各ワード線の幅が１００ｎｍ、そしてワード線間の隙間が４０ｎｍであると仮定すると、最小ビット線ピッチはｐ’＝１２０ｎｍであって、寸法Ｌ＝１１０ｎｍ＋ｎ１４０ｎｍである。各ＮＡＮＤチェインに供給されたセルの個数ｎが異なるため、以下の表２では、セルピッチｐ、および、セルアレイ領域の対応する相対的増加（ｐ−ｐ’）／ｐ’を示す。

この表２では、本実施形態のように、各ビット線がジグザグに形成されている場合、各ビット線が直線状である第１の実施形態と比較して、アレイ領域の増加を５％未満に抑えるために、ｎは少なくとも３でなければならないことが示されている。

図１１は、図８に従った記載態様の、図７に示す回路図による別の実施形態の平面図である。この実施形態では、各メモリセルの各列がそれぞれ位置している各アクティブ領域ＡＡがジグザグに配置されていて、一方で各ビット線は直線状である。各アクティブ領域ＡＡ、各ビット線ＢＬ、および各ビット線接続部ＢＣの相対的な配置は、図１０に示す実施形態と同様である。

処理技術によって達成され得る最小のピッチに従って、必要なデバイス領域をさらに縮小できるようにするために、各アクティブ領域および各ビット線を両方とも、厳密な直線配置からずらすことも可能である。

互いに異なる各メモリセルへの、電気的な接続部の互いに異なる各抵抗値は、プログラムされた各メモリセルの各閾値電圧がより広く分布する、つまり上記各閾値電圧の範囲が大きくなるという不都合な結果を生じる。上記不都合は、次のいずれかによって補償され得る。つまり、プログラミングに用いるパルス数、動作時間を消費するベリファイ動作との組み合わせ、あるいは、プログラミング条件の部分的変更によって補償される。

プログラミング条件の部分的変更方法の可能性について以下に詳しく説明する。この方法は、書き込み動作中に用いる各電圧値を、ＮＡＮＤチェイン内に書き込まれるメモリセルの局所にて最適化するものである。

図１２は、図４に示す接続部Ａと接続部Ｂとの間のＮＡＮＤチェインを表す回路図である。各メモリセルは、図１２において、番号０、１、２、・・・、ｎ−１、ｎによって、接続部Ｂから接続部Ａの方向へと列挙されており、そして、各メモリセルの抵抗値Ｒ₀、Ｒ₁、Ｒ₂、・・・、Ｒ_nによって表されている。

例えば、抵抗がＲ_kであるメモリセル番号ｋの左の記憶場所がプログラムされるのであれば、書き込み電圧Ｖ_Wは、接続部Ａ側に位置しているｋ番目のメモリセルの左のソース／ドレインの接続部に印加されなければならず、また、浮遊電位は、接続部Ｂ側に位置しているｋ番目のメモリセルの右のソース／ドレインの接続部に印加されなければならない。

接続部Ｂにおける浮遊電位は、０Ｖであるとみなすことができる。この０Ｖは、書き込み動作と読み出し動作との合間において各ビット線に印加される通常のビット線電圧である。

ｋ番目のメモリセルのゲートの接続部が負電位（この実施例では、−７Ｖ）に設定されるため、上記メモリセルの抵抗値は高く、Ｒ_k＝Ｒ_writeである。上記メモリセルを有するＮＡＮＤチェインの別の各メモリセルは、これらの各ゲートの接続部での高電圧（一般的には５Ｖ）の印加によって開状態にされる。従って、抵抗値Ｒ_k以外の他の全ての各抵抗値Ｒ₀、Ｒ₁、Ｒ₂、・・・、Ｒ_k-1、Ｒ_k+1、・・・、Ｒ_nの値は低く、以下にＲ_averageと示されている平均値と等価にできる。

図１２に示す各抵抗の直列接続は、接続部Ａと接続部Ｂとの間の分圧器として機能する。プログラムされる記憶場所の指定位置において所望の書き込み電圧Ｖ_wを得るためには、より高い電圧ｃ₁Ｖ_wを接続部Ａへ印加する必要がある。定数ｃ₁の値は、電気回路の標準的な法則に従って計算される。

図１３は、図４に示す接続部Ａと接続部Ｃとの間のミラーＮＡＮＤチェインを示している。ミラーＮＡＮＤチェインの各ミラーメモリセルは、番号０、１、２、・・・、ｎ−１、ｎによって、接続部Ｃから接続部Ａの方向へと列挙されていて、そしてそれらの各抵抗値Ｒ’₀、Ｒ’₁、Ｒ’₂、・・・、Ｒ’_nによって表されている。抑制電圧Ｖ_iは、ｋ番目のミラーメモリセルの左側に印加されなければならない。

このｋ番目のミラーメモリセルの左側は、図１３の回路図において、その抵抗値Ｒ’_k＝Ｒ_inhibitによって示されている。他のミラーメモリセルの抵抗値Ｒ’₀、Ｒ’₁、・・・、Ｒ’_k-1、Ｒ’_k+1、・・・、Ｒ’_nは、Ｒ_averageと等価にできる。電圧ｃ₁Ｖ_wが接続部Ａへ印加され、電圧ｃ₂Ｖ_iが接続部Ｃへ印加され、かつ、ミラーＮＡＮＤセルのｋ番目のメモリセルが抑制電圧Ｖ_iに設定されなければならない場合、定数ｃ₂は、接続部Ｃへ印加すべき電圧を見出すための標準的な方法によって計算される。

この計算は以下の通りである。Ｒ_iが、接続部Ｂから接続部Ａへと数えたメモリセル番号ｉ（ｉは整数であって、かつ０≦ｉ≦ｎ）の抵抗を示していて、かつ、Ｒ’_iが、接続部Ｃから接続部Ａへと反対に数えた、接続部Ａの反対側にあるミラーメモリセル番号ｉの抵抗を示す場合は、
Ｒ＝Ｒ₀＋Ｒ₁＋Ｒ₂＋・・・＋Ｒ_k＋・・・＋Ｒ_n-2＋Ｒ_n-1＋Ｒ_n、
Ｒ_i:j＝Ｒ_i＋Ｒ_i+1＋Ｒ_i+2＋・・・＋Ｒ_j+2＋・・・＋Ｒ_j-2＋Ｒ_j-1＋Ｒ_j、
Ｒ’＝Ｒ’₀＋Ｒ’₁＋Ｒ’₂＋・・・＋Ｒ’_k＋・・・＋Ｒ’_n-2＋Ｒ’_n-1＋Ｒ’_n、および、
Ｒ’_i:j＝Ｒ’_i＋Ｒ’_i+1＋Ｒ’_i+2＋・・・＋Ｒ’_j-2＋・・・＋Ｒ’_j-1＋Ｒ’_j
とする。上記において、ｉおよびｊは整数であって、０≦ｉ≦ｊ≦ｎである。

セル番号ｋ（０≦ｋ≦ｎ）がプログラムされる場合、かつ、Ｖ_wが書き込み電圧を表し、そしてＶ_iが抑制電圧を表している場合は、
ｃ₁＝Ｒ／Ｒ_0;k、およびｃ₂＝（Ｒ’−ｃ₀Ｒ’_0;k-1）／Ｒ’_k;n、ここで、ｃ₀＝ｃ₁Ｖ_w／Ｖ_iである。

Ｒ_k＝Ｒ_writeおよびＲ’_k＝Ｒ_inhibitと略記し、かつ、ｉ≠ｋなるｉに対しＲ_i＝Ｒ’_i＝Ｒ_averageと仮定すると、
ｃ₁＝（Ｒ_write＋ｎＲ_average）／（Ｒ_write＋ｋＲ_average）、および
ｃ₂＝（Ｒ_inhibit＋（ｎ−ｃ₀ｋ）Ｒ_average）／（Ｒ_inhibit＋（ｎ−ｋ）Ｒ_average）である。

上記多ビットメモリデバイスは、仮想接地ＮＡＮＤアレイにおける、種々な各構造を有する各電荷トラップフラッシュメモリセルの構成を提供する。上記構成の構造およびレイアウトには、好適な動作モードが適用される。これらの特徴から、以下の利点が得られる。つまり、仮想接地ＮＡＮＤアレイ内の各電荷トラップフラッシュメモリセルの組み合わせによって、極めて高い記憶密度が可能になる点、閾値電圧が正であるために、従来のＮＡＮＤアレイとは異なり、そして、ＮＡＮＤチェイン内において選択トランジスタが不要である点、ホット正孔注入に基づいた動作モードゆえに消費電力が低く、上記メモリをデータメモリとして応用できる点、である。

本発明およびその利点について詳しく説明したが、請求項によって定義されている本発明の精神および範囲から逸脱することなく、様々な変化、置き換え、および変更を加えることができることについて理解されたい。

本発明のメモリデバイスは、記憶密度を大きくできるので、メモリの製造分野に好適に利用できる。

本発明によるメモリデバイスの実施形態を示す回路図である。 図１による回路図であって、ホット正孔注入によるプログラム処理に対する直接的手法のプログラム電圧が印加されていることを示す回路図である。 上記メモリデバイスの別の実施形態である消去動作を示す回路図である。 図３に基づく、書き込み動作を示す回路図である。 図３に基づく、読み出し動作を示す回路図である。 図１に基づく、本発明によるメモリデバイスの別の実施形態を示す回路図である。 図１に基づく、本発明によるメモリデバイスのさらに別の実施形態を示す回路図である。 図４に示す回路図による、本発明に従ったメモリデバイスの実施形態であって、各ＮＡＮＤチェイン、各ビット線、ならびに各ワード線の配置を示す平面図である。 図８と同様な形態にて示した、図６に示す回路図による実施形態を示す平面図である。 図８と同様な形態にて示した、図７に示す回路図による実施形態を示す平面図である。 図８と同様な形態にて示した、図７に示す回路図による他の実施形態を示す平面図である。 書き込み対象の各メモリセルを有したＮＡＮＤチェインを示す回路図である。 図１２に示すＮＡＮＤチェインと対応したミラーＮＡＮＤチェインを示す回路図である。

符号の説明

Ａ ＢＬ_mの接続部
ＡＡ アクティブ領域
Ｂ ＢＬ_m+1の接続部
ＢＣ ビット線の接続部
ＢＬ ビット線
Ｃ ＢＬ_m-1の接続部
Ｌ 寸法
ＭＣ メモリセル
Ｐ メモリセルのピッチ
Ｐ’ ビット線のピッチ
Ｒ 抵抗
Ｒ’ 抵抗
ＳＳ 記憶場所
ＳＴ 選択トランジスタ
ＳＴＩ トレンチ分離
Ｖ_i 抑制電圧
Ｖ_w 書き込み電圧
ＷＬ ワード線

Claims (20)

1. 各行と各列とにそれぞれ配置された各メモリセルのアレイであって、
   上記各行は、それぞれ上記行を分割した各グループを備え、
   上記メモリセル毎に、ゲートの接続部、互いに対向する位置の２つのソース／ドレインの各接続部、および、２つの離間した各記憶場所を有し、上記各記憶場所の一方は、上記各接続部の一方の近くに位置し、上記各記憶場所の他方は、上記各接続部の他方の近くに位置しており、
   上記各列の上記各メモリセルは、上記ソース／ドレインの各接続部によって互いに直列に結合されており、
   上記各行の各グループ内において互いに隣り合った２つの各グループの各メモリセルに共通している上記ソース／ドレインの各接続部によって形成されたソース／ドレインの各接続部の選択部と、
   上記各列に沿って、互いに離間して互いに平行に配置された複数の各ビット線と、
   上記列毎に沿って、上記各ビット線の１つと、該ビット線と隣合っているビット線とに交互に結合された上記選択部のソース／ドレインの各接続部は、互いに隣り合う上記各選択部の間の、同じ列および行の同じグループ内の各メモリセルによってＮＡＮＤチェインを形成しており、
   上記行毎の上記各メモリセルの上記各ゲートの各接続部を互いに接続しているワード線と、を含む多ビット仮想接地ＮＡＮＤメモリデバイス。
2. 上記各ビット線の全ては、２つの各行と２つの各列に属している上記各メモリセルの内の、互いに隣り合った４つに共通しているソース／ドレインの各接続部にそれぞれ結合されている、請求項１に記載の多ビット仮想接地ＮＡＮＤメモリデバイス。
3. さらに、ジグザグ形状の各アクティブ領域を含み、
   上記各メモリセルの各列は、上記各アクティブ領域内にそれぞれ配置され、
   上記各ビット線の全ては、互いに隣り合った２つの各列の内の一方の列の各メモリセルのソース／ドレインの各接続部に対し交互にそれぞれ結合されている、請求項１に記載の多ビット仮想接地ＮＡＮＤメモリデバイス。
4. 上記各ビット線は、上記各列にそれぞれ沿ってジグザグ形状に配置されていて、
   上記各ビット線の全ては、互いに隣り合った２つの各列の内の一方にある各メモリセルのソース／ドレインの各接続部に対し交互にそれぞれ結合されている、請求項１に記載の多ビット仮想接地ＮＡＮＤメモリデバイス。
5. 上記各行の各グループの数は、上記各行の数と同じである、請求項１に記載の多ビット仮想接地ＮＡＮＤメモリデバイス。
6. さらに、読み出し動作中、書き込み動作中、および消去動作中において、メモリセルの上記ゲートの接続部、および上記ソース／ドレインの各接続部に各電圧をそれぞれ印加するために設けられた電子回路を含み、
   上記電子回路は、上記各ビット線のいずれかに書き込み電圧を印加するように、かつ、書き込み電圧が印加されたビット線に隣り合ったビット線に抑制電圧を印加するように構成されていて、
   上記抑制電圧は、上記隣り合ったビット線に接続された各ＮＡＮＤチェインに属している各メモリセルにおける書き込み動作を抑制するように設定されている、請求項１に記載の多ビット仮想接地ＮＡＮＤメモリデバイス。
7. さらに、上記各ビット線の全てに、スイッチとしてそれぞれ設けられた各選択トランジスタと、
   ２つの各グローバルビット線とを含み、
   互いに並設されている上記各ビット線が、１つおきに、上記各選択トランジスタによって、記各グローバルビット線の一方に接続されていて、
   上記接続以外の各ビット線が、上記各選択トランジスタによって、上記各グローバルビット線の他方に接続されている、請求項６に記載の多ビット仮想接地ＮＡＮＤメモリデバイス。
8. 各行と各列とにそれぞれ配置された各メモリセルのアレイであって、
   上記各行は、それぞれ上記行を分割した各グループを備え、
   上記メモリセル毎に、ゲートの接続部、互いに対向する位置の２つのソース／ドレインの各接続部、および、２つの離間した各記憶場所を有し、上記各記憶場所の一方は、上記各接続部の一方の近くに位置し、上記各記憶場所の他方は、上記各接続部の他方の近くに位置しており、
   上記各列の上記各メモリセルは、上記ソース／ドレインの各接続部によって互いに直列に結合されており、
   上記各行の各グループ内において互いに隣り合った２つの各グループの各メモリセルに共通している上記ソース／ドレインの各接続部によって形成されたソース／ドレインの各接続部の選択部と、
   互いに離間して互いに平行に、かつ上記各列の入れる方向に対し角度を有して配置されている複数の各ビット線と、
   上記列毎に沿って、上記各ビット線の１つと、該ビット線と隣合っているビット線とに交互に結合された上記選択部のソース／ドレインの各接続部は、互いに隣り合う上記各選択部の間の、同じ列および行の同じグループ内の各メモリセルによってＮＡＮＤチェインを形成しており、
   上記行毎の上記各メモリセルの上記各ゲートの各接続部を互いに接続しているワード線と、を含む多ビット仮想接地ＮＡＮＤメモリデバイス。
9. 上記各行の上記各グループの数は、上記各行と同数である、請求項８に記載の多ビット仮想接地ＮＡＮＤメモリデバイス。
10. さらに、読み出し動作中、書き込み動作中、および、消去動作中において、各メモリセルの上記ゲートの接続部と上記ソース／ドレインの各接続部とに各電圧を印加するために設けられた電子回路を含み、
    上記電子回路は、上記各ビット線のいずれかに書き込み電圧を印加するように、かつ、上記書き込み電圧が印加されたビット線に隣り合ったビット線に抑制電圧を印加するように構成されていて、
    上記抑制電圧は、上記隣り合ったビット線に接続された各ＮＡＮＤチェインに属している各メモリセルにおける書き込み動作を抑制するように設定されている、請求項８に記載の多ビット仮想接地ＮＡＮＤメモリデバイス。
11. さらに、上記各ビット線の全てに、スイッチとしてそれぞれ設けられた各選択トランジスタと、
    ２つの各グローバルビット線と、を含み、
    互いに並設された各ビット線は、１つおきに、上記各選択トランジスタによって、上記各グローバルビット線の一方に接続され、
    上記接続された以外の各ビット線が、上記各選択トランジスタによって、上記各グローバルビット線の他方に接続されている、請求項１０に記載の多ビット仮想接地ＮＡＮＤメモリデバイス。
12. 第１ソース／ドレイン領域、第２ソース／ドレイン領域、および、ゲートをそれぞれ有する各メモリセルにおいて、１つのセルの上記第１ソース／ドレインが、上記セルに隣り合ったセルの上記第２ソース／ドレイン領域に結合されるように、上記各メモリセルが互いに直列に結合されている、上記各メモリセルの第１グループと、
    第１ソース／ドレイン領域、第２ソース／ドレイン領域、および、ゲートをそれぞれ有する各メモリセルにおいて、１つのセルの上記第１ソース／ドレインが、上記セルに隣り合ったセルの上記第２ソース／ドレイン領域に結合されるように、上記各メモリセルが互いに直列に結合されている、上記各メモリセルの第２グループと、
    第１ソース／ドレイン領域、第２ソース／ドレイン領域、および、ゲートをそれぞれ有する各メモリセルにおいて、１つのセルの上記第１ソース／ドレインが、上記セルに隣り合ったセルの上記第２ソース／ドレイン領域に結合されるように、上記各メモリセルが互いに直列に結合されている、上記各メモリセルの第３グループと、
    第１ソース／ドレイン領域、第２ソース／ドレイン領域、および、ゲートをそれぞれ有する各メモリセルにおいて、１つのセルの上記第１ソース／ドレインが、上記セルに隣り合ったセルの上記第２ソース／ドレイン領域に結合されるように、上記各メモリセルが互いに直列に結合されている、上記各メモリセルの第４グループと、
    上記第１グループ内のメモリセルの上記第１ソース／ドレイン領域、上記第２グループ内のメモリセルの上記第２ソース／ドレイン領域、上記第３グループ内のメモリセルの上記第１ソース／ドレイン領域、および上記第４グループ内のメモリセルの上記第２ソース／ドレイン領域にそれぞれ結合されている第１グローバルビット線と、
    第１選択トランジスタを介して、上記第１グループ内の第２メモリセルの上記第２ソース／ドレイン領域、および上記第２グループ内の第２メモリセルの上記第１ソース／ドレイン領域に結合されていて、かつ、第２選択トランジスタを介して、上記第３グループ内の第２メモリセルの上記第２ソース／ドレイン領域、および上記第４グループ内の第２メモリセルの上記第１ソース／ドレイン領域に結合されている、第２グローバルビット線と、
    上記第１グループ内の各ワード線が、メモリセルの上記第１グループ内の１つのメモリセルの上記ゲート、および、メモリセルの第３グループ内の１つのメモリセルの上記ゲートに結合されている、各ワード線の第１グループと、
    上記第２グループの各ワード線が、メモリセルの上記第２グループ内のメモリセルの１つの上記ゲート、および、メモリセルの第４グループ内のメモリセルの１つの上記ゲートに結合されている、各ワード線の第２グループとを含んでいる、メモリデバイス。
13. 上記各メモリセルは、互いに離間した２つの各記憶場所を有し、
    上記各記憶場所の一方が、上記第１ソース／ドレイン領域の近くに位置し、
    上記各記憶場所の他方が、上記第２ソース／ドレイン領域の近くに位置している、請求項１２に記載のメモリデバイス。
14. 上記各メモリセルが、それぞれ電荷トラップ層を含んでいる、請求項１３に記載のメモリデバイス。
15. さらに、上記各メモリセルの内の、選択された少なくとも１つから電子をファウラー−ノルドハイムトンネリングによって、上記選択された少なくとも１つのメモリセルが消去されるように構成されている消去回路を含む、請求項１３に記載のメモリデバイス。
16. 上記消去回路は、上記第１グループ内の上記各ワード線を高電圧に設定し、
    かつ、上記第１グローバルビット線および上記第２グローバルビット線を低電圧に設定する、請求項１５に記載のメモリデバイス。
17. 上記高電圧は約１５Ｖであり、上記低電圧はほぼ０Ｖである、請求項１６に記載のメモリデバイス。
18. さらに、上記各メモリセルの内の選択された１つが、ホット正孔注入によって書き込まれるように構成された書き込み回路を含む、請求項１３に記載のメモリデバイス。
19. 上記各メモリセルの内の選択された１つは、各メモリセルの上記第４グループ内にメモリセルを有し、
    上記第１グローバルビット線は、書き込み電圧に設定され、
    上記第２グルーバルビット線は、低電圧に設定され、
    上記第１選択トランジスタは、閉じていて、
    上記第２選択トランジスタは、開いていて、
    上記各メモリセルの内の選択された１つの上記ゲートに結合されている、上記第２グループにおける上記ワード線は、上記低電圧より低い負電圧に設定されており、
    上記第２グループ内の別の各ワード線の各々は、上記低電圧より高い電圧に設定されている、請求項１８に記載のメモリデバイス。
20. 上記書き込み電圧は約４Ｖであり、上記低電圧はほぼ０Ｖであり、上記負電圧が約−７Ｖである、請求項１９に記載のメモリデバイス。
    
    

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