JP2011023389A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】コンタクトプラグの断面に占めるバリア層の割合が比較的小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板１０１と、基板中に形成され、基板の表面に平行な第１方向に沿って交互に設けられた素子分離層及び活性層１１１，１１２と、素子分離層及び活性層上に形成され、個々の活性層上に、個々のコンタクトプラグ用の穴を有する層間絶縁膜１２１と、上記穴の内部に露出した活性層の上面、及び上記穴の上記第１方向に垂直な２つの側面のうちの片側の側面に形成されたバリア層１３１と、上記穴の内部のバリア層上に形成されたプラグ材層１３２とを備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、例えば、ジャージトラップ型又はフローティングゲート型のＮＡＮＤフラッシュＥＥＰＲＯＭ等の不揮発性半導体メモリに使用されるものである。
一般に、ＮＡＮＤデバイスのビット線コンタクトプラグを形成する際には、選択ゲート間の個々の活性層上にコンタクトホールを形成し、コンタクトホールの底面及び側面にバリアメタルを堆積し、バリアメタルを介してコンタクトホール内にプラグ材を埋め込む。これにより、コンタクトホール内に、バリアメタル層とプラグ材層からなるコンタクトプラグが形成される（例えば、特許文献１を参照）。
しかしながら、このような構造を微細ＮＡＮＤデバイスに採用すると、コンタクトプラグの水平方向の断面（即ち、電流の方向に垂直な断面）に占めるバリアメタル層の割合が大きくなってしまう。微細ＮＡＮＤデバイスでは、活性層の幅や、コンタクトプラグの径が縮小されるからである。コンタクトプラグの断面に占めるバリアメタル層の割合が大きくなると、例えば、コンタクトプラグの抵抗率が増加する等の問題が生じる。コンタクトプラグの抵抗率の増加は、良好なコンタクト抵抗を実現する上で障害となる。
特開２００９−１００１１号公報
本発明は、コンタクトプラグの断面に占めるバリア層の割合が比較的小さい半導体装置及びその製造方法を提供することを課題とする。
本発明の一の態様は例えば、基板と、前記基板中に形成され、前記基板の表面に平行な第１方向に沿って交互に設けられた素子分離層及び活性層と、前記素子分離層及び前記活性層上に形成され、個々の前記活性層上に、個々のコンタクトプラグ用の穴を有する層間絶縁膜と、前記穴の内部に露出した前記活性層の上面、及び前記穴の前記第１方向に垂直な２つの側面のうちの片側の側面に形成されたバリア層と、前記穴の内部の前記バリア層上に形成されたプラグ材層と、を備えることを特徴とする半導体装置である。
本発明の別の態様は例えば、基板と、前記基板中に形成され、前記基板の表面に平行な第１方向に沿って交互に設けられた素子分離層及び活性層と、前記素子分離層及び前記活性層上に形成され、前記活性層のうちの第１及び第２の活性層上にそれぞれ、第１及び第２のコンタクトプラグ用の穴である第１及び第２の穴を有する層間絶縁膜と、前記第１の穴の内部に露出した前記第１の活性層の上面、及び前記第１の穴の前記第１方向に垂直な２つの側面のうちの、前記第２の穴と反対側の側面に形成された第１のバリア層と、前記第２の穴の内部に露出した前記第２の活性層の上面、及び前記第２の穴の前記第１方向に垂直な２つの側面のうちの、前記第１の穴と反対側の側面に形成された第２のバリア層と、前記第１の穴の内部の前記第１のバリア層上に形成された第１のプラグ材層と、前記第２の穴の内部の前記第２のバリア層上に形成された第２のプラグ材層と、を備え、前記第１及び第２の穴は、前記第１方向に互いに隣接していることを特徴とする半導体装置である。
本発明の別の態様は例えば、基板表面に平行な第１方向に沿って素子分離層及び活性層が交互に形成された基板上に、第１の層間絶縁膜を形成し、前記第１の層間絶縁膜に、前記活性層のうちの第１の活性層から第２の活性層にまたがる穴を形成し、前記穴の内部に前記基板を露出させ、前記穴の底面及び側面にバリア層を形成し、前記バリア層を介して、前記穴の底面及び側面にプラグ材層を形成し、前記穴の底面及び側面に形成された前記バリア層及び前記プラグ材層のエッチング加工を行い、前記第１の活性層上に形成された前記バリア層及び前記プラグ材層と、前記第２の活性層上に形成された前記バリア層及び前記プラグ材層とを分断し、前記バリア層及び前記プラグ材層の分断後に、前記穴の内部に、第２の層間絶縁膜を埋め込む、ことを特徴とする半導体装置の製造方法である。
本発明によれば、コンタクトプラグの断面に占めるバリア層の割合が比較的小さい半導体装置及びその製造方法を提供することが可能になる。
第１実施形態の半導体装置の構成を示す側方断面図である。 図１の半導体装置の構成を示す平面図である。 図１の半導体装置の製造方法の概略を示す側方断面図(1/2)である。 図１の半導体装置の製造方法の概略を示す側方断面図(2/2)である。 比較例の半導体装置の構成を示す平面図である。 比較例の半導体装置の構成を示す側方断面図である。 図１の半導体装置の製造方法の詳細を示す平面図及び側方断面図である。 図７に続く製造工程を示す平面図及び側方断面図である。 図８に続く製造工程を示す平面図及び側方断面図である。 図９に続く製造工程を示す平面図及び側方断面図である。 図１０に続く製造工程を示す平面図及び側方断面図である。 図１１に続く製造工程を示す平面図及び側方断面図である。 図１２に続く製造工程を示す平面図及び側方断面図である。 図１３に続く製造工程を示す平面図及び側方断面図である。 図１４に続く製造工程を示す平面図及び側方断面図である。 図１５に続く製造工程を示す平面図及び側方断面図である。 図１６に続く製造工程を示す平面図及び側方断面図である。 図１７に続く製造工程を示す平面図及び側方断面図である。 図１１から図１４に示す工程の変形例を示す側方断面図(1/2)である。 図１１から図１４に示す工程の変形例を示す側方断面図(2/2)である。 図１に示す構造の第１変形例を示す側方断面図である。 図１に示す構造の第２変形例を示す側方断面図である。 図１に示す構造の第３変形例を示す側方断面図である。 第２実施形態の半導体装置の構成を示す平面図である。 図２４の半導体装置の構成を示す側方断面図である。 図２４の半導体装置の製造方法を示す側方断面図(1/2)である。 図２４の半導体装置の製造方法を示す側方断面図(2/2)である。
本発明の実施形態を、図面に基づいて説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構成を示す側方断面図である。図１の半導体装置は、不揮発性半導体メモリ、詳細には、ＮＡＮＤフラッシュＥＥＰＲＯＭとなっている。
図１の半導体装置では、基板１０１中に、ＳＴＩ（Shallow Trench Isolation）に相当する素子分離層１１１と、ＡＡ（Active Area）に相当する活性層１１２が形成されている。素子分離層１１１と活性層１１２は、図１に示すように、基板１０１の表面に平行な所定方向に沿って交互に設けられている。図１では、この所定方向が、矢印Ｘで示されている。この所定方向（Ｘ方向）は、本発明の第１方向の例である。
素子分離層１１１及び活性層１１２上には、層間絶縁膜１２１が形成されており、層間絶縁膜１２１には、穴Ｈが設けられている。図１では、各穴Ｈは、層間絶縁膜１２１により２つの穴に分離されており、図中左側の穴がＨ1、図中右側の穴がＨ2で示されている。穴Ｈ1及びＨ2は、個々の活性層１１２上に設けられており、穴Ｈ1及びＨ2の各々は、個々のコンタクトプラグ用の穴に相当する。図１では、穴Ｈ1及びＨ2の各々に、コンタクトプラグＣＰが形成されており、それぞれのコンタクトプラグＣＰ間に、層間絶縁膜１２１が形成されている。穴Ｈの詳細については、後述する。図１では更に、穴Ｈ1及びＨ2の各々の、Ｘ方向に垂直な２つの側面が、ＳA及びＳBで示されている。図１では、穴Ｈ1及びＨ2の各々の、図中左側の側面がＳA、図中右側の側面がＳBで示されている。
以下、穴Ｈ1及びＨ2を適宜、統一的に穴ＨN（Ｎは１又は２）と表記する。例えば、各穴ＨNという表記は、穴Ｈ1及びＨ2の各々のことを意味する。
穴ＨNの内部には、コンタクトプラグＣＰを構成するバリアメタル層１３１及びプラグ材層１３２が形成されている。各穴ＨNの内部では、バリアメタル層１３１は、穴ＨNの内部に露出した活性層１１２の上面、及び穴ＨNのＸ方向に垂直な２つの側面（ＳA及びＳB）のうちの片側の側面に形成されている。また、プラグ材層１３２は、各穴ＨNの内部のバリアメタル層１３１上に形成されている。プラグ材層１３２は、層間絶縁膜１２１とバリアメタル層１３１に囲まれた領域内に埋め込まれるように形成されている。
なお、プラグ材層１３２を形成するプラグ材の抵抗率は、バリアメタル層１３１を形成するメタル材の抵抗率よりも低くなるのが一般的である。バリアメタル層１３１を形成するメタル材は例えば、Ｔｉ（チタン）であり、プラグ材層１３２を形成するプラグ材は例えば、Ｗ（タングステン）である。バリアメタル層１３１は、プラグ材層１３２と活性層１１２が直接接触することによる不具合を防止している。バリアメタル層１３１は、本発明のバリア層の例である。
このように、本実施形態では、バリアメタル層１３１は、穴ＨNの底面、及び穴ＨNのＸ方向に垂直な２つの側面のうちの片側のみの側面に形成されている。即ち、バリアメタル層１３１は、穴ＨNの側面全体ではなく、穴ＨNの側面の一部に形成されている。これにより、本実施形態では、コンタクトプラグＣＰの水平方向の断面に占めるバリアメタル層１３１の割合が小さくなっている。よって、本実施形態によれば、例えば、コンタクトプラグＣＰの抵抗率が低くなり、良好なコンタクト抵抗が実現される等のメリットが得られる。
本実施形態の構造は例えば、微細ＮＡＮＤデバイスの構造として適している。理由は、微細ＮＡＮＤデバイスでは、活性層１１２の幅やコンタクトプラグＣＰの径が縮小されるため、コンタクトプラグＣＰの断面に占めるバリアメタル層１３１の割合が大きくなるからである。コンタクトプラグＣＰの断面に占めるバリアメタル層１３１の割合が大きくなると、コンタクトプラグＣＰの抵抗率が増加する等の問題が生じる。コンタクトプラグＣＰの抵抗率の増加は、良好なコンタクト抵抗を実現する上で障害となる。しかしながら、本実施形態では、上記のように、バリアメタル層１３１が穴ＨNの側面全体ではなく、穴ＨNの側面の一部に形成されるため、コンタクトプラグＣＰの断面に占めるバリアメタル層１３１の割合が小さくなる。よって、本実施形態によれば、微細ＮＡＮＤデバイスにおいて、コンタクトプラグＣＰの抵抗率が低くなり、良好なコンタクト抵抗が実現される等のメリットが得られる。
図１では、穴Ｈ1と穴Ｈ2のペアが、３組分示されている。１つのペアを構成する穴Ｈ1と穴Ｈ2は、共通の１つの穴Ｈから形成される。各ペアの穴Ｈ1と穴Ｈ2は、Ｘ方向に互いに隣接している。穴Ｈ1及びＨ2はそれぞれ、本発明の第１及び第２の穴の例である。
穴Ｈ1では、バリアメタル層１３１は、側面ＳA及びＳBのうち、ペアをなす穴Ｈ2と反対側の側面、即ち、側面ＳAに形成されている。また、穴Ｈ2では、バリアメタル層１３１は、側面ＳA及びＳBのうち、ペアをなす穴Ｈ1と反対側の側面、即ち、側面ＳBに形成されている。
その結果、各ペアでは、穴Ｈ1内のバリアメタル層１３１の形状と、穴Ｈ2内のバリアメタル層１３１の形状が、鏡面対称となっている。図１では、Ｈ1内のバリアメタル層１３１の断面形状は、Ｌ字形となっており、Ｈ2内のバリアメタル層１３１の断面形状は、Ｌ字形を反転した形状となっている。
また、各ペアにおいて、Ｈ1内のプラグ材層１３２は、Ｈ1の図中右側の側面に接しており、Ｈ2内のプラグ材層１３２は、Ｈ2の図中左側の側面に接している。このように、各ペアでは、穴Ｈ1内のプラグ材層１３２の形状と、穴Ｈ2内のプラグ材層１３２の形状も、鏡面対称となっている。
従って、各ペアでは、穴Ｈ1内のコンタクトプラグＣＰの形状と、穴Ｈ2内のコンタクトプラグＣＰの形状が、鏡面対称となっている。
なお、穴Ｈ1の下部に位置する活性層１１２は、本発明の第１の活性層の例であり、穴Ｈ2の下部に位置する活性層１１２は、本発明の第２の活性層の例である。また、穴Ｈ1内のバリアメタル層１３１、プラグ材層１３２は、本発明の第１のバリア層、第１のプラグ材層の例であり、穴Ｈ2内のバリアメタル層１３１、プラグ材層１３２は、本発明の第２のバリア層、第２のプラグ材層の例である。
図２は、図１の半導体装置の構成を示す平面図である。図２には、図１に示す基板１０１、素子分離層１１１、活性層１１２、穴Ｈ，Ｈ1，Ｈ2、バリアメタル層１３１、プラグ材層１３２、及びコンタクトプラグＣＰが示されている。図１は、図２に示すＺ−Ｚ’線における断面図となっている。
本実施形態のコンタクトプラグＣＰは、ビット線コンタクトであり、図２に示すように、選択ゲートＳＧ間に配置されている。図２には、基板１０１の表面に平行なＸ方向及びＹ方向が示されている。Ｘ方向は、上記第１方向に相当し、Ｙ方向は、上記第１方向に垂直な第２方向に相当する。図２では、選択ゲートＳＧは、Ｘ方向に伸びており、素子分離層１１１及び活性層１１２は、Ｙ方向に伸びている。また、本実施形態のコンタクトプラグＣＰは、図２に示すように、基板１０１の上方から見て、Ｘ方向に沿って一列に配置されている。また、各コンタクトプラグＣＰは、基板１０１の上方から見て、Ｙ方向に伸びる帯状の形状を有している。
図３及び図４は、図１の半導体装置の製造方法の概略を示す側方断面図である。
まず、図３(Ａ)に示すように、基板表面に平行なＸ方向に沿って素子分離層１１１及び活性層１１２が交互に形成された基板１０１上に、第１の層間絶縁膜１２１Ａを形成する。
次に、図３(Ｂ)に示すように、第１の層間絶縁膜１２１Ａに、隣接する２つの活性層１１２にまたがる穴Ｈを形成し、穴Ｈの内部に基板１０１を露出させる。このように、穴Ｈは、いわゆるコンタクトホールに相当する。
次に、図３(Ｃ)に示すように、穴Ｈの底面及び側面に、バリアメタル層１３１を堆積する。バリアメタル層１３１は例えば、Ｔｉ（チタン）層である。次に、図３(Ｃ)に示すように、バリアメタル層１３１を介して、穴Ｈの底面及び側面に、プラグ材層１３２を堆積する。この際、プラグ材層１３２は、穴Ｈの底面及び側面に、穴Ｈを完全に埋めないように形成される。プラグ材層１３２は例えば、Ｗ（タングステン）層である。
次に、図４(Ａ)に示すように、バリアメタル層１３１及びプラグ材層１３２のエッチング加工を複数回行い、穴Ｈの内部の活性層１１２の上面、及び穴ＨのＸ方向に垂直な両側面に、バリアメタル層１３１及びプラグ材層１３２を残存させる。これにより、各穴Ｈの内部では、バリアメタル層１３１及びプラグ材層１３２が、図中左側の活性層１１２上の部分と図中右側の活性層１１２上に部分とに分断される。なお、当該エッチング加工の詳細については、後述する。
次に、図４(Ｂ)に示すように、バリアメタル層１３１及びプラグ材層１３２の分断後に、バリアメタル層１３１及びプラグ材層１３２が残存する穴Ｈの内部に、第２の層間絶縁膜１２１Ｂを埋め込む。このようにして、個々の穴Ｈの両側面に形成された穴Ｈ1及びＨ2にコンタクトプラグＣＰ（バリアメタル層１３１及びプラグ材層１３２）が埋め込まれた構造が実現される。
なお、図１に示す層間絶縁膜１２１は、上述の第１及び第２の層間絶縁膜１２１Ａ，Ｂにより構成される。
このように、本実施形態では、バリアメタル層１３１及びプラグ材層１３２が、図３(Ｃ)のような側壁形成プロセスにより形成される。そのため、図３(Ｂ)の工程では、各活性層１１２上に穴ＨNを形成する必要はなく、隣接する２つの活性層１１２にまたがる穴Ｈを形成する。穴Ｈを形成するプロセスには、各活性層１１２上に穴ＨNを形成するプロセスに比べ、リソグラフィの際の開口マージンがゆるやかであるという利点がある。穴ＨNの幅は、活性層１つ分なのに対し、穴Ｈの幅は、素子分離層１つ及び活性層２つ分であり、穴Ｈの幅は、穴ＨNの幅よりも広いからである。本実施形態によれば、従来の手法よりも開口マージンの大きいリソグラフィ寸法でのコンタクト加工が可能となり、コンタクト加工の難易度が低減される。
本実施形態の製造方法は例えば、微細ＮＡＮＤデバイスの製造に適している。理由は、微細ＮＡＮＤデバイスでは、素子分離層１１１や活性層１１２の幅が狭くなるため、より高精度なリソグラフィの合わせ精度が求められ、各活性層１１２上に穴ＨNを形成することが特に困難になるからである。本実施形態の図３(Ｂ)の工程では、各活性層１１２上に穴ＨNを形成する代わりに、隣接する２つの活性層１１２にまたがる穴Ｈを形成するため、このような困難性を回避することができる。
また、本実施形態では、コンタクトプラグＣＰのＹ方向の長さ（図２参照）を長くすることで、活性層１１２とコンタクトプラグＣＰとの接触面積を広げることができる。これにより、本実施形態では、コンタクト抵抗を低減し、良好なコンタクト抵抗を実現することができる。これにより、本実施形態では、コンタクト周りの不良の発生を抑制し、半導体装置の歩留りを向上することができる。
ここで、第１実施形態と比較例との比較を行う。
図５及び図６は、比較例の半導体装置の構成を示す平面図及び側方断面図である。
当該比較例では、選択ゲートＳＧ間の個々の活性層１１２上に穴ＨC（活性層１つ分の幅を有するコンタクトホール）を形成し、穴ＨCの底面及び側面にバリアメタル層１３１を堆積し、バリアメタル層１３１を介して穴ＨC内にプラグ材層１３２を埋め込む。これにより、図５及び図６(Ａ)に示すように、穴ＨC内に、バリアメタル層１３１とプラグ材層１３２からなるコンタクトプラグＣＰCが形成される。
しかしながら、当該比較例では、微細ＮＡＮＤデバイスを製造する場合、図６(Ｂ)〜(Ｄ)に示すように、プロセスばらつきにより、コンタクト周りで不良が発生する可能性が高くなる。理由は、微細ＮＡＮＤデバイスでは、素子分離層１１１や活性層１１２の幅が狭くなり、コンタクト加工の難易度が高くなるからである。図６(Ｂ)では、穴ＨCが活性層１１２に到達していない。図６(Ｃ)では、穴ＨCの開口面積が縮小されている。図６(Ｄ)では、穴ＨCの開口面積の縮小に起因して、穴ＨCにプラグ材がフィルされていない。
一方、本実施形態では、２つの活性層１１２にまたがる穴Ｈを形成し、穴Ｈの底面及び側面にバリアメタル層１３１及びプラグ材層１３２を堆積し、これらの堆積層のエッチング加工を行って、最終的なプラグ構造を実現する（図３及び図４参照）。このように、本実施形態では、プラグ材の埋め込みが、活性層１つ分の幅の穴ＨNに対してではなく、２つの活性層１１２にまたがる穴Ｈに対して行われるため、図６(Ｂ)〜(Ｄ)のような事態を回避することができる。
以下、図１の半導体装置の製造方法の詳細について説明する。
図７から図１８は、図１の半導体装置の製造方法の詳細を示す平面図及び側方断面図である。各図中のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図はそれぞれ、平面図に示すＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線における断面図となっている。
まず、図７に示すように、素子分離層１１１及び活性層１１２が交互に形成された基板１０１上に、第１の層間絶縁膜１２１Ａを形成する。基板１０１は例えば、シリコン基板等の半導体基板である。また、素子分離層１１１は例えば、シリコン酸化膜であり、活性層１１２は、基板１０１内に不純物がドープされた領域である。また、第１の層間絶縁膜１２１Ａは例えば、シリコン酸化膜である。また、基板１０１と第１の層間絶縁膜１２１Ａとの間には、ゲート絶縁膜１１３と、電極配線１１４と、この電極配線１１４を覆う絶縁膜１１５が形成されている。本実施形態では、電極配線１１４は、ワード線ＷＬ及び選択ゲートＳＧである。また、絶縁膜１１５上には、バリア膜１１６が形成されている。図７において、素子分離層１１１及び活性層１１２は、Ｂ−Ｂ’線に平行な方向に伸びており、Ｃ−Ｃ’線に平行な方向に沿って交互に形成されている。また、素子分離層１１１及び活性層１１２のＣ−Ｃ’線方向に沿った幅は、ほぼ同じである。
次に、図７に示すように、第１の層間絶縁膜１２１Ａ上に、ハードマスク層２０１及びレジスト膜２０２を順に形成する。次に、リソグラフィ及びエッチングにより、ハードマスク層２０１及びレジスト膜２０２のパターニングを行う。これにより、上述の穴Ｈを形成するためのレジストパターン及びハードマスクパターンが形成される。
次に、図８に示すように、上記ハードマスクパターンを利用したＲＩＥ（Reactive Ion Etching）により、第１の層間絶縁膜１２１Ａに、隣接する２つの活性層１１２にまたがる穴Ｈを形成する。当該ＲＩＥは、活性層１１２が露出する深さまで行われる。これにより、穴Ｈの内部に基板１０１（素子分離層１１１及び活性層１１２）が露出する。穴Ｈと穴Ｈとの間には、素子分離層１層分に相当する第１の層間絶縁膜１２１Ａが残存する。
次に、図９に示すように、第１の層間絶縁膜１２１Ａ上に、バリアメタル層１３１を堆積する。これにより、穴Ｈの底面及び側面に、バリアメタル層１３１が形成される。バリアメタル層１３１は例えば、Ｔｉ（チタン）層又はＴｉＮ（窒化チタン）層である。
次に、図９に示すように、バリアメタル層１３１上に、プラグ材層１３２を堆積する。これにより、穴Ｈの底面及び側面に、バリアメタル層１３１を介してプラグ材層１３２が形成され、活性層１１２とプラグ材層１３２とが電気的に接続される。この際、プラグ材層１３２は、穴Ｈの底面及び側面に、穴Ｈを完全に埋めないように形成される。プラグ材層１３２は例えば、Ｗ（タングステン）層である。
なお、本実施形態では、バリアメタル層１３１及びプラグ材層１３２の堆積は、穴Ｈの側面におけるこれらの層の合計膜厚が、活性層１層分の幅とほぼ同じになるまで行う。
次に、図１０に示すように、ＲＩＥにより、バリアメタル層１３１及びプラグ材層１３２の異方性エッチングを行う。これにより、穴Ｈの底面に形成されたバリアメタル層１３１及びプラグ材層１３２がエッチングされる。その結果、図１０に示すように、穴Ｈの底面及び側面に、筒状のバリアメタル層１３１及びプラグ材層１３２が残存することになる。当該ＲＩＥでは、穴Ｈの内部の活性層１１２の上面にバリアメタル層１３１及びプラグ材層１３２が残存するため、活性層１１２とプラグ材層１３２との間の電気的な接続は、当該ＲＩＥ加工後も維持される。また、バリアメタル層１３１及びプラグ材層１３２の合計膜厚は、活性層１層分の幅とほぼ同じである。その結果、上記ＲＩＥにより、図１０に示すように、第１の層間絶縁膜１２１Ａの上面から、バリアメタル層１３１及びプラグ材層１３２が除去される。
次に、図１１に示すように、基板１０１の全面にレジスト膜２０３を形成する。次に、図１２に示すように、レジスト膜２０３のパターニングを行う。これにより、図１２の平面図に示すように、穴Ｈの内部に残存するバリアメタル層１３１及びプラグ材層１３２の一部が、レジスト膜２０３で覆われる。
ここで、図１２の平面図を参照して、バリアメタル層１３１及びプラグ材層１３２の形状について説明する。図１２において、バリアメタル層１３１及びプラグ材層１３２は、部分Ｐ1〜Ｐ4で構成されている。部分Ｐ1及びＰ2は、穴Ｈの側面のうち、Ｃ−Ｃ’線に垂直な側面に形成されており、活性層１１２上に形成されている。また、部分Ｐ3及びＰ4は、穴Ｈの側面のうち、Ｃ−Ｃ’線に垂直でない残りの側面に形成されている。
本実施形態では、穴Ｈは、図１２の平面図に示すように、Ｃ−Ｃ’線に平行な方向に沿って一列に配置されている。そして、レジスト膜２０３は、各穴Ｈ内の部分Ｐ1及びＰ2を覆うよう、Ｃ−Ｃ’線に平行な方向に伸びる帯状の形状にパターニングされている。そのため、後述のＲＩＥ加工では、バリアメタル層１３１及びプラグ材層１３２の部分Ｐ1〜Ｐ4のうち、部分Ｐ3及びＰ4のみが除去されることになる。なお、Ｃ−Ｃ’線に平行な方向は、上述のＸ方向に相当する。
なお、レジスト膜２０３は、Ｐ1〜Ｐ4のすべてを覆うように、Ｃ−Ｃ’線に平行な方向に伸びる帯状の形状にパターニングした後、スリミングにより、Ｐ3及びＰ4を露出させ、Ｐ1及びＰ2を覆うように加工することも可能である。この方法によれば、レジスト膜２０３を、Ａ−Ａ’線に平行な方向の幅が小さい形状に加工することができる。即ち、レジスト膜２０３を、帯幅の小さい帯状の形状に加工することができる。
次に、図１３に示すように、レジスト膜２０３を利用したＲＩＥにより、バリアメタル層１３１及びプラグ材層１３２のエッチング加工を行う。これにより、バリアメタル層１３１及びプラグ材層１３２の部分Ｐ1〜Ｐ4のうち、部分Ｐ3及びＰ4が除去され、部分Ｐ1と部分Ｐ2とが切り離される。その結果、図１３に示すように、穴Ｈの底面及び側面に、部分Ｐ1及びＰ2、即ち、ピラー状のバリアメタル層１３１及びプラグ材層１３２が、互いに切り離されて残存することになる。その結果、個々の穴Ｈの内部では、穴Ｈの底面、及び穴ＨのＣ−Ｃ’線に垂直な両側面に、バリアメタル層１３１及びプラグ材層１３２が残存することになる。
当該ＲＩＥでは、個々の穴Ｈの内部に、バリアメタル層１３１及びプラグ材層１３２からなる２つのピラー状のコンタクトプラグＣＰが形成される。一方のコンタクトプラグＣＰは、穴Ｈの内部の一方の活性層１１２上に形成され、他方のコンタクトプラグＣＰは、穴Ｈの内部の他方の活性層１１２上に形成される。このように、当該ＲＩＥでは、個々の活性層１１２に対し１つのコンタクトプラグＣＰが電気的に接続されたコンタクト構造が実現される。
次に、図１４に示すように、レジスト膜２０３を除去する。このように、本実施形態では、図７から図１４の工程により、穴Ｈの内部にコンタクトプラグＣＰが形成される。しかしながら、穴Ｈの内部には、依然として空洞が存在する。
そこで、本実施形態では、基板１０１の全面に第２の層間絶縁膜１２１Ｂを堆積し（図１５）、続いて、ＣＭＰ（Chemical Mechanical Polishing）により、第２の層間絶縁膜１２１Ｂを平坦化する（図１６）。これにより、上記の空洞内に第２の層間絶縁膜１２１Ｂが埋め込まれる。第２の層間絶縁膜１２１Ｂは例えば、シリコン酸化膜である。
次に、図１７に示すように、基板１０１の全面に、第３の層間絶縁膜１２１Ｃを堆積する。次に、図１８に示すように、第３の層間絶縁膜１２１Ｃに配線溝を形成し、配線溝内にコンタクトプラグＣＰを露出させる。次に、図１８に示すように、配線溝内に配線層１４１を埋め込む。これにより、コンタクトプラグＣＰに対し配線層１４１が電気的に接続される。
なお、本実施形態では、配線層１４１は、図１８に示すように、コンタクトプラグＣＰの部分Ｐ3側の端部と部分Ｐ4側の端部に交互に配置（千鳥状に配置）することができる。これにより、本実施形態では、Ｘ方向に隣接する配線層１４１同士の距離を離すことができ、配線層１４１間のショートを効果的に防止することができる。
以上のようにして、図１の半導体装置が製造される。本実施形態の製造方法によれば、従来の手法よりも開口マージンの大きいリソグラフィ寸法でのコンタクト加工が可能となる。また、本実施形態では、コンタクトプラグＣＰのＹ方向の長さ（図２参照）を長くすることで、活性層１１２とコンタクトプラグＣＰとの接触面積を広げることができる。これにより、本実施形態では、良好なコンタクト抵抗を実現し、半導体装置の歩留まりを向上することができる。
ここで、図７から図１８に示す製造方法の変形例について説明する。
図７から図１８に示す製造方法では、部分Ｐ1〜Ｐ4のうちの部分Ｐ3及びＰ4を除去する際、基板１０１の全面にレジスト膜２０３を形成し（図１１）、レジスト膜２０３のパターニングを行い（図１２）、レジスト膜２０３を利用したＲＩＥにより、バリアメタル層１３１及びプラグ材層１３２のエッチング加工を行い（図１３）、レジスト膜２０３を除去する（図１４）。
しかしながら、図７から図１８に示す製造方法では、図１２の工程の終了後にレジスト膜２０３が倒れるおそれがある。理由は、レジスト膜２０３の形状が、幅が狭く、高さが高い形状になるからである。そこで、図１１から図１４の工程は、次の図１９及び図２０の工程に置き換えてもよい。
図１９及び図２０は、図１１から図１４に示す工程の変形例を示す側方断面図である。図１９及び図２０に示す各断面図は、Ａ−Ａ’断面図となっている。
まず、図１９(Ａ)に示すように、基板１０１の全面にレジスト膜３０１を形成する。次に、図１９(Ｂ)に示すように、レジスト膜３０１のパターニングを行う。図１９(Ｂ)には、上述の部分Ｐ3及びＰ4が示されている。図１９(Ｂ)のパターニングでは、バリアメタル層１３１及びプラグ材層１３２の部分Ｐ1〜Ｐ4のうち、部分Ｐ1〜Ｐ3がレジスト膜３０１で覆われる。このパターニングでは、レジスト膜３０１を、部分Ｐ3上にも残存させることができるため、レジスト膜３０１の幅を、部分Ｐ3と部分Ｐ4との間の幅よりも広く取ることができる。
次に、図１９(Ｃ)に示すように、レジスト膜３０１を利用したＲＩＥにより、バリアメタル層１３１及びプラグ材層１３２のエッチング加工を行う。これにより、部分Ｐ1〜Ｐ4のうち、部分Ｐ4が除去される。次に、図１９(Ｄ)に示すように、レジスト膜３０１を除去する。
次に、図２０(Ａ)に示すように、基板１０１の全面にレジスト膜３０２を形成する。次に、図２０(Ｂ)に示すように、レジスト膜３０２のパターニングを行う。図２０(Ｂ)には、上述の部分Ｐ3が示されている。図２０(Ｂ)のパターニングでは、バリアメタル層１３１及びプラグ材層１３２の部分Ｐ1〜Ｐ3のうち、部分Ｐ1及びＰ2がレジスト膜３０２で覆われる。このパターニングでは、レジスト膜３０２を、部分Ｐ4が存在していた領域上にも残存させることができるため、レジスト膜３０２の幅を、部分Ｐ3と部分Ｐ4との間の幅よりも広く取ることができる。
次に、図２０(Ｃ)に示すように、レジスト膜３０２を利用したＲＩＥにより、バリアメタル層１３１及びプラグ材層１３２のエッチング加工を行う。これにより、部分Ｐ1〜Ｐ3のうち、部分Ｐ3が除去される。次に、図２０(Ｄ)に示すように、レジスト膜３０２を除去する。
図１９(Ｂ)の工程では、レジスト膜３０１の幅が広くなるよう、レジスト膜３０１のパターニングを行うことが可能である。同様に、図２０(Ｂ)の工程では、レジスト膜３０２の幅が広くなるよう、レジスト膜３０２のパターニングを行うことが可能である。よって、当該変形例では、レジスト膜３０１及び３０２の幅を広くすることで、レジスト膜３０１及び３０２が倒れるのを防ぐことができる。
以下、図１に示す構造の第１から第３変形例について説明する。
図２１は、図１に示す構造の第１変形例を示す側方断面図である。
図２１では、活性層１１２の上面の高さは、素子分離層１１１の上面の高さよりも高くなっている。これは、図１と同様である。
図２１では更に、素子分離層１１１及び活性層１１２のＸ方向における幅が、αで示されている。また、バリアメタル層１３１及びプラグ材層１３２のＸ方向における合計幅、即ち、コンタクトプラグＣＰのＸ方向における幅が、βで示されている。また、第１の層間絶縁膜１２１ＡのＸ方向における幅が、γ1で示され、第２の層間絶縁膜１２１ＢのＸ方向における幅が、γ2で示されている。
本変形例では、コンタクトプラグＣＰの幅βは、幅αよりも広くなっている。また、本変形例では、穴Ｈの幅は、図１と同様、素子分離層１つ及び拡散層２つ分となっている。その結果、本変形例では、第１の層間絶縁膜１２１Ａの幅γ1は、幅αとほぼ等しくなっており、第２の層間絶縁膜１２１Ｂの幅γ2は、幅αよりも狭くなっている（γ1≒α，γ2＜α）。
その結果、バリアメタル層１３１及びプラグ材層１３２は、穴Ｈ1及びＨ2のＸ方向に垂直な側面、活性層１１２の上面、及び活性層１１２の側面に形成されることになる。これには、コンタクトプラグＣＰと活性層１１２との接触面積を広くし、コンタクト抵抗を低減させる効果がある。
なお、本変形例では、幅γ2だけでなく幅γ1も、幅αと異なっていても構わない。幅βが、各コンタクトプラグＣＰのＸ方向における幅に相当するのに対し、幅γ1や幅γ2は、コンタクトプラグＣＰ間のＸ方向における幅に相当する。このように、本変形例では、コンタクトプラグＣＰ間の幅γ1及びγ2はいずれも、幅αと異なっていても構わない。幅γ1が幅αと異なる具体的な変形例については、後述する。
なお、図１では、幅βが幅αとほぼ等しくなっており、穴Ｈの幅が素子分離層１つ及び拡散層２つ分となっており、その結果、幅γ1及びγ2はいずれも、幅αとほぼ等しくなっていることに留意されたい（γ1≒γ2≒α）。
図２２は、図１に示す構造の第２変形例を示す側方断面図である。
図２２では、穴Ｈの幅が、図２１に比べて狭くなっている。その結果、幅γ1が、幅αよりも広くなっている（γ1＞α）。一方、幅γ2は、幅αとほぼ等しくなっている（γ2≒α）。その結果、バリアメタル層１３１及びプラグ材層１３２の合計幅βは、幅αよりも狭くなっている。
このように、第２変形例では、幅γ1が幅αよりも広くなっているため、コンタクトプラグＣＰが穴Ｈと穴Ｈの間の第１の層間絶縁膜１２１Ａを貫通してコンタクトプラグＣＰ同士がショートする可能性が低減される。
図２３は、図１に示す構造の第３変形例を示す側方断面図である。
図２３では、穴Ｈの幅が、図２１とほぼ同じになっている。その結果、幅γ1が、幅αとほぼ等しくなっている（γ1≒α）。一方、バリアメタル層１３１及びプラグ材層１３２の合計幅βは、幅αよりも狭くなっている。その結果、幅γ2は、幅αよりも広くなっている（γ2＞α）。
このように、第３変形例では、幅γ2が幅αよりも広くなっているため、第２の層間絶縁膜１２１Ｂを介して対向するコンタクトプラグＣＰ同士がショートする可能性が低減される。
なお、図２１から図２３には、穴Ｈ1及びＨ2の側面ＳA及びＳBが示されている。図２１では、Ｈ1の側面ＳA、Ｈ1の側面ＳB、Ｈ2の側面ＳA、Ｈ2の側面ＳBがいずれも、素子分離層１１１と活性層１１２との境界上に位置している。一方、図２２では、Ｈ1の側面ＳA及びＨ2の側面ＳBが、境界上ではなく、活性層１１２上に位置している。また、図２３では、Ｈ1の側面ＳB及びＨ2の側面ＳAが、境界上ではなく、活性層１１２上に位置している。
また、本実施形態では、第２変形例と第３変形例とを組み合わせた構造を採用しても構わない。すなわち、幅γ1を幅αよりも広く設定し、且つ、幅γ2を幅αよりも広く設定しても構わない。この場合、Ｈ1の側面ＳA、Ｈ1の側面ＳB、Ｈ2の側面ＳA、Ｈ2の側面ＳBはいずれも、素子分離層１１１と活性層１１２との境界上ではなく、活性層１１２上に位置する。
以上のように、本実施形態の半導体装置では、バリアメタル層１３１は、穴ＨNの底面、及び穴ＨNのＸ方向に垂直な２つの側面のうちの片側の側面に形成される。これにより、本実施形態では、コンタクトプラグＣＰの断面に占めるバリアメタル層１３１の割合を比較的小さくすることができる。よって、本実施形態によれば、例えば、コンタクトプラグＣＰの抵抗率が低くなり、良好なコンタクト抵抗が実現される等のメリットが得られる。
また、本実施形態では、バリアメタル層１３１及びプラグ材層１３２は、上述のような側壁形成プロセスにより形成される。よって、本実施形態によれば、比較的開口マージンの大きいリソグラフィ寸法でのコンタクト加工が可能となる。これにより、本実施形態では、コンタクト加工の難易度が低減される。
以下、本発明の第２実施形態について説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
（第２実施形態）
図２４は、第２実施形態の半導体装置の構成を示す平面図である。
第１実施形態では、図２に示すように、コンタクトプラグＣＰが、基板１０１の上方から見て、Ｘ方向に沿って一列に配置されている。これに対し、第２実施形態では、図２４に示すように、コンタクトプラグＣＰが、基板１０１の上方から見て、Ｘ方向に沿って千鳥状に配置されている。
図２５は、図２４の半導体装置の構成を示す側方断面図である。図２５は、図２４に示すＺ−Ｚ’線における断面図となっている。
第１実施形態では、図１に示すように、ペアをなす穴Ｈ1と穴Ｈ2との間には、素子分離層１つ分の層間絶縁膜１２１が介在している。更には、異なるペアの穴Ｈ1と穴Ｈ2との間にも、素子分離層１つ分の層間絶縁膜１２１が介在している。
一方、第２実施形態では、図２５に示すように、ペアをなす穴Ｈ1と穴Ｈ2との間には、素子分離層２つ及び活性層１つ分の層間絶縁膜１２１が介在している。更には、異なるペアの穴Ｈ1と穴Ｈ2との間にも、素子分離層２つ及び活性層１つ分の層間絶縁膜１２１が介在している。
よって、第２実施形態では、上述の第１変形例と同様、異なるペアの穴Ｈ1と穴Ｈ2との間の層間絶縁膜１２１に穴が開く可能性が低減される。更に、第２実施形態では、上述の第２変形例と同様、ペアをなすコンタクトプラグＣＰ同士がショートする可能性が低減される。
一方、第１実施形態には、選択ゲートＳＧ（図２）間の距離を短くし、半導体装置を小型化できるという利点がある。理由は、第２実施形態では、選択ゲートＳＧ間の距離は、コンタクトプラグ２つ分より長くなければならないのに対し、第１実施形態では、選択ゲートＳＧ間の幅は、コンタクトプラグ１つ分より長ければ十分だからである。
以下、図２４の半導体装置の製造方法について説明する。図２６及び図２７は、図２４の半導体装置の製造方法を示す平面図である。
まず、第１実施形態と同様に、図７〜図１０の工程を実行する。ただし、第１実施形態では、穴Ｈが一列に配置されるの対し、第２実施形態では、穴Ｈが千鳥状に配置される。
次に、図２６(Ａ)に示すように、基板１０１の全面にレジスト膜２０３を形成する。次に、図２６(Ｂ)に示すように、レジスト膜２０３のパターニングを行う。図２６(Ｂ)には、バリアメタル層１３１及びプラグ材層１３２の部分Ｐ1〜Ｐ4が示されている。第２実施形態では、レジスト膜２０３は、各穴Ｈ内の部分Ｐ1及びＰ2を覆うよう、Ｃ−Ｃ’線に平行な方向に伸びる２本の帯状の形状にパターニングされる。Ｃ−Ｃ’線に平行な方向は、上述のＸ方向に相当する。
次に、図２６(Ｃ)に示すように、レジスト膜２０３を利用したＲＩＥにより、バリアメタル層１３１及びプラグ材層１３２のエッチング加工を行う。これにより、バリアメタル層１３１及びプラグ材層１３２の部分Ｐ1〜Ｐ4のうち、部分Ｐ3及びＰ4が除去され、部分Ｐ1とＰ2とが切り離される。その結果、図２６(Ｃ)に示すように、穴Ｈの底面及び側面に、部分Ｐ1及びＰ2、即ち、ピラー状のバリアメタル層１３１及びプラグ材層１３２が、互いに切り離されて残存することになる。当該ＲＩＥでは、個々の穴Ｈの内部に、バリアメタル層１３１及びプラグ材層１３２からなる２つのピラー状のコンタクトプラグＣＰが形成される。
次に、図２７(Ａ)に示すように、レジスト膜２０３を除去する。このように、第２実施形態では、図７〜図１０及び図２６(Ａ)〜図２７(Ａ)の工程により、穴Ｈの内部にコンタクトプラグＣＰが形成される。
以降、第２実施形態では、第１実施形態と同様に、図１５〜図１８の工程を実行する。これにより、図２７(Ｂ)に示す構造が実現される。図２７(Ｂ)には、図１８と同様、配線層１４１が示されている。
第２実施形態では、Ｃ−Ｃ’線に平行な方向に隣接するコンタクトプラグＣＰ同士の距離が、第１実施形態に比べて長くなる。よって、第２実施形態では、配線層１４１の面積を大きくとることが可能になる。
配線層１４１は例えば、コンタクトプラグＣＰとビアプラグとの間に形成される中間配線層である。第２実施形態は例えば、このような中間配線層を形成する場合に有効である。理由は、中間配線層の面積を大きくとることが可能となり、中間配線層を形成する際の加工難易度が低減されるからである。
以上のように、本実施形態では、コンタクトプラグＣＰが、基板１０１の上方から見て、Ｘ方向に沿って千鳥状に配置される。これにより、本実施形態では、異なるペアの穴Ｈ1と穴Ｈ2との間の層間絶縁膜１２１に穴が開く可能性が低減される。更には、ペアをなすコンタクトプラグＣＰ同士がショートする可能性が低減される。更には、コンタクトプラグＣＰ上に配線層１４１を形成する際、配線層１４１の面積を大きくとることが可能になる。
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
１０１ 基板
１１１ 素子分離層
１１２ 活性層
１１３ ゲート絶縁膜
１１４ 電極配線
１１５ 絶縁膜
１１６ バリア膜
１２１ 層間絶縁膜
１２１Ａ 第１の層間絶縁膜
１２１Ｂ 第２の層間絶縁膜
１２１Ｃ 第３の層間絶縁膜
１３１ バリアメタル層
１３２ プラグ材層
１４１ 配線層
２０１ ハードマスク層
２０２ レジスト膜
２０３ レジスト膜
３０１ レジスト膜
３０２ レジスト膜
ＣＰ コンタクトプラグ
Ｈ 穴
Ｈ1 第１の穴
Ｈ2 第２の穴

Claims (5)

  1. 基板と、
    前記基板中に形成され、前記基板の表面に平行な第１方向に沿って交互に設けられた素子分離層及び活性層と、
    前記素子分離層及び前記活性層上に形成され、個々の前記活性層上に、個々のコンタクトプラグ用の穴を有する層間絶縁膜と、
    前記穴の内部に露出した前記活性層の上面、及び前記穴の前記第１方向に垂直な２つの側面のうちの片側の側面に形成されたバリア層と、
    前記穴の内部の前記バリア層上に形成されたプラグ材層と、
    を備えることを特徴とする半導体装置。
  2. 前記第１方向に隣接する前記コンタクトプラグ間の幅は、前記素子分離層及び前記活性層の前記第１方向の幅と異なることを特徴とする請求項１に記載の半導体装置。
  3. 前記コンタクトプラグは、前記基板の上方から見て、前記第１方向に沿って千鳥状に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 基板と、
    前記基板中に形成され、前記基板の表面に平行な第１方向に沿って交互に設けられた素子分離層及び活性層と、
    前記素子分離層及び前記活性層上に形成され、前記活性層のうちの第１及び第２の活性層上にそれぞれ、第１及び第２のコンタクトプラグ用の穴である第１及び第２の穴を有する層間絶縁膜と、
    前記第１の穴の内部に露出した前記第１の活性層の上面、及び前記第１の穴の前記第１方向に垂直な２つの側面のうちの、前記第２の穴と反対側の側面に形成された第１のバリア層と、
    前記第２の穴の内部に露出した前記第２の活性層の上面、及び前記第２の穴の前記第１方向に垂直な２つの側面のうちの、前記第１の穴と反対側の側面に形成された第２のバリア層と、
    前記第１の穴の内部の前記第１のバリア層上に形成された第１のプラグ材層と、
    前記第２の穴の内部の前記第２のバリア層上に形成された第２のプラグ材層と、
    を備え、
    前記第１及び第２の穴は、前記第１方向に互いに隣接していることを特徴とする半導体装置。
  5. 基板表面に平行な第１方向に沿って素子分離層及び活性層が交互に形成された基板上に、第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜に、前記活性層のうちの第１の活性層から第２の活性層にまたがる穴を形成し、前記穴の内部に前記基板を露出させ、
    前記穴の底面及び側面にバリア層を形成し、
    前記バリア層を介して、前記穴の底面及び側面にプラグ材層を形成し、
    前記穴の底面及び側面に形成された前記バリア層及び前記プラグ材層のエッチング加工を行い、前記第１の活性層上に形成された前記バリア層及び前記プラグ材層と、前記第２の活性層上に形成された前記バリア層及び前記プラグ材層とを分断し、
    前記バリア層及び前記プラグ材層の分断後に、前記穴の内部に、第２の層間絶縁膜を埋め込む、
    ことを特徴とする半導体装置の製造方法。
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