JP4499740B2 - 記憶素子、メモリ回路、半導体集積回路 - Google Patents
記憶素子、メモリ回路、半導体集積回路 Download PDFInfo
- Publication number
- JP4499740B2 JP4499740B2 JP2006543724A JP2006543724A JP4499740B2 JP 4499740 B2 JP4499740 B2 JP 4499740B2 JP 2006543724 A JP2006543724 A JP 2006543724A JP 2006543724 A JP2006543724 A JP 2006543724A JP 4499740 B2 JP4499740 B2 JP 4499740B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- resistance
- pulse
- resistance value
- variable resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 626
- 239000004065 semiconductor Substances 0.000 title description 11
- 230000008859 change Effects 0.000 claims description 33
- 230000003247 decreasing effect Effects 0.000 claims description 12
- 239000010408 film Substances 0.000 description 74
- 230000007423 decrease Effects 0.000 description 31
- 239000000463 material Substances 0.000 description 31
- 238000000034 method Methods 0.000 description 21
- 230000004044 response Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 13
- 101710171221 30S ribosomal protein S11 Proteins 0.000 description 11
- 101710171225 30S ribosomal protein S18 Proteins 0.000 description 11
- 230000002829 reductive effect Effects 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 101710171220 30S ribosomal protein S12 Proteins 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910018279 LaSrMnO Inorganic materials 0.000 description 1
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- 229910019899 RuO Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- YDZQQRWRVYGNER-UHFFFAOYSA-N iron;titanium;trihydrate Chemical group O.O.O.[Ti].[Fe] YDZQQRWRVYGNER-UHFFFAOYSA-N 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/003—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
まず、本発明の実施形態において用いられる可変抵抗体の基本構成および基本特性について説明する。
<記憶素子の構成>
本発明の第1の実施形態による記憶素子の構成を図4(a)に示す。この記憶素子では、与えられる電気的パルスの極性に応じて抵抗値が変化する可変抵抗5および6が電源端子7と電源端子8との間に直列に接続されている。可変抵抗5と可変抵抗6との相互接続ノードに入出力端子9が接続されている。可変抵抗5は、図2および図3を参照して説明した初期化プロセスによって初期の抵抗値が100Ωに設定されており、入出力端子9と電源端子7との間に入出力端子9が+極性となるパルス電圧が与えられると抵抗値が増加し入出力端子9が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗6は、図2および図3を参照して説明した初期化プロセスによって初期の抵抗値が9kΩに設定されており、電源足し8と入出力端子9との間に電源端子8が+極性となるパルス電圧が与えられると抵抗値が増加し電源端子8が−極性となるパルス電圧が与えられると抵抗値が減少する。
この記憶素子に情報を記録する際には、図4(a)に示すように、電源端子7および8に設置電圧GNDを与えた状態で入出力端子9に記録パルス電圧(電圧:+4V、パルス幅:10ns)を印加する。この場合、可変抵抗5の矢印の先端(入出力端子9)には+極性のパルス電圧が印加され、可変抵抗6の矢印の先端(電源端子8)には−極性のパルス電圧が印加される。その結果、図4(b)に示すように、印可されるパルス数の増加にしたがい可変抵抗5の抵抗値Rは増加し可変抵抗6の抵抗値Rは減少していく。このようにパルス電圧を印加することにより2つの可変抵抗体5,6の抵抗値Rを初期値と逆方向に変化させることで情報の記録を行うことができる。この場合、印加されるパルス数が0のときを(0,0)、パルス数が1のときを(0,1)、パルス数が2のときを(1,0)、パルス数が3のときを(1,1)の状態とすると、パルス数に応じて抵抗値Rが4つの状態に変化するため、2ビットの多値情報を記録できたことになる。
抵抗変化材料2(図1)は、印加される電圧の絶対値(振幅)が所定のレベル以下のときには可変抵抗部2aの抵抗値が変化しないという特性も有する。よって、所定のレベル以下の電圧を可変抵抗部2aに印加することによって可変抵抗部2aの抵抗値を測定することが可能である。これを利用して、図4に示した記憶素子から情報を再生する。
この記憶素子の記録状態をリセットする時の様子を図6(a)に示す。リセット時には、電源端子7および8に接地電圧GNDを与え、記録する時とは逆の−極性のリセットパルス電圧(電圧:−4V、パルス幅:10ns)を入出力端子9に印加する。この場合、可変抵抗5の矢印の先端(入出力端子9)には−極性のパルス電圧が印加され、可変抵抗6の矢印の先端(電源端子8)には+極性のパルス電圧が印加される。その結果、図6(b)に示すように、パルス数の増加にしたがい可変抵抗5の抵抗値Rは減少し可変抵抗6の抵抗値Rは増加する。記録時と同じ数のパルスを印加することにより、可変抵抗5および6の抵抗値Rを初期状態にリセットすることができる。
図4(a)に示した記憶素子において、記録時およびリセット時に印加するパルス電圧を次のようにしてもよい。
<記憶素子の構成>
本発明の第2の実施形態による記憶素子の構成を図7(a)に示す。この記憶素子における可変抵抗6は、図2および図3を参照して説明した初期化プロセスによって初期の抵抗値が9kΩに設定されており、電源端子8と入出力端子9との間に電源端子8が+極性となるパルス電圧が与えられると抵抗値が減少し電源端子8が−極性となるパルス電圧が与えられると抵抗値が増加する。その他の構成は図4(a)に示したものと同様である。
この記憶素子に情報を記録する際には、図7(a)に示すように、+極性の1つのパルス(電圧:+2V、パルス幅:10ns)と−極性の1つのパルス(電圧:−2V、パルス幅:10ns)とからなる記録パルス電圧を入出力端子9に印加するとともに、−極性の2つのパルス(各パルスの電圧:−2V、各パルスの幅:10ns)からなるパルス電圧を記録パルスに同期させて電源端子7に印加し、+極性の2つのパルス(各パルスの電圧:+2V、各パルスの幅:10ns)からなるパルス電圧を記録パルスに同期させて電源端子8に与える。これにより、可変抵抗5の矢印の先端(入出力端子9)には+極性のパルス電圧(+4V)が印加され、可変抵抗6の矢印の先端(電源端子8)には−極性のパルス電圧(−4V)が印加される。その結果、図7(b)に示すように、印可されるパルス数の増加にしたがい可変抵抗5の抵抗値Rは増加し可変抵抗6の抵抗値Rは減少していく。このようにパルス電圧を印加することにより2つの可変抵抗5,6の抵抗値Rを初期値と逆方向に変化させることで情報の記録を行うことができる。
第1の実施形態と同様、再生時には、電源端子7に接地電圧GNDを与え、記録パルス電圧よりも低い再生電圧(たとえば、+1V)を電源端子8に与える。そして入出力端子9から出力電圧を取り出す。この出力電圧の様子は図5(b)に示したものと同様になる。
記憶素子の記録状態をリセットする時には、+極性の1つのパルス(電圧:+2V、パルス幅:10ns)と−極性の1つのパルス(電圧:−2V、パルス幅:10ns)とからなるリセットパルス電圧を入出力端子9に印加するとともに、+極性の2つのパルス(各パルスの電圧:+2V、各パルスの幅:10ns)からなるパルス電圧をリセットパルスに同期させて電源端子7に印加し、−極性の2つのパルス(各パルスの電圧:−2V、各パルスの幅:10ns)からなるパルス電圧を記録パルスに同期させて電源端子8に与える。これにより、可変抵抗5の矢印の先端(入出力端子9)には−極性のパルス電圧(−4V)が印加され、可変抵抗6の矢印の先端(電源端子8)には+極性のパルス電圧(+4V)が印加される。その結果、図6(b)に示したのと同様に、パルス数の増加にしたがい可変抵抗5の抵抗値Rは減少し可変抵抗6の抵抗値Rは増加する。記録時と同じ数のパルスを印加することにより、可変抵抗5および6の抵抗値Rを初期状態にリセットすることができる。
<メモリアレイ回路の回路構成>
第3の実施形態によるメモリアレイ回路の回路構成を図8に示す。このメモリアレイ回路は、第2の実施形態(図7)において説明した記憶素子をトランジスタ回路に組み込んで作成した例である。このメモリアレイ回路では、複数のメモリセルMC100が行方向および列方向にマトリクス状に配置されている。複数のワード線W1,W2,…が行方向に配置されている。複数のビット線B1,…が列方向に配置されている。複数のプレート線P1a,P1b,…が列方向に配置されている。なお、図8では、メモリアレイ回路に含まれている複数のメモリセルMC100のうちワード線W1,W2、ビット線B1、プレート線P1a,P1bに対応する2つのメモリセルMC100に関する部分を示している。
図8に示したメモリアレイ回路の断面構造を図9に示す。このメモリアレイ回路では次のようにして1つのメモリセルMC100が構成されている。まず。半導体基板1001上にドレイン1002aおよびソース1002bが形成され、ゲート酸化膜1003を介してゲート1004が形成されている。これによりトランジスタT100が形成されている。このトランジスタT100は保護絶縁膜1005で覆われている。保護絶縁膜1005の上に導電膜1007が形成されている。導電膜1007の上にスパッタリング法によって可変抵抗膜1008が形成されている。導電膜1007とソース1002bとがコンタクトプラグ1006によって接続されている。可変抵抗膜1008の上に2つの電極1009aおよび1009bが形成されている。このようにして1つのメモリセルMC100が構成されている。
保護絶縁膜1005の膜厚は、ゲート1004と導電膜1007とが電気的に接続されない程度の厚さであればよい。導電膜1007の幅は、少なくともコンタクトプラグ1006と可変抵抗部1008a,1008bとを電気的に接続することができる程度の幅であればよい。電極1009a,1009bは、導電膜1007の幅に収まる区域に形成すればよい。このようにすれば、導電膜1007と電極1009a,1009bとの間に電界を生じさせることができる。また、電極1009aと電極1009bとの距離は、電極1009aと導電膜1007との間で発生する電界が電極1009bに影響を及ぼさない程度の距離であればよい。このようにすれば、可変抵抗部1008a,1008bの各々に個別のパルス電圧を印加することができる。
本実施形態では、可変抵抗膜1008としてPr0.7Ca0.3MnO3(PCMO)からなるCMR材料を用い、導電膜1007にはPt、電極1009a,1009bにはAgを用いた。また、基板1001にはSiを用い、ゲート酸化膜1003にはSiO2、ゲート1004にはポリSi、コンタクトプラグ1006にはW(タングステン)を用いた。
このメモリアレイ回路は、記録モード、リセットモード、再生モードを有しており、メモリセルMC100に2値もしくは多値の情報(ビットデータ)を記録する。以下、具体的に説明する。
図8および図9に示したメモリセルMC100に情報(ビットデータ)を記憶する記憶モードについて図10(a),(b)を参照しつつ説明する。なお、可変抵抗部1008a(可変抵抗5)は、図2および図3を参照して説明した初期化プロセスによって初期の抵抗値が100Ωに設定されており、導電膜1007と電極1009aとの間に導電膜1007が+極性となるパルス電圧が与えられると抵抗値が増加し導電膜1007が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗部1008b(可変抵抗6)は、図2および図3を参照して説明した初期化プロセスによって初期の抵抗値が9kΩに設定されており、導電膜1007と電極1009bとの間に導電膜1007が+極性となるパルス電圧が与えられると抵抗値が増加し導電膜1007が−極性となるパルス電圧が与えられると抵抗値が減少する。
図8および図9に示したメモリセルMC100に書き込まれた情報を消去するリセットモードについて図10(a),(b)を参照しつつ説明する。なお、上述の記録モードによって可変抵抗部1008aの抵抗値Rは9kΩになっているものとし、可変抵抗部1008bの抵抗値Rは100Ωになっているものとする(図10(b)の10パルス目)。
図8および図9に示したメモリセルMC100に書き込まれた情報(ビットデータ)を読み出す再生モードについて説明する。
次に、可変抵抗部1008a,1008bにおける抵抗値の変化が少ない場合について図12(a),(b)を参照しつつ説明する。
以上のように本実施形態によるメモリアレイ回路では、書き込みに要する時間が10nsecと極めて短く、書き込みに要する電圧も4Vと少ないため、従来の課題となっていた書き込み電圧,書き込み速度の低減,および長寿命化を実現することができる。
ここでは、記録時とは逆極性の同電圧をリセット時に印加する例を示したが、記録時よりも高い電圧をリセット時に印加してもよい。これにより、リセットパルス数を少なくすることができる。
第4の実施形態によるメモリアレイ回路の断面構造を図13に示す。このメモリあれ回路では、図9に示した可変抵抗膜1008のうち可変抵抗部1008aと可変抵抗部1008bとの間に存在する領域が削除されている。その他の構造は図9と同様である。
<メモリアレイ回路の回路構成>
第5の実施形態によるメモリアレイ回路は、図8に示したメモリセルMC100に代えて図14に示すメモリセルMC200を備える。その他の構成は、図8に示したメモリアレイ回路と同様である。
図14に示したメモリアレイ回路の断面構造は、図13に示した構造と同様である。なお、可変抵抗部1008a(可変抵抗5)は、図2および図3を参照して説明した初期化プロセスによって初期の抵抗値が100Ωに設定されており、導電膜1007と電極1009aとの間に導電膜1007が+極性となるパルス電圧が与えられると抵抗値が増加し導電膜1007が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗部1008b(可変抵抗6)は、図2および図3を参照して説明した初期化プロセスによって初期の抵抗値が9kΩに設定されており、導電膜1007と電極1009bとの間に導電膜1007が−極性となるパルス電圧が与えられると抵抗値が増加し導電膜1007が+極性となるパルス電圧が与えられると抵抗値が減少する。
このメモリアレイ回路は、記録モード、リセットモード、再生モードを有しており、メモリセルMC200に2値もしくは多値の情報(ビットデータ)を記録する。以下、具体的に説明する。
図14(および図13)に示したメモリセルMC200に情報(ビットデータ)を記憶する記憶モードについて図15(a),(b)を参照しつつ説明する。
図14(および図13)に示したメモリセルMC200に書き込まれた情報を消去するリセットモードについて図15(a),(b)を参照しつつ説明する。なお、上述の記録モードによって可変抵抗部1008aの抵抗値Rは9kΩになっているものとし、可変抵抗部1008bの抵抗値Rは100Ωになっているものとする(図15(b)の10パルス目)。
図14(および図13)に示したメモリセルMC200に書き込まれた情報(ビットデータ)を読み出す処理の流れは第3の実施形態と同様である。
図14(および図13)に示したメモリアレイ回路において、記録時およびリセット時に印加するパルス電圧を次のようにしてもよい。
<背景>
図1から図3を参照して説明した可変抵抗を用いた大容量のメモリLSIとして、図16に示すようなクロスポイント構造のメモリLSIが提案されている。図16に示すメモリLSIでは、複数のビット線BLとそれに直交する複数のプレート線PLとが設けられている。各ビット線Blにはビット線選択用トランジスタ111,各プレート線PLにはプレート線選択用トランジスタ112が設けられている。各ビット線BLおよび各プレート線PLの交差部にメモリセルMCが設けられている。メモリセルMCでは、可変抵抗100に2つの電極101,102が接続されている。このメモリセルMCでは、可変抵抗100の抵抗値が低抵抗の状態において、電極101に対して電極102が+極性となる電気的パルスが電極101,102間に印加されると、可変抵抗100の抵抗値が増加する。一方、可変抵抗100の抵抗値が高抵抗の状態において、電極101に対して電極102が−極性となる電気的パルスが電極101,102間に印加されると、可変抵抗100の抵抗値が減少する。
本発明の第6の実施形態によるメモリLSIの全体構成を図17に示す。このメモリLSI600は、メモリブロックBK11,BK12,BK21,BK22と、行デコーダ10と、列デコーダ20と、トランジスタT11,T12,T21,T22と、ワード線WL11〜WL14,WL21〜WL24と、ビット線BL1,BL2と、ブロック選択信号線BS11,BS12,BS21,BS22と、プレート線PL1,PL2とを備える。
図17に示したメモリブロックBK11の内部構成を図18に示す。メモリブロックBK11は、メモリセルMC1〜MC4を含む。メモリセルMC1〜MC4は、トランジスタT11とプレート線PL1上のノードN5との間に直列に接続されている。メモリセルMC1〜MC4はワード線WL11〜WL14に対応している。メモリセルMC1〜MC4の各々は、可変抵抗100と、電極101,102と、トランジスタT1とを含む。可変抵抗100は、電極101と電極102との間に接続されている。可変抵抗100は、電極101と電極102との間に与えられる電気的パルスに応答してその抵抗値が変化(増加/減少)する材料により構成されている。トランジスタT1は、電極101と電極102との間に可変抵抗100と並列に接続されている。トランジスタT1のゲートは、対応するワード線に接続されている。
次に、各メモリセルMC1〜MC4に含まれている可変抵抗100の特性について説明する。
次に、図17に示したメモリLSI600の書き込み動作について説明する。ここではメモリブロックBK11内のメモリセルMC1にデータを書き込む場合を例にして説明する。
次に、図17に示したメモリLSI600の読み出し動作について説明する。ここではメモリブロックBK11内のメモリセルMC1からデータを読み出す場合を例にして説明する。
以上のように第6の実施形態によるメモリLSI600では、メモリブロックBK11,BK12,BK21,BK22に対応させてトランジスタT11,T12,T21,T22を設け、トランジスタT11,T12,T21,T22のうち、アクセスすべきメモリセルを含むメモリブロックに対応するトランジスタをオンにし、それ以外をオフにしている。また、アクセスすべきメモリセル内のトランジスタT1をオフにし、アクセスすべきメモリセル以外のメモリセル内のトランジスタT1をオンにしている。これにより、書き込み時には、アクセスすべきメモリセルに対応するビット線とプレート線との間に印加される電圧がそれ以外のメモリセル(可変抵抗100)に及ぼす影響を低減することができ、再生時には、アクセスすべきメモリセル以外のメモリセル内の可変抵抗による再生信号への影響を低減することができる。この結果、半導体の微細化が進んでも従来のクロスポイント型の記憶素子に比べて記録・再生エラーを少なくすることができる。
なお、ここでは4つのメモリブロックBK11,BK12,BK21,BK22を行および列にマトリクス状に配置した例を示したが、メモリブロックの数は4つには限られない。さらに多くのメモリブロックをマトリックス状に配置してメモリアレイを構成して用いれば、例えばフラッシュメモリや強誘電体メモリなどの従来のメモリに比べて、高速かつ/あるいは大容量のメモリLSIを実現することができる。
<メモリLSIの全体構成>
本発明の第7の実施形態によるメモリLSIの全体構成を図20に示す。このメモリLSI700は、メモリブロックBK11,BK12,BK21,BK22と、行デコーダ10と、列デコーダ20と、トランジスタT11,T21と、ワード線WL11〜WL14,WL21〜WL24と、ビット線BL1と、ブロック選択信号線BS11,BS21と、プレート線PL11,PL12,PL21,PL22とを備える。
図20に示したメモリブロックBK11,BK12の内部構成を図21に示す。メモリブロックBK11,BK12は、メモリセルMC1〜MC4を含む。メモリブロックBK11のメモリセルMC1〜MC4は、ノードN11とプレート線PL11上のノードN9との間に直列に接続されている。メモリブロックBK11のメモリセルMC1〜MC4は、電極101がプレート線PL11側に、電極102がノードN11側になるように接続されている。メモリブロックBK12のメモリセルMC1〜MC4は、ノードN11とプレート線PL12上のノードN10との間に直列に接続されている。メモリブロックBK12のメモリセルMC1〜MC4は、電極102がプレート線PL12側に、電極101がノードN11側になるように接続されている。
次に、図20に示したメモリLSI700の書き込み動作について説明する。このLSI700では、メモリブロックBK11,BK12内のメモリセルのうち同じワード線に対応する1対のメモリセル(たとえば、メモリブロックBK11内のメモリセルMC1とメモリブロックBK12内のメモリセルMC1との一対のメモリセル、これらはともにワード線WL11に対応している。)に対して1ビットの情報が記憶される。同様に、メモリブロックBK21,BK22内のメモリセルのうち同じワード線に対応する1対のメモリセル(たとえば、メモリブロックBK21内のメモリセルMC1とメモリブロックBK22内のメモリセルMC1との一対のメモリセル、これらはともにワード線WL21に対応している。)に対して1ビットの情報が記憶される。具体的には、1対のメモリセルのうち一方の可変抵抗100が低抵抗r1かつ他方の可変抵抗100が高抵抗r2の状態を”0”、一方の可変抵抗100が高抵抗r2かつ他方の可変抵抗が低抵抗r1の状態を”1”に対応させることにより、1対のメモリセルに対して1ビットの情報が記憶される。ここでは、メモリブロックBK11,BK21のメモリセル内の可変抵抗100が低抵抗r1かつメモリブロックBK12,BK22のメモリセル内の可変抵抗100が高抵抗r2の状態を”0”、メモリブロックBK11,BK21のメモリセル内の可変抵抗100が高抵抗r2かつメモリブロックBK12,BK22のメモリセル内の可変抵抗100が低抵抗r1の状態を”1”に対応させるものとし、メモリブロックBK11内のメモリセルMC1とメモリブロックBK12内のメモリセルMC1との1対のメモリセルに情報を書き込む場合を例にして説明する。
次に、図20に示したメモリLSI700の読み出し動作について説明する。ここでは、メモリブロックBK11,BK21のメモリセル内の可変抵抗100が低抵抗r1かつメモリブロックBK12,BK22のメモリセル内の可変抵抗100が高抵抗r2の状態を”0”、メモリブロックBK11,BK21のメモリセル内の可変抵抗100が高抵抗r2かつメモリブロックBK12,BK22のメモリセル内の可変抵抗100が低抵抗r1の状態を”1”に対応させるものとし、メモリブロックBK11内のメモリセルMC1とメモリブロックBK12内のメモリセルMC1との1対のメモリセルからデータを読み出す場合を例にして説明する。
以上のように第7の実施形態によるメモリLSI700では、1対のメモリセルに対して1ビットの情報が記憶されるため、第6の実施形態に示したメモリLSI600と比較して記録・再生時のエラーをさらに低減することができる。
なお、ここでは4つのメモリブロックBK11,BK12,BK21,BK22を行および列にマトリクス状に配置した例を示したが、メモリブロックの数は4つには限られない。
<メモリLSIの全体構成>
本発明の第8の実施形態によるメモリLSIの全体構成を図25に示す。このメモリLSI800は、メモリブロックBK11,BK12,BK21,BK22と、行デコーダ10と、列デコーダ20と、トランジスタT11,T12,T21,T22と、ワード線WL11〜WL14,WL21〜WL24と、ビット線BL1,BL2と、ブロック選択信号線BS11,BS21と、プレート線PL1,PL2とを備える。
図25に示したメモリブロックBK11,BK12の内部構成を図26に示す。メモリブロックBK11,BK12は、メモリセルMC1〜MC4を含む。メモリブロックBK11のメモリセルMC1〜MC4は、トランジスタT11とプレート線PL1上のノードN5との間に直列に接続されている。メモリブロックBK11のメモリセルMC1〜MC4は、電極101がプレート線PL1側に、電極102がトランジスタT11側になるように接続されている。メモリブロックBK12のメモリセルMC1〜MC4は、トランジスタT12とプレート線PL1上のノードN6との間に直列に接続されている。メモリブロックBK12のメモリセルMC1〜MC4は、電極101がプレート線PL1側に、電極102がトランジスタT12側になるように接続されている。
次に、図25に示したメモリLSI3の書き込み動作について説明する。このLSI800では、第7の実施形態と同様に、メモリブロックBK11,BK12内のメモリセルのうち同じワード線に対応する1対のメモリセル(たとえば、メモリブロックBK11内のメモリセルMC1とメモリブロックBK12内のメモリセルMC1との一対のメモリセル、これらはともにワード線WL11に対応している。)に対して1ビットの情報が記憶される。同様に、メモリブロックBK21,BK22内のメモリセルのうち同じワード線に対応する1対のメモリセル(たとえば、メモリブロックBK21内のメモリセルMC1とメモリブロックBK22内のメモリセルMC1との一対のメモリセル、これらはともにワード線WL21に対応している。)に対して1ビットの情報が記憶される。具体的には、1対のメモリセルのうち一方の可変抵抗100が低抵抗r1かつ他方の可変抵抗100が高抵抗r2の状態を”0”、一方の可変抵抗100が高抵抗r2かつ他方の可変抵抗が低抵抗r1の状態を”1”に対応させることにより、1対のメモリセルに対して1ビットの情報が記憶される。ここでは、メモリブロックBK11,BK21のメモリセル内の可変抵抗100が低抵抗r1かつメモリブロックBK12,BK22のメモリセル内の可変抵抗100が高抵抗r2の状態を”0”、メモリブロックBK11,BK21のメモリセル内の可変抵抗100が高抵抗r2かつメモリブロックBK12,BK22のメモリセル内の可変抵抗100が低抵抗r1の状態を”1”に対応させるものとし、メモリブロックBK11内のメモリセルMC1とメモリブロックBK12内のメモリセルMC1との1対のメモリセルに情報を書き込む場合を例にして説明する。
次に、図25に示したメモリLSI800の読み出し動作について説明する。ここでは、メモリブロックBK11,BK21のメモリセル内の可変抵抗100が低抵抗r1かつメモリブロックBK12,BK22のメモリセル内の可変抵抗100が高抵抗r2の状態を”0”、メモリブロックBK11,BK21のメモリセル内の可変抵抗100が高抵抗r2かつメモリブロックBK12,BK22のメモリセル内の可変抵抗100が低抵抗r1の状態を”1”に対応させるものとし、メモリブロックBK11内のメモリセルMC1とメモリブロックBK12内のメモリセルMC1との1対のメモリセルからデータを読み出す場合を例にして説明する。
以上のように第8の実施形態によるメモリLSI800では、1対のメモリセルに対して1ビットの情報が記憶されるため、第6の実施形態に示したメモリLSI600と比較して記録・再生時のエラーをさらに低減することができる。
なお、ここでは4つのメモリブロックBK11,BK12,BK21,BK22を行および列にマトリクス状に配置した例を示したが、メモリブロックの数は4つには限られない。
本発明の第9の実施形態によるシステムLSI(Embedded-RAM)400の構成を図30に示す。このシステムLSI400では、メモリ回路30とロジック回路40とが1チップ上に構成されている。このシステムLSI400は、メモリ回路30をデータRAMとして使用するものである。メモリ回路30は、第6から第8の実施形態で説明したメモリLSI600,700,800のいずれか1つと同様の構成および動作を有する。
(第10の実施形態)
本発明の第10の実施形態によるシステムLSI(reconfigurable LSI)500の構成を図31に示す。このシステムLSI500は、メモリ回路50と、プロセッサ60と、インターフェイス70を備える。このシステムLSI500では、メモリ回路50をプログラムROMとして使用する。メモリ回路50は、第6から第8の実施形態で説明したメモリLSI600,700,800のいずれか1つと同様の構成および動作を有する。メモリ回路50には、プロセッサ60の動作に必要なプログラムが記憶される。プロセッサ60は、メモリ回路50およびインターフェイス70を制御するとともに、メモリ回路50に記憶されているプログラムPmを読み出しこれに応じた処理を行う。インターフェイス70は、外部から入力されたプログラムPinをメモリ回路50に出力する。
Claims (2)
- 第1の端子と第3の端子との間に接続され、前記第1の端子と前記第3の端子との間のパルス電圧の極性に応じて変化する抵抗を有する第1の可変抵抗と、
前記第3の端子と第2の端子との間に接続され、前記第3の端子と前記第2の端子との間のパルス電圧の極性に応じて、前記第1の可変抵抗の変化の方向と反対の方向へ変化する抵抗を有する第2の可変抵抗と、
電圧印加手段とを備えるメモリ回路であって、
前記電圧印加手段は、
前記メモリ回路にデータを書き込むときには、
前記第1の端子と前記第3の端子との間に、前記第1の可変抵抗の抵抗値を増加させる極性の第1パルス電圧を印加し、
前記第3の端子と前記第2の端子との間に、前記第2の可変抵抗の抵抗値を減少させる極性の第2パルス電圧を印加し、
前記メモリ回路からデータを読み出すときには、
前記第1の端子と前記第2の端子との間に、前記第1および前記第2の可変抵抗の抵抗値を変化させない、所定レベルより小さい電圧を印加する
メモリ回路。 - 前記電圧印加手段は、
前記メモリ回路をリセットするときには、
前記第1の端子と前記第3の端子との間に、前記第1の可変抵抗の抵抗値を減少させる極性の第3パルス電圧を印加し、
前記第3の端子と前記第2の端子との間に、前記第2の可変抵抗の抵抗値を増加させる極性の第4パルス電圧を印加する
請求項1に記載のメモリ回路。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003435269 | 2003-12-26 | ||
JP2004131542 | 2004-04-27 | ||
JP2004167223 | 2004-06-04 | ||
PCT/JP2004/016082 WO2005066969A1 (en) | 2003-12-26 | 2004-10-22 | Memory device, memory circuit and semiconductor integrated circuit having variable resistance |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009269591A Division JP2010108595A (ja) | 2003-12-26 | 2009-11-27 | 記憶素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007514265A JP2007514265A (ja) | 2007-05-31 |
JP4499740B2 true JP4499740B2 (ja) | 2010-07-07 |
Family
ID=34753490
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006543724A Expired - Fee Related JP4499740B2 (ja) | 2003-12-26 | 2004-10-22 | 記憶素子、メモリ回路、半導体集積回路 |
JP2009269591A Withdrawn JP2010108595A (ja) | 2003-12-26 | 2009-11-27 | 記憶素子 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009269591A Withdrawn JP2010108595A (ja) | 2003-12-26 | 2009-11-27 | 記憶素子 |
Country Status (7)
Country | Link |
---|---|
US (3) | US7463506B2 (ja) |
EP (1) | EP1726017A1 (ja) |
JP (2) | JP4499740B2 (ja) |
KR (3) | KR20060109507A (ja) |
CN (1) | CN1898749B (ja) |
TW (1) | TWI363375B (ja) |
WO (1) | WO2005066969A1 (ja) |
Families Citing this family (97)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7800932B2 (en) | 2005-09-28 | 2010-09-21 | Sandisk 3D Llc | Memory cell comprising switchable semiconductor memory element with trimmable resistance |
TWI355661B (en) * | 2003-12-18 | 2012-01-01 | Panasonic Corp | Method for using a variable-resistance material as |
US7339813B2 (en) * | 2004-09-30 | 2008-03-04 | Sharp Laboratories Of America, Inc. | Complementary output resistive memory cell |
TWI431761B (zh) * | 2005-02-10 | 2014-03-21 | Renesas Electronics Corp | 半導體積體電路裝置 |
US8270193B2 (en) * | 2010-01-29 | 2012-09-18 | Unity Semiconductor Corporation | Local bit lines and methods of selecting the same to access memory elements in cross-point arrays |
JP4552745B2 (ja) * | 2005-05-10 | 2010-09-29 | ソニー株式会社 | 記憶素子及びその製造方法 |
KR100937564B1 (ko) * | 2005-06-20 | 2010-01-19 | 후지쯔 가부시끼가이샤 | 비휘발성 반도체 기억 장치 및 그 기입 방법 |
US7679952B2 (en) | 2005-12-07 | 2010-03-16 | Nxp B.V. | Electronic circuit with a memory matrix |
KR100818271B1 (ko) * | 2006-06-27 | 2008-03-31 | 삼성전자주식회사 | 펄스전압을 인가하는 비휘발성 메모리 소자의 문턱 스위칭동작 방법 |
WO2008016419A2 (en) * | 2006-07-31 | 2008-02-07 | Sandisk 3D Llc | Mixed-use memory array and method for use therewith |
WO2008016420A2 (en) * | 2006-07-31 | 2008-02-07 | Sandisk 3D Llc | Multi-use memory cell and memory array and method for use therewith |
US7486537B2 (en) | 2006-07-31 | 2009-02-03 | Sandisk 3D Llc | Method for using a mixed-use memory array with different data states |
US7450414B2 (en) | 2006-07-31 | 2008-11-11 | Sandisk 3D Llc | Method for using a mixed-use memory array |
US7964869B2 (en) * | 2006-08-25 | 2011-06-21 | Panasonic Corporation | Memory element, memory apparatus, and semiconductor integrated circuit |
US20080073751A1 (en) * | 2006-09-21 | 2008-03-27 | Rainer Bruchhaus | Memory cell and method of manufacturing thereof |
US20080078983A1 (en) * | 2006-09-28 | 2008-04-03 | Wolfgang Raberg | Layer structures comprising chalcogenide materials |
KR100819099B1 (ko) * | 2006-10-02 | 2008-04-03 | 삼성전자주식회사 | 가변저항 반도체 메모리 장치 |
WO2008126166A1 (ja) * | 2007-03-09 | 2008-10-23 | Fujitsu Limited | 不揮発性半導体記憶装置及びその読み出し方法 |
TW200839956A (en) * | 2007-03-30 | 2008-10-01 | Toshiba Kk | Information recording/reproducing apparatus |
JP5201138B2 (ja) * | 2007-06-15 | 2013-06-05 | 日本電気株式会社 | 半導体装置及びその駆動方法 |
JP5172269B2 (ja) * | 2007-10-17 | 2013-03-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7961506B2 (en) | 2008-02-05 | 2011-06-14 | Micron Technology, Inc. | Multiple memory cells with rectifying device |
US7826248B2 (en) * | 2008-05-20 | 2010-11-02 | Seagate Technology Llc | Write verify method for resistive random access memory |
JP4485605B2 (ja) * | 2008-09-30 | 2010-06-23 | パナソニック株式会社 | 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置 |
US8139391B2 (en) * | 2009-04-03 | 2012-03-20 | Sandisk 3D Llc | Multi-bit resistance-switching memory cell |
US8270199B2 (en) * | 2009-04-03 | 2012-09-18 | Sandisk 3D Llc | Cross point non-volatile memory cell |
US8305795B2 (en) | 2009-04-27 | 2012-11-06 | Panasonic Corporation | Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device |
KR101097435B1 (ko) * | 2009-06-15 | 2011-12-23 | 주식회사 하이닉스반도체 | 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법 |
KR101043384B1 (ko) * | 2009-06-24 | 2011-06-21 | 주식회사 하이닉스반도체 | 고온 초전도체를 이용한 자기저항 램 |
US8494430B2 (en) * | 2009-09-10 | 2013-07-23 | Xerox Corporation | Apparatus and method for the registration and de-skew of substrate media |
US8289749B2 (en) * | 2009-10-08 | 2012-10-16 | Sandisk 3D Llc | Soft forming reversible resistivity-switching element for bipolar switching |
JP2011146111A (ja) * | 2010-01-18 | 2011-07-28 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
US8848430B2 (en) * | 2010-02-23 | 2014-09-30 | Sandisk 3D Llc | Step soft program for reversible resistivity-switching elements |
JP5121864B2 (ja) * | 2010-03-02 | 2013-01-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5023177B2 (ja) * | 2010-03-24 | 2012-09-12 | 株式会社東芝 | 半導体記憶装置 |
US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
US8411485B2 (en) | 2010-06-14 | 2013-04-02 | Crossbar, Inc. | Non-volatile variable capacitive device including resistive memory cell |
WO2011158887A1 (ja) | 2010-06-16 | 2011-12-22 | 日本電気株式会社 | 半導体装置及びその動作方法 |
US9013911B2 (en) | 2011-06-23 | 2015-04-21 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
US8884261B2 (en) | 2010-08-23 | 2014-11-11 | Crossbar, Inc. | Device switching using layered device structure |
US8569172B1 (en) | 2012-08-14 | 2013-10-29 | Crossbar, Inc. | Noble metal/non-noble metal electrode for RRAM applications |
JP5092001B2 (ja) | 2010-09-29 | 2012-12-05 | 株式会社東芝 | 半導体集積回路 |
US8315079B2 (en) | 2010-10-07 | 2012-11-20 | Crossbar, Inc. | Circuit for concurrent read operation and method therefor |
USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
US8502185B2 (en) | 2011-05-31 | 2013-08-06 | Crossbar, Inc. | Switching device having a non-linear element |
US8426306B1 (en) | 2010-12-31 | 2013-04-23 | Crossbar, Inc. | Three dimension programmable resistive random accessed memory array with shared bitline and method |
US8427203B2 (en) * | 2011-02-25 | 2013-04-23 | The United States Of America As Represented By The Secretary Of The Air Force | Reconfigurable memristor-based computing logic |
US8320160B2 (en) | 2011-03-18 | 2012-11-27 | Crossbar, Inc. | NAND architecture having a resistive memory cell connected to a control gate of a field-effect transistor |
JP5606390B2 (ja) | 2011-05-16 | 2014-10-15 | 株式会社東芝 | 不揮発性抵抗変化素子 |
JP2012243359A (ja) * | 2011-05-20 | 2012-12-10 | Sony Corp | 抵抗変化型メモリデバイスおよびその動作方法 |
US9620206B2 (en) | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
US8619459B1 (en) | 2011-06-23 | 2013-12-31 | Crossbar, Inc. | High operating speed resistive random access memory |
US9059705B1 (en) | 2011-06-30 | 2015-06-16 | Crossbar, Inc. | Resistive random accessed memory device for FPGA configuration |
US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
US8946669B1 (en) | 2012-04-05 | 2015-02-03 | Crossbar, Inc. | Resistive memory device and fabrication methods |
US9058865B1 (en) | 2011-06-30 | 2015-06-16 | Crossbar, Inc. | Multi-level cell operation in silver/amorphous silicon RRAM |
US9166163B2 (en) | 2011-06-30 | 2015-10-20 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
US8958233B2 (en) | 2011-10-18 | 2015-02-17 | Micron Technology, Inc. | Stabilization of resistive memory |
CN102368536A (zh) * | 2011-11-25 | 2012-03-07 | 北京大学 | 一种阻变式存储器单元 |
US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
US8658476B1 (en) | 2012-04-20 | 2014-02-25 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
US9029829B1 (en) * | 2012-05-02 | 2015-05-12 | Adesto Technologies Corporation | Resistive switching memories |
US9001552B1 (en) | 2012-06-22 | 2015-04-07 | Crossbar, Inc. | Programming a RRAM method and apparatus |
US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
US9741765B1 (en) | 2012-08-14 | 2017-08-22 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
US10340451B2 (en) | 2013-01-18 | 2019-07-02 | Nec Corporation | Switching element having overlapped wiring connections and method for fabricating semiconductor switching device |
US9007810B2 (en) | 2013-02-28 | 2015-04-14 | Sandisk 3D Llc | ReRAM forming with reset and iload compensation |
KR102033974B1 (ko) * | 2013-02-28 | 2019-10-18 | 에스케이하이닉스 주식회사 | 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법 |
US11984163B2 (en) | 2013-03-15 | 2024-05-14 | Hefei Reliance Memory Limited | Processing unit with fast read speed memory device |
US9230641B2 (en) | 2013-03-15 | 2016-01-05 | Rambus Inc. | Fast read speed memory device |
CN105190761A (zh) * | 2013-03-27 | 2015-12-23 | 惠普发展公司,有限责任合伙企业 | 基于非易失性存储器的同步逻辑 |
JP2015018591A (ja) * | 2013-07-12 | 2015-01-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2015026998A (ja) | 2013-07-26 | 2015-02-05 | 株式会社東芝 | マルチコンテキストコンフィグレーションメモリ |
WO2015059811A1 (ja) * | 2013-10-25 | 2015-04-30 | 株式会社日立製作所 | 半導体装置 |
US20150213884A1 (en) * | 2014-01-30 | 2015-07-30 | University Of Dayton | Partitioned resistive memory array |
US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
US9343133B1 (en) | 2014-10-27 | 2016-05-17 | Micron Technology, Inc. | Apparatuses and methods for setting a signal in variable resistance memory |
JP6749021B2 (ja) * | 2015-05-15 | 2020-09-02 | 国立大学法人東北大学 | 抵抗変化型素子を備えた記憶回路 |
US10157962B2 (en) * | 2015-06-01 | 2018-12-18 | Winbond Electronics Corp. | Resistive random access memory |
US9412445B1 (en) * | 2015-08-12 | 2016-08-09 | Winbond Electronics Corp. | Resistive memory apparatus and reading method thereof |
CN105702287A (zh) * | 2016-01-05 | 2016-06-22 | 哈尔滨工业大学深圳研究生院 | 基于多比特阻态阻变器件的rram阵列读写方法及系统 |
US20190013811A1 (en) * | 2016-01-20 | 2019-01-10 | Nec Corporation | Reconfigurable circuit, reconfigurable circuit system, and method for operating reconfigurable circuit |
JP6753104B2 (ja) * | 2016-03-28 | 2020-09-09 | 日本電気株式会社 | 相補型スイッチユニットのプログラム方法、および半導体装置 |
US20170365643A1 (en) * | 2016-06-17 | 2017-12-21 | Altera Corporation | Parallel configured resistive memory elements |
TWI684979B (zh) * | 2016-09-09 | 2020-02-11 | 東芝記憶體股份有限公司 | 記憶裝置 |
KR20180095978A (ko) * | 2017-02-20 | 2018-08-29 | 에스케이하이닉스 주식회사 | 병렬 연결된 가변 저항기 및 트랜지스터를 가진 시냅스를 포함하는 뉴로모픽 소자 |
US10090840B1 (en) * | 2017-06-29 | 2018-10-02 | Intel Corporation | Integrated circuits with programmable non-volatile resistive switch elements |
WO2019019920A1 (en) * | 2017-07-26 | 2019-01-31 | The Hong Kong University Of Science And Technology | FIELD EFFECT / HYBRID MEMORY TRANSISTOR MEMORY CELL AND ITS INFORMATION CODING SCHEME |
JP6829733B2 (ja) | 2019-01-16 | 2021-02-10 | ウィンボンド エレクトロニクス コーポレーション | 抵抗変化型ランダムアクセスメモリ |
US10636842B1 (en) | 2019-02-21 | 2020-04-28 | Winbond Electronics Corp. | Resistive random access memory and method for forming the same |
US11295810B2 (en) | 2019-06-07 | 2022-04-05 | Nantero, Inc. | Combinational resistive change elements |
WO2021120136A1 (zh) * | 2019-12-19 | 2021-06-24 | 浙江大学 | 存储计算阵列及模组、数据计算方法 |
US11244720B2 (en) * | 2020-01-09 | 2022-02-08 | Kookmin University Industry Academy Cooperation Foundation | Electronic device and operating method of electronic device |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3831538C2 (de) * | 1987-09-18 | 1996-03-28 | Toshiba Kawasaki Kk | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
JP3890647B2 (ja) * | 1997-01-31 | 2007-03-07 | ソニー株式会社 | 不揮発性半導体記憶装置 |
US6278138B1 (en) * | 1998-08-28 | 2001-08-21 | Sony Corporation | Silicon-based functional matrix substrate and optical integrated oxide device |
JP2000132961A (ja) * | 1998-10-23 | 2000-05-12 | Canon Inc | 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法 |
DE19942447C2 (de) * | 1999-09-06 | 2003-06-05 | Infineon Technologies Ag | Speicherzellenanordnung und Verfahren zu deren Betrieb |
US6473336B2 (en) * | 1999-12-16 | 2002-10-29 | Kabushiki Kaisha Toshiba | Magnetic memory device |
JP3913971B2 (ja) * | 1999-12-16 | 2007-05-09 | 株式会社東芝 | 磁気メモリ装置 |
JP2002043538A (ja) * | 2000-07-27 | 2002-02-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
US6331943B1 (en) * | 2000-08-28 | 2001-12-18 | Motorola, Inc. | MTJ MRAM series-parallel architecture |
US6653193B2 (en) * | 2000-12-08 | 2003-11-25 | Micron Technology, Inc. | Resistance variable device |
US6490194B2 (en) * | 2001-01-24 | 2002-12-03 | Infineon Technologies Ag | Serial MRAM device |
JP2002298572A (ja) * | 2001-03-28 | 2002-10-11 | Toshiba Corp | 半導体記憶装置 |
US6473332B1 (en) * | 2001-04-04 | 2002-10-29 | The University Of Houston System | Electrically variable multi-state resistance computing |
US6693821B2 (en) * | 2001-06-28 | 2004-02-17 | Sharp Laboratories Of America, Inc. | Low cross-talk electrically programmable resistance cross point memory |
US6737312B2 (en) * | 2001-08-27 | 2004-05-18 | Micron Technology, Inc. | Method of fabricating dual PCRAM cells sharing a common electrode |
JP2003142661A (ja) | 2001-11-05 | 2003-05-16 | Sony Corp | 強誘電体型不揮発性半導体メモリ |
US6856536B2 (en) * | 2002-08-02 | 2005-02-15 | Unity Semiconductor Corporation | Non-volatile memory with a single transistor and resistive memory element |
US6583003B1 (en) * | 2002-09-26 | 2003-06-24 | Sharp Laboratories Of America, Inc. | Method of fabricating 1T1R resistive memory array |
JP4355136B2 (ja) | 2002-12-05 | 2009-10-28 | シャープ株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
JP4167513B2 (ja) * | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 不揮発性半導体記憶装置 |
US7009278B2 (en) * | 2003-11-24 | 2006-03-07 | Sharp Laboratories Of America, Inc. | 3d rram |
WO2005106955A1 (ja) * | 2004-04-27 | 2005-11-10 | Matsushita Electric Industrial Co., Ltd. | 記憶素子 |
DE102004041907B3 (de) * | 2004-08-30 | 2006-03-23 | Infineon Technologies Ag | Resistive Speicheranordnung, insbesondere CBRAM-Speicher |
US7272040B2 (en) * | 2005-04-29 | 2007-09-18 | Infineon Technologies Ag | Multi-bit virtual-ground NAND memory device |
US7982252B2 (en) * | 2006-01-27 | 2011-07-19 | Hynix Semiconductor Inc. | Dual-gate non-volatile ferroelectric memory |
TW200808667A (en) * | 2006-07-06 | 2008-02-16 | Asahi Glass Co Ltd | Apparatus for molding optical element, and method of molding optical element |
TWI336128B (en) * | 2007-05-31 | 2011-01-11 | Ind Tech Res Inst | Phase change memory devices and fabrication methods thereof |
US8331127B2 (en) * | 2010-05-24 | 2012-12-11 | Macronix International Co., Ltd. | Nonvolatile memory device having a transistor connected in parallel with a resistance switching device |
-
2004
- 2004-10-22 KR KR1020067013643A patent/KR20060109507A/ko active Search and Examination
- 2004-10-22 WO PCT/JP2004/016082 patent/WO2005066969A1/en active Application Filing
- 2004-10-22 EP EP04793190A patent/EP1726017A1/en not_active Withdrawn
- 2004-10-22 US US10/584,617 patent/US7463506B2/en active Active
- 2004-10-22 KR KR1020087005801A patent/KR100924402B1/ko not_active IP Right Cessation
- 2004-10-22 CN CN2004800389847A patent/CN1898749B/zh not_active Expired - Fee Related
- 2004-10-22 KR KR1020077025668A patent/KR100885365B1/ko not_active IP Right Cessation
- 2004-10-22 JP JP2006543724A patent/JP4499740B2/ja not_active Expired - Fee Related
- 2004-12-24 TW TW093140507A patent/TWI363375B/zh not_active IP Right Cessation
-
2008
- 2008-11-07 US US12/266,818 patent/US7714311B2/en active Active
-
2009
- 2009-11-27 JP JP2009269591A patent/JP2010108595A/ja not_active Withdrawn
-
2010
- 2010-03-29 US US12/749,296 patent/US20100182821A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
KR20070121819A (ko) | 2007-12-27 |
US20070159867A1 (en) | 2007-07-12 |
TW200531153A (en) | 2005-09-16 |
TWI363375B (en) | 2012-05-01 |
US7714311B2 (en) | 2010-05-11 |
KR100924402B1 (ko) | 2009-10-29 |
KR20080037705A (ko) | 2008-04-30 |
US20100182821A1 (en) | 2010-07-22 |
CN1898749A (zh) | 2007-01-17 |
US20090079009A1 (en) | 2009-03-26 |
US7463506B2 (en) | 2008-12-09 |
KR20060109507A (ko) | 2006-10-20 |
JP2010108595A (ja) | 2010-05-13 |
KR100885365B1 (ko) | 2009-02-26 |
EP1726017A1 (en) | 2006-11-29 |
JP2007514265A (ja) | 2007-05-31 |
WO2005066969A1 (en) | 2005-07-21 |
CN1898749B (zh) | 2012-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4499740B2 (ja) | 記憶素子、メモリ回路、半導体集積回路 | |
US8331127B2 (en) | Nonvolatile memory device having a transistor connected in parallel with a resistance switching device | |
US8228721B2 (en) | Refresh circuitry for phase change memory | |
JP4684297B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
US11915754B2 (en) | Resistive random access memory device | |
JP5049491B2 (ja) | 電気素子,メモリ装置,および半導体集積回路 | |
US8263961B2 (en) | Thin film memory device having a variable resistance | |
JP2006140224A (ja) | 半導体メモリ素子及び半導体記憶装置 | |
KR101001304B1 (ko) | 저항변화기록소자, 상전이기록소자, 저항변화 랜덤 액세스메모리와 그 정보판독방법 및 상전이 랜덤 액세스 메모리와그 정보판독방법 | |
JPWO2006137111A1 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
WO2007023569A1 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
JPWO2007132525A1 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
US9887004B2 (en) | Bi-directional RRAM decoder-driver | |
JP4832442B2 (ja) | 電気素子およびメモリ装置 | |
JP4791454B2 (ja) | 電気素子およびメモリ装置 | |
WO2005106955A1 (ja) | 記憶素子 | |
US8149610B2 (en) | Nonvolatile memory device | |
JP2010205853A (ja) | 不揮発性可変抵抗素子を用いた半導体記憶装置、及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100323 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100415 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4499740 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |