JP4485605B2 - 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置 - Google Patents

Description

本発明は、与えられる電気的パルスに応じて抵抗値が変化する抵抗変化素子の駆動方法初期処理方法、及びその方法を実施する不揮発性記憶装置に関する。

近年では、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化素子の大容量化、書き込み電力の低減化、書き込み／読み出し時間の高速化、及び長寿命化等の要求が高まっている。こうした要求に対し、既存のフローティングゲートを用いたフラッシュメモリの微細化での対応には限界があると言われている。

上記要求に応えることができる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ_(1-x)Ｃａ_xＭｎＯ₃［ＰＣＭＯ］、ＬａＳｒＭｎＯ₃［ＬＳＭＯ］、ＧｄＢａＣｏ_xＯ_y［ＧＢＣＯ］など）を用いた不揮発性抵抗変化素子が提案されている（特許文献１を参照）。この技術は、ペロブスカイト材料に極性の異なる電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。

また、同極性の電圧パルスを用いて抵抗値を切り替えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、Ｖ₂Ｏ、ＺｎＯ、Ｎｂ₂Ｏ₅、ＴｉＯ₂、ＷＯ₃、またはＣｏＯ）の膜にパルス幅の異なる電圧パルスを印加することにより、当該遷移金属酸化物膜の抵抗値が変化することを利用した不揮発性抵抗変化素子もある（特許文献２を参照）。遷移金属酸化物膜を用いた抵抗変化素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成も実現されている。

米国特許第６２０４１３９号明細書 特開２００４−３６３６０４号公報

しかしながら、前記第１の従来技術においては、動作の安定性や再現性が不十分であるといった課題を有していることが判明している。さらに、（Ｐｒ_0.7Ｃａ_0.3ＭｎＯ₃）のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もある。

また、前記第２の従来技術においては、低抵抗状態から高抵抗状態に抵抗値を変化させる際の電圧のパルス幅が１ｍｓｅｃ．以上と非常に長いため、高速動作が非常に難しいという課題を抱えたままであり、安定した高速動作が可能な抵抗変化素子の実現が待ち望まれている。

本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、低温で製造可能な抵抗変化素子の駆動方法であって、抵抗変化素子を安定且つ高速に抵抗変化させることができる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置を提供することにある。

上述した課題を解決するために、本発明の一の態様の抵抗変化素子の駆動方法は、与えられる電気的パルスに応じてその抵抗値が増加および減少する金属酸化物を備えた抵抗変化素子を駆動するための駆動方法であって、前記金属酸化物は、第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高い第２の酸化物層とが積層されて構成されており、前記駆動方法は、第１の極性の電圧パルスである書き込み電圧パルスを前記金属酸化物に与えることによって、当該金属酸化物の抵抗状態を高から低へ変化させる、１回以上の書き込み過程と、前記第１の極性とは異なる第２の極性の電圧パルスである消去電圧パルスを前記金属酸化物に与えることによって、当該金属酸化物の抵抗状態を低から高へ変化させる、１回以上の消去過程とを有し、第１回目から第Ｎ回目（Ｎは１以上）までの前記書き込み過程における書き込み電圧パルスの電圧値をＶｗ１とし、第（Ｎ＋１）回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をＶｗ２とした場合に｜Ｖｗ１｜＞｜Ｖｗ２｜を満たし、且つ、第１回目から第Ｍ回目（Ｍは１以上）までの前記消去過程における消去電圧パルスの電圧値をＶｅ１とし、第（Ｍ＋１）回目以降の前記消去過程における消去電圧パルスの電圧値をＶｅ２とした場合に｜Ｖｅ１｜＞｜Ｖｅ２｜を満たしており、第Ｍ回目の消去過程の次に第（Ｎ＋１）回目の前記書き込み過程が続く。

上記発明に係る抵抗変化素子の駆動方法において、｜Ｖｅ１｜≧｜Ｖｗ１｜且つ｜Ｖｅ２｜≧｜Ｖｗ２｜をさらに満たすことが好ましい。

また、上記発明に係る抵抗変化素子の駆動方法において、第（Ｎ＋１）回目以降の前記書き込み過程において、前記金属酸化物の抵抗状態を高から低への変化させることに失敗した場合に、電圧値がＶｗ３（但し、｜Ｖｗ３｜＞｜Ｖｗ２｜）である回復書き込み電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる回復書き込み過程と、第（Ｍ＋１）回目以降の前記消去過程において、前記金属酸化物の抵抗状態を低から高へ変化させることに失敗した場合に、電圧値がＶｅ３（但し、｜Ｖｅ３｜＞｜Ｖｅ２｜）である回復消去電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる回復消去過程と、をさらに含むことが好ましい。

また、上記発明に係る抵抗変化素子の駆動方法において、電圧値Ｖｗ１と電圧値Ｖｗ３とが等しく、且つ電圧値Ｖｅ１と電圧値Ｖｅ３とが等しいことが好ましい。

また、上記発明に係る抵抗変化素子の駆動方法において、前記第１の酸化物は、ＴａＯ_x（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の酸化物は、ＴａＯ_y（但し、２．１≦ｙ＜２．５）で表される組成を有するタンタル酸化物で構成されることが好ましい。

また、本発明に係る不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加および減少する金属酸化物を具備する抵抗変化素子と、駆動部とを備え、前記金属酸化物は、第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高い第２の酸化物層とが積層されて構成されており、前記駆動部は、第１の極性の電圧パルスである書き込み電圧パルスを前記第１電極と前記第２電極との間に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、前記第１の極性とは異なる第２の極性の電圧パルスである消去電圧パルスを前記第１電極と前記第２電極との間に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる消去過程とを実行し、第１回目から第Ｎ回目（Ｎは１以上）までの前記書き込み過程における書き込み電圧パルスの電圧値をＶｗ１とし、第（Ｎ＋１）回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をＶｗ２とした場合に｜Ｖｗ１｜＞｜Ｖｗ２｜を満たし、且つ、第１回目から第Ｍ回目（Ｍは１以上）までの前記消去過程における消去電圧パルスの電圧値をＶｅ１とし、第（Ｍ＋１）回目以降の前記消去過程における消去電圧パルスの電圧値をＶｅ２とした場合に｜Ｖｅ１｜＞｜Ｖｅ２｜を満たしており、第Ｍ回目の消去過程の次に第（Ｎ＋１）回目の前記書き込み過程が続いている。

上記発明に係る不揮発性記憶装置において、｜Ｖｅ１｜≧｜Ｖｗ１｜且つ｜Ｖｅ２｜≧｜Ｖｗ２｜をさらに満たすことが好ましい。

また、上記発明に係る不揮発性記憶装置において、前記駆動部は、第Ｎ＋１回目以降の前記書き込み過程において、前記金属酸化物の抵抗状態を高から低へ変化させることに失敗した場合に、電圧値がＶｗ３（但し、｜Ｖｗ３｜＞｜Ｖｗ２｜）である回復書き込み電圧パルスを前記第１電極と前記第２電極との間に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる回復書き込み過程と、第（Ｍ＋１）回目以降の前記消去過程において、前記金属酸化物の抵抗状態を低から高へ変化させることに失敗した場合に、電圧値がＶｅ３（但し、｜Ｖｅ３｜＞｜Ｖｅ２｜）である回復消去電圧パルスを前記第１電極と前記第２電極との間に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる回復消去過程と、をさらに実行してもよい。

また、上記発明に係る不揮発性記憶装置において、電圧値Ｖｗ１と電圧値Ｖｗ３とが等しく、且つ電圧値Ｖｅ１と電圧値Ｖｅ３とが等しいことが好ましい。

また、上記発明に係る不揮発性記憶装置において、前記第１の酸化物は、ＴａＯ_x（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の酸化物は、ＴａＯ_y（但し、２．１≦ｙ＜２．５）で表される組成を有するタンタル酸化物で構成されることが好ましい。

また、上記発明に係る不揮発性記憶装置において、前記第１電極または前記第２電極に電気的に接続された電流制限素子をさらに備えることが好ましい。この電流制限素子は選択トランジスタであってもよく、ダイオードであってもよい。

また、本発明に係る抵抗変化素子の初期処理方法は、与えられる電気的パルスに応じてその抵抗値が増加および減少する金属酸化物を備えた抵抗変化素子に対して初期処理を行うための初期処理方法であって、前記金属酸化物は、第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高い第２の酸化物層とが積層されて構成されており、第１の極性でかつ電圧値がＶｗ２の書き込み電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、前記書き込み過程に続いて、前記第１の極性とは異なる第２の極性でかつ電圧値がＶｅ２の消去電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる消去過程と、を繰り返すことによって、前記抵抗変化素子へのデータの書き込みと消去とが行われる場合に、前記初期処理方法は、前記第１の極性でかつ｜Ｖｗ１｜＞｜Ｖｗ２｜を満たす電圧値Ｖｗ１の電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる、１回以上の初期書き込み過程と、前記書き込み過程に続いて、前記第２の極性でかつ｜Ｖｅ１｜＞｜Ｖｅ２｜を満たす電圧値Ｖｅ１の電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる、１回以上の初期消去過程と、を含み、最後の前記初期消去過程の次に最初の前記書き込み過程が続く。

本発明に係る抵抗変化素子の駆動方法によれば、抵抗変化素子を安定且つ高速に抵抗変化させることができる。また、この駆動方法を実施する本発明の不揮発性記憶装置によれば、安定且つ高速に動作可能な記憶装置を実現することができる。

図１は、本発明の実施の形態１の抵抗変化素子の構成の一例を示した模式図である。 図２は、本発明の実施の形態１の抵抗変化素子の駆動方法の手順を示すフローチャートである。 図３は、抵抗変化層の抵抗状態の変化の一例を示すグラフである。 図４は、本発明の実施の形態１の抵抗変化素子を動作させる回路の構成の一例及び当該抵抗変化素子にデータを書き込む場合における動作例を示す図である。 図５は、本発明の実施の形態１の抵抗変化素子にデータを書き込む場合及び消去する場合における抵抗変化層の抵抗値の変化を示す図である。 図６は、本発明の実施の形態１の抵抗変化素子を動作させる回路の構成の一例及び当該抵抗変化素子に書き込まれたデータを読み出す場合における動作例を示す図である。 図７は、データの読み出しの際に、本発明の実施の形態１の抵抗変化素子を備える回路を流れる電流の電流値と抵抗変化層の抵抗値との関係を示す図である。 図８Ａは、本発明の実施の形態１の抵抗変化素子に電圧値を順次変化させながら複数の電圧パルスを与えた場合における抵抗変化層３の抵抗値の変化のヒステリシス特性を示すグラフである。 図８Ｂは、抵抗変化層の厚みを変えて製造した別の抵抗変化素子のヒステリシス特性を示すグラフである。 図９は、｜Ｖｅ１｜＞｜Ｖｅ２｜である場合におけるエンデュランス特性の良否を調べた結果を示すグラフである。 図１０は、｜Ｖｅ１｜≦｜Ｖｅ２｜である場合におけるエンデュランス特性の良否を調べた結果を示すグラフである。 図１１は、第１書き込み電圧パルスの電圧値及び第２書き込み電圧パルスの電圧値が−２．０Ｖと同一であって、且つ第１消去電圧パルスの電圧値及び第２消去電圧パルスの電圧値が＋２．５Ｖと同一である場合における、比較例１の抵抗変化素子が備える抵抗変化層の抵抗状態の変化を示すグラフである。 図１２は、第１書き込み電圧パルスの電圧値及び第２書き込み電圧パルスの電圧値が−２．５Ｖと同一であって、且つ第１消去電圧パルスの電圧値及び第２消去電圧パルスの電圧値が＋３．５Ｖと同一である場合における、比較例２の抵抗変化素子が備える抵抗変化層の抵抗状態の変化を示すグラフである。 図１３は、本発明の実施の形態２の抵抗変化素子が備える抵抗変化層の抵抗状態の変化の一例を示すグラフである。 図１４は、本発明の実施の形態２の抵抗変化素子の駆動方法の手順を示すフローチャートである。 図１５は、本発明の実施の形態３の不揮発性記憶装置の構成の一例を示すブロック図である。 図１６は、本発明の実施の形態４の不揮発性記憶装置の構成の一例を示すブロック図である。

以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。

（実施の形態１）
［抵抗変化素子の構成］
まず、本発明の実施の形態１の抵抗変化素子の構成について説明する。

図１は、本発明の実施の形態１の抵抗変化素子の構成の一例を示した模式図である。図１に示すように、本実施の形態の抵抗変化素子１０は、基板１と、基板１の上に形成された下部電極２と、下部電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された上部電極４とを備えている。下部電極２及び上部電極４は、抵抗変化層３と電気的に接続されている。

基板１は、例えばシリコン基板により構成される。また、下部電極２及び上部電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、及びＣｕ（銅）のうちの１つまたは複数の材料を用いて構成される。

抵抗変化層３は、第１タンタル酸化物層３ａと第２タンタル酸化物層３ｂとが積層されて構成されている。ここで、第２タンタル酸化物層３ｂの酸素含有率は、第１タンタル酸化物層３ａの酸素含有率よりも高くなっている。

第１タンタル酸化物層３ａの組成をＴａＯ_xとした場合にｘが０．８以上１．９以下であり、且つ、第２タンタル酸化物層３ｂの組成をＴａＯ_yとした場合にｙが２．１以上２．５未満である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることができた。したがって、ｘ及びｙは上記の範囲内にあることが好ましい。

抵抗変化層３の厚みは、１μｍ以下であれば抵抗値の変化が認められるが、２００ｎｍ以下であることが好ましい。パターニングプロセスリソグラフィーを使用する場合に、加工し易く、しかも抵抗変化層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、電圧パルス印加時のブレークダウン（絶縁破壊）をより確実に回避するという観点からは、抵抗変化層３の厚みは少なくとも５ｎｍ以上であることが好ましい。

また、第２タンタル酸化物層３ｂの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上８ｎｍ以下程度が好ましい。

上述したように構成される抵抗変化素子１０を動作させる場合、下部電極２及び上部電極４が、電源５の異なる端子に電気的に接続される。この電源５は、抵抗変化素子１０を駆動するための電気的パルス印加装置として機能し、下部電極２と上部電極４との間に所定の極性、電圧及び時間幅の電気的パルス（電圧パルス）を下部電極２と上部電極４との間に印加することができるように構成されている。

なお、以下では、電極間に印加される電圧パルスの電圧が、下部電極２を基準にした上部電極４の電位で特定されるものとする。

［抵抗変化素子の製造方法］
次に、抵抗変化素子１０の製造方法について説明する。

まず、基板１上に、スパッタリング法により、厚さ０．２μｍの下部電極２を形成する。その後、Ｔａターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極２の上にタンタル酸化物層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。

次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。これにより、タンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域（第１領域）よりも酸素含有率の高い領域（第２領域）が形成される。これらの第１領域及び第２領域が第１タンタル酸化物層３ａ及び第２タンタル酸化物層３ｂにそれぞれ相当し、このようにして形成された第１タンタル酸化物層３ａ及び第２タンタル酸化物層３ｂによって抵抗変化層３が構成されることになる。

次に、上記のようにして形成された抵抗変化層３の上に、スパッタリング法により、厚さ０．２μｍの上部電極４を形成することにより、抵抗変化素子１０が得られる。

なお、下部電極２及び上部電極４並びに抵抗変化層３の大きさ及び形状は、マスク及びリソグラフィによって調整することができる。本実施の形態では、上部電極４及び抵抗変化層３の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ²）とし、下部電極２と抵抗変化層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ²）とした。

また、本実施の形態では、第１タンタル酸化物層３ａの組成をＴａＯ_x（ｘ＝１．５４）とし、第２タンタル酸化物層３ｂの組成をＴａＯ_y（ｙ＝２．４７）としている。なお、本発明の実施の形態における酸化物層の組成解析には、すべてラザフォード後方散乱法（ＲＢＳ）を用いている。さらに、抵抗変化層３の厚みを３０ｎｍとし、第１タンタル酸化物層３ａの厚みを２２ｎｍ、第２タンタル酸化物層３ｂの厚みを８ｎｍとしている。

なお、本実施形態においては、ｘ＝１．５４、ｙ＝２．４７の場合にて説明をしているが、これに限ることなく、ｘの範囲は０．８≦ｘ≦１．９、ｙの範囲は２．１≦ｙ＜２．５であれば、本実施形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。

［抵抗変化素子の動作］
次に、上述した製造方法により得られた抵抗変化素子１０の動作について説明する。

以下では、抵抗変化層３の抵抗値が所定の高い値（例えば、２００００Ω）にある場合を高抵抗状態といい、同じく所定の低い値（例えば、７００Ω）にある場合を低抵抗状態という。

電源５を用いて、負極性の電圧パルスである書き込み電圧パルスを下部電極２及び上部電極４間に印加することにより、抵抗変化層３の抵抗値が減少し、抵抗変化層３が高抵抗状態から低抵抗状態へ変化する。以下では、これを書き込み過程という。

他方、電源５を用いて、正極性の電圧パルスである消去電圧パルスを下部電極２及び上部電極４間に印加することにより、抵抗変化層３の抵抗値が増加し、抵抗変化層３が低抵抗状態から高抵抗状態へ変化する。以下では、これを消去過程という。

なお、抵抗変化層３が低抵抗状態にある場合に、書き込み電圧パルスと同極性である負極性の電圧パルスが下部電極２及び上部電極４間に印加されたとしても、抵抗変化層３は低抵抗状態のまま変化しない。同様にして、抵抗変化層３が高抵抗状態にある場合に、消去電圧パルスと同極性である正極性の電圧パルスが下部電極２及び上部電極４間に印加されたとしても、抵抗変化層３は高抵抗状態のまま変化しない。

上記の書き込み過程及び消去過程を繰り返すことにより、抵抗変化素子１０が動作する。なお、連続して書き込み過程または消去過程を実行する所謂オーバーライト（上書き）が行われる場合もある。

本実施の形態では、第１回目から第Ｎ回目（Ｎは１以上）までの書き込み過程（以下、「第１書き込み過程」という）における書き込み電圧パルス（以下、「第１書き込み電圧パルス」という）の電圧値をＶｗ１とし、第（Ｎ＋１）回目以降の書き込み過程（以下、「第２書き込み過程」という）における書き込み電圧パルス（以下、「第２書き込み電圧パルス」という）の電圧値をＶｗ２とした場合に、｜Ｖｗ１｜＞｜Ｖｗ２｜を満たすようにする。

また、第１回目から第Ｍ回目（Ｍは１以上）までの消去過程（以下、「第１消去過程」という）における消去電圧パルス（以下、「第１消去電圧パルス」という）の電圧値をＶｅ１とし、第（Ｍ＋１）回目以降の消去過程（以下、「第２消去過程」という）における消去電圧パルス（以下、「第１消去電圧パルス」という）の電圧値をＶｅ２とした場合に、｜Ｖｅ１｜＞｜Ｖｅ２｜を満たすようにする。

なお、第１回目の書き込みからオーバーライトが行われる場合、すなわち上記第１書き込み過程が複数回発生する場合に、上記のＮが２以上となる。同様に、上記第１消去過程が複数回発生する場合に、上記のＭが２以上となる。

また、オーバーライトではなく、第１書き込み過程と第１消去過程とを複数回交互に繰り返し実行する場合があり、この場合もＮ及びＭが２以上となる。

このように、Ｎ及びＭは１以上の値であるが、これらＮ及びＭが１以上の何れの値であっても、第２書き込み過程は第１消去過程の次に続くように設定される。すなわち、第１書き込み過程と第２書き込み過程との間には必ず第１消去過程が存在し、第１書き込み過程と第２書き込み過程とが連続しないように設定される。第２書き込み過程が第１消去過程の次に続かず、第２書き込み過程が第１書き込み過程の次に続く場合（第１書き込み過程と第２書き込み過程とが連続する場合）、安定した抵抗変化を実現することが困難となるからである。

上述した本発明の実施の形態１の抵抗変化素子１０の駆動方法をフローチャートに表すと図２の通りになる。まず、電圧値Ｖｗ１の電圧パルスによって第１書き込み過程を実行する（Ｓ１０１）。このとき、抵抗変化層３は、初期状態の高抵抗状態（ＨＲ）から低抵抗状態（ＬＲ）へ変化する。次に、電圧値Ｖｅ１の電圧パルスによって第１消去過程を実行する（Ｓ１０２）。このとき、抵抗変化層３は、低抵抗状態から高抵抗状態へ変化する。

その後、第２書き込み過程及び第２消去過程を繰り返すステップＳ１０３を実行する。具体的には、電圧値Ｖｗ２の電圧パルスによる第２書き込み過程（Ｓ１０３Ａ）と、電圧値Ｖｅ２の電圧パルスによる第２消去過程（Ｓ１０３Ｂ）とを繰り返す。ここで、ステップＳ１０３Ａを実行したときには、抵抗変化層３が高抵抗状態から低抵抗状態へ変化し、ステップＳ１０３Ｂを実行したときには、抵抗変化層３が低抵抗状態から高抵抗状態へ変化する。

なお、上述したように、上記のＮ及びＭのいずれか一方または両方が２以上になる場合は、ステップＳ１０１及びステップＳ１０２のいずれか一方または両方が繰り返し実行されることになる。

本発明は、図２のフローチャートによって示される動作の具体的な実施方法を限定しないが、一例を挙げれば、ステップＳ１０１及びステップＳ１０２は、製造された抵抗変化素子に対する初期処理として、抵抗変化素子の出荷前に工場にて実行され、ステップＳ１０３は、ユーザが抵抗変化素子を実際に使用する（データを書き込み、消去する）ために実行されるとしてもよい。

後ほど詳しく述べるように、製造後の初期抵抗状態にある抵抗変化素子に対してステップＳ１０１及びステップＳ１０２を実施することで、抵抗変化素子の安定した高速動作及び良好なエンデュランス特性を実現することができる。そのため、抵抗変化素子に対して、出荷前にステップＳ１０１及びステップＳ１０２を実行し、所望の抵抗状態の変化が起きたことを確認することで、製品の良否判定と、動作特性を向上させる処理とを、一度に済ませることができる。

図３は、抵抗変化層３の抵抗状態の変化の一例を示すグラフである。この例では、第１書き込み電圧パルスの電圧値Ｖｗ１を−３．０Ｖとし、第２書き込み電圧パルスの電圧値Ｖｗ２を−２．０Ｖとしている。また、第１消去電圧パルスの電圧値Ｖｅ１を＋４．０Ｖとし、第２消去電圧パルスの電圧値Ｖｅ２を＋２．５Ｖとしている。なお、何れの場合も、パルス幅は１００ｎｓとしている。また、第１書き込み過程および第１消去過程をそれぞれ１回ずつ実行している。

図３を参照すると、抵抗変化層３の抵抗状態の変化が安定していることが分かる。このように、｜Ｖｗ１｜＞｜Ｖｗ２｜且つ｜Ｖｅ１｜＞｜Ｖｅ２｜を満たすように電圧パルスを両電極間に印加することにより、抵抗変化素子１０を安定して動作させることが可能になる。なお、本実施の形態では、｜Ｖｅ１｜≧｜Ｖｗ１｜且つ｜Ｖｅ２｜≧｜Ｖｗ２｜の条件も満たしている。この点も、抵抗変化素子１０の安定動作に寄与していると考えられる。

次に、抵抗変化素子１０がメモリとして使用され、１ビットデータの書き込みおよび読み出し処理を行う場合について、説明する。なお、以下では、抵抗変化層３が低抵抗状態にある場合を「１」に対応させ、高抵抗状態にある場合を「０」に対応させる。

図４は、本発明の実施の形態１の抵抗変化素子１０を動作させる回路の構成の一例及び当該抵抗変化素子１０にデータを書き込む場合における動作例を示す図である。図４に示すように、この回路は、抵抗変化素子１０と、第１端子１１及び第２端子１２とを備えている。抵抗変化素子１０の上部電極４は第１端子１１に電気的に接続されており、下部電極２は第２端子１２に電気的に接続されている。

図５は、本発明の実施の形態１の抵抗変化素子１０にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）における抵抗変化層３の抵抗値の変化を示す図である。なお、書き込み過程及び消去過程においては、図４に示すように、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが供給される。電圧パルスは、下部電極２及び接地点を基準に特定される。

抵抗変化素子１０が初期状態にある場合（抵抗変化層３の抵抗値が初期抵抗値にある場合）に、負極性の第１書き込み電圧パルス（電圧値Ｖｗ１）が第１端子１１に供給されると、図５に示すように、抵抗変化層３の抵抗値は初期抵抗値から減少し、抵抗変化層３が低抵抗状態Ｒａとなる。これにより、「１」を表す１ビットデータが書き込まれたことになる。次に、正極性の第１消去電圧パルス（電圧値Ｖｅ１）が第１端子１１に供給されると、抵抗変化層３が低抵抗状態Ｒａから高抵抗状態Ｒｂへ変化する。これにより、「０」を表す１ビットデータが書き込まれたことになる。

その後、抵抗変化層３が高抵抗状態Ｒｂにある場合において、負極性の第２書き込み電圧パルス（電圧値Ｖｗ２）が第１端子１１に供給されると、抵抗変化層３は高抵抗状態Ｒｂから低抵抗状態Ｒａへ変化する。他方、抵抗変化層３が低抵抗状態Ｒａにある場合において、正極性の第２消去電圧パルス（電圧値Ｖｅ２）が第１端子１１に供給されると、抵抗変化層３は低抵抗状態Ｒａから高抵抗状態Ｒｂへ変化する。

この回路においても、上述したとおり、｜Ｖｗ１｜＞｜Ｖｗ２｜且つ｜Ｖｅ１｜＞｜Ｖｅ２｜を満たすように電圧パルスを第１端子１１へ供給することにより、抵抗変化素子１０が安定して高速に動作するメモリとして機能することになる。

図６は、本発明の実施の形態１の抵抗変化素子１０を動作させる回路の構成の一例及び当該抵抗変化素子１０に書き込まれたデータを読み出す場合における動作例を示す図である。図６に示すように、データの読み出しを行う場合には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読出電圧が供給される。この読出電圧は、下部電極２及び接地点を基準に特定される。

図７は、データの読み出しの際に、本発明の実施の形態１の抵抗変化素子１０を備える回路を流れる電流の電流値と抵抗変化層３の抵抗値との関係を示す図である。第１端子１１に読出電圧が供給されると、抵抗変化層３の抵抗値に応じた電流が回路を流れる。すなわち、図７に示すように、抵抗変化層３が低抵抗状態Ｒａにある場合は電流値Ｉａの電流が回路を流れ、高抵抗状態Ｒｂにある場合は電流値Ｉｂの電流が回路を流れる。

図６に示すように第２端子１２が接地され、例えば＋０．５Ｖの読出電圧が第１端子１１に供給された場合に、第１端子１１と第２端子１２との間に流れる電流の電流値を検出することにより、抵抗変化層３が高低の何れの抵抗状態にあるのかを判別する。具体的には、検出した電流値がＩａであれば、抵抗変化層３が低抵抗状態Ｒａにあると判別する。その結果、抵抗変化素子１０に書き込まれたデータが「１」であることが分かる。他方、検出した電流値がＩｂであれば、抵抗変化層３が高抵抗状態Ｒｂにあると判別する。その結果、抵抗変化素子１０に書き込まれたデータが「０」であることが分かる。このようにして、抵抗変化素子１０に書き込まれたデータの読み出しが行われる。

本実施の形態の抵抗変化素子１０は、電源を切ったとしても抵抗値が変化しない。そのため、この抵抗変化素子１０を用いることにより、不揮発性記憶装置を実現することができる。

図８Ａは、本発明の実施の形態１の抵抗変化素子１０に電圧値を順次変化させながら複数の電圧パルスを与えた場合における抵抗変化層３の抵抗値の変化のヒステリシス特性を示すグラフである。測定に用いた抵抗変化素子１０は、抵抗変化層３の厚みが３０ｎｍ、第１タンタル酸化物層３ａの厚みが２２ｎｍ、第２タンタル酸化物層３ｂの厚みが８ｎｍである。第１タンタル酸化物３ａの組成は、タンタル酸化物をＴａＯｘと表記したときにｘ＝１．５４であり、第２のタンタル酸化物層３ｂの組成は、タンタル酸化物をＴａＯｙと表記したときにｙ＝２．４７である。

図８Ａに示すように、電圧パルスの電圧値が０から−３．０Ｖ程度に至るまでの間、抵抗変化層３の抵抗値は初期抵抗値を維持したままであり、−３．０Ｖ程度のしきい値電圧Ｖ_L1になったときに急激に減少する。その後、電圧パルスの電圧値が−３．０Ｖ程度から−３．５Ｖ程度の最低電圧を経て＋３．５Ｖに至るまでの間、抵抗変化層３の抵抗値は低い状態を維持し、＋３．５Ｖ程度のしきい値電圧Ｖ_H1になったときに上昇の予兆を示し、さらに＋４．０Ｖ程度の最高電圧を経て＋３．３Ｖ程度になったときに抵抗変化層３の抵抗値は急激に上昇する。次に、電圧パルスの電圧値が＋３．３Ｖ程度から０Ｖに至るまでの間、抵抗変化層３の抵抗値は高い状態を維持する。ここまでが、図８Ａにおいて「第１サイクル」と示した点の軌跡である。

次に、電圧パルスの電圧値が０Ｖから−１．０Ｖ程度に至るまでの間、抵抗変化層３の抵抗値は高い状態を維持し、−１．０Ｖ程度のしきい値電圧Ｖ_L2になったときに急激に減少する。その後、電圧パルスの電圧値が−１．０Ｖ程度から−１．５Ｖ程度の最低電圧を経て＋１．７Ｖ程度に至るまでの間、抵抗変化層３の抵抗値は低い状態を維持し、＋１．７Ｖ程度のしきい値電圧Ｖ_H2になったときに急激に上昇する。次に、＋１．７Ｖ程度から＋２．０Ｖ程度の最高電圧を経て０Ｖに至るまでの間、抵抗変化層３の抵抗値は高い状態を維持する。ここまでが、図８Ａにおいて「第２サイクル」と示した点の軌跡である。

さらに、電圧パルスの電圧値が０から−０．７Ｖ程度に至るまでの間、抵抗変化層３の抵抗値は高い状態を維持し、−０．７Ｖ程度のしきい値電圧Ｖ_L3になったときに急激に減少する。その後、電圧パルスの電圧値が−０．７Ｖ程度から−１．５Ｖ程度の最低電圧を経て＋１．７Ｖ程度に至るまでの間、抵抗変化層３の抵抗値は低い状態を維持し、＋１．７Ｖ程度のしきい値電圧Ｖ_H3になったときに急激に上昇する。次に、＋１．７Ｖ程度から＋２．０Ｖ程度の最高電圧を経て０Ｖまでの間、抵抗変化層３の抵抗値は高い状態を維持する。ここまでが、図８Ａにおいて「第３サイクル」と示した点の軌跡である。なお、「第４サイクル」と示した点の軌跡も、この「第３サイクル」の場合と同様になっている。

さらに、抵抗変化素子１０から抵抗変化層の厚みを変えて製造した別の抵抗変化素子を用いて同様の実験を行った。別の抵抗変化素子は、抵抗変化層３の厚みが５０ｎｍ、第１タンタル酸化物層３ａの厚みが４５ｎｍ、第２タンタル酸化物層３ｂの厚みが５ｎｍである。第１タンタル酸化物３ａの組成は、タンタル酸化物をＴａＯ_xと表記したときにｘ＝１．５４であり、第２のタンタル酸化物層３ｂの組成は、タンタル酸化物をＴａＯ_yと表記したときにｙ＝２．４７である。

図８Ｂは、上述した別の抵抗変化素子のヒステリシス特性を示すグラフである。図８Ａに示される抵抗変化素子１０の特性と比べて、各しきい値電圧の値は異なるが、類似した形状のグラフで表される特性が見られる。

発明者らは、図８Ａおよび図８Ｂの結果を含む、複数の実験の結果から、抵抗変化素子のヒステリシス特性には一般に次の性質があることを見出した。

（ｉ）第ｎ（ｎは１以上）サイクルにおいて抵抗変化層が低抵抗状態になるしきい値電圧Ｖ_Lnの絶対値は、抵抗変化層が初期抵抗状態にある第１サイクルにおいて最も大きく、第２サイクル以降では小さくなる。

（ｉｉ）各サイクルとも、抵抗変化層が高抵抗状態になるしきい値電圧Ｖ_Hnは、そのサイクルで抵抗変化層を低抵抗状態にするために印加した負極性の電圧パルスの最低電圧と比べて、絶対値において等しいか、より大きい。

なお、図８Ａでは、第１サイクルのしきい値電圧Ｖ_H1において抵抗変化層の抵抗値が上昇する予兆が見られるものの直ちに高抵抗状態になっていない。このような挙動は、後の考察から、実験回路に直列に挿入された保護抵抗に関係していることが分かった。保護抵抗の値を抵抗変化層の厚みに応じて適切に選択することで、図８Ｂのようなグラフで表されるヒステリシス特性が得られる。

以上の結果から、例えば図８Ａのヒステリシス特性に従って、第１書き込み電圧パルスの電圧値Ｖｗ１を−３．０Ｖ程度のしきい値電圧Ｖ_L1よりも低い−３．５Ｖに設定し、第１消去電圧パルスの電圧値Ｖｅ１を絶対値においてＶｗ１よりも大きい＋４．０Ｖ程度に設定することにより、第１書き込み過程及び第１消去過程を実行することが可能であることが分かる。

また、｜Ｖ_L1｜＞｜Ｖ_L2｜及び｜Ｖ_H1｜＞｜Ｖ_H2｜となることから、｜Ｖｗ１｜＞｜Ｖｗ２｜及び｜Ｖｅ１｜＞｜Ｖｅ２｜を満たすことを考慮すると、第２書き込み電圧パルスの電圧値Ｖｗ２を−０．７Ｖ乃至−２．５Ｖ程度の範囲内に設定し、第２消去電圧パルスの電圧値Ｖｅ２を＋１．７Ｖ乃至＋３．５Ｖ程度の範囲内に設定することが適当であるといえる。そのため、図２を参照しながら上述したように、本実施の形態においては、Ｖｗ１及びＶｗ２をそれぞれ−３．０Ｖ及び−２．０Ｖとし、Ｖｅ１及びＶｅ２をそれぞれ＋４．０Ｖ及び＋２．５Ｖとしている。

次に、各電圧パルスの電圧値の大小関係が抵抗変化素子のエンデュランス特性に影響する点について説明する。

図９は、｜Ｖｅ１｜＞｜Ｖｅ２｜である場合におけるエンデュランス特性の良否を調べた結果を示すグラフである。また、図１０は、｜Ｖｅ１｜≦｜Ｖｅ２｜である場合におけるエンデュランス特性の良否を調べた結果を示すグラフである。なお、ここでは、安定した抵抗変化が１００回繰り返された場合をエンデュランス特性が良好である（○印）とし、そうでない場合をエンデュランス特性が不良である（×印）としている。

図９に示すように、｜Ｖｅ１｜＞｜Ｖｅ２｜が成立し、且つ｜Ｖｗ１｜＞｜Ｖｗ２｜が成立する場合は、エンデュランス特性が良好となっている。これに対し、図９及び図１０に示すように、｜Ｖｅ１｜＞｜Ｖｅ２｜及び｜Ｖｗ１｜＞｜Ｖｗ２｜の少なくとも何れかが成立しない場合は、エンデュランス特性が不良となっている。

本実施の形態の抵抗変化素子１０においては、｜Ｖｅ１｜＞｜Ｖｅ２｜及び｜Ｖｗ１｜＞｜Ｖｗ２｜の何れもが成立する。したがって、上記の実験結果を踏まえると、本実施の形態の抵抗変化素子１０のエンデュランス特性が良好であることが分かる。

［比較例１］
以下、比較例１の抵抗変化素子について説明する。なお、この比較例１の抵抗変化素子の構成は、本実施の形態の抵抗変化素子１０と同様であるため、説明を省略する。

図１１は、第１書き込み電圧パルスの電圧値Ｖｗ１及び第２書き込み電圧パルスの電圧値Ｖｗ２が−２．０Ｖと同一であって、且つ第１消去電圧パルスの電圧値Ｖｅ１及び第２消去電圧パルスの電圧値Ｖｅ２が＋２．５Ｖと同一である場合における、比較例１の抵抗変化素子が備える抵抗変化層の抵抗状態の変化を示すグラフである。なお、何れの場合も、パルス幅は１００ｎｓとしている。

図１１に示すように、比較例１においては、抵抗変化層の抵抗値は初期抵抗値のままであり、抵抗状態の変化がみられない。したがって、この比較例１の抵抗変化素子をメモリに用いることはできない。

［比較例２］
次に、比較例２の抵抗変化素子について説明する。なお、この比較例２の抵抗変化素子の構成も、本実施の形態の抵抗変化素子１０と同様であるため、説明を省略する。

図１２は、第１書き込み電圧パルスの電圧値Ｖｗ１及び第２書き込み電圧パルスの電圧値Ｖｗ２が−３．０Ｖと同一であって、且つ第１消去電圧パルスの電圧値Ｖｅ１及び第２消去電圧パルスの電圧値Ｖｅ２が＋４．０Ｖと同一である場合における、比較例２の抵抗変化素子が備える抵抗変化層の抵抗状態の変化を示すグラフである。なお、何れの場合も、パルス幅は１００ｎｓとしている。

図１２に示すように、比較例２においては、パルス数が１０程度までは抵抗変化層の抵抗状態の変化がみられるものの、それ以降は低抵抗状態における抵抗値と高抵抗状態における抵抗値との差が著しく小さくなる場合があり、パルス数が９０以降になると当該差が小さい状況が続いている。

これらの比較例１及び２から分かるように、｜Ｖｗ１｜＝｜Ｖｗ２｜及び｜Ｖｅ１｜＝｜Ｖｅ２｜が成立する場合では、安定した動作が可能な抵抗変化素子を実現することができない。これに対し、本実施の形態の抵抗変化素子１０の場合では、図３に示すように、安定した動作を得ることができる。

（実施の形態２）
上述したように、実施の形態１の駆動方法は、抵抗変化素子１０に良好なエンデュランス特性を与えているが、極めて稀に、第２書き込み過程または第２消去過程における書き込みに失敗する（つまり、抵抗変化層が所望の抵抗状態に変化しない）場合がある。実施の形態２の抵抗変化素子は、そのような失敗が起きた場合に、回復書き込み過程または回復消去過程を実行することによって、より安定した動作を得ることができるものである。

図１３は、本発明の実施の形態２の抵抗変化素子の駆動方法による抵抗変化層の抵抗状態の変化の一例を示すグラフである。図１３は、第１書き込み過程及び第１消去過程を経た後に、第２書き込み過程において第２書き込み電圧パルス（電圧値Ｖｗ２：−２．０Ｖ、パルス幅：１００ｎｓ）を印加し、第２消去過程において第２消去電圧パルス（電圧値Ｖｅ２：＋２．５Ｖ、パルス幅：１００ｎｓ）を印加している場合に、第２書き込み過程の書き込みに失敗したときの、抵抗変化層の抵抗状態の変化の一例を示している。

書き込みの失敗は、電圧パルスの印加後に抵抗変化層が所望の抵抗状態になっているか（例えば、第２書き込み過程の後であれば低抵抗状態になっているか）を検証するベリファイ過程において検出される。

図１３の例では、書き込みに失敗した後、回復書き込み過程において回復書き込み電圧パルス（電圧値Ｖｗ３：−３．０Ｖ、パルス幅：１００ｎｓ）を印加し、後続する回復消去過程において回復消去電圧パルス（電圧値Ｖｅ３：＋４．０Ｖ、パルス幅：１００ｎｓ）を印加している。ここで、回復書き込み電圧パルスの電圧値Ｖｗ３の絶対値は第２書き込み電圧パルスの電圧値Ｖｗ２の絶対値よりも大きく、回復消去電圧パルスの電圧値Ｖｅ３の絶対値は第２消去電圧パルスの電圧値Ｖｅ２の絶対値よりも大きい。例えば、図１３に示されるように、Ｖｗ３＝Ｖｗ１かつＶｅ３＝Ｖｅ１としてもよい。

図１３を参照すると、書き込みに失敗した後に、第１書き込み電圧パルスと電圧値が等しい回復書き込み電圧パルス及び第１消去電圧パルスと電圧値が等しい回復消去電圧パルスを印加することによって、その後は安定して抵抗状態の変化が行われることを確認することができる。

上述した本発明の実施の形態２の抵抗変化素子の駆動方法をフローチャートに表すと図１４の通りになる。まず、電圧値Ｖｗ１の電圧パルスによって第１書き込み過程を実行する（Ｓ１０１）。このとき、抵抗変化層は、初期状態の高抵抗状態（ＨＲ）から低抵抗状態（ＬＲ）へ変化する。次に、電圧値Ｖｅ１の電圧パルスによって第１消去過程を実行する（Ｓ１０２）。このとき、抵抗変化層は、低抵抗状態から高抵抗状態へ変化する。

その後、第２書き込み過程、ベリファイ過程、及び第２消去過程を繰り返すステップＳ１１３を実行する。具体的には、電圧値Ｖｗ２の電圧パルスによる第２書き込み過程（Ｓ１０３Ａ）と、抵抗変化層の抵抗状態を変化させない程度の低い再生電圧によるベリファイ過程（Ｓ１０３Ｃ）と、電圧値Ｖｅ２の電圧パルスによる第２消去過程（Ｓ１０３Ｂ）とを繰り返す。

ベリファイ過程（Ｓ１０３Ｃ）では、再生電圧を抵抗変化素子に印加し、抵抗変化素子に流れる電流値をしきい値比較することで、抵抗変化層が所望の抵抗状態になっているかを検証する。

ベリファイ過程で、抵抗変化層が低抵抗状態になっていない場合（Ｓ１０３ＣでＮＧ）、電圧値Ｖｗ３（例えば、Ｖｗ３＝Ｖｗ１）の電圧パルスによって回復書き込み過程を実行する（Ｓ１０４）。このとき抵抗変化層は、高抵抗状態（ＨＲ）から低抵抗状態（ＬＲ）へ変化する。次に、電圧値Ｖｅ３（例えば、Ｖｅ３＝Ｖｅ１）の電圧パルスによって回復消去過程を実行する（Ｓ１０５）。このとき、抵抗変化層は、低抵抗状態から高抵抗状態へ変化する。

その後、第２書き込み過程、ベリファイ過程、及び第２消去過程を繰り返すステップＳ１１３を実行する。

このような駆動方法によれば、図１３から確認されるように、第２書き込み過程における書き込みに失敗した場合に、回復書き込み過程および回復消去過程を実行することで、再び第２書き込み過程および第２消去過程において所望の抵抗状態の変化が起こるようになる。

なお、上記では、第２書き込み過程における書き込み（低抵抗状態になっているか）を検証するベリファイ過程を設ける例を説明したが、第２消去過程における書き込み（高抵抗状態になっているか）を検証するベリファイ過程を設けてもよい。

第２消去過程の後のベリファイ過程で、抵抗変化層が高抵抗状態になっていないことが検出された場合は、まず回復消去過程を実行し、続いて回復書き込み過程を実行する。

（実施の形態３）
実施の形態３は、実施の形態１において説明した抵抗変化素子を備える不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。

［不揮発性記憶装置の構成］
図１５は、本発明の実施の形態３の不揮発性記憶装置の構成の一例を示すブロック図である。図１５に示すように、不揮発性記憶装置２００は、抵抗変化素子を具備するメモリアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とを備えている。ここで、制御部２０３と、ワード線ドライバ２０５と、ビット線／プレート線ドライバ２０７とを、駆動部２０８と総称する。

メモリアレイ２０１は、図１５に示すように、縦方向に延びる２本のワード線Ｗ２０１、Ｗ２０２と、当該ワード線Ｗ２０１、Ｗ２０２と交差して横方向に延びる２本のビット線Ｂ２０１、Ｂ２０２と、当該ビット線Ｂ２０１、Ｂ２０２に一対一で対応して設けられる横方向に延びる２本のプレート線Ｐ２０１、Ｐ２０２と、ワード線Ｗ２０１、Ｗ２０２及びビット線Ｂ２０１、Ｂ２０２との各交差点に対応してマトリクス状に設けられた４個のトランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２と、当該４個のトランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２に一対一で対応してマトリクス状に設けられたメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２とを具備している。

なお、これらの各構成要素の個数または本数は上記のものに限定されるわけではない。例えば、メモリアレイ２０１は上記のように４個のメモリセルを具備しているが、これは一例であり、５個以上のメモリセルを具備する構成であってもよい。

上述したメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２は、実施の形態１において図４を参照して説明した素子に相当する。図４を併せて参照しながらメモリアレイ２０１の構成についてさらに説明すると、トランジスタＴ２１１及びメモリセルＭＣ２１１は、ビット線Ｂ２０１とプレート線Ｐ２０１との間に設けられており、トランジスタＴ２１１のソースとメモリセルＭＣ２１１の第１端子１１とが接続されるべく直列に並んでいる。より詳しくは、トランジスタＴ２１１は、ビット線Ｂ２０１とメモリセルＭＣ２１１との間で、ビット線Ｂ２０１及びメモリセルＭＣ２１１と接続されており、メモリセルＭＣ２１１は、トランジスタＴ２１１とプレート線Ｐ２０１との間で、トランジスタＴ２１１及びプレート線Ｐ２０１と接続されている。また、トランジスタＴ２１１のゲートはワード線Ｗ２０１に接続されている。

なお、他の３個のトランジスタＴ２１２、Ｔ２２１、Ｔ２２２及びこれらのトランジスタＴ２１２、Ｔ２２１、Ｔ２２２と直列に配置される３個のメモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の接続状態は、トランジスタＴ２１１及びメモリセルＭＣ２１１の場合と同様であるので、説明を省略する。

以上の構成により、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２のそれぞれのゲートに、ワード線Ｗ２０１、Ｗ２０２を介して所定の電圧（活性化電圧）が供給されると、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２のドレイン及びソース間が導通することになる。

アドレスバッファ２０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。ここで、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。

制御部２０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、記憶モード、リセットモード、及び再生モードのうちのいずれか１つのモードを選択する。

記憶モードにおいて、制御部２０３は、外部回路から受け取った入力データＤｉｎに応じて、「記憶電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。

また、再生モードの場合、制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。この再生モードでは、制御部２０３はさらに、ビット線／プレート線ドライバ２０７から出力される信号Ｉ_READを受け取り、この信号Ｉ_READに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。この信号Ｉ_READは、再生モードのときにプレート線Ｐ２０１、Ｐ２０２を流れる電流の電流値を示す信号である。

さらに、リセットモードにおいて、制御部２０３は、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の記憶状態を確認し、その記憶状態に応じて、「リセット電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。

行デコーダ２０４は、アドレスバッファ２０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、２本のワード線Ｗ２０１、Ｗ２０２のうちの何れか一方を選択する。ワード線ドライバ２０５は、行デコーダ２０４の出力信号に基づいて、行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。

列デコーダ２０６は、アドレスバッファ２０２から出力された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、２本のビット線Ｂ２０１、Ｂ２０２のうちの何れか一方を選択するとともに、２本のプレート線Ｐ２０１、Ｐ２０２のうちの何れか一方を選択する。

ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線に記憶電圧Ｖ_WRITEを印加するとともに、同じく選択されたプレート線を接地状態にする。

また、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線に再生電圧Ｖ_READを印加するとともに、同じく選択されたプレート線を接地状態にする。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号Ｉ_READを制御部２０３に出力する。

また、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線にリセット電圧Ｖ_RESETを印加するとともに、同じく選択されたプレート線を接地状態にする。

ここで、記憶電圧Ｖ_WRITEの電圧値は、例えば、第１書き込み過程においては−３．５Ｖに、第２書き込み過程においては−２．５Ｖにそれぞれ設定され、そのパルス幅が１００ｎｓに設定される。また、再生電圧Ｖ_READの電圧値は、例えば＋０．５Ｖに設定される。さらに、リセット電圧Ｖ_RESETの電圧値は、例えば、第１消去過程においては＋４．０Ｖに、第２消去過程においては＋２．５Ｖにそれぞれ設定され、そのパルス幅は１００ｎｓに設定される。

このような電圧値が異なる複数の電圧パルスは、例えば、複数種の電圧を生成可能な電圧発生回路（図示省略）を用いて生成される。どの電圧値の電圧パルスを生成するかを決定する方法の一例が、以下の動作例で詳細に説明される。

［不揮発性記憶装置の動作］
以下、上述したように構成される不揮発性記憶装置２００の動作例を、上記の記憶モード（メモリセルに入力データＤｉｎを書き込むモード）、リセットモード（メモリセルに書き込まれたデータをリセットするモード）、及び再生モード（メモリセルに書き込まれたデータを出力データＤｏｕｔとして出力（再生）するモード）の各モードに分けて説明する。ここで、上記の第１書き込み過程及び第２書き込み過程は記憶モードに該当し、第１消去過程及び第２消去過程はリセットモードに該当する。

なお、説明の便宜上、モード選択信号ＭＯＤＥには、記憶モードが上記の第１書き込み過程及び第２書き込み過程のいずれに該当するかを指定し、かつリセットモードが上記の第１消去過程及び第２消去過程のいずれに該当するかを指定する情報が含まれているものとする。制御部２０３は、モード選択信号ＭＯＤＥを介して、外部回路から、第１書き込み過程、第２書き込み過程、第１消去過程、第２消去過程のうちのいずれを実行すべきかを指定される。

また、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１のアドレスを示す信号であるものとする。

〔記憶モード〕
制御部２０３は、外部回路から入力データＤｉｎを受け取る。ここで、制御部２０３は、この入力データＤｉｎが「１」である場合に、「記憶電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。一方、制御部２０３は、入力データＤｉｎが「０」である場合には制御信号ＣＯＮＴを出力しない。

「記憶電圧印加」を示す制御信号ＣＯＮＴには、モード選択信号ＭＯＤＥの指定に応じて、上記の第１書き込み電圧パルスおよび第２書き込み電圧パルスのうちの何れをメモリセルに印加すべきかを示す情報が含まれる。

ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ２０１に記憶電圧Ｖ_WRITEを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ２０１を接地状態にする。

このとき、行デコーダ２０４によって選択されたワード線Ｗ２０１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。

このため、第１書き込み過程においては、記憶電圧Ｖ_WRITEとして、電圧値が−３．５Ｖでパルス幅が１００ｎｓの第１書き込み電圧パルスが、メモリセルＭＣ２１１に印加される。また、第２書き込み過程においては、記憶電圧Ｖ_WRITEとして、電圧値が−２．５Ｖでパルス幅が１００ｎｓの第２書き込み電圧パルスが、メモリセルＭＣ２１１に印加される。これにより、メモリセルＭＣ２１１は、高抵抗状態から低抵抗状態へと変化する。他方、メモリセルＭＣ２２１、ＭＣ２２２には書き込み電圧パルスは印加されず、且つメモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。

このようにして、メモリセルＭＣ２１１のみを低抵抗状態へ変化させることができ、これにより、メモリセルＭＣ２１１に、低抵抗状態に対応する「１」を示す１ビットデータが書き込まれる（１ビットデータが記憶される）。

なお、メモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の不揮発性記憶装置２００の記憶モードにおける動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。

〔再生モード〕
制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。

ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ２０１に再生電圧Ｖ_READを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ２０１を接地状態にする。

このとき、行デコーダ２０４によって選択されたワード線Ｗ２０１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。

このため、記憶電圧Ｖ_READとして、電圧値が＋０．５Ｖの測定電圧が、メモリセルＭＣ２１１に印加される。これにより、メモリセルＭＣ２１１の抵抗値に応じた電流値を示す電流が、メモリセルＭＣ２１２を介して、プレート線Ｐ２０１に流れ込む。

なお、メモリセルＭＣ２２１、ＭＣ２２２には測定電圧が印加されず、且つメモリセルＭＣ２１２と特列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２には上記電流が流れない。

次に、ビット線／プレート線ドライバ２０７は、プレート線Ｐ２０１を流れる電流の電流値を測定し、その測定値を示す信号Ｉ_READを制御部２０３に出力する。

制御部２０３は、その信号Ｉ_READに示された電流値に応じた出力データＤｏｕｔを外部へ出力する。例えば、信号Ｉ_READに示された電流値が、メモリセルＭＣ２１１が低抵抗状態のときに流れる電流の電流値に相当する場合、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。

このようにして、メモリセルＭＣ２１１のみに当該メモリセルＭＣ２１１の抵抗値に応じた電流が流れ、当該電流がプレート線Ｐ２０１に流出される。これにより、メモリセルＭＣ２１１から「１」を示す１ビットデータが読み出される（１ビットデータが再生される）。

なお、メモリセルＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の不揮発性記憶装置２００の再生モードにおける動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。

〔リセットモード〕
リセットモードにおいては、まず制御部２０３が、上記再生モードを実行することによってメモリセルＭＣ２１１の抵抗値の状態（記憶状態）を取得する。そして、メモリセルＭＣ２１１に「１」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１が低抵抗状態にあると判定した場合）、制御部２０３は、「リセット電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。他方、メモリセルＭＣ２１１に「０」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１が高抵抗状態にあると判定した場合）は、制御部２０３は上記制御信号ＣＯＮＴを出力しない。

「リセット電圧印加」を示す制御信号ＣＯＮＴには、モード選択信号ＭＯＤＥの指定に応じて、上記の第１消去電圧パルスおよび第２消去電圧パルスのうちの何れをメモリセルに印加すべきかを示す情報が含まれる。

ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ２０１にリセット電圧Ｖ_RESETを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ２０１を接地状態にする。

このとき、行デコーダ２０４によって選択されたワード線Ｗ２０１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。

このため、第１消去過程においては、リセット電圧Ｖ_RESETとして、電圧値が＋４．０Ｖでパルス幅が１００ｎｓの第１消去電圧パルスが、メモリセルＭＣ２１１に印加される。また、第２消去過程においては、リセット電圧Ｖ_RESETとして、電圧値が＋２．５Ｖでパルス幅が１００ｎｓの第２消去電圧パルスが、メモリセルＭＣ２１１に印加される。これにより、メモリセルＭＣ２１１は、低抵抗状態から高抵抗状態へと変化する。他方、メモリセルＭＣ２２１、ＭＣ２２２には消去電圧パルスは印加されず、且つメモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。

このようにして、メモリセルＭＣ２１１のみを高抵抗状態へ変化させることができる。これにより、メモリセルＭＣ２１１に記憶された低抵抗状態に対応する「１」を示す１ビットデータが、高抵抗状態に対応する「０」にリセットされる。

なお、メモリセルＭＣ２１１のリセットが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の不揮発性記憶装置２００のリセットモードにおける動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。

以上のように、不揮発性記憶装置２００は、記憶モードにおいて、第１書き込み電圧パルスの電圧値の絶対値を第２書き込み電圧パルスの電圧値の絶対値よりも大きくし、且つ、リセットモードにおいて、第１消去電圧パルスの電圧値の絶対値を第２消去電圧パルスの電圧値の絶対値よりも大きくしている。これにより、安定した高速動作及び良好なエンデュランス特性を実現することができる。

また、別の構成として、不揮発性記憶装置が、初期処理としての第１書き込み過程および第１消去過程を、全てのメモリセルに対して自律的に実行してもよい。

そのような不揮発性記憶装置では、例えば、制御部に、初期処理済みか否かを示すフラグレジスタと、全てのメモリセルを順次指定できるアドレスカウンタとが追加される。

制御部は、アドレスカウンタで順次指定される全てのメモリセルに対して第１書き込み過程および第１消去過程を実行し終えた後、フラグレジスタの値を初期処理済みに更新し、その後、外部回路からのアクセスに応じて、第２書き込み過程および第２消去過程を実行する。

（実施の形態４）
実施の形態４は、実施の形態１において説明した抵抗変化素子を備えるクロスポイント型の不揮発性記憶装置である。ここで、クロスポイント型の不揮発性記憶装置とは、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた態様の記憶装置である。

以下、この実施の形態４の不揮発性記憶装置の構成及び動作について説明する。

［不揮発性記憶装置の構成］
図１６は、本発明の実施の形態４の不揮発性記憶装置の構成の一例を示すブロック図である。図１６に示すように、クロスポイント型の不揮発性記憶装置１００は、抵抗変化素子を具備するメモリアレイ１０１と、アドレスバッファ１０２と、制御部１０３と、行デコーダ１０４と、ワード線ドライバ１０５と、列デコーダ１０６と、ビット線ドライバ１０７とを備えている。ここで、制御部１０３と、ワード線ドライバ１０５と、ビット線ドライバ１０７とを、駆動部１０８と総称する。

メモリアレイ１０１は、図１６に示すように、互いに平行にして縦方向に延びるように形成された複数のワード線Ｗ１０１、Ｗ１０２、Ｗ１０３、…と、これらのワード線Ｗ１０１、Ｗ１０２、Ｗ１０３、…と交差し、互いに平行にして横方向に延びるように形成された複数のビット線Ｂ１０１、Ｂ１０２、Ｂ１０３、…とを具備している。ここで、ワード線Ｗ１０１、Ｗ１０２、Ｗ１０３、…は、基板（図示せず）の主面に平行な第１の平面内において形成されており、ビット線Ｂ１０１、Ｂ１０２、Ｂ１０３、…は、その第１の平面より上方に位置し且つ第１の平面に実質的に平行な第２の平面内において形成されている。そのため、ワード線Ｗ１０１、Ｗ１０２、Ｗ１０３、…とビット線Ｂ１０１、Ｂ１０２、Ｂ１０３、…とは立体交差しており、その立体交差点に対応して、複数のメモリセルＭＣ１１１、ＭＣ１１２、ＭＣ１１３、ＭＣ１２１、ＭＣ１２２、ＭＣ１２３、ＭＣ１３１、ＭＣ１３２、ＭＣ１３３、…（以下、「メモリセルＭＣ１１１、ＭＣ１１２、…」と表す）が設けられている。

個々のメモリセルＭＣは、直列に接続された抵抗変化素子と、例えば双方向ダイオードで構成される電流制限素子Ｄ１１１、Ｄ１１２、Ｄ１１３、Ｄ１２１、Ｄ１２２、Ｄ１２３、Ｄ１３１、Ｄ１３２、Ｄ１３３、…とを具備しており、当該抵抗変化素子はビット線Ｂ１０１、Ｂ１０２、Ｂ１０３、…と、電流制限素子は抵抗変化素子及びワード線Ｗ１０１、Ｗ１０２、Ｗ１０３…とそれぞれ接続されている。なお、この抵抗変化素子として、実施の形態１の抵抗変化素子１０を用いることができる。

アドレスバッファ１０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ１０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ１０６に出力する。ここで、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１１２、ＭＣ１２１、…のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。

制御部１０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード（上記の第１及び第２書き込み過程並びに第１及び第２消去過程に該当）及び読み出しモードのうちのいずれか１つのモードを選択する。

書き込みモードにおいて、制御部１０３は、外部回路から受け取った入力データＤｉｎに応じて、書き込み電圧パルスまたは消去電圧パルスをワード線ドライバ１０５に出力する。

また、読み出しモードの場合、制御部１０３は、読み出し（再生）電圧をワード線ドライバ１０５に出力する。この読み出しモードでは、制御部１０３はさらに、ワード線ドライバ１０５から出力される信号Ｉ_READを受け取り、この信号Ｉ_READに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。この信号Ｉ_READは、読み出しモードのときにワード線Ｗ１０１、Ｗ１０２、Ｗ１０３、…を流れる電流の電流値を示す信号である。

行デコーダ１０４は、アドレスバッファ１０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線Ｗ１０１、Ｗ１０２、Ｗ１０３、…のうちの何れか一つを選択する。ワード線ドライバ１０５は、行デコーダ１０４の出力信号に基づいて、行デコーダ１０４によって選択されたワード線に活性化電圧を印加する。

列デコーダ１０６は、アドレスバッファ１０２から出力された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１０１、Ｂ１０２、Ｂ１０３、…のうちの何れか一つを選択する。

ビット線ドライバ１０７は、列デコーダ１０６の出力信号に基づいて、列デコーダ１０６によって選択されたビット線を接地状態にする。

なお、本実施の形態は、１層型のクロスポイント型記憶装置であるが、メモリアレイを積層することにより積層型のクロスポイント型記憶装置としてもよい。

また、抵抗変化素子と電流制限素子とは、その位置関係が入れ替わっていてもよい。すなわち、ワード線が抵抗変化素子に、ビット線が電流制限素子にそれぞれ接続されていてもよい。

さらに、ビット線及びワード線のうちのいずれか一方または両方が抵抗変化素子へ電力を供給する構成であってもよい。すなわち、ビット線及びワード線のいずれか一方を接地し、他方から抵抗変化素子に電源電圧を印加して電力を供給してもよく、また、ビット線及びワード線の両方にそれぞれ接地電圧と異なる電源電圧を印加し、これらビット線とワード線との間に設けられる所定の電圧差にて抵抗変化素子に電力を供給してもよい。

［不揮発性記憶装置の動作］
以下、上述したように構成される不揮発性記憶装置１００の動作例を、上記の書き込みモード及び読み出しモードの各モードに分けて説明する。なお、ビット線及びワード線を選択する方法、並びに電圧パルスを印加する方法などについては、周知のものが利用可能であるため、詳細な説明を省略する。

また、説明の便宜上、モード選択信号ＭＯＤＥには、書き込みモードが上記の第１書き込み過程、第２書き込み過程、第１消去過程、及び第２消去過程のいずれに該当するかを指定する情報が含まれているものとする。制御部１０３は、モード選択信号ＭＯＤＥを介して、外部回路から、第１書き込み過程、第２書き込み過程、第１消去過程、第２消去過程のうちのいずれを実行すべきかを指定される。

以下では、メモリセルＭＣ１２２に対して書き込み／読み出しを行う場合を例にして説明する。

〔書き込みモード〕
メモリセルＭＣ１２２に「１」を表す１ビットデータを書き込む（記憶する）場合、ビット線ドライバ１０７によりビット線Ｂ１０２が接地され、ワード線ドライバ１０５によりワード線Ｗ１０２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ１０２に書き込み電圧パルスが印加される。ここで、書き込み電圧パルスの電圧値は、モード選択信号ＭＯＤＥの指定に応じて、第１書き込み過程においては−３．５Ｖに、第２書き込み過程においては−２．５Ｖにそれぞれ設定される。また、そのパルス幅は１００ｎｓに設定される。

以上のような動作により、メモリセルＭＣ１２２の抵抗変化素子には書き込み電圧パルスが印加されるので、メモリセルＭＣ１２２の抵抗変化素子は、「１」に対応する低抵抗状態になる。

他方、メモリセルＭＣ１２２に「０」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ１０２が接地され、ワード線ドライバ１０５によりワード線Ｗ１０２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ１０２に消去電圧パルスが印加される。ここで、消去電圧パルスの電圧値は、モード選択信号ＭＯＤＥの指定に応じて、第１消去過程においては＋４．０Ｖに、第２消去過程においては＋２．５Ｖにそれぞれ設定される。また、そのパルス幅は１００ｎｓに設定される。

以上のような動作により、メモリセルＭＣ１２２の抵抗変化素子には書き込み電圧パルスが印加されるので、メモリセルＭＣ１２２の抵抗変化層は、「０」に対応する高抵抗状態になる。

〔読み出しモード〕
メモリセルＭＣ１２２に書き込まれているデータを読み出す場合、ビット線ドライバ１０７によりビット線Ｂ１０２が接地され、ワード線ドライバ１０５によりワード線Ｗ１０２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ１０２に読出電圧が印加される。ここで、読出電圧の電圧値は＋０．５Ｖに設定される。

メモリセルＭＣ１２２に読出電圧が印加されると、メモリセルＭＣ１２２の抵抗変化層の抵抗値に応じた電流値を有する電流がビット線Ｂ１０２とワード線Ｗ１０２との間に流れる。制御部１０３は、この電流の電流値を検知し、その電流値と読出電圧とに基づいてメモリセルＭＣ１２２の抵抗状態を検出する。

メモリセルＭＣ１２２の抵抗変化層が低抵抗状態であれば、メモリセルＭＣ１２２に書き込まれているデータが「１」であることが分かる。他方、高抵抗状態であれば、メモリセルＭＣ１２２に書き込まれているデータが「０」であることが分かる。

以上のように、不揮発性記憶装置１００は、書き込みモードにおいて、第１書き込み電圧パルスの電圧値の絶対値を第２書き込み電圧パルスの電圧値の絶対値よりも大きくし、且つ、第１消去電圧パルスの電圧値の絶対値を第２消去電圧パルスの電圧値の絶対値よりも大きくしている。これにより、安定した高速動作及び良好なエンデュランス特性を実現することができる。

なお、本実施の形態の不揮発性記憶装置においても、前述の実施の形態の不揮発性記憶装置について行った説明と同様にして、初期処理としての第１書き込み過程および第１消去過程を、全てのメモリセルに対して自律的に実行してもよい。

（その他の実施の形態）
上記の各実施の形態において、抵抗変化層はタンタル酸化物の積層構造で構成されていたが、本発明はこれに限定されるわけではない。例えば、ハフニウム（Ｈｆ）酸化物の積層構造またはジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。

ハフニウム酸化物の積層構造を採用する場合は、第１ハフニウム酸化物の組成をＨｆＯ_xとし、第２ハフニウム酸化物の組成をＨｆＯ_yとすると、第１、第２ハフニウム酸化物ともに化学量論組成に対して酸素不足型の組成とし、ｘが０．９以上１．６以下程度であって、ｙが１．８９以上１．９７以下程度であることが好ましい。

また、ジルコニウム酸化物の積層構造を採用する場合は、第１ジルコニウム酸化物の組成をＺｒＯ_xとし、第２ジルコニウム酸化物の組成をＺｒＯ_yとすると、第１、第２ジルコニウム酸化物ともに化学量論組成に対して酸素不足型の組成とし、ｘが０．９以上１．４以下程度であって、ｙが１．８以上２以下程度であることが好ましい。

上記の酸素不足型ハフニウム酸化物および酸素不足型ジルコニウム酸化物は、上述した実施形態にて説明した酸素不足型タンタル酸化物と同様の製造方法で作成することができる。

なお、遷移金属酸化物の組成は、オージェ電子分光分析法（ＡＥＳ：Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、あるいはラザフォード後方散乱分析（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いることにより分析できるが、組成の絶対値をもっとも正確に分析できる手法は、ＲＢＳ法である。上記のハフニウム酸化物やジルコニウム酸化物においても、各遷移金属酸化物の組成分析は、ＲＢＳ法を用いて行った。

本発明の抵抗変化素子の駆動方法及び不揮発性記憶装置はそれぞれ、パーソナルコンピュータまたは携帯型電話機などの種々の電子機器に用いられる抵抗変化素子の駆動方法及び記憶装置などとして有用である。

１ 基板
２ 下部電極
３ 抵抗変化層
３ａ 第１タンタル酸化物層
３ｂ 第２タンタル酸化物層
４ 上部電極
５ 電源
１０ 抵抗変化素子
１１ 第１端子
１２ 第２端子
１００ 不揮発性記憶装置
１０１ メモリアレイ
１０２ アドレスバッファ
１０３ 制御部
１０４ 行デコーダ
１０５ ワード線ドライバ
１０６ 列デコーダ
１０７ ビット線ドライバ
１０８ 駆動部
Ｗ１０１、Ｗ１０２、Ｗ１０３ ワード線
Ｂ１０１、Ｂ１０２、Ｂ１０３ ビット線
ＭＣ１１１、ＭＣ１１２、ＭＣ１１３、ＭＣ１２１、ＭＣ１２２、ＭＣ１２３、ＭＣ１３１、ＭＣ１３２、ＭＣ１３３ メモリセル
Ｄ１１１、Ｄ１１２、Ｄ１１３、Ｄ１２１、Ｄ１２２、Ｄ１２３、Ｄ１３１、Ｄ１３２、Ｄ１３３ 電流制限素子
２００ 不揮発性記憶装置
２０１ メモリアレイ
２０２ アドレスバッファ
２０３ 制御部
２０４ 行デコーダ
２０５ ワード線ドライバ
２０６ 列デコーダ
２０７ ビット線／プレート線ドライバ
２０８ 駆動部
Ｗ２０１、Ｗ２０２ ワード線
Ｂ２０１、Ｂ２０２ ビット線
Ｐ２０１、Ｐ２０２ プレート線
ＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２ メモリセル
Ｔ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２ トランジスタ

Claims (14)

1. 与えられる電気的パルスに応じてその抵抗値が増加および減少する金属酸化物を備えた抵抗変化素子を駆動するための駆動方法であって、
   前記金属酸化物は、第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高い第２の酸化物層とが積層されて構成されており、
   前記駆動方法は、
   第１の極性の電圧パルスである書き込み電圧パルスを前記金属酸化物に与えることによって、当該金属酸化物の抵抗状態を高から低へ変化させる、１回以上の書き込み過程と、
   前記第１の極性とは異なる第２の極性の電圧パルスである消去電圧パルスを前記金属酸化物に与えることによって、当該金属酸化物の抵抗状態を低から高へ変化させる、１回以上の消去過程とを有し、
   第１回目から第Ｎ回目（Ｎは１以上）までの前記書き込み過程における書き込み電圧パルスの電圧値をＶｗ１とし、第（Ｎ＋１）回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をＶｗ２とした場合に｜Ｖｗ１｜＞｜Ｖｗ２｜を満たし、且つ、第１回目から第Ｍ回目（Ｍは１以上）までの前記消去過程における消去電圧パルスの電圧値をＶｅ１とし、第（Ｍ＋１）回目以降の前記消去過程における消去電圧パルスの電圧値をＶｅ２とした場合に｜Ｖｅ１｜＞｜Ｖｅ２｜を満たしており、
   第Ｍ回目の消去過程の次に第（Ｎ＋１）回目の前記書き込み過程が続く、抵抗変化素子の駆動方法。
2. ｜Ｖｅ１｜≧｜Ｖｗ１｜且つ｜Ｖｅ２｜≧｜Ｖｗ２｜をさらに満たす、請求項１に記載の抵抗変化素子の駆動方法。
3. 第（Ｎ＋１）回目以降の前記書き込み過程において、前記金属酸化物の抵抗状態を高から低への変化させることに失敗した場合に、電圧値がＶｗ３（但し、｜Ｖｗ３｜＞｜Ｖｗ２｜）である回復書き込み電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる回復書き込み過程と、
   第（Ｍ＋１）回目以降の前記消去過程において、前記金属酸化物の抵抗状態を低から高へ変化させることに失敗した場合に、電圧値がＶｅ３（但し、｜Ｖｅ３｜＞｜Ｖｅ２｜）である回復消去電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる回復消去過程と、
   をさらに含む請求項１または２に記載の抵抗変化素子の駆動方法。
4. 電圧値Ｖｗ１と電圧値Ｖｗ３とが等しく、且つ電圧値Ｖｅ１と電圧値Ｖｅ３とが等しい、請求項３に記載の抵抗変化素子の駆動方法。
5. 前記第１の酸化物は、ＴａＯ_x（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
   前記第２の酸化物は、ＴａＯ_y（但し、２．１≦ｙ＜２．５）で表される組成を有するタンタル酸化物で構成される、請求項１乃至４の何れかに記載の抵抗変化素子の駆動方法。
6. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加および減少する金属酸化物を具備する抵抗変化素子と、駆動部とを備え、
   前記金属酸化物は、第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高い第２の酸化物層とが積層されて構成されており、
   前記駆動部は、
   第１の極性の電圧パルスである書き込み電圧パルスを前記第１電極と前記第２電極との間に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、
   前記第１の極性とは異なる第２の極性の電圧パルスである消去電圧パルスを前記第１電極と前記第２電極との間に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる消去過程とを実行し、
   第１回目から第Ｎ回目（Ｎは１以上）までの前記書き込み過程における書き込み電圧パルスの電圧値をＶｗ１とし、第（Ｎ＋１）回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をＶｗ２とした場合に｜Ｖｗ１｜＞｜Ｖｗ２｜を満たし、且つ、第１回目から第Ｍ回目（Ｍは１以上）までの前記消去過程における消去電圧パルスの電圧値をＶｅ１とし、第（Ｍ＋１）回目以降の前記消去過程における消去電圧パルスの電圧値をＶｅ２とした場合に｜Ｖｅ１｜＞｜Ｖｅ２｜を満たしており、
   第Ｍ回目の消去過程の次に第（Ｎ＋１）回目の前記書き込み過程が続く、不揮発性記憶装置。
7. ｜Ｖｅ１｜≧｜Ｖｗ１｜且つ｜Ｖｅ２｜≧｜Ｖｗ２｜をさらに満たす、請求項６に記載の不揮発性記憶装置。
8. 前記駆動部は、
   第（Ｎ＋１）回目以降の前記書き込み過程において、前記金属酸化物の抵抗状態を高から低への変化させることに失敗した場合に、電圧値がＶｗ３（但し、｜Ｖｗ３｜＞｜Ｖｗ２｜）である回復書き込み電圧パルスを前記第１電極と前記第２電極との間に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる回復書き込み過程と、
   第（Ｍ＋１）回目以降の前記消去過程において、前記金属酸化物の抵抗状態を低から高へ変化させることに失敗した場合に、電圧値がＶｅ３（但し、｜Ｖｅ３｜＞｜Ｖｅ２｜）である回復消去電圧パルスを前記第１電極と前記第２電極との間に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる回復消去過程と、
   をさらに実行する、請求項６または７に記載の不揮発性記憶装置。
9. 電圧値Ｖｗ１と電圧値Ｖｗ３とが等しく、且つ電圧値Ｖｅ１と電圧値Ｖｅ３とが等しい、請求項８に記載の不揮発性記憶装置。
10. 前記第１の酸化物は、ＴａＯ_x（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
    前記第２の酸化物は、ＴａＯ_y（但し、２．１≦ｙ＜２．５）で表される組成を有するタンタル酸化物で構成される、請求項６乃至９の何れかに記載の不揮発性記憶装置。
11. 前記第１電極または前記第２電極に電気的に接続された電流制限素子をさらに備える、請求項６乃至１０の何れかに記載の不揮発性記憶装置。
12. 前記電流制限素子が選択トランジスタである、請求項１１に記載の不揮発性記憶装置。
13. 前記電流制限素子がダイオードである、請求項１１に記載の不揮発性記憶装置。
14. 与えられる電気的パルスに応じてその抵抗値が増加および減少する金属酸化物を備えた抵抗変化素子に対して初期処理を行うための初期処理方法であって、
    前記金属酸化物は、第１の酸化物層と、当該第１の酸化物層よりも酸素含有率が高い第２の酸化物層とが積層されて構成されており、
    第１の極性でかつ電圧値がＶｗ２の書き込み電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、
    前記書き込み過程に続いて、前記第１の極性とは異なる第２の極性でかつ電圧値がＶｅ２の消去電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる消去過程と、
    を繰り返すことによって、前記抵抗変化素子へのデータの書き込みと消去とが行われる場合に、
    前記初期処理方法は、
    前記第１の極性でかつ｜Ｖｗ１｜＞｜Ｖｗ２｜を満たす電圧値Ｖｗ１の電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を高から低へ変化させる、１回以上の初期書き込み過程と、
    前記初期書き込み過程に続いて、前記第２の極性でかつ｜Ｖｅ１｜＞｜Ｖｅ２｜を満たす電圧値Ｖｅ１の電圧パルスを前記金属酸化物に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる、１回以上の初期消去過程と、
    を含み、最後の前記初期消去過程の次に最初の前記書き込み過程が続く、抵抗変化素子の初期処理方法。

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