JPWO2008081742A1 - 抵抗変化型素子、抵抗変化型記憶装置、および抵抗変化型装置 - Google Patents

抵抗変化型素子、抵抗変化型記憶装置、および抵抗変化型装置 Download PDF

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Abstract

第１電極（２）と、第２電極（４）と、第１電極（２）と第２電極（４）との間に配設され第１電極（２）と第２電極（４）とに電気的に接続された抵抗変化層（３）とを備え、抵抗変化層（３）が（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、Ｘが０．３５以上０．９以下であり、第１電極（２）と第２電極（４）との間に第１の電圧を有する第１電圧パルスを印加することで第１電極（２）と第２電極（４）との間の電気抵抗が低下し、第１電極（２）と第２電極（４）との間に第１の電圧と極性が異なる第２の電圧を有する第２電圧パルスを印加することで第１電極（２）と第２電極（４）との間の電気抵抗が上昇する性質を有する抵抗変化型素子（１０）、抵抗変化型記憶装置、および抵抗変化型装置である。

Description


本発明は、抵抗変化型素子、抵抗変化型記憶装置、および抵抗変化型装置に関する。より詳しくは、印加される電圧パルスに応じて電気抵抗が変化する抵抗変化型素子、およびこれを利用した抵抗変化型記憶装置と抵抗変化型装置に関する。

電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化型素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。こうした要求に対して、既存のフローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界があると言われている。
上記要求に応えることのできる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ（１−ｘ）ＣａＸＭｎＯ３［ＰＣＭＯ］、ＬａＳｒＭｎＯ３［ＬＳＭＯ］、ＧｄＢａＣｏＸＯＹ［ＧＢＣＯ］など）を用いた不揮発性抵抗変化型素子が提案されている（特許文献１）。この技術は、ペロブスカイト材料に所定の極性の異なる（または同極性で電圧値の異なる）電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。
また、第２の従来技術として、遷移金属酸化物（ＮｉＯ、V２O、ＺｎＯ、Ｎｂ２O５、ＴｉＯ２、WO３、またはＣｏＯ）の膜に上記電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化型素子もある（特許文献２参照）。
また、第３の従来技術として、アモルファス酸化物（例えば、Ｔｉ、Ｖ、Ｆｅ、Ｃｏ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｇｅ、Ｓｉの中から選ばれる１つ以上の元素の酸化物）にＡｇまたはＣｕの電極を設けて電圧を印加することによって、電極材料であるＡｇまたはＣｕをイオン化して薄膜中に拡散させ、アモルファス酸化物の抵抗値を変化させた不揮発性抵抗変化型素子もある（特許文献３参照）。
第４の従来技術として、スピネル構造を有する材料層を電極で挟み、高抵抗化のための電気パルスの極性と低抵抗化の電気パルスの極性とが異なる（バイポーラ駆動される）ように構成された抵抗変化素子が提案されている（特許文献４、５）。
上述のような抵抗変化材料をメモリセルとして用い、さらに個々のメモリセル選択のためのトランジスタと組み合わせて構成することにより、不揮発性抵抗変化型素子の動作が実現される。
米国特許第６２０４１３９号明細書 特開２００４−３６３６０４号公報 特開２００４−３４２８４３号公報 特開２００５−３１７７８７号公報 特開２００６−０８０２５９号公報

しかしながら、前記第１の従来技術においては、動作の安定性や再現性が不十分であった。（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もあった。
前記第２の従来技術および前記第４の従来技術においては、抵抗変化層が安定して所定の抵抗値を示すようにするために、製造（層形成）後に高い電圧を印可するフォーミングと呼ばれる動作が必要であった。各素子毎にフォーミングをするとなると、非常に多くの素子を有する抵抗変化型記憶装置などの製造に長い時間が必要となるという問題があった。さらに、前記第２の従来技術においては、低抵抗状態から高抵抗状態への変化（リセット）時にはミリ秒オーダーの長いパルス幅の電圧パルス印加が必要となるために、低抵抗状態から高抵抗状態への書き込み速度（記録速度）が非常に遅いという問題もあった。
前記第３の従来技術においては、抵抗変化層がアモルファス構造であるため、長期間使用すると、抵抗変化層が結晶化して、特性が変化する可能性があるという問題があった。
本発明は前記従来の問題を解決することを目的とするものである。すなわち本発明は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子、抵抗変化型記憶装置、抵抗変化型装置を提供することを目的とする。

本発明者らは、抵抗変化型素子の抵抗変化層に用いられる材料を鋭意検討した。その結果、Ｆｅ３Ｏ４を主体とする抵抗変化材料を用いた場合に、低抵抗状態から高抵抗状態への書き込み速度が向上できることが判明した。しかしながら、Ｆｅ３Ｏ４を用いるとフォーミングが必要となることも明らかとなった。
本発明者らは、Ｆｅ３Ｏ４を抵抗変化材料とした場合に、フォーミングを不要とする技術を鋭意検討した。その結果、Ｆｅ３Ｏ４にＮｉやＺｎを不純物として混合すると、抵抗値が上昇し、フォーミングが不要となることが判明した。さらに、ＮｉやＺｎを混合した材料を用いた構成では、製造温度が低く（例えば３００℃以下）、低抵抗状態から高抵抗状態への書き込み速度が速く（１００ｎｓ程度）、データの保持特性（リテンション）が長いということが判明した。
得られた結果から考察を加えた結果、ＮｉやＺｎ以外でも、Ｃｕ、Ｍｎ、Ｃｏなどでも同様の効果が得られることが類推された。

すなわち、本発明の抵抗変化型素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、前記抵抗変化層が（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、Ｘが０．３５以上０．９以下であり、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、前記第１電極と前記第２電極との間に前記第１の電圧と極性が異なる第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する性質を有する。

かかる構成では、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子を提供できる。
また、上記抵抗変化型素子において、前記化学式で表される材料の抵抗率が０．５Ωｃｍ以上１００Ωｃｍ以下であってもよい。
かかる構成では、抵抗率を所定の範囲に調整した結果、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子を提供できる。
また、上記抵抗変化型素子において、前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、ＴｉＯ、ＴｉＮ、ＴｉＡｌＮ、Ｔａ、ＴａＮよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項１に記載の抵抗変化型素子。
かかる構成では、所定の金属を電極として、抵抗変化型素子を形成できる。
また、上記抵抗変化型素子において、前記抵抗変化層の厚みが、１０ｎｍ以上２００ｎｍ以下である、請求項１に記載の抵抗変化型素子。
かかる構成では、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。また、電圧印加時のブレークダウン（絶縁破壊）をより確実に回避することが可能となる。
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子と、電圧パルス印加装置とを備え、前記電圧パルス印加装置が、前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、１ビットデータまたは多値データを前記抵抗変化型素子に記憶する。
かかる構成では、電圧パルス印加装置から印加される電圧パルスによって抵抗変化型素子にデータが記録可能となる。よって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
また、上記抵抗変化型記憶装置において、前記電圧パルス印加装置が、前記第１電極と前記第２電極との間に正極性の電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記電圧パルス印加装置が、前記第１電極と前記第２電極との間に負極性の電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させて１ビットデータを記憶してもよい。
かかる構成では、電圧パルス印加装置から印加される正極性および負極性の電圧パルスによって抵抗変化型素子にデータが記録可能となる。よって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
また、上記抵抗変化型記憶装置において、第１方向に延びる複数のワード線と、前記ワード線に交差して第２方向に延びる複数のビット線と、前記複数のビット線に一対一で対応して前記第２方向に延びる複数のプレート線と、第１主端子と第２主端子と制御端子とを備え前記ワード線と前記ビット線との間の交差点に対応して設けられた複数のトランジスタと、第１電極と第２電極と前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え前記トランジスタのそれぞれに一対一で対応する複数の抵抗変化型素子と、前記複数のワード線に接続して前記ワード線への電圧印加を制御するワード線駆動部と、前記複数のビット線と前記複数のプレート線とに接続して、前記ビット線および前記プレート線への電圧印加を制御するビット線／プレート線駆動部と、前記ワード線駆動部と前記ビット線／プレート線駆動部とを制御する制御部とを備え、前記トランジスタの第１主端子がそれぞれ対応する前記交差点を通る前記ビット線と電気的に接続され、前記トランジスタの第２主端子がそれぞれ対応する前記抵抗変化型素子の第１電極に電気的に接続され、前記抵抗変化型素子の第２電極がそれぞれ対応する前記交差点を通る前記プレート線と電気的に接続され、前記トランジスタの制御端子がそれぞれ対応する前記交差点を通る前記ワード線に電気的に接続され、前記抵抗変化層が（Ｍ’ｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、前記化学式中のＭ’はＭｎ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎよりなる群から選ばれた一つあるいは複数の遷移金属であってもよい。
かかる構成では、上記抵抗変化型素子を各セルに含むメモリセルアレイを備えた抵抗変化型記憶装置が実現される。よって、高密度化され、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
また、上記抵抗変化型記憶装置において、前記ワード線駆動部は、前記制御部の制御に基づいて所定のデータを記憶する前記抵抗変化型素子に対応する前記トランジスタのゲートに接続されたいずれか一つのワード線に対し択一的に前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加するように構成されており、前記ビット線／プレート線駆動部は、前記制御部の制御に基づいて前記所定のデータを記憶する予定の前記抵抗変化型素子に対応する前記トランジスタに接続されたいずれか一つのビット線に対し択一的に第１電圧パルスを印加するとともに、前記ビット線に対応するプレート線に対し第２電圧パルスを印加するように構成されていてもよい。
かかる構成では、制御部の制御に基づいて印加される電圧パルスによって抵抗変化型素子にデータが記録可能となる。よって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
また、上記抵抗変化型記憶装置において、前記ワード線駆動部は、前記制御部の制御に基づいて予め記憶された所定のデータを読み出す前記抵抗変化型素子に対応する前記トランジスタのゲートに接続されたいずれか一つのワード線に対し択一的に前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加するように構成されており、前記ビット線／プレート線駆動部は、前記制御部の制御に基づいて前記所定のデータを読み出す前記抵抗変化型素子に対応する前記トランジスタに接続されたいずれか一つのビット線に対し択一的に第１読出電圧を印加するとともに、前記ビット線に対応するプレート線に対し第２読出電圧を印加するように構成されていてもよい。
かかる構成では、制御部の制御に基づいて印加される電圧によって抵抗変化型素子に記録されたデータが読み出し可能となる。よって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
本発明の抵抗変化型装置は、上記いずれかの抵抗変化型記憶装置と、所定のデータに基づいて演算を実行する論理回路と、を備え、前記論理回路は、書き込みモードと読み出しモードとを有し、前記書き込みモードでは前記抵抗変化型記憶装置に前記データを記憶させるように前記抵抗変化型記憶装置を制御し、前記読み出しモードでは前記抵抗変化型記憶装置に記憶された前記データを読み出すように前記抵抗変化型記憶装置を制御するように構成されている。
かかる構成では、論理回路を備えることにより、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型装置（Embedded-RAM）が実現される。
あるいは本発明の抵抗変化型装置は、上記いずれかの抵抗変化型記憶装置と、外部からの入力を受付ける入力装置と、前記入力装置に通信可能に接続されたプロセッサと、を備え、前記抵抗変化型記憶装置はプログラムを記憶可能に構成され、前記プロセッサは、プログラム実行モードとプログラム書き換えモードとを有し、前記プログラム書き換えモードでは前記抵抗変化型記憶装置に記憶されたプログラムを外部から入力装置を介して受け取ったプログラムに書き換え、前記プログラム実行モードでは前記抵抗変化型記憶装置に記憶されたプログラムを実行するように構成されている。
かかる構成では、入力装置とプロセッサとを備えることにより、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型装置（Reconfigurable-LSI）が実現される。
本発明の抵抗変化型素子へのデータ記録方法は、請求項１の抵抗変化型素子の第１電極と第２電極との間に極性の異なる２種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録する。
かかる構成では、極性の異なる電圧パルスを用いて、上記抵抗変化型素子にデータを記録できる。よって、バイポーラ型の駆動により、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子を用いた記憶装置を実現できる。
あるいは本発明の抵抗変化型素子へのデータ記録方法は、抵抗変化型素子の第１電極と第２電極との間に複数種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録し、前記複数種類の電圧パルスのうち少なくとも１種類は、他の電圧パルスと極性が異なっている。
かかる構成では、少なくとも一種類は極性の異なる電圧パルスを用いて、上記抵抗変化型素子にデータを記録できる。よって、バイポーラ型の駆動により、多値メモリ型であって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子を用いた記憶装置を実現できる。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子、抵抗変化型記憶装置、抵抗変化型装置を提供することが可能となる。
図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。 図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。 図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。 図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。 図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。 図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。 図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１０は、実施例３で得られた抵抗変化型素子に対し、約２万回の低抵抗状態への書き込み動作（電圧パルス：＋２Ｖ、１００ｎｓ）と高抵抗状態への書き込み動作（電圧パルス：−２Ｖ、１００ｎｓ）を繰り返した時の抵抗値変化を示す図である。 図１１は、実施例５の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１２は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１３は、比較例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１４は、比較例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１５は、実施例６の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１６は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。 図１７は、本発明の第３実施形態の半導体集積回路（Embedded-RAM）の一構成例を示したブロック図である。 図１８は、本発明の第４実施形態の半導体集積回路（ReconfigurableＬＳＩ）の一構成例を示したブロック図である。 図１９は、本発明の第１実施形態の抵抗変化型素子を用いた周波数可変回路の構成を示したブロック図である。 図２０は、本発明の第１実施形態の抵抗変化型素子を用いたミキシング回路の構成を示したブロック図である。
符号の説明

１ 基板
２ 下部電極
３ 抵抗変化層
４ 上部電極
５ 電極
１０ 抵抗変化型素子
１１ 第１端子
１２ 第２端子
２００ 抵抗変化型記憶装置
２０１ メモリアレイ
２０２ アドレスバッファ
２０３ 制御部
２０４ 行デコーダ
２０５ ワード線ドライバ
２０６ 列デコーダ
２０７ ビット線／プレート線ドライバ
３００ 抵抗変化型装置
３０１ 論理回路
４００ 抵抗変化型装置
４０１ プロセッサ
４０２ インターフェイス
Ｗ１、Ｗ２ ワード線
Ｂ１、Ｂ２ ビット線
Ｐ１、Ｐ２ プレート線
Ｔ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２ トランジスタ
ＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２ メモリセル
ＳＷａ、ＳＷｂ スイッチ
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。

（第１実施形態）
［構成］
図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。
図１に示すように、本実施形態の抵抗変化型素子１０は、基板１と、基板１の上に形成された下部電極２（第１電極）と、下部電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された上部電極４（第２電極）と、を備える。下部電極２と上部電極４とは、それぞれ抵抗変化層３に電気的に接続されている。なお、上部電極４が第１電極、下部電極２が第２電極であってもよい。
基板１は、例えばシリコン基板により構成される。
下部電極２および上部電極４は、例えば、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、ＲｕＯ２（酸化ルテニウム）、Ｉｒ（イリジウム）、ＩｒＯ２（酸化イリジウム）、ＴｉＯ（酸化チタン）、ＴｉＮ（窒化チタン）、ＴｉＡｌＮ（窒化チタンアルミニウム）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）よりなる群から選ばれた一つあるいは複数の材料を用いて構成することができる。これらの材料は、３００℃程度の温度でも安定であり、後述する抵抗変化層３の層形成時の条件にも適合する。
抵抗変化層３は、（Ｍ’ｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料よりなり、Ｍ’は、Ｍｎ（マンガン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｃｕ（銅）、Ｚｎ（亜鉛）よりなる群から選ばれた一つあるいは複数の遷移金属である。すなわち、抵抗変化層３の材料は、Ｆｅ３Ｏ４（四酸化三鉄）を主成分として、所定の遷移金属を不純物として含む。なお、抵抗変化層３が複数の遷移金属（Ｆｅ以外）を含む場合、それぞれの遷移金属（Ｆｅ以外）が結晶中でＦｅのサイトに置換している比率（上記化学式を参照）の合計をＸとする。
抵抗変化層３の抵抗率（体積抵抗率）は、０．５Ωｃｍ以上１００Ωｃｍ以下であることが好ましい。Ｍ’がＮｉの場合には、Ｘ（不純物としてのＮｉの割合）が０．３５以上０．９以下であることが好ましい。
抵抗変化層３の厚みは１μm以下であることが好ましい。かかる構成により、電圧パルス印加によって抵抗変化型素子の抵抗値を変化させることが充分に可能となる。
抵抗変化層３の厚みは２００ｎｍ以下であることがさらに好ましい。かかる構成により、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。
抵抗変化層３の厚みは、少なくとも１０ｎｍ以上であることが好ましい。かかる構成により、電圧印加時のブレークダウン（絶縁破壊）をより確実に回避することが可能となる。
なお、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くするという観点からは、抵抗変化層３の厚みは薄いほど好ましい。
［製造方法］
まず、基板１の上に、スパッタリングなどにより、下部電極２（厚さは例えば０．２μｍ）が形成される。Ｍ’Ｆｅ２Ｏ４のターゲットとＦｅ３Ｏ４のターゲットが用意され、スパッタリングによりそれぞれのターゲットを同時に放電させて、下部電極２の上に（Ｍ’ｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層３が形成される。さらに抵抗変化層３の上に、スパッタリングなどにより上部電極４（厚さは例えば０．２μｍ）が形成され、抵抗変化型素子１０が得られる。
下部電極２や上部電極４、抵抗変化層３の大きさや形状は、マスクとリソグラフィによって調整可能である。
抵抗変化層３の抵抗率（あるいはＸの値）は、それぞれのターゲットへの印加電圧を調整することにより容易に調整されうる。基板温度は３００℃とすることができる。
［動作］
図１に示すように、抵抗変化型素子１０の使用時には、下部電極２と上部電極４とが、それぞれ電源５（電圧パルス印加装置）の異なる端子に電気的に接続される。電源５は、抵抗変化型素子１０を駆動するための電源である。電源５は、下部電極２と上部電極４との間に所定の電圧および時間幅の電気パルス（電圧パルス）を印加可能に構成されている。以下、電圧パルスの電圧は下部電極２を基準にした上部電極４の電位で特定されるものとする。
電源５により該電気パルスが印加されると、抵抗変化層３の抵抗値（電気抵抗）は増加または減少する。以下、抵抗変化層３の抵抗値が高い所定の値にある場合を、抵抗変化型素子１０が高抵抗状態にあるといい、抵抗変化層３の抵抗値が高抵抗状態よりも低い所定の値にある場合を、抵抗変化型素子１０が低抵抗状態にあるという。
例えば、電圧が第１の閾値電圧（プラスの電圧）以上の（電圧の絶対値の大きな）電圧パルス（第１の電圧を有する第１電圧パルス）が印加された場合に抵抗変化層２の抵抗値が減少するが、第１の閾値電圧よりも小さな（絶対値の小さな）電圧パルスが印加されても、抵抗変化層２の抵抗値は変化しない。
一方、電圧が第２の閾値電圧（マイナスの電圧）以下の（電圧の絶対値の大きな）電圧パルス（第２の電圧を有する第２電圧パルス）が印加された場合に抵抗変化層２の抵抗値が増加する一方、第２の閾値電圧（マイナスの電圧）よりも大きな（絶対値の小さな）電圧パルスが印加されても、抵抗変化層２の抵抗値は変化しない。
このように、本実施形態の抵抗変化型素子は、バイポーラ型の駆動に用いることができる。本実施形態の抵抗変化型素子１０では、例えば、電圧パルスの強さ（電圧）が±２Ｖ、パルス幅が１００ｎｓ（高抵抗状態から低抵抗状態への書き込み時も、低抵抗状態から高抵抗状態への書き込み時も同じ）などとすることができる。
本実施形態においては、高抵抗状態を「０」に対応させ、低抵抗状態を「１」に対応させ、抵抗変化型素子１０の初期状態は高抵抗状態（「０」）にあるものとする。なお、いずれの抵抗状態にいずれの値を割り当てるか、およびいずれの抵抗状態を初期状態とするかは任意である。
図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。ここでは、抵抗変化型素子１０はメモリとして使用され、１ビットデータの処理（書き込みと読み出し）を行うものとする。図２の回路は、抵抗変化型素子１０と、第１端子１１と第２端子１２とを備えている。抵抗変化型素子１０の上部電極４は第１端子１１に電気的に接続されており、下部電極２は第２端子１２に電気的に接続されている。
図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。図３に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが印加される。電圧パルスは、下部電極２および接地点を基準に特定される。
第１端子１１に第１の閾値電圧（例えば＋１Ｖ）以上のプラス（正極性）の書き込み用電圧パルス（以下、正極性パルス：第１電圧パルス）が印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、高抵抗状態のＲｂから低抵抗状態のＲａへと減少する。一方、第１端子１１に第２の閾値電圧（例えば−１Ｖ）以下のマイナス（負極性）の書き込み用電圧パルス（以下、負極性パルス：第２電圧パルス）が印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、低抵抗状態のＲａから高抵抗状態のＲｂへと増加する。すなわち、図３の矢印の向きに電流が流れるように電圧パルスが印加されると抵抗変化型素子の抵抗値が減少する一方、該矢印に対して逆向きに電流が流れるように電圧パルスが印加されると抵抗変化型素子の抵抗値が増加する。
抵抗変化型素子１０に、「１」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は低抵抗状態へと変化する（もともと低抵抗状態にあって変化しない場合を含む）。かかる動作を、「低抵抗状態への書き込み」と呼ぶ。低抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の正極性パルスが印加される。正極性パルスの電圧値は例えば＋２Ｖ、パルス幅は例えば１００ｎｓとされる。かかる動作によれば、抵抗変化型素子１０には正極性パルスが印加され、抵抗変化型素子１０の抵抗値は低抵抗状態のＲａとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲａへと変化し、電圧パルス印加前の抵抗値がＲａの場合にはＲａのまま変化しない。以上の方法により、抵抗変化型素子１０の低抵抗状態への書き込みが行われる。
抵抗変化型素子１０に、「０」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は高抵抗状態へと変化する（もともと高抵抗状態にあって変化しない場合を含む）。かかる動作を、「高抵抗状態への書き込み」と呼ぶ。高抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の負極性パルスが印加される。負極性パルスの電圧値は例えば−２Ｖ、パルス幅は例えば１００ｎｓとされる。かかる動作によれば、抵抗変化型素子１０には負極性パルスが印加され、抵抗変化型素子１０の抵抗値は高抵抗状態のＲｂとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲｂのまま変化せず、電圧パルス印加前の抵抗値がＲａの場合にはＲｂへと変化する。以上の方法により、抵抗変化型素子１０の高抵抗状態への書き込みが行われる。
図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。図５に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読出電圧が印加される。読出電圧は、下部電極２および接地点を基準に特定される。
第１端子１１に第１の閾値電圧より小さいプラス（正極性）あるいは第２の閾値電圧より大きいマイナス（負極性）の読み出し用電圧が印加されると、抵抗変化型素子１０の抵抗値に応じた電流が回路を流れる。すなわち、図６に示すように、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａのときには出力される電流値がＩａとなり、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂのときには出力される電流値がＩｂとなる。
抵抗変化型素子１０の抵抗状態を読み出す場合、図５の第２端子１２が接地され、第１端子１１に読出電圧が印加される。読出電圧は例えば＋０．５Ｖに設定される。抵抗変化型素子１０に読出電圧が印加されると、回路を流れる電流の大きさは、抵抗変化型素子の抵抗値に応じた電流値となる。第１端子１１と第２端子１２との間を流れる電流の電流値を検出することにより、抵抗変化型素子１０の抵抗値が得られる。すなわち、電流値がＩａであれば、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａであるから、抵抗変化型素子１０に書き込まれているデータが「１」であることが分かり、電流値がＩｂであれば、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂであるから、抵抗変化型素子１０に書き込まれているデータが「０」であることが分かる。以上の方法により、抵抗変化型素子１０に書き込まれているデータの読み出しが行われる。
本実施形態の抵抗変化型素子１０は、電源を切っても抵抗値が変化しない不揮発性を有する。
［効果］
本実施形態の抵抗変化型素子１０では、パルス幅が１００ｎｓという短い電圧パルスで書き込み（高抵抗状態あるいは低抵抗状態への書き込み）が可能である。抵抗変化型素子１０は、３００℃程度という低温で製造可能であるために、従来の半導体製造プロセス（４００℃〜５００℃）との親和性も高い。さらに、フォーミングが不要であり、データの保持特性（リテンション）も十分長くなる。
すなわち、本実施形態の抵抗変化型素子１０によれば、製造温度が低く、フォーミングが不要であり、書込速度（特に高抵抗状態への書込速度）が速く、安定性に優れた抵抗変化型素子および抵抗変化型記憶装置を提供することが可能となる。
また、本実施形態の抵抗変化型素子１０は、電圧パルス印加時に流れる電流の大きさが小さく、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分ある。
［変形例］
第１の閾値電圧、第２の閾値電圧、正極性パルスおよび負極性パルスの電圧およびパルス幅、読出電圧の値は、上述の値に限定されない。実際に製造される抵抗変化型素子に適合した値であれば、どのような値であってもよい。
下部電極２と抵抗変化層３との間および抵抗変化層３と上部電極４との間には、別の層が挟持されていてもよい。下部電極２と抵抗変化層３とが電気的に接続され、抵抗変化層３と上部電極４とが電気的に接続されていればよい。
上述の説明では、Ｍ’Ｆｅ２Ｏ４とＦｅ３Ｏ４のターゲット材料を同時放電させてスパッタリングを行い、スパッタリング時の各ターゲットの投入電力を調整することにより、（Ｍ’ＸＦｅ１−Ｘ）Ｆｅ２Ｏ４の化学式のＸの値を変化させる例を示した。しかし、抵抗変化層の成分を調整する方法はこれだけに限定されるものではない。例えば、Ｍ’Ｆｅ２Ｏ４とＦｅ３Ｏ４を所定の比率で混合したターゲットを用いてスパッタリングを行えば、（Ｍ’ＸＦｅ１−Ｘ）Ｆｅ２Ｏ４の化学式のＸの値を変化させることができる。
（実施例）
［実施例１］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μｍ×２０μｍ）がスパッタリングにより形成された。ＮｉＦｅ２Ｏ４とＦｅ３Ｏ４のターゲットが用意され、スパッタリングによりそれぞれのターゲットが同時に放電させされ、マスクとリソグラフィを用いて、下部電極の上に（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ：面積１００μｍ２）が形成された。抵抗変化層を形成する時の基板温度は３００℃とした。下部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ２）とした。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、マスクとリソグラフィを用いて、Ｐｔよりなる上部電極（大きさは２μｍ×２μｍ）がスパッタリングにより形成され、抵抗変化型素子が得られた。上部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ２）とした。
実施例１では、抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．３５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．３５であった。抵抗率は、４端子４探針法で測定された。実施例１では、抵抗変化層の抵抗率は０．５Ωｃｍであった。
上記方法により得られた抵抗変化型素子が電源に接続され、２種類の電圧パルス（電圧が＋２Ｖが−２Ｖ、パルス幅はいずれも１００ｎｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が 秒程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。また、電圧パルス印加時に流れる電流の大きさを測定すると、１ｍＡ以下であった。したがって、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分あることが分かった。
図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（正極性パルスの印加）により、高抵抗状態（約５６００Ω）から低抵抗状態（約１８００Ω）へと変化した。２回目のパルス印加（負極性パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（正極性パルスと負極性パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例１で得られた抵抗変化型素子は１回目のパルス印加から良好のメモリ特性を有していた。よって、実施例１の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例１の抵抗変化型素子が低抵抗状態にあるときに正極性パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに負極性パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
［実施例２］
実施例２では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、実施例２では抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．６５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．６５であった。抵抗率は、４端子４探針法で測定された。実施例２における抵抗変化層の抵抗率は、１０Ωｃｍであった。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。また、電圧パルス印加時に流れる電流の大きさを測定すると、１ｍＡ以下であった。したがって、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分あることが分かった。
図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（正極性パルスの印加）により、高抵抗状態（約３００００Ω）から低抵抗状態（約５０００Ω）へと変化した。２回目のパルス印加（負極性パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（正極性パルスと負極性パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例２で得られた抵抗変化型素子は１回目のパルス印加から良好のメモリ特性を有していた。よって、実施例２の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例２の抵抗変化型素子が低抵抗状態にあるときに正極性パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに負極性パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
［実施例３］
実施例３では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、実施例３では抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．９０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．９０であった。抵抗率は、４端子４探針法で測定された。実施例３における抵抗変化層の抵抗率は、１００Ωｃｍであった。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。また、電圧パルス印加時に流れる電流の大きさを測定すると、１ｍＡ以下であった。したがって、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分あることが分かった。
図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（正極性パルスの印加）により、高抵抗状態（約５００００Ω）から低抵抗状態（約８５００Ω）へと変化した。２回目のパルス印加（負極性パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（正極性パルスと負極性パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例３で得られた抵抗変化型素子は１回目のパルス印加から良好のメモリ特性を有していた。よって、実施例３の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例３の抵抗変化型素子が低抵抗状態にあるときに正極性パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに負極性パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
［実施例４］
実施例４では、実施例３で得られたＸ＝０．９０の抵抗変化型素子を用いて、エンデュランス特性（動作の安定性）が検証された。
図１０は、実施例３で得られた抵抗変化型素子に対し、約２万回だけ低抵抗状態への書き込み動作（電圧パルス：＋２Ｖ、１００ｎｓ）と高抵抗状態への書き込み動作（電圧パルス：−２Ｖ、１００ｎｓ）を繰り返した時の抵抗値変化を示す図である。図に示すように、書き込みが２万回以上繰り返されても、抵抗変化型素子は、安定して低抵抗状態と高抵抗状態の間を周期的に遷移することが分かった。また、実験の開始（図９）から最後（図１０）まで、低抵抗状態における抵抗値と高抵抗状態における抵抗値がほとんど変化していないことが分かった。よって、実施例３で得られた抵抗変化型素子は、良好なエンデュランス特性を示すことが分かった。
［実施例５］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μm×２０μm）がスパッタリングにより形成された。ＺｎＦｅ２Ｏ４とＦｅ３Ｏ４のターゲットが用意され、スパッタリングによりそれぞれのターゲットが同時に放電させされ、下部電極の上に（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ）が形成された。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、Ｐｔよりなる上部電極（大きさは２μm×２μm）がスパッタリングにより形成され、抵抗変化型素子が得られた。
実施例５では、抵抗変化層を構成する（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．５０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．５０であった。抵抗率は、４端子４探針法で測定された。実施例５における抵抗変化層の抵抗率は、３Ωｃｍであった。
上記方法により得られた抵抗変化型素子が電源に接続され、２種類の電圧パルス（電圧が＋５Ｖが−５Ｖ、パルス幅はいずれも２００ｎｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が 秒程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。また、電圧パルス印加時に流れる電流の大きさを測定すると、１ｍＡ以下であった。したがって、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分あることが分かった。
図１１は、実施例５の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（正極性パルスの印加）により、高抵抗状態（約４５００Ω）から低抵抗状態（約２０００Ω）へと変化した。２回目のパルス印加（負極性パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（正極性パルスと負極性パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例５で得られた抵抗変化型素子は１回目のパルス印加から良好のメモリ特性を有していた。よって、実施例５の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例５の抵抗変化型素子が低抵抗状態にあるときに正極性パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに負極性パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
［比較例１］
比較例１では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、比較例１では抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．３０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．３０であった。抵抗率は、４端子４探針法で測定された。比較例１における抵抗変化層の抵抗率は、０．３Ωｃｍであった。
図１２は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、Ｘ＝０．３０では、電圧パルスを印加しても抵抗値の変化はほとんどなく、メモリ特性を示さなかった。
［比較例２］
比較例２では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、比較例２では抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．９５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．９５であった。抵抗率は、４端子４探針法で測定された。比較例２における抵抗変化層の抵抗率は、１５０Ωｃｍであった。
図１２は、比較例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、Ｘ＝０．９０では、電圧パルスを印加しても抵抗値の変化はほとんどなく、メモリ特性を示さなかった。
［比較例３］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μm×２０μm）がスパッタリングにより形成された。Ｆｅ３Ｏ４のターゲットが用意され、スパッタリングにより、下部電極の上にＦｅ３Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ）が形成された。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、Ｐｔよりなる上部電極（大きさは２μm×２μm）がスパッタリングにより形成され、抵抗変化型素子が得られた。
抵抗率は、４端子４探針法で測定された。比較例３における抵抗変化層の抵抗率は、０．０１Ωｃｍであった。
上記方法により得られた抵抗変化型素子が電源に接続され、２種類の電圧パルス（電圧が＋３Ｖが−３Ｖ、パルス幅はいずれも１００ｎｓ）が選択的に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が 秒程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
図１４は、比較例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、比較例３の抵抗変化型素子は、初期状態における抵抗値が低く、−３Ｖ、１００μｓのフォーミング電圧パルスを６回印加した後で始めて、メモリ特性が発揮されるようになった。すなわち、比較例３で得られた抵抗変化型素子はメモリ特性を発揮させるためにフォーミングが必要であることが分かった。
［実施例６］
実施例１ないし実施例５では、抵抗変化型素子が２つの抵抗状態を有する。かかる特定を使用して、それぞれの抵抗状態における抵抗値に数値を割り当ることにより、「１ビット」のデータを読み書き可能とした。しかし、３個以上の抵抗状態を設定し、書き込む値に応じて各抵抗状態へと抵抗変化型素子を遷移させることで、多値データ（３つ以上の値を取りうるデータ）を読み書き可能とすることが可能となる。
図１５は、実施例６の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。本実施例では、抵抗変化層としてＮｉ０．９Ｆｅ０．１Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を抵抗変化層に用いて抵抗変化型素子を形成した（実施例３と同様）。この抵抗変化型素子に、＋３Ｖ、１００ｎｓの正極性パルスを印加すると、図１５に示すように、抵抗変化型素子の抵抗値が、約５００００Ωから約８６００Ωへと変化した。（抵抗率は、４端子４探針法で測定された。）続いて、−１Ｖ、１００ｎｓの負極性パルスを抵抗変化型素子に印加すると、図１５に示すように、１回目の印加で１５０００Ωへ、２回目の印加で２５０００Ωへ、３回目の印加で４００００Ωへ変化し、４回目の印加で約５００００Ωへと復帰した。同様の処理を繰り返すことにより、再現性よく、５個の抵抗状態の間を遷移した。
以上の結果から、実施例６の抵抗変化型素子は多値メモリとして利用可能であることが分かった。なお、例えば負極性パルスの電圧やパルス幅を調整することで、１回のみの電圧パルス印加で、抵抗変化型素子を所望の抵抗値へと変化させることとしてもよい。この場合、正極性パルスの種類は１種類のみであるが、負極性パルスの種類は複数存在することになる。
［考察］
比較例３から、Ｆｅ３Ｏ４を抵抗変化層に用いた抵抗変化型素子にメモリ特性を発現させるためには、フォーミングと呼ばれる前処理が必要であることが分かる。比較例３のフォーミング処理では、−３Ｖ、１００μｓの電圧パルスを数回印加することで抵抗値が増加する。このことから、該フォーミング処理は、Ｆｅ３Ｏ４の一部をγ-Ｆｅ２Ｏ４あるいはα-Ｆｅ２Ｏ４の高抵抗相に変える（酸化する）過程と考えられる。
パルス抵抗変化を示しているのは、あくまでもＦｅ３Ｏ４であると考えられる。メモリ特性を発現させるためには抵抗の低いＦｅ３Ｏ４が抵抗の高い材料と混じりあい、全体として抵抗値が高くなる必要があると考えられる。
実施例１ないし５で判明したように、Ｆｅ３Ｏ４にＮｉやＺｎなどの添加元素を入れると抵抗値が増加する。実施例１ないし５でフォーミングが不要となったのは、ＮｉやＺｎなどの遷移金属を添加することで抵抗値が増加したためと考えられる。ＮｉやＺｎ以外でも、Ｆｅ３Ｏ４と同じ構造を有し（スピネル構造のＦｅ３Ｏ４において、結晶構造を維持したままＦｅのサイトを置換可能であり）、電気抵抗を上昇させる元素であれば、該元素をＦｅの代わりに部分的に存在させることでフォーミングが不要になることが類推される。かかる元素としては、Ｎｉ、Ｚｎ以外に、Ｃｕ、Ｍｎ、Ｃｏが挙げられる。
また、各実施例で得られた抵抗変化層はアモルファス構造ではなく多結晶構造を有する。よって、本実施例の抵抗変化型素子は、従来の抵抗変化型素子よりも長期間使用してもメモリとしての信頼性を維持できることが分かる。また、データが書き込まれた状態で長時間放置しても、抵抗値の変化が起こりにくく、データのリテンションが十分確保されることが分かる。
（第２実施形態）
本実施形態では、第１実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を組み込んだ抵抗変化型記憶装置２００の構成および動作を説明する。
［抵抗変化型記憶装置２００の構成］
図１６は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。
抵抗変化型記憶装置２００は、メモリアレイ２０１と、アドレスバッファ２０２と、制御部２０３（電圧パルス印加装置）と、行デコーダ２０４と、ワード線ドライバ２０５（ワード線駆動部）と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７（ビット線／プレート線駆動部）とを備える。
メモリアレイ２０１には、図１６に示すように、第１方向に延びる２本のワード線Ｗ１、Ｗ２と、ワード線Ｗ１、Ｗ２と交差して第２方向に延びる２本のビット線Ｂ１、Ｂ２と、ビット線Ｂ１、Ｂ２に一対一で対応して第２方向に延びる２本のプレート線Ｐ１、Ｐ２と、ワード線Ｗ１、Ｗ２とビット線Ｂ１、Ｂ２との間の各交差点に対応してマトリクス状に設けられた４個のトランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２と、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２に一対一で対応してマトリクス状に設けられた４個のメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２と、がある。勿論、ここで述べた個数や本数に限られるものでなく、例えば、図１６の抵抗変化型記憶装置２００では、メモリアレイ２０１中に４つのメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２を含む例が示されているが、５つ以上のメモリセルをマトリックス状に配列するよう、メモリアレイを構成しても良い。
なおメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の各々は、本発明の抵抗変化型素子を備えており、例えば第１実施形態の図２に示した抵抗変化型素子１０からなる。
ここで、トランジスタＴ２１１およびメモリセルＭＣ２１１は、ビット線Ｂ１とプレート線Ｐ１との間において、トランジスタＴ２１１のソース（第２主端子）とメモリセル２１１の第１端子１１（図２参照）とが接続されるようにして直列に並んでいる。より詳しくは、トランジスタＴ２１１は、ビット線Ｂ１とメモリセルＭＣ２１１との間で、ビット線Ｂ１とメモリセルＭＣ２１１とに接続され、メモリセルＭＣ２１１は、トランジスタＴ２１１とプレート線Ｐ１との間で、トランジスタＴ２１１とプレート線Ｐ１とに接続されている。なお、トランジスタＴ２１１のドレイン（第１主端子）はビット線Ｂ１に接続され、メモリセルＭＣ２１１の第２端子１２（図２参照）は、プレート線Ｐ１に接続されている。また、トランジスタＴ２１１のゲート（制御端子）がワード線Ｗ１に接続されている。なお、トランジスタＴ２１１のソースとドレインは、入れ替わっていてもよい。すなわち、ソース（第１主端子）がビット線Ｂ１に、ドレイン（第２主端子）がメモリセル２１１の第１端子１１に接続されていてもよい。トランジスタは例えばＭＯＳ−ＦＥＴでもよいが、制御端子と第１主端子、第２主端子を備えるスイッチング素子であればどのようなものでもよい。
なおここで、他の３個のトランジスタＴ２１２、Ｔ２２１、Ｔ２２２およびこれらのトランジスタＴ２１２、Ｔ２２１、Ｔ２２２と直列配置される３個のメモリセルＭＣ２１２、ＭＣ２１１、ＭＣ２２２は、トランジスタＴ２１１とメモリセルＭＣ２１１と同様の態様でビット線およびプレート線に接続される（図１６参照）。
これにより、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２の各々のゲートに、ワード線Ｗ１またはワード線Ｗ２を介して所定の電圧（活性化電圧）が印加されると、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２のドレインとソースとの間が導通する。
アドレスバッファ２０２は、外部回路（不図示）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２のうちの選択されるメモリセルのアドレスを示す信号である。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの列のアドレスを示す信号である。
制御部２０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード（Ｄｉｎの値によって、低抵抗状態への書き込みモードまたは高抵抗状態への書き込みモードが択一的に選択される）または読み出しモードのうちのいずれか１つのモードを選択する。
制御部２０３は、書き込みモードでは、外部回路から受け取った入力データＤｉｎに応じて、「低抵抗状態への書き込み電圧パルス印加」または「高抵抗状態への書き込み電圧パルス印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
制御部２０３は、読み出しモードでは、「読み出し（再生）電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。制御部２０３は、読み出しモードでは、更に、ビット線／プレート線ドライバ２０７から出力される信号ＩＲＥＡＤを受け取り、この信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。なお、この信号ＩＲＥＡＤは、読み出しモード時にプレート線Ｐ１、Ｐ２を流れる電流の電流値を示す信号である。
行デコーダ２０４は、アドレスバッファ２０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、２本のワード線Ｗ１、Ｗ２のうちのいずれか一方を選択する。ワード線ドライバ２０５は、行デコーダ２０４の出力信号に基づいて行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。
列デコーダ２０６は、アドレスバッファ２０２から列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、２本のビット線Ｂ１、Ｂ２のうちいずれか一方を選択するとともに、２本のプレート線Ｐ１、Ｐ２のうちのいずれか一方を選択する。
ビット線／プレート線ドライバ２０７は、制御部２０３から「低抵抗状態への書き込み電圧パルス印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷ（第１電圧パルス）を印加するとともに、列デコーダ２０６によって選択されたプレート線を接地（第２電圧パルス）状態にする。
ビット線／プレート線ドライバ２０７は、制御部２０３から「高抵抗状態への書き込み電圧パルス印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨ（第１電圧パルス）を印加するとともに、列デコーダ２０６によって選択されたプレート線を接地（第２電圧パルス）状態にする。
ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に読み出し電圧ＶＲＥＡＤ（第１読出電圧）を印加するとともに、列デコーダ２０６によって選択されたプレート線を接地（第２読出電圧）状態にする。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号ＩＲＥＡＤを制御部２０３に出力する。
なおここで、低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷの電圧値は、例えば「＋２Ｖ」に設定され、そのパルス幅が「１００ｎｓ」に設定される。高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨの電圧値は、例えば「−２Ｖ」に設定され、そのパルス幅が「１００ｎｓ」に設定される。読み出し電圧ＶＲＥＡＤの電圧値は、例えば「＋０．５Ｖ」に設定される。
［抵抗変化型記憶装置２００の動作］
次に、図１６に示した抵抗変化型記憶装置２００の動作例を説明する。
この抵抗変化型記憶装置２００の動作には、メモリセルに「１」を書き込む低抵抗状態への書き込みモードと、メモリセルに「０」を書き込む高抵抗状態への書き込みモードと、メモリセルに書き込まれたデータを出力データＤｏｕｔとして出力（再生）する読み出しモードとが存在する。以下、これらの各モードの動作を順番に述べる。
なお以下の説明の便宜上、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２は、高抵抗の状態に初期化されているものとし、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１のアドレスを示す信号であるとする。
［低抵抗状態への書き込みモード］
まず、抵抗変化型記憶装置２００の低抵抗状態への書き込みモードの動作例を説明する。
制御部２０３は、外部回路から入力されるＭＯＤＥ信号が書き込みモードを示す場合に、外部回路から入力データＤｉｎを受け取る。そして、制御部２０３は、この入力データＤｉｎが「１」である場合には、「低抵抗状態への書き込み電圧パルス印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「低抵抗状態への書き込み電圧パルス印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
電圧値を「＋２Ｖ」およびパルス幅を「１００ｎｓ」に設定させた低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷ（正極性パルス）が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値は、高抵抗の状態から低抵抗の状態になる。一方、メモリセルＭＣ２２１、ＭＣ２２２には正極性パルスが印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、これらのメモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。
このようにして、メモリセルＭＣ２１１の抵抗状態のみを、低抵抗状態へと変化させることができ、これにより、メモリセルＭＣ２１１に、低抵抗状態に対応する「１」を示す１ビットデータが書き込まれる（１ビットデータを記憶できる）。
なおメモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の抵抗変化型記憶装置２００の低抵抗状態への書き込みモードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
［高抵抗状態への書き込みモード］
次に、抵抗変化型記憶装置２００の高抵抗状態への書き込みモードの動作例を説明する。
制御部２０３は、外部回路から入力されるＭＯＤＥ信号が書き込みモードを示す場合に、外部回路から入力データＤｉｎを受け取る。そして、制御部２０３は、この入力データＤｉｎが「０」である場合には、「高抵抗状態への書き込み電圧パルス印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「高抵抗状態への書き込み電圧パルス印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
電圧値を「−２Ｖ」およびパルス幅を「１００ｎｓ」に設定させた高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨ（負極性パルス）が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値は、低抵抗の状態から高抵抗の状態になる。一方、メモリセルＭＣ２２１、ＭＣ２２２には負極性パルスが印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、これらのメモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。
このようにして、メモリセルＭＣ２１１の抵抗状態のみを、高抵抗状態へと変化させることができ、これにより、メモリセルＭＣ２１１に、高抵抗状態に対応する「０」を示す１ビットデータが書き込まれる（１ビットデータを記憶できる）。
なおメモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の抵抗変化型記憶装置２００の低抵抗状態への書き込みモードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
［読み出しモード］
次に、抵抗変化型記憶装置２００の読み出しモードの動作例を説明する。
制御部２０３は、外部回路から入力されるＭＯＤＥ信号が読み出しモードを示す場合に、「読み出し電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に読み出し電圧ＶＲＥＡＤを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加されている。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
このため、電圧値を「＋０．５Ｖ」に設定させた読み出し電圧ＶＲＥＡＤとしての測定電圧が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値に応じた電流値を示す電流がメモリセルＭＣ２１１を通って、プレート線Ｐ１に流れ込む。
なおメモリセルＭＣ２２１、ＭＣ２２２には測定電圧が印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２には上記電流が流れない。
次に、ビット線／プレート線ドライバ２０７は、プレート線Ｐ１を流れる電流の電流値を測定し、その測定値を示す信号ＩＲＥＡＤを制御部２０３に出力する。
次に、制御部２０３は、その信号ＩＲＥＡＤに示された電流値に応じた出力データＤｏｕｔを外部に出力する。例えば、メモリセルＭＣ２１１が低抵抗の状態のときに流れる電流の電流値であれば、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。
このようにして、メモリセルＭＣ２１１のみにメモリセルＭＣ２１１の抵抗値の状態を反映させた電流を流せ、当該電流がプレート線Ｐ１に流出するので、メモリセルＭＣ２１１から１ビットデータを読み出される（１ビットデータを再生できる）。
なお、メモリセルＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の抵抗変化型記憶装置２００の読み出しモードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
［効果］
以上に説明したように、第１実施形態で述べた抵抗変化型素子をメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２としてメモリアレイ２０１に組み込み、このメモリアレイ２０１を用いて抵抗変化型記憶装置２００を構成できる。このため、本実施形態の抵抗変化型記憶装置２００は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供することが可能となる。
なお、抵抗変化型素子を構成する抵抗変化層は、アモルファス構造ではなく多結晶構造を有する。したがって、この抵抗変化型記憶装置２００は、従来の抵抗変化型記憶装置よりも長時間使用してもメモリアレイとしての信頼性を維持できる。
（第３実施形態）
本実施形態では、第２実施形態で述べた抵抗変化型記憶装置２００の応用例として、当該抵抗変化型記憶装置２００を組み込んだEmbedded-RAMである抵抗変化型装置３００の構成および動作を説明する。
［抵抗変化型装置３００の構成］
図１７は、本発明の第３実施形態の抵抗変化型装置（Embedded-RAM）の一構成例を示したブロック図である。この抵抗変化型装置３００は、第２実施形態（図１７）で述べた抵抗変化型記憶装置２００と、論理回路３０１とを備え、１つの半導体チップ上に形成される回路である。この抵抗変化型記憶装置２００は、ここでは、データＲＡＭとして使用されるが、抵抗変化型記憶装置２００の構成は、第２実施形態で詳述したので、省略する。論理回路３０１は、所定の演算（例えば、音声データ・画像データの符号化／ 復号化）を行う回路であり、その演算の際に、抵抗変化型記憶装置２００を利用する。すなわち、論理回路３０１は、抵抗変化型記憶装置２００に対するアドレス信号ＡＤＤＲＥＳＳおよびモード選択信号ＭＯＤＥを制御するよう構成され、これにより、抵抗変化型記憶装置２００へのデータの書き込み／読み出しが実行される。
［抵抗変化型装置３００の動作］
次に、図１７に示した抵抗変化型装置３００の動作を説明する。この抵抗変化型装置３００の動作には、抵抗変化型記憶装置２００に「１」データを書き込む低抵抗状態への書き込み処理と、抵抗変化型記憶装置２００に「０」データを書き込む高抵抗状態への書き込み処理と、抵抗変化型記憶装置２００に書き込んだデータを読み出す読み出し処理とが存在する。以下、これらの各処理における動作を順番に述べる。なお以下の動作においては、第２実施形態で説明した抵抗変化型記憶装置２００の「低抵抗状態への書き込みモード」、「読み出しモード」および「高抵抗状態への書き込みモード」の各動作が利用されるが、ここでは、抵抗変化型記憶装置２００の詳細な動作説明は省く。
［書込処理］
まず、抵抗変化型装置３００による抵抗変化型記憶装置２００への書込処理を説明する。
論理回路３０１は、抵抗変化型記憶装置２００に所定のデータ（例えば、符号化動画像データ等）を書き込むために、抵抗変化型記憶装置２００の「書き込みモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、論理回路３０１は、その所定のデータを書き込むメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳを抵抗変化型記憶装置２００のアドレスバッファ２０２に順次出力する。これにより、抵抗変化型記憶装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、論理回路３０１は、その所定のデータを１ビットずつ、１ビットデータＤｉｎとして抵抗変化型記憶装置２００の制御部２０３に出力する。
次に、抵抗変化型記憶装置２００では、入力されるＤｉｎの値に応じて、第２実施形態で説明した低抵抗状態への書き込みモードあるいは高抵抗状態への書き込みモードと同様の動作が択一的に行われる。これにより、抵抗変化型記憶装置２００にその所定のデータが１ビットずつ書き込まれる。
［読出処理］
次に、抵抗変化型装置３００による抵抗変化型記憶装置２００からの読出処理を説明する。
論理回路３０１は、抵抗変化型記憶装置２００に書き込んだデータを読み出すために、抵抗変化型記憶装置２００の「読み出しモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、論理回路３０１は、書き込まれたデータを読み出すメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳを抵抗変化型記憶装置２００のアドレスバッファ２０２に順次出力する。これにより、抵抗変化型記憶装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、抵抗変化型記憶装置２００では、第２実施形態で説明した読み出しモードと同様の動作が行われる。これにより、抵抗変化型記憶装置２００に記憶されたデータが１ビットずつ、出力データＤｏｕｔとして読み出される。
［効果］
以上に説明したように、第２実施形態で述べた抵抗変化型記憶装置２００を用いて抵抗変化型装置３００を構成できる。このため、本実施形態の抵抗変化型装置３００は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供することが可能となる。
そして、本実施形態の抵抗変化型装置３００によれば、格段に動作速度が高まった抵抗変化型記憶装置２００に大量のデータを高速に記憶させることができ好適である。
（第４実施形態）
本実施形態では、第２実施形態で述べた抵抗変化型記憶装置２００の他の応用例として、抵抗変化型記憶装置２００を組み込んだReconfigurable-LSIである抵抗変化型装置４００の構成および動作を説明する。
［第２半導体集積回路の構成］
図１８は、本発明の第４実施形態の抵抗変化型装置（Reconfigurable-LSI）の一構成例を示したブロック図である。
この抵抗変化型装置4００は、第２実施形態（図１６）で述べた抵抗変化型記憶装置２００と、プロセッサ４０１と、インターフェイス４０２を備えてなり、これらが、１つの半導体チップ上に形成されている。抵抗変化型記憶装置２００は、ここでは、プログラムＲＯＭとして使用され、プロセッサ４０１の動作に必要なプログラムを記憶するが、抵抗変化型記憶装置２００の構成は、第２実施形態で詳述したので、省略する。プロセッサ４０１は、抵抗変化型記憶装置２００に記憶されたプログラムに従って動作し、抵抗変化型記憶装置２００およびインターフェイス４０２を制御する。なお、外部機器（不図示）から入力されたプログラムが、インターフェイス４０２を介して抵抗変化型記憶装置２００に順次出力される。
［第２抵抗変化型装置4００の動作］
次に、図１８に示した半導体集積回路（Reconfigurable-LSI）４００の動作を説明する。この抵抗変化型装置4００による動作には、記憶されたプログラムに従って動作するプログラム実行処理（プログラム実行モード）と、抵抗変化型記憶装置２００に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書き換え処理（プログラム書き換えモード）とが存在する。なお以下の動作においては、第２実施形態で説明した抵抗変化型記憶装置２００の「低抵抗状態への書き込みモード」、「読み出しモード」および「高抵抗状態への書き込みモード」の各動作が利用されるが、ここでは、抵抗変化型記憶装置２００の詳細な動作説明は省く。
［プログラム実行モード］
まず、抵抗変化型装置4００のプログラム実行モードにおける動作を説明する。
プロセッサ４０１は、抵抗変化型記憶装置２００に記憶されたプログラムを読み出すために、抵抗変化型記憶装置２００の「読み出しモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、プロセッサ４０１は、その必要なプログラムが書き込まれたメモリセルを示すアドレス信号ＡＤＤＲＥＳＳを抵抗変化型記憶装置２００のアドレスバッファ２０２に順次出力する。これにより、抵抗変化型記憶装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、抵抗変化型記憶装置２００では、第２実施形態で説明した読み出しモードと同様の動作が行われる。これにより、抵抗変化型記憶装置２００に記憶されたプログラムが出力データＤｏｕｔとして１ビットずつ、読み出される。
このようにして、プロセッサ４０１は、読み出したプログラムに従って所定の演算を行える。
［プログラム書き換えモード］
次に、抵抗変化型装置4００のプログラム書き換えモードにおける動作を説明する。
プロセッサ４０１は、抵抗変化型記憶装置２００に記憶されたプログラム（書換対象となるプログラム）を書き換えるために、抵抗変化型記憶装置２００の「書き込みモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、プロセッサ４０１は、新たなプログラムを記憶すべきメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳを抵抗変化型記憶装置２００のアドレスバッファ２０２に順次出力する。これにより、抵抗変化型記憶装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、プロセッサ４０１は、外部からインターフェイス４０２を介して１ビットずつ、抵抗変化型記憶装置２００の制御部２０３に出力する。抵抗変化型記憶装置２００では、プロセッサ４０１から入力されたデータの値に基づいて、第２実施形態で説明した低抵抗状態への書き込みモードあるいは高抵抗状態への書き込みモードと同様の動作が択一的に行われる。これにより、新たなプログラムが抵抗変化型記憶装置２００に１ビットずつ記憶される。
このように、抵抗変化型記憶装置２００は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えた上で、電源を切ってもこれを保存することができる。つまり、プロセッサ４０１において実現される機能が容易に改変できる。また、複数のプログラムを抵抗変化型記憶装置２００に記憶しておき、読み出すプログラムに応じてプロセッサ４０１で実現される機能を変更することも可能である。
［効果］
以上に説明したように、第２実施形態で述べた抵抗変化型記憶装置２００を用いて抵抗変化型装置4００を構成できる。このため、本実施形態の抵抗変化型装置4００は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供することが可能となる。
そして、本実施形態の抵抗変化型装置4００によれば、格段に動作速度が高まった抵抗変化型記憶装置２００に用いて１つのプロセッサ（ＬＳＩ）で異なる機能が実現でき（いわゆるre-configurable）好適である。
（第２、第３、第４実施形態における変形例）
なお、上記第２、第３および第４実施形態の説明においては、低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷの電圧値（＋２Ｖ）とパルス幅（１００ｎｓ）、および、高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨの電圧値（−２Ｖ）とパルス幅（１００ｎｓ）を例示したが、抵抗変化型素子の抵抗状態の変化させるために必要な電圧パルスの条件を満たせば他の電圧値やパルス幅を用いても良い。
また、上記第２、第３および第４実施形態では、第１実施形態で述べた抵抗変化型素子を「記憶素子」として利用する例を説明したが、利用の用途はこれに限定されない。例えば、第１実施形態で述べた抵抗変化型素子の他の利用形態として、第１実施形態で述べた抵抗変化型素子を、複数の信号の切り替えを決定するスイッチング素子、周波数の切り替えに用いられる抵抗変化型素子、複数の信号の混合比率を決定する抵抗変化型素子、または、コンデンサーとの組み合わせで時定数を決定する時定数変化素子として用いることができる。
上述の説明では、抵抗変化型素子が上書き可能である場合を想定して説明したが、上書きすると正常に動作しにくい場合などには、書き込み前に抵抗変化型素子の抵抗状態を読み出して書き込み用パルスを印加するか否かが選択されてもよいし、書き込み前に書き込み対象となるそれぞれの抵抗変化型素子の抵抗状態を初期状態に揃えた上で改めて必要な抵抗変化型素子に対して書き込みが行われてもよい。
（第５実施形態）
図１９および図２０は、第１実施形態で述べた抵抗変化型素子と同様に構成された抵抗変化型素子の他の用途例を示したブロック図である。図１９は、本発明の第１実施形態の抵抗変化型素子を用いた周波数可変回路の構成を示したブロック図である。図２０は、本発明の第１実施形態の抵抗変化型素子を用いたミキシング回路の構成を示したブロック図である。なお図１４において、抵抗変化型素子１０および、これに接続される電源５とスイッチＳＷａ、ＳＷｂ以外の素子の構成および動作の説明は省略する。図中ＶＣＯは、Voltage Controlled Oscillator（電圧［制御電圧］で発振周波数を制御する発振器）を示す。
図１９および図２０において、抵抗変化型素子１０の抵抗値を変化させる場合、スイッチＳＷａ、ＳＷｂを切り替えて抵抗変化型素子１０と電源５とを電気的に接続する。次に、電源５によって所定の電圧パルスが抵抗変化型素子１０に印加される。これにより、抵抗変化型素子１０の抵抗値が変化する。そして、スイッチＳＷａ、ＳＷｂを元の接続状態に戻せば、抵抗変化型素子１０の抵抗値を容易に改変できる。このような抵抗変化型素子１０を使用することにより、図１９に示した周波数可変回路や、図２０に示した２つの信号の混合比率を変えるミキシング回路を構成できる。
本実施形態においても、上述の同様の変形例が適用可能である。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明の抵抗変化型素子および抵抗変化型記憶装置は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子、抵抗変化型記憶装置、抵抗変化型装置として有用である。
本発明は、抵抗変化型素子、抵抗変化型記憶装置、および抵抗変化型装置に関する。より詳しくは、印加される電圧パルスに応じて電気抵抗が変化する抵抗変化型素子、およびこれを利用した抵抗変化型記憶装置と抵抗変化型装置に関する。
電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化型素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。こうした要求に対して、既存のフローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界があると言われている。
上記要求に応えることのできる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ（１−ｘ）ＣａＸＭｎＯ３［ＰＣＭＯ］、ＬａＳｒＭｎＯ３［ＬＳＭＯ］、ＧｄＢａＣｏＸＯＹ［ＧＢＣＯ］など）を用いた不揮発性抵抗変化型素子が提案されている（特許文献１）。この技術は、ペロブスカイト材料に所定の極性の異なる（または同極性で電圧値の異なる）電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。
また、第２の従来技術として、遷移金属酸化物（ＮｉＯ、V２O、ＺｎＯ、Ｎｂ２O５、ＴｉＯ２、WO３、またはＣｏＯ）の膜に上記電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化型素子もある（特許文献２参照）。
また、第３の従来技術として、アモルファス酸化物（例えば、Ｔｉ、Ｖ、Ｆｅ、Ｃｏ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｇｅ、Ｓｉの中から選ばれる１つ以上の元素の酸化物）にＡｇまたはＣｕの電極を設けて電圧を印加することによって、電極材料であるＡｇまたはＣｕをイオン化して薄膜中に拡散させ、アモルファス酸化物の抵抗値を変化させた不揮発性抵抗変化型素子もある（特許文献３参照）。
第４の従来技術として、スピネル構造を有する材料層を電極で挟み、高抵抗化のための電気パルスの極性と低抵抗化の電気パルスの極性とが異なる（バイポーラ駆動される）ように構成された抵抗変化素子が提案されている（特許文献４、５）。
上述のような抵抗変化材料をメモリセルとして用い、さらに個々のメモリセル選択のためのトランジスタと組み合わせて構成することにより、不揮発性抵抗変化型素子の動作が実現される。
米国特許第６２０４１３９号明細書 特開２００４−３６３６０４号公報 特開２００４−３４２８４３号公報 特開２００５−３１７７８７号公報 特開２００６−０８０２５９号公報
しかしながら、前記第１の従来技術においては、動作の安定性や再現性が不十分であった。（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もあった。
前記第２の従来技術および前記第４の従来技術においては、抵抗変化層が安定して所定の抵抗値を示すようにするために、製造（層形成）後に高い電圧を印可するフォーミングと呼ばれる動作が必要であった。各素子毎にフォーミングをするとなると、非常に多くの素子を有する抵抗変化型記憶装置などの製造に長い時間が必要となるという問題があった。さらに、前記第２の従来技術においては、低抵抗状態から高抵抗状態への変化（リセット）時にはミリ秒オーダーの長いパルス幅の電圧パルス印加が必要となるために、低抵抗状態から高抵抗状態への書き込み速度（記録速度）が非常に遅いという問題もあった。
前記第３の従来技術においては、抵抗変化層がアモルファス構造であるため、長期間使用すると、抵抗変化層が結晶化して、特性が変化する可能性があるという問題があった。
本発明は前記従来の問題を解決することを目的とするものである。すなわち本発明は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子、抵抗変化型記憶装置、抵抗変化型装置を提供することを目的とする。
本発明者らは、抵抗変化型素子の抵抗変化層に用いられる材料を鋭意検討した。その結果、Ｆｅ３Ｏ４を主体とする抵抗変化材料を用いた場合に、低抵抗状態から高抵抗状態への書き込み速度が向上できることが判明した。しかしながら、Ｆｅ３Ｏ４を用いるとフォーミングが必要となることも明らかとなった。
本発明者らは、Ｆｅ３Ｏ４を抵抗変化材料とした場合に、フォーミングを不要とする技術を鋭意検討した。その結果、Ｆｅ３Ｏ４にＮｉやＺｎを不純物として混合すると、抵抗値が上昇し、フォーミングが不要となることが判明した。さらに、ＮｉやＺｎを混合した材料を用いた構成では、製造温度が低く（例えば３００℃以下）、低抵抗状態から高抵抗状態への書き込み速度が速く（１００ｎｓ程度）、データの保持特性（リテンション）が長いということが判明した。
得られた結果から考察を加えた結果、ＮｉやＺｎ以外でも、Ｃｕ、Ｍｎ、Ｃｏなどでも同様の効果が得られることが類推された。
すなわち、本発明の抵抗変化型素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、前記抵抗変化層が（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、Ｘが０．３５以上０．９以下であり、前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、前記第１電極と前記第２電極との間に前記第１の電圧と極性が異なる第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する性質を有する。
かかる構成では、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子を提供できる。
また、上記抵抗変化型素子において、前記化学式で表される材料の抵抗率が０．５Ωｃｍ以上１００Ωｃｍ以下であってもよい。
かかる構成では、抵抗率を所定の範囲に調整した結果、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子を提供できる。
また、上記抵抗変化型素子において、前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、ＴｉＯ、ＴｉＮ、ＴｉＡｌＮ、Ｔａ、ＴａＮよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項１に記載の抵抗変化型素子。
かかる構成では、所定の金属を電極として、抵抗変化型素子を形成できる。
また、上記抵抗変化型素子において、前記抵抗変化層の厚みが、１０ｎｍ以上２００ｎｍ以下である、請求項１に記載の抵抗変化型素子。
かかる構成では、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。また、電圧印加時のブレークダウン（絶縁破壊）をより確実に回避することが可能となる。
また、本発明の抵抗変化型記憶装置は、上記抵抗変化型素子と、電圧パルス印加装置とを備え、前記電圧パルス印加装置が、前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、１ビットデータまたは多値データを前記抵抗変化型素子に記憶する。
かかる構成では、電圧パルス印加装置から印加される電圧パルスによって抵抗変化型素子にデータが記録可能となる。よって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
また、上記抵抗変化型記憶装置において、前記電圧パルス印加装置が、前記第１電極と前記第２電極との間に正極性の電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記電圧パルス印加装置が、前記第１電極と前記第２電極との間に負極性の電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させて１ビットデータを記憶してもよい。
かかる構成では、電圧パルス印加装置から印加される正極性および負極性の電圧パルスによって抵抗変化型素子にデータが記録可能となる。よって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
また、上記抵抗変化型記憶装置において、第１方向に延びる複数のワード線と、前記ワード線に交差して第２方向に延びる複数のビット線と、前記複数のビット線に一対一で対応して前記第２方向に延びる複数のプレート線と、第１主端子と第２主端子と制御端子とを備え前記ワード線と前記ビット線との間の交差点に対応して設けられた複数のトランジスタと、第１電極と第２電極と前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え前記トランジスタのそれぞれに一対一で対応する複数の抵抗変化型素子と、前記複数のワード線に接続して前記ワード線への電圧印加を制御するワード線駆動部と、前記複数のビット線と前記複数のプレート線とに接続して、前記ビット線および前記プレート線への電圧印加を制御するビット線／プレート線駆動部と、前記ワード線駆動部と前記ビット線／プレート線駆動部とを制御する制御部とを備え、前記トランジスタの第１主端子がそれぞれ対応する前記交差点を通る前記ビット線と電気的に接続され、前記トランジスタの第２主端子がそれぞれ対応する前記抵抗変化型素子の第１電極に電気的に接続され、前記抵抗変化型素子の第２電極がそれぞれ対応する前記交差点を通る前記プレート線と電気的に接続され、前記トランジスタの制御端子がそれぞれ対応する前記交差点を通る前記ワード線に電気的に接続され、前記抵抗変化層が（Ｍ’ｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、前記化学式中のＭ’はＭｎ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎよりなる群から選ばれた一つあるいは複数の遷移金属であってもよい。
かかる構成では、上記抵抗変化型素子を各セルに含むメモリセルアレイを備えた抵抗変化型記憶装置が実現される。よって、高密度化され、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
また、上記抵抗変化型記憶装置において、前記ワード線駆動部は、前記制御部の制御に基づいて所定のデータを記憶する前記抵抗変化型素子に対応する前記トランジスタのゲートに接続されたいずれか一つのワード線に対し択一的に前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加するように構成されており、前記ビット線／プレート線駆動部は、前記制御部の制御に基づいて前記所定のデータを記憶する予定の前記抵抗変化型素子に対応する前記トランジスタに接続されたいずれか一つのビット線に対し択一的に第１電圧パルスを印加するとともに、前記ビット線に対応するプレート線に対し第２電圧パルスを印加するように構成されていてもよい。
かかる構成では、制御部の制御に基づいて印加される電圧パルスによって抵抗変化型素子にデータが記録可能となる。よって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
また、上記抵抗変化型記憶装置において、前記ワード線駆動部は、前記制御部の制御に基づいて予め記憶された所定のデータを読み出す前記抵抗変化型素子に対応する前記トランジスタのゲートに接続されたいずれか一つのワード線に対し択一的に前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加するように構成されており、前記ビット線／プレート線駆動部は、前記制御部の制御に基づいて前記所定のデータを読み出す前記抵抗変化型素子に対応する前記トランジスタに接続されたいずれか一つのビット線に対し択一的に第１読出電圧を印加するとともに、前記ビット線に対応するプレート線に対し第２読出電圧を印加するように構成されていてもよい。
かかる構成では、制御部の制御に基づいて印加される電圧によって抵抗変化型素子に記録されたデータが読み出し可能となる。よって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供できる。
本発明の抵抗変化型装置は、上記いずれかの抵抗変化型記憶装置と、所定のデータに基づいて演算を実行する論理回路と、を備え、前記論理回路は、書き込みモードと読み出しモードとを有し、前記書き込みモードでは前記抵抗変化型記憶装置に前記データを記憶させるように前記抵抗変化型記憶装置を制御し、前記読み出しモードでは前記抵抗変化型記憶装置に記憶された前記データを読み出すように前記抵抗変化型記憶装置を制御するように構成されている。
かかる構成では、論理回路を備えることにより、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型装置（Embedded-RAM）が実現される。
あるいは本発明の抵抗変化型装置は、上記いずれかの抵抗変化型記憶装置と、外部からの入力を受付ける入力装置と、前記入力装置に通信可能に接続されたプロセッサと、を備え、前記抵抗変化型記憶装置はプログラムを記憶可能に構成され、前記プロセッサは、プログラム実行モードとプログラム書き換えモードとを有し、前記プログラム書き換えモードでは前記抵抗変化型記憶装置に記憶されたプログラムを外部から入力装置を介して受け取ったプログラムに書き換え、前記プログラム実行モードでは前記抵抗変化型記憶装置に記憶されたプログラムを実行するように構成されている。
かかる構成では、入力装置とプロセッサとを備えることにより、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型装置（Reconfigurable-LSI）が実現される。
本発明の抵抗変化型素子へのデータ記録方法は、請求項１の抵抗変化型素子の第１電極と第２電極との間に極性の異なる２種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録する。
かかる構成では、極性の異なる電圧パルスを用いて、上記抵抗変化型素子にデータを記録できる。よって、バイポーラ型の駆動により、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子を用いた記憶装置を実現できる。
あるいは本発明の抵抗変化型素子へのデータ記録方法は、抵抗変化型素子の第１電極と第２電極との間に複数種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録し、前記複数種類の電圧パルスのうち少なくとも１種類は、他の電圧パルスと極性が異なっている。
かかる構成では、少なくとも一種類は極性の異なる電圧パルスを用いて、上記抵抗変化型素子にデータを記録できる。よって、バイポーラ型の駆動により、多値メモリ型であって、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子を用いた記憶装置を実現できる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子、抵抗変化型記憶装置、抵抗変化型装置を提供することが可能となる。
図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。 図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。 図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。 図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。 図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。 図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。 図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１０は、実施例３で得られた抵抗変化型素子に対し、約２万回の低抵抗状態への書き込み動作（電圧パルス：＋２Ｖ、１００ｎｓ）と高抵抗状態への書き込み動作（電圧パルス：−２Ｖ、１００ｎｓ）を繰り返した時の抵抗値変化を示す図である。 図１１は、実施例５の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１２は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１３は、比較例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１４は、比較例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１５は、実施例６の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。 図１６は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。 図１７は、本発明の第３実施形態の半導体集積回路（Embedded-RAM）の一構成例を示したブロック図である。 図１８は、本発明の第４実施形態の半導体集積回路（ReconfigurableＬＳＩ）の一構成例を示したブロック図である。 図１９は、本発明の第１実施形態の抵抗変化型素子を用いた周波数可変回路の構成を示したブロック図である。 図２０は、本発明の第１実施形態の抵抗変化型素子を用いたミキシング回路の構成を示したブロック図である。
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（第１実施形態）
［構成］
図１は、本発明の第１実施形態の抵抗変化型素子の構成の一例を示した模式図である。
図１に示すように、本実施形態の抵抗変化型素子１０は、基板１と、基板１の上に形成された下部電極２（第１電極）と、下部電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された上部電極４（第２電極）と、を備える。下部電極２と上部電極４とは、それぞれ抵抗変化層３に電気的に接続されている。なお、上部電極４が第１電極、下部電極２が第２電極であってもよい。
基板１は、例えばシリコン基板により構成される。
下部電極２および上部電極４は、例えば、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、ＲｕＯ２（酸化ルテニウム）、Ｉｒ（イリジウム）、ＩｒＯ２（酸化イリジウム）、ＴｉＯ（酸化チタン）、ＴｉＮ（窒化チタン）、ＴｉＡｌＮ（窒化チタンアルミニウム）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）よりなる群から選ばれた一つあるいは複数の材料を用いて構成することができる。これらの材料は、３００℃程度の温度でも安定であり、後述する抵抗変化層３の層形成時の条件にも適合する。
抵抗変化層３は、（Ｍ’ｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料よりなり、Ｍ’は、Ｍｎ（マンガン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｃｕ（銅）、Ｚｎ（亜鉛）よりなる群から選ばれた一つあるいは複数の遷移金属である。すなわち、抵抗変化層３の材料は、Ｆｅ３Ｏ４（四酸化三鉄）を主成分として、所定の遷移金属を不純物として含む。なお、抵抗変化層３が複数の遷移金属（Ｆｅ以外）を含む場合、それぞれの遷移金属（Ｆｅ以外）が結晶中でＦｅのサイトに置換している比率（上記化学式を参照）の合計をＸとする。
抵抗変化層３の抵抗率（体積抵抗率）は、０．５Ωｃｍ以上１００Ωｃｍ以下であることが好ましい。Ｍ’がＮｉの場合には、Ｘ（不純物としてのＮｉの割合）が０．３５以上０．９以下であることが好ましい。
抵抗変化層３の厚みは１μm以下であることが好ましい。かかる構成により、電圧パルス印加によって抵抗変化型素子の抵抗値を変化させることが充分に可能となる。
抵抗変化層３の厚みは２００ｎｍ以下であることがさらに好ましい。かかる構成により、パターンニングプロセスにおいてリソグラフィーを使用する場合に、加工し易くなり、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くすることが可能となる。
抵抗変化層３の厚みは、少なくとも１０ｎｍ以上であることが好ましい。かかる構成により、電圧印加時のブレークダウン（絶縁破壊）をより確実に回避することが可能となる。
なお、抵抗変化型素子の抵抗値を変化させる電圧パルスの電圧値を低くするという観点からは、抵抗変化層３の厚みは薄いほど好ましい。
［製造方法］
まず、基板１の上に、スパッタリングなどにより、下部電極２（厚さは例えば０．２μｍ）が形成される。Ｍ’Ｆｅ２Ｏ４のターゲットとＦｅ３Ｏ４のターゲットが用意され、スパッタリングによりそれぞれのターゲットを同時に放電させて、下部電極２の上に（Ｍ’ｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層３が形成される。さらに抵抗変化層３の上に、スパッタリングなどにより上部電極４（厚さは例えば０．２μｍ）が形成され、抵抗変化型素子１０が得られる。
下部電極２や上部電極４、抵抗変化層３の大きさや形状は、マスクとリソグラフィによって調整可能である。
抵抗変化層３の抵抗率（あるいはＸの値）は、それぞれのターゲットへの印加電圧を調整することにより容易に調整されうる。基板温度は３００℃とすることができる。
［動作］
図１に示すように、抵抗変化型素子１０の使用時には、下部電極２と上部電極４とが、それぞれ電源５（電圧パルス印加装置）の異なる端子に電気的に接続される。電源５は、抵抗変化型素子１０を駆動するための電源である。電源５は、下部電極２と上部電極４との間に所定の電圧および時間幅の電気パルス（電圧パルス）を印加可能に構成されている。以下、電圧パルスの電圧は下部電極２を基準にした上部電極４の電位で特定されるものとする。
電源５により該電気パルスが印加されると、抵抗変化層３の抵抗値（電気抵抗）は増加または減少する。以下、抵抗変化層３の抵抗値が高い所定の値にある場合を、抵抗変化型素子１０が高抵抗状態にあるといい、抵抗変化層３の抵抗値が高抵抗状態よりも低い所定の値にある場合を、抵抗変化型素子１０が低抵抗状態にあるという。
例えば、電圧が第１の閾値電圧（プラスの電圧）以上の（電圧の絶対値の大きな）電圧パルス（第１の電圧を有する第１電圧パルス）が印加された場合に抵抗変化層２の抵抗値が減少するが、第１の閾値電圧よりも小さな（絶対値の小さな）電圧パルスが印加されても、抵抗変化層２の抵抗値は変化しない。
一方、電圧が第２の閾値電圧（マイナスの電圧）以下の（電圧の絶対値の大きな）電圧パルス（第２の電圧を有する第２電圧パルス）が印加された場合に抵抗変化層２の抵抗値が増加する一方、第２の閾値電圧（マイナスの電圧）よりも大きな（絶対値の小さな）電圧パルスが印加されても、抵抗変化層２の抵抗値は変化しない。
このように、本実施形態の抵抗変化型素子は、バイポーラ型の駆動に用いることができる。本実施形態の抵抗変化型素子１０では、例えば、電圧パルスの強さ（電圧）が±２Ｖ、パルス幅が１００ｎｓ（高抵抗状態から低抵抗状態への書き込み時も、低抵抗状態から高抵抗状態への書き込み時も同じ）などとすることができる。
本実施形態においては、高抵抗状態を「０」に対応させ、低抵抗状態を「１」に対応させ、抵抗変化型素子１０の初期状態は高抵抗状態（「０」）にあるものとする。なお、いずれの抵抗状態にいずれの値を割り当てるか、およびいずれの抵抗状態を初期状態とするかは任意である。
図２は、本発明の第１実施形態の抵抗変化型素子を動作させる回路の一例を示す図である。ここでは、抵抗変化型素子１０はメモリとして使用され、１ビットデータの処理（書き込みと読み出し）を行うものとする。図２の回路は、抵抗変化型素子１０と、第１端子１１と第２端子１２とを備えている。抵抗変化型素子１０の上部電極４は第１端子１１に電気的に接続されており、下部電極２は第２端子１２に電気的に接続されている。
図３は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む場合における動作を示す図である。図４は、本発明の第１実施形態の抵抗変化型素子にデータを書き込む際の抵抗値変化を示す図である。図３に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが印加される。電圧パルスは、下部電極２および接地点を基準に特定される。
第１端子１１に第１の閾値電圧（例えば＋１Ｖ）以上のプラス（正極性）の書き込み用電圧パルス（以下、正極性パルス：第１電圧パルス）が印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、高抵抗状態のＲｂから低抵抗状態のＲａへと減少する。一方、第１端子１１に第２の閾値電圧（例えば−１Ｖ）以下のマイナス（負極性）の書き込み用電圧パルス（以下、負極性パルス：第２電圧パルス）が印加されると、図４に示すように抵抗変化型素子１０の抵抗値は、低抵抗状態のＲａから高抵抗状態のＲｂへと増加する。すなわち、図３の矢印の向きに電流が流れるように電圧パルスが印加されると抵抗変化型素子の抵抗値が減少する一方、該矢印に対して逆向きに電流が流れるように電圧パルスが印加されると抵抗変化型素子の抵抗値が増加する。
抵抗変化型素子１０に、「１」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は低抵抗状態へと変化する（もともと低抵抗状態にあって変化しない場合を含む）。かかる動作を、「低抵抗状態への書き込み」と呼ぶ。低抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の正極性パルスが印加される。正極性パルスの電圧値は例えば＋２Ｖ、パルス幅は例えば１００ｎｓとされる。かかる動作によれば、抵抗変化型素子１０には正極性パルスが印加され、抵抗変化型素子１０の抵抗値は低抵抗状態のＲａとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲａへと変化し、電圧パルス印加前の抵抗値がＲａの場合にはＲａのまま変化しない。以上の方法により、抵抗変化型素子１０の低抵抗状態への書き込みが行われる。
抵抗変化型素子１０に、「０」を表す１ビットデータを書き込む（記録する）場合には、抵抗変化型素子１０は高抵抗状態へと変化する（もともと高抵抗状態にあって変化しない場合を含む）。かかる動作を、「高抵抗状態への書き込み」と呼ぶ。高抵抗状態への書き込みにおいては、図３の第２端子１２が接地され、第１端子１１に書き込み用の負極性パルスが印加される。負極性パルスの電圧値は例えば−２Ｖ、パルス幅は例えば１００ｎｓとされる。かかる動作によれば、抵抗変化型素子１０には負極性パルスが印加され、抵抗変化型素子１０の抵抗値は高抵抗状態のＲｂとなる。すなわち、電圧パルス印加前の抵抗値がＲｂの場合にはＲｂのまま変化せず、電圧パルス印加前の抵抗値がＲａの場合にはＲｂへと変化する。以上の方法により、抵抗変化型素子１０の高抵抗状態への書き込みが行われる。
図５は、本発明の第１実施形態の抵抗変化型素子に書き込まれたデータを読み出す場合における動作を示す図である。図６は、本発明の第１実施形態の抵抗変化型素子において、読み出し時に回路を流れる電流と抵抗変化型素子の抵抗値との関係を示す図である。図５に示すように、書き込み時には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読出電圧が印加される。読出電圧は、下部電極２および接地点を基準に特定される。
第１端子１１に第１の閾値電圧より小さいプラス（正極性）あるいは第２の閾値電圧より大きいマイナス（負極性）の読み出し用電圧が印加されると、抵抗変化型素子１０の抵抗値に応じた電流が回路を流れる。すなわち、図６に示すように、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａのときには出力される電流値がＩａとなり、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂのときには出力される電流値がＩｂとなる。
抵抗変化型素子１０の抵抗状態を読み出す場合、図５の第２端子１２が接地され、第１端子１１に読出電圧が印加される。読出電圧は例えば＋０．５Ｖに設定される。抵抗変化型素子１０に読出電圧が印加されると、回路を流れる電流の大きさは、抵抗変化型素子の抵抗値に応じた電流値となる。第１端子１１と第２端子１２との間を流れる電流の電流値を検出することにより、抵抗変化型素子１０の抵抗値が得られる。すなわち、電流値がＩａであれば、抵抗変化型素子１０の抵抗値が低抵抗状態のＲａであるから、抵抗変化型素子１０に書き込まれているデータが「１」であることが分かり、電流値がＩｂであれば、抵抗変化型素子１０の抵抗値が高抵抗状態のＲｂであるから、抵抗変化型素子１０に書き込まれているデータが「０」であることが分かる。以上の方法により、抵抗変化型素子１０に書き込まれているデータの読み出しが行われる。
本実施形態の抵抗変化型素子１０は、電源を切っても抵抗値が変化しない不揮発性を有する。
［効果］
本実施形態の抵抗変化型素子１０では、パルス幅が１００ｎｓという短い電圧パルスで書き込み（高抵抗状態あるいは低抵抗状態への書き込み）が可能である。抵抗変化型素子１０は、３００℃程度という低温で製造可能であるために、従来の半導体製造プロセス（４００℃〜５００℃）との親和性も高い。さらに、フォーミングが不要であり、データの保持特性（リテンション）も十分長くなる。
すなわち、本実施形態の抵抗変化型素子１０によれば、製造温度が低く、フォーミングが不要であり、書込速度（特に高抵抗状態への書込速度）が速く、安定性に優れた抵抗変化型素子および抵抗変化型記憶装置を提供することが可能となる。
また、本実施形態の抵抗変化型素子１０は、電圧パルス印加時に流れる電流の大きさが小さく、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分ある。
［変形例］
第１の閾値電圧、第２の閾値電圧、正極性パルスおよび負極性パルスの電圧およびパルス幅、読出電圧の値は、上述の値に限定されない。実際に製造される抵抗変化型素子に適合した値であれば、どのような値であってもよい。
下部電極２と抵抗変化層３との間および抵抗変化層３と上部電極４との間には、別の層が挟持されていてもよい。下部電極２と抵抗変化層３とが電気的に接続され、抵抗変化層３と上部電極４とが電気的に接続されていればよい。
上述の説明では、Ｍ’Ｆｅ２Ｏ４とＦｅ３Ｏ４のターゲット材料を同時放電させてスパッタリングを行い、スパッタリング時の各ターゲットの投入電力を調整することにより、（Ｍ’ＸＦｅ１−Ｘ）Ｆｅ２Ｏ４の化学式のＸの値を変化させる例を示した。しかし、抵抗変化層の成分を調整する方法はこれだけに限定されるものではない。例えば、Ｍ’Ｆｅ２Ｏ４とＦｅ３Ｏ４を所定の比率で混合したターゲットを用いてスパッタリングを行えば、（Ｍ’ＸＦｅ１−Ｘ）Ｆｅ２Ｏ４の化学式のＸの値を変化させることができる。
（実施例）
［実施例１］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μｍ×２０μｍ）がスパッタリングにより形成された。ＮｉＦｅ２Ｏ４とＦｅ３Ｏ４のターゲットが用意され、スパッタリングによりそれぞれのターゲットが同時に放電させされ、マスクとリソグラフィを用いて、下部電極の上に（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ：面積１００μｍ２）が形成された。抵抗変化層を形成する時の基板温度は３００℃とした。下部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ２）とした。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、マスクとリソグラフィを用いて、Ｐｔよりなる上部電極（大きさは２μｍ×２μｍ）がスパッタリングにより形成され、抵抗変化型素子が得られた。上部電極と抵抗変化層とが接する部分の大きさは２μｍ×２μｍ（面積４μｍ２）とした。
実施例１では、抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．３５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．３５であった。抵抗率は、４端子４探針法で測定された。実施例１では、抵抗変化層の抵抗率は０．５Ωｃｍであった。
上記方法により得られた抵抗変化型素子が電源に接続され、２種類の電圧パルス（電圧が＋２Ｖが−２Ｖ、パルス幅はいずれも１００ｎｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が 秒程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。また、電圧パルス印加時に流れる電流の大きさを測定すると、１ｍＡ以下であった。したがって、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分あることが分かった。
図７は、実施例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（正極性パルスの印加）により、高抵抗状態（約５６００Ω）から低抵抗状態（約１８００Ω）へと変化した。２回目のパルス印加（負極性パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（正極性パルスと負極性パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例１で得られた抵抗変化型素子は１回目のパルス印加から良好のメモリ特性を有していた。よって、実施例１の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例１の抵抗変化型素子が低抵抗状態にあるときに正極性パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに負極性パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
［実施例２］
実施例２では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、実施例２では抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．６５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．６５であった。抵抗率は、４端子４探針法で測定された。実施例２における抵抗変化層の抵抗率は、１０Ωｃｍであった。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。また、電圧パルス印加時に流れる電流の大きさを測定すると、１ｍＡ以下であった。したがって、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分あることが分かった。
図８は、実施例２の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（正極性パルスの印加）により、高抵抗状態（約３００００Ω）から低抵抗状態（約５０００Ω）へと変化した。２回目のパルス印加（負極性パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（正極性パルスと負極性パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例２で得られた抵抗変化型素子は１回目のパルス印加から良好のメモリ特性を有していた。よって、実施例２の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例２の抵抗変化型素子が低抵抗状態にあるときに正極性パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに負極性パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
［実施例３］
実施例３では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、実施例３では抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．９０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．９０であった。抵抗率は、４端子４探針法で測定された。実施例３における抵抗変化層の抵抗率は、１００Ωｃｍであった。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。また、電圧パルス印加時に流れる電流の大きさを測定すると、１ｍＡ以下であった。したがって、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分あることが分かった。
図９は、実施例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（正極性パルスの印加）により、高抵抗状態（約５００００Ω）から低抵抗状態（約８５００Ω）へと変化した。２回目のパルス印加（負極性パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（正極性パルスと負極性パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例３で得られた抵抗変化型素子は１回目のパルス印加から良好のメモリ特性を有していた。よって、実施例３の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例３の抵抗変化型素子が低抵抗状態にあるときに正極性パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに負極性パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
［実施例４］
実施例４では、実施例３で得られたＸ＝０．９０の抵抗変化型素子を用いて、エンデュランス特性（動作の安定性）が検証された。
図１０は、実施例３で得られた抵抗変化型素子に対し、約２万回だけ低抵抗状態への書き込み動作（電圧パルス：＋２Ｖ、１００ｎｓ）と高抵抗状態への書き込み動作（電圧パルス：−２Ｖ、１００ｎｓ）を繰り返した時の抵抗値変化を示す図である。図に示すように、書き込みが２万回以上繰り返されても、抵抗変化型素子は、安定して低抵抗状態と高抵抗状態の間を周期的に遷移することが分かった。また、実験の開始（図９）から最後（図１０）まで、低抵抗状態における抵抗値と高抵抗状態における抵抗値がほとんど変化していないことが分かった。よって、実施例３で得られた抵抗変化型素子は、良好なエンデュランス特性を示すことが分かった。
［実施例５］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μm×２０μm）がスパッタリングにより形成された。ＺｎＦｅ２Ｏ４とＦｅ３Ｏ４のターゲットが用意され、スパッタリングによりそれぞれのターゲットが同時に放電させされ、下部電極の上に（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ）が形成された。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、Ｐｔよりなる上部電極（大きさは２μm×２μm）がスパッタリングにより形成され、抵抗変化型素子が得られた。
実施例５では、抵抗変化層を構成する（ＺｎｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．５０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．５０であった。抵抗率は、４端子４探針法で測定された。実施例５における抵抗変化層の抵抗率は、３Ωｃｍであった。
上記方法により得られた抵抗変化型素子が電源に接続され、２種類の電圧パルス（電圧が＋５Ｖが−５Ｖ、パルス幅はいずれも２００ｎｓ）が交互に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が 秒程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
本実施例の抵抗変化型素子は、電源を切っても抵抗値が変化しない不揮発性を有することが確認された。また、電圧パルス印加時に流れる電流の大きさを測定すると、１ｍＡ以下であった。したがって、大容量の記憶装置を実現するために微細化した場合に、省電力を実現できる可能性が十分あることが分かった。
図１１は、実施例５の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、１回目のパルス印加（正極性パルスの印加）により、高抵抗状態（約４５００Ω）から低抵抗状態（約２０００Ω）へと変化した。２回目のパルス印加（負極性パルスの印加）により、低抵抗状態から高抵抗状態へと復帰した。その後は、２種類の電圧パルス（正極性パルスと負極性パルス）の印加により、安定して低抵抗状態と高抵抗状態の間を周期的に遷移した。すなわち、実施例５で得られた抵抗変化型素子は１回目のパルス印加から良好のメモリ特性を有していた。よって、実施例５の抵抗変化型素子は、フォーミングが不要であって、各層を形成して得られた抵抗変化型素子をそのままの状態でメモリとして用いることができることが分かった。
実施例５の抵抗変化型素子が低抵抗状態にあるときに正極性パルスを印加しても、抵抗値は実質的に変化せず、低抵抗状態のままであった。一方、該抵抗変化型素子が高抵抗状態にあるときに負極性パルスを印加しても、抵抗値は実質的に変化せず、高抵抗状態のままであった。以上の結果から、実施例１の抵抗変化型素子は上書き可能であることが分かった。
［比較例１］
比較例１では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、比較例１では抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．３０となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．３０であった。抵抗率は、４端子４探針法で測定された。比較例１における抵抗変化層の抵抗率は、０．３Ωｃｍであった。
図１２は、比較例１の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、Ｘ＝０．３０では、電圧パルスを印加しても抵抗値の変化はほとんどなく、メモリ特性を示さなかった。
［比較例２］
比較例２では、パラメータが違うことを除けば、実施例１と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
すなわち、比較例２では抵抗変化層を構成する（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４のＸの値が０．９５となるように、それぞれのターゲットに印加される電圧が調整された。Ｘの値は、ＲＢＳ（ラザフォードバックスキャッタリング）法および蛍光Ｘ線分析法の２つを組み合わせて検証された。検証の結果、Ｘの値は０．９５であった。抵抗率は、４端子４探針法で測定された。比較例２における抵抗変化層の抵抗率は、１５０Ωｃｍであった。
図１２は、比較例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、Ｘ＝０．９０では、電圧パルスを印加しても抵抗値の変化はほとんどなく、メモリ特性を示さなかった。
［比較例３］
シリコン基板の上に、０．２μｍの厚さとなるように、Ｐｔよりなる下部電極（大きさは２０μm×２０μm）がスパッタリングにより形成された。Ｆｅ３Ｏ４のターゲットが用意され、スパッタリングにより、下部電極の上にＦｅ３Ｏ４の化学式で表されるスピネル構造を有する抵抗変化層（大きさは１０μｍ×１０μｍ）が形成された。抵抗変化層の厚さは１００ｎｍとした。さらに、抵抗変化層の上に、０．２μｍの厚さとなるように、Ｐｔよりなる上部電極（大きさは２μm×２μm）がスパッタリングにより形成され、抵抗変化型素子が得られた。
抵抗率は、４端子４探針法で測定された。比較例３における抵抗変化層の抵抗率は、０．０１Ωｃｍであった。
上記方法により得られた抵抗変化型素子が電源に接続され、２種類の電圧パルス（電圧が＋３Ｖが−３Ｖ、パルス幅はいずれも１００ｎｓ）が選択的に印加された。電圧は、下部電極に対する上部電極の電位が高くなる電圧をプラスとした。
電圧パルスが印加されるたびに、抵抗変化型素子の抵抗値が測定された。測定時には、＋０．５Ｖの電圧が 秒程度印加された。この程度の電圧では抵抗変化型素子の抵抗値は変化しなかった。印加された電圧（＋０．５Ｖ）と流れる電流とから、抵抗変化型素子の抵抗値が計算された。
図１４は、比較例３の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。図に示すように、比較例３の抵抗変化型素子は、初期状態における抵抗値が低く、−３Ｖ、１００μｓのフォーミング電圧パルスを６回印加した後で始めて、メモリ特性が発揮されるようになった。すなわち、比較例３で得られた抵抗変化型素子はメモリ特性を発揮させるためにフォーミングが必要であることが分かった。
［実施例６］
実施例１ないし実施例５では、抵抗変化型素子が２つの抵抗状態を有する。かかる特定を使用して、それぞれの抵抗状態における抵抗値に数値を割り当ることにより、「１ビット」のデータを読み書き可能とした。しかし、３個以上の抵抗状態を設定し、書き込む値に応じて各抵抗状態へと抵抗変化型素子を遷移させることで、多値データ（３つ以上の値を取りうるデータ）を読み書き可能とすることが可能となる。
図１５は、実施例６の抵抗変化型素子に対して電圧パルスを印加したときの抵抗値変化を示す図である。本実施例では、抵抗変化層としてＮｉ０．９Ｆｅ０．１Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を抵抗変化層に用いて抵抗変化型素子を形成した（実施例３と同様）。この抵抗変化型素子に、＋３Ｖ、１００ｎｓの正極性パルスを印加すると、図１５に示すように、抵抗変化型素子の抵抗値が、約５００００Ωから約８６００Ωへと変化した。（抵抗率は、４端子４探針法で測定された。）続いて、−１Ｖ、１００ｎｓの負極性パルスを抵抗変化型素子に印加すると、図１５に示すように、１回目の印加で１５０００Ωへ、２回目の印加で２５０００Ωへ、３回目の印加で４００００Ωへ変化し、４回目の印加で約５００００Ωへと復帰した。同様の処理を繰り返すことにより、再現性よく、５個の抵抗状態の間を遷移した。
以上の結果から、実施例６の抵抗変化型素子は多値メモリとして利用可能であることが分かった。なお、例えば負極性パルスの電圧やパルス幅を調整することで、１回のみの電圧パルス印加で、抵抗変化型素子を所望の抵抗値へと変化させることとしてもよい。この場合、正極性パルスの種類は１種類のみであるが、負極性パルスの種類は複数存在することになる。
［考察］
比較例３から、Ｆｅ３Ｏ４を抵抗変化層に用いた抵抗変化型素子にメモリ特性を発現させるためには、フォーミングと呼ばれる前処理が必要であることが分かる。比較例３のフォーミング処理では、−３Ｖ、１００μｓの電圧パルスを数回印加することで抵抗値が増加する。このことから、該フォーミング処理は、Ｆｅ３Ｏ４の一部をγ-Ｆｅ２Ｏ４あるいはα-Ｆｅ２Ｏ４の高抵抗相に変える（酸化する）過程と考えられる。
パルス抵抗変化を示しているのは、あくまでもＦｅ３Ｏ４であると考えられる。メモリ特性を発現させるためには抵抗の低いＦｅ３Ｏ４が抵抗の高い材料と混じりあい、全体として抵抗値が高くなる必要があると考えられる。
実施例１ないし５で判明したように、Ｆｅ３Ｏ４にＮｉやＺｎなどの添加元素を入れると抵抗値が増加する。実施例１ないし５でフォーミングが不要となったのは、ＮｉやＺｎなどの遷移金属を添加することで抵抗値が増加したためと考えられる。ＮｉやＺｎ以外でも、Ｆｅ３Ｏ４と同じ構造を有し（スピネル構造のＦｅ３Ｏ４において、結晶構造を維持したままＦｅのサイトを置換可能であり）、電気抵抗を上昇させる元素であれば、該元素をＦｅの代わりに部分的に存在させることでフォーミングが不要になることが類推される。かかる元素としては、Ｎｉ、Ｚｎ以外に、Ｃｕ、Ｍｎ、Ｃｏが挙げられる。
また、各実施例で得られた抵抗変化層はアモルファス構造ではなく多結晶構造を有する。よって、本実施例の抵抗変化型素子は、従来の抵抗変化型素子よりも長期間使用してもメモリとしての信頼性を維持できることが分かる。また、データが書き込まれた状態で長時間放置しても、抵抗値の変化が起こりにくく、データのリテンションが十分確保されることが分かる。
（第２実施形態）
本実施形態では、第１実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を組み込んだ抵抗変化型記憶装置２００の構成および動作を説明する。
［抵抗変化型記憶装置２００の構成］
図１６は、本発明の第２実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。
抵抗変化型記憶装置２００は、メモリアレイ２０１と、アドレスバッファ２０２と、制御部２０３（電圧パルス印加装置）と、行デコーダ２０４と、ワード線ドライバ２０５（ワード線駆動部）と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７（ビット線／プレート線駆動部）とを備える。
メモリアレイ２０１には、図１６に示すように、第１方向に延びる２本のワード線Ｗ１、Ｗ２と、ワード線Ｗ１、Ｗ２と交差して第２方向に延びる２本のビット線Ｂ１、Ｂ２と、ビット線Ｂ１、Ｂ２に一対一で対応して第２方向に延びる２本のプレート線Ｐ１、Ｐ２と、ワード線Ｗ１、Ｗ２とビット線Ｂ１、Ｂ２との間の各交差点に対応してマトリクス状に設けられた４個のトランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２と、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２に一対一で対応してマトリクス状に設けられた４個のメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２と、がある。勿論、ここで述べた個数や本数に限られるものでなく、例えば、図１６の抵抗変化型記憶装置２００では、メモリアレイ２０１中に４つのメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２を含む例が示されているが、５つ以上のメモリセルをマトリックス状に配列するよう、メモリアレイを構成しても良い。
なおメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２の各々は、本発明の抵抗変化型素子を備えており、例えば第１実施形態の図２に示した抵抗変化型素子１０からなる。
ここで、トランジスタＴ２１１およびメモリセルＭＣ２１１は、ビット線Ｂ１とプレート線Ｐ１との間において、トランジスタＴ２１１のソース（第２主端子）とメモリセル２１１の第１端子１１（図２参照）とが接続されるようにして直列に並んでいる。より詳しくは、トランジスタＴ２１１は、ビット線Ｂ１とメモリセルＭＣ２１１との間で、ビット線Ｂ１とメモリセルＭＣ２１１とに接続され、メモリセルＭＣ２１１は、トランジスタＴ２１１とプレート線Ｐ１との間で、トランジスタＴ２１１とプレート線Ｐ１とに接続されている。なお、トランジスタＴ２１１のドレイン（第１主端子）はビット線Ｂ１に接続され、メモリセルＭＣ２１１の第２端子１２（図２参照）は、プレート線Ｐ１に接続されている。また、トランジスタＴ２１１のゲート（制御端子）がワード線Ｗ１に接続されている。なお、トランジスタＴ２１１のソースとドレインは、入れ替わっていてもよい。すなわち、ソース（第１主端子）がビット線Ｂ１に、ドレイン（第２主端子）がメモリセル２１１の第１端子１１に接続されていてもよい。トランジスタは例えばＭＯＳ−ＦＥＴでもよいが、制御端子と第１主端子、第２主端子を備えるスイッチング素子であればどのようなものでもよい。
なおここで、他の３個のトランジスタＴ２１２、Ｔ２２１、Ｔ２２２およびこれらのトランジスタＴ２１２、Ｔ２２１、Ｔ２２２と直列配置される３個のメモリセルＭＣ２１２、ＭＣ２１１、ＭＣ２２２は、トランジスタＴ２１１とメモリセルＭＣ２１１と同様の態様でビット線およびプレート線に接続される（図１６参照）。
これにより、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２の各々のゲートに、ワード線Ｗ１またはワード線Ｗ２を介して所定の電圧（活性化電圧）が印加されると、トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２のドレインとソースとの間が導通する。
アドレスバッファ２０２は、外部回路（不図示）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２のうちの選択されるメモリセルのアドレスを示す信号である。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの列のアドレスを示す信号である。
制御部２０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード（Ｄｉｎの値によって、低抵抗状態への書き込みモードまたは高抵抗状態への書き込みモードが択一的に選択される）または読み出しモードのうちのいずれか１つのモードを選択する。
制御部２０３は、書き込みモードでは、外部回路から受け取った入力データＤｉｎに応じて、「低抵抗状態への書き込み電圧パルス印加」または「高抵抗状態への書き込み電圧パルス印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
制御部２０３は、読み出しモードでは、「読み出し（再生）電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。制御部２０３は、読み出しモードでは、更に、ビット線／プレート線ドライバ２０７から出力される信号ＩＲＥＡＤを受け取り、この信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。なお、この信号ＩＲＥＡＤは、読み出しモード時にプレート線Ｐ１、Ｐ２を流れる電流の電流値を示す信号である。
行デコーダ２０４は、アドレスバッファ２０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、２本のワード線Ｗ１、Ｗ２のうちのいずれか一方を選択する。ワード線ドライバ２０５は、行デコーダ２０４の出力信号に基づいて行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。
列デコーダ２０６は、アドレスバッファ２０２から列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、２本のビット線Ｂ１、Ｂ２のうちいずれか一方を選択するとともに、２本のプレート線Ｐ１、Ｐ２のうちのいずれか一方を選択する。
ビット線／プレート線ドライバ２０７は、制御部２０３から「低抵抗状態への書き込み電圧パルス印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷ（第１電圧パルス）を印加するとともに、列デコーダ２０６によって選択されたプレート線を接地（第２電圧パルス）状態にする。
ビット線／プレート線ドライバ２０７は、制御部２０３から「高抵抗状態への書き込み電圧パルス印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨ（第１電圧パルス）を印加するとともに、列デコーダ２０６によって選択されたプレート線を接地（第２電圧パルス）状態にする。
ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて列デコーダ２０６によって選択されたビット線に読み出し電圧ＶＲＥＡＤ（第１読出電圧）を印加するとともに、列デコーダ２０６によって選択されたプレート線を接地（第２読出電圧）状態にする。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号ＩＲＥＡＤを制御部２０３に出力する。
なおここで、低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷの電圧値は、例えば「＋２Ｖ」に設定され、そのパルス幅が「１００ｎｓ」に設定される。高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨの電圧値は、例えば「−２Ｖ」に設定され、そのパルス幅が「１００ｎｓ」に設定される。読み出し電圧ＶＲＥＡＤの電圧値は、例えば「＋０．５Ｖ」に設定される。
［抵抗変化型記憶装置２００の動作］
次に、図１６に示した抵抗変化型記憶装置２００の動作例を説明する。
この抵抗変化型記憶装置２００の動作には、メモリセルに「１」を書き込む低抵抗状態への書き込みモードと、メモリセルに「０」を書き込む高抵抗状態への書き込みモードと、メモリセルに書き込まれたデータを出力データＤｏｕｔとして出力（再生）する読み出しモードとが存在する。以下、これらの各モードの動作を順番に述べる。
なお以下の説明の便宜上、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２は、高抵抗の状態に初期化されているものとし、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１のアドレスを示す信号であるとする。
［低抵抗状態への書き込みモード］
まず、抵抗変化型記憶装置２００の低抵抗状態への書き込みモードの動作例を説明する。
制御部２０３は、外部回路から入力されるＭＯＤＥ信号が書き込みモードを示す場合に、外部回路から入力データＤｉｎを受け取る。そして、制御部２０３は、この入力データＤｉｎが「１」である場合には、「低抵抗状態への書き込み電圧パルス印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「低抵抗状態への書き込み電圧パルス印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
電圧値を「＋２Ｖ」およびパルス幅を「１００ｎｓ」に設定させた低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷ（正極性パルス）が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値は、高抵抗の状態から低抵抗の状態になる。一方、メモリセルＭＣ２２１、ＭＣ２２２には正極性パルスが印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、これらのメモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。
このようにして、メモリセルＭＣ２１１の抵抗状態のみを、低抵抗状態へと変化させることができ、これにより、メモリセルＭＣ２１１に、低抵抗状態に対応する「１」を示す１ビットデータが書き込まれる（１ビットデータを記憶できる）。
なおメモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の抵抗変化型記憶装置２００の低抵抗状態への書き込みモードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
［高抵抗状態への書き込みモード］
次に、抵抗変化型記憶装置２００の高抵抗状態への書き込みモードの動作例を説明する。
制御部２０３は、外部回路から入力されるＭＯＤＥ信号が書き込みモードを示す場合に、外部回路から入力データＤｉｎを受け取る。そして、制御部２０３は、この入力データＤｉｎが「０」である場合には、「高抵抗状態への書き込み電圧パルス印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「高抵抗状態への書き込み電圧パルス印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
電圧値を「−２Ｖ」およびパルス幅を「１００ｎｓ」に設定させた高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨ（負極性パルス）が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値は、低抵抗の状態から高抵抗の状態になる。一方、メモリセルＭＣ２２１、ＭＣ２２２には負極性パルスが印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、これらのメモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗状態は変化しない。
このようにして、メモリセルＭＣ２１１の抵抗状態のみを、高抵抗状態へと変化させることができ、これにより、メモリセルＭＣ２１１に、高抵抗状態に対応する「０」を示す１ビットデータが書き込まれる（１ビットデータを記憶できる）。
なおメモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の抵抗変化型記憶装置２００の低抵抗状態への書き込みモードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
［読み出しモード］
次に、抵抗変化型記憶装置２００の読み出しモードの動作例を説明する。
制御部２０３は、外部回路から入力されるＭＯＤＥ信号が読み出しモードを示す場合に、「読み出し電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１に読み出し電圧ＶＲＥＡＤを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１を接地状態にする。
なおこの場合、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加されている。これにより、トランジスタＴ２１１のドレインおよびソース間が導通状態になっている。
このため、電圧値を「＋０．５Ｖ」に設定させた読み出し電圧ＶＲＥＡＤとしての測定電圧が、メモリセルＭＣ２１１には印加され、これにより、メモリセルＭＣ２１１の抵抗値に応じた電流値を示す電流がメモリセルＭＣ２１１を通って、プレート線Ｐ１に流れ込む。
なおメモリセルＭＣ２２１、ＭＣ２２２には測定電圧が印加されず、メモリセルＭＣ２１２と直列接続されたトランジスタＴ２１２のゲートには活性化電圧が印加されないので、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２には上記電流が流れない。
次に、ビット線／プレート線ドライバ２０７は、プレート線Ｐ１を流れる電流の電流値を測定し、その測定値を示す信号ＩＲＥＡＤを制御部２０３に出力する。
次に、制御部２０３は、その信号ＩＲＥＡＤに示された電流値に応じた出力データＤｏｕｔを外部に出力する。例えば、メモリセルＭＣ２１１が低抵抗の状態のときに流れる電流の電流値であれば、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。
このようにして、メモリセルＭＣ２１１のみにメモリセルＭＣ２１１の抵抗値の状態を反映させた電流を流せ、当該電流がプレート線Ｐ１に流出するので、メモリセルＭＣ２１１から１ビットデータを読み出される（１ビットデータを再生できる）。
なお、メモリセルＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の抵抗変化型記憶装置２００の読み出しモードの動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
［効果］
以上に説明したように、第１実施形態で述べた抵抗変化型素子をメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２としてメモリアレイ２０１に組み込み、このメモリアレイ２０１を用いて抵抗変化型記憶装置２００を構成できる。このため、本実施形態の抵抗変化型記憶装置２００は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供することが可能となる。
なお、抵抗変化型素子を構成する抵抗変化層は、アモルファス構造ではなく多結晶構造を有する。したがって、この抵抗変化型記憶装置２００は、従来の抵抗変化型記憶装置よりも長時間使用してもメモリアレイとしての信頼性を維持できる。
（第３実施形態）
本実施形態では、第２実施形態で述べた抵抗変化型記憶装置２００の応用例として、当該抵抗変化型記憶装置２００を組み込んだEmbedded-RAMである抵抗変化型装置３００の構成および動作を説明する。
［抵抗変化型装置３００の構成］
図１７は、本発明の第３実施形態の抵抗変化型装置（Embedded-RAM）の一構成例を示したブロック図である。この抵抗変化型装置３００は、第２実施形態（図１７）で述べた抵抗変化型記憶装置２００と、論理回路３０１とを備え、１つの半導体チップ上に形成される回路である。この抵抗変化型記憶装置２００は、ここでは、データＲＡＭとして使用されるが、抵抗変化型記憶装置２００の構成は、第２実施形態で詳述したので、省略する。論理回路３０１は、所定の演算（例えば、音声データ・画像データの符号化／ 復号化）を行う回路であり、その演算の際に、抵抗変化型記憶装置２００を利用する。すなわち、論理回路３０１は、抵抗変化型記憶装置２００に対するアドレス信号ＡＤＤＲＥＳＳおよびモード選択信号ＭＯＤＥを制御するよう構成され、これにより、抵抗変化型記憶装置２００へのデータの書き込み／読み出しが実行される。
［抵抗変化型装置３００の動作］
次に、図１７に示した抵抗変化型装置３００の動作を説明する。この抵抗変化型装置３００の動作には、抵抗変化型記憶装置２００に「１」データを書き込む低抵抗状態への書き込み処理と、抵抗変化型記憶装置２００に「０」データを書き込む高抵抗状態への書き込み処理と、抵抗変化型記憶装置２００に書き込んだデータを読み出す読み出し処理とが存在する。以下、これらの各処理における動作を順番に述べる。なお以下の動作においては、第２実施形態で説明した抵抗変化型記憶装置２００の「低抵抗状態への書き込みモード」、「読み出しモード」および「高抵抗状態への書き込みモード」の各動作が利用されるが、ここでは、抵抗変化型記憶装置２００の詳細な動作説明は省く。
［書込処理］
まず、抵抗変化型装置３００による抵抗変化型記憶装置２００への書込処理を説明する。
論理回路３０１は、抵抗変化型記憶装置２００に所定のデータ（例えば、符号化動画像データ等）を書き込むために、抵抗変化型記憶装置２００の「書き込みモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、論理回路３０１は、その所定のデータを書き込むメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳを抵抗変化型記憶装置２００のアドレスバッファ２０２に順次出力する。これにより、抵抗変化型記憶装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、論理回路３０１は、その所定のデータを１ビットずつ、１ビットデータＤｉｎとして抵抗変化型記憶装置２００の制御部２０３に出力する。
次に、抵抗変化型記憶装置２００では、入力されるＤｉｎの値に応じて、第２実施形態で説明した低抵抗状態への書き込みモードあるいは高抵抗状態への書き込みモードと同様の動作が択一的に行われる。これにより、抵抗変化型記憶装置２００にその所定のデータが１ビットずつ書き込まれる。
［読出処理］
次に、抵抗変化型装置３００による抵抗変化型記憶装置２００からの読出処理を説明する。
論理回路３０１は、抵抗変化型記憶装置２００に書き込んだデータを読み出すために、抵抗変化型記憶装置２００の「読み出しモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、論理回路３０１は、書き込まれたデータを読み出すメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳを抵抗変化型記憶装置２００のアドレスバッファ２０２に順次出力する。これにより、抵抗変化型記憶装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、抵抗変化型記憶装置２００では、第２実施形態で説明した読み出しモードと同様の動作が行われる。これにより、抵抗変化型記憶装置２００に記憶されたデータが１ビットずつ、出力データＤｏｕｔとして読み出される。
［効果］
以上に説明したように、第２実施形態で述べた抵抗変化型記憶装置２００を用いて抵抗変化型装置３００を構成できる。このため、本実施形態の抵抗変化型装置３００は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供することが可能となる。
そして、本実施形態の抵抗変化型装置３００によれば、格段に動作速度が高まった抵抗変化型記憶装置２００に大量のデータを高速に記憶させることができ好適である。
（第４実施形態）
本実施形態では、第２実施形態で述べた抵抗変化型記憶装置２００の他の応用例として、抵抗変化型記憶装置２００を組み込んだReconfigurable-LSIである抵抗変化型装置４００の構成および動作を説明する。
［第２半導体集積回路の構成］
図１８は、本発明の第４実施形態の抵抗変化型装置（Reconfigurable-LSI）の一構成例を示したブロック図である。
この抵抗変化型装置4００は、第２実施形態（図１６）で述べた抵抗変化型記憶装置２００と、プロセッサ４０１と、インターフェイス４０２を備えてなり、これらが、１つの半導体チップ上に形成されている。抵抗変化型記憶装置２００は、ここでは、プログラムＲＯＭとして使用され、プロセッサ４０１の動作に必要なプログラムを記憶するが、抵抗変化型記憶装置２００の構成は、第２実施形態で詳述したので、省略する。プロセッサ４０１は、抵抗変化型記憶装置２００に記憶されたプログラムに従って動作し、抵抗変化型記憶装置２００およびインターフェイス４０２を制御する。なお、外部機器（不図示）から入力されたプログラムが、インターフェイス４０２を介して抵抗変化型記憶装置２００に順次出力される。
［第２抵抗変化型装置4００の動作］
次に、図１８に示した半導体集積回路（Reconfigurable-LSI）４００の動作を説明する。この抵抗変化型装置4００による動作には、記憶されたプログラムに従って動作するプログラム実行処理（プログラム実行モード）と、抵抗変化型記憶装置２００に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書き換え処理（プログラム書き換えモード）とが存在する。なお以下の動作においては、第２実施形態で説明した抵抗変化型記憶装置２００の「低抵抗状態への書き込みモード」、「読み出しモード」および「高抵抗状態への書き込みモード」の各動作が利用されるが、ここでは、抵抗変化型記憶装置２００の詳細な動作説明は省く。
［プログラム実行モード］
まず、抵抗変化型装置4００のプログラム実行モードにおける動作を説明する。
プロセッサ４０１は、抵抗変化型記憶装置２００に記憶されたプログラムを読み出すために、抵抗変化型記憶装置２００の「読み出しモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、プロセッサ４０１は、その必要なプログラムが書き込まれたメモリセルを示すアドレス信号ＡＤＤＲＥＳＳを抵抗変化型記憶装置２００のアドレスバッファ２０２に順次出力する。これにより、抵抗変化型記憶装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、抵抗変化型記憶装置２００では、第２実施形態で説明した読み出しモードと同様の動作が行われる。これにより、抵抗変化型記憶装置２００に記憶されたプログラムが出力データＤｏｕｔとして１ビットずつ、読み出される。
このようにして、プロセッサ４０１は、読み出したプログラムに従って所定の演算を行える。
［プログラム書き換えモード］
次に、抵抗変化型装置4００のプログラム書き換えモードにおける動作を説明する。
プロセッサ４０１は、抵抗変化型記憶装置２００に記憶されたプログラム（書換対象となるプログラム）を書き換えるために、抵抗変化型記憶装置２００の「書き込みモード」を示すモード選択信号ＭＯＤＥを制御部２０３に出力する。
次に、プロセッサ４０１は、新たなプログラムを記憶すべきメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳを抵抗変化型記憶装置２００のアドレスバッファ２０２に順次出力する。これにより、抵抗変化型記憶装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
次に、プロセッサ４０１は、外部からインターフェイス４０２を介して１ビットずつ、抵抗変化型記憶装置２００の制御部２０３に出力する。抵抗変化型記憶装置２００では、プロセッサ４０１から入力されたデータの値に基づいて、第２実施形態で説明した低抵抗状態への書き込みモードあるいは高抵抗状態への書き込みモードと同様の動作が択一的に行われる。これにより、新たなプログラムが抵抗変化型記憶装置２００に１ビットずつ記憶される。
このように、抵抗変化型記憶装置２００は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えた上で、電源を切ってもこれを保存することができる。つまり、プロセッサ４０１において実現される機能が容易に改変できる。また、複数のプログラムを抵抗変化型記憶装置２００に記憶しておき、読み出すプログラムに応じてプロセッサ４０１で実現される機能を変更することも可能である。
［効果］
以上に説明したように、第２実施形態で述べた抵抗変化型記憶装置２００を用いて抵抗変化型装置4００を構成できる。このため、本実施形態の抵抗変化型装置4００は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型記憶装置を提供することが可能となる。
そして、本実施形態の抵抗変化型装置4００によれば、格段に動作速度が高まった抵抗変化型記憶装置２００に用いて１つのプロセッサ（ＬＳＩ）で異なる機能が実現でき（いわゆるre-configurable）好適である。
（第２、第３、第４実施形態における変形例）
なお、上記第２、第３および第４実施形態の説明においては、低抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＬＯＷの電圧値（＋２Ｖ）とパルス幅（１００ｎｓ）、および、高抵抗状態への書き込み電圧パルスＶＷＲＩＴＥＨＩＧＨの電圧値（−２Ｖ）とパルス幅（１００ｎｓ）を例示したが、抵抗変化型素子の抵抗状態の変化させるために必要な電圧パルスの条件を満たせば他の電圧値やパルス幅を用いても良い。
また、上記第２、第３および第４実施形態では、第１実施形態で述べた抵抗変化型素子を「記憶素子」として利用する例を説明したが、利用の用途はこれに限定されない。例えば、第１実施形態で述べた抵抗変化型素子の他の利用形態として、第１実施形態で述べた抵抗変化型素子を、複数の信号の切り替えを決定するスイッチング素子、周波数の切り替えに用いられる抵抗変化型素子、複数の信号の混合比率を決定する抵抗変化型素子、または、コンデンサーとの組み合わせで時定数を決定する時定数変化素子として用いることができる。
上述の説明では、抵抗変化型素子が上書き可能である場合を想定して説明したが、上書きすると正常に動作しにくい場合などには、書き込み前に抵抗変化型素子の抵抗状態を読み出して書き込み用パルスを印加するか否かが選択されてもよいし、書き込み前に書き込み対象となるそれぞれの抵抗変化型素子の抵抗状態を初期状態に揃えた上で改めて必要な抵抗変化型素子に対して書き込みが行われてもよい。
（第５実施形態）
図１９および図２０は、第１実施形態で述べた抵抗変化型素子と同様に構成された抵抗変化型素子の他の用途例を示したブロック図である。図１９は、本発明の第１実施形態の抵抗変化型素子を用いた周波数可変回路の構成を示したブロック図である。図２０は、本発明の第１実施形態の抵抗変化型素子を用いたミキシング回路の構成を示したブロック図である。なお図１４において、抵抗変化型素子１０および、これに接続される電源５とスイッチＳＷａ、ＳＷｂ以外の素子の構成および動作の説明は省略する。図中ＶＣＯは、Voltage Controlled Oscillator（電圧［制御電圧］で発振周波数を制御する発振器）を示す。
図１９および図２０において、抵抗変化型素子１０の抵抗値を変化させる場合、スイッチＳＷａ、ＳＷｂを切り替えて抵抗変化型素子１０と電源５とを電気的に接続する。次に、電源５によって所定の電圧パルスが抵抗変化型素子１０に印加される。これにより、抵抗変化型素子１０の抵抗値が変化する。そして、スイッチＳＷａ、ＳＷｂを元の接続状態に戻せば、抵抗変化型素子１０の抵抗値を容易に改変できる。このような抵抗変化型素子１０を使用することにより、図１９に示した周波数可変回路や、図２０に示した２つの信号の混合比率を変えるミキシング回路を構成できる。
本実施形態においても、上述の同様の変形例が適用可能である。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の抵抗変化型素子および抵抗変化型記憶装置は、製造温度が低く、フォーミングが不要であり、低抵抗状態から高抵抗状態への書き込み速度が速く、安定性に優れた抵抗変化型素子、抵抗変化型記憶装置、抵抗変化型装置として有用である。
１ 基板
２ 下部電極
３ 抵抗変化層
４ 上部電極
５ 電極
１０ 抵抗変化型素子
１１ 第１端子
１２ 第２端子
２００ 抵抗変化型記憶装置
２０１ メモリアレイ
２０２ アドレスバッファ
２０３ 制御部
２０４ 行デコーダ
２０５ ワード線ドライバ
２０６ 列デコーダ
２０７ ビット線／プレート線ドライバ
３００ 抵抗変化型装置
３０１ 論理回路
４００ 抵抗変化型装置
４０１ プロセッサ
４０２ インターフェイス
Ｗ１、Ｗ２ ワード線
Ｂ１、Ｂ２ ビット線
Ｐ１、Ｐ２ プレート線
Ｔ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２ トランジスタ
ＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２ メモリセル
ＳＷａ、ＳＷｂ スイッチ

Claims (13)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え、
    前記抵抗変化層が（ＮｉｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、

    Ｘが０．３５以上０．９以下であり、
    前記第１電極と前記第２電極との間に第１の電圧を有する第１電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が低下し、
    前記第１電極と前記第２電極との間に前記第１の電圧と極性が異なる第２の電圧を有する第２電圧パルスを印加することで前記第１電極と前記第２電極との間の電気抵抗が上昇する性質を有する、抵抗変化型素子。
  2. 前記化学式で表される材料の抵抗率が０．５Ωｃｍ以上１００Ωｃｍ以下である、請求項１に記載の抵抗変化型素子。
  3. 前記第１電極および前記第２電極のうちの少なくとも何れか一方が、Ａｇ、Ａｕ、Ｐｔ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、ＴｉＯ、ＴｉＮ、ＴｉＡｌＮ、Ｔａ、ＴａＮよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項１に記載の抵抗変化型素子。
  4. 前記抵抗変化層の厚みが、１０ｎｍ以上２００ｎｍ以下である、請求項１に記載の抵抗変化型素子。
  5. 請求項１に記載の抵抗変化型素子と、
    電圧パルス印加装置とを備え、
    前記電圧パルス印加装置が、前記第１電極と前記第２電極との間に所定の電圧パルスを印加することにより、前記抵抗値の変化に対応して、１ビットデータまたは多値データを前記抵抗変化型素子に記憶する、抵抗変化型記憶装置。
  6. 前記電圧パルス印加装置が、前記第１電極と前記第２電極との間に正極性の電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、
    前記電圧パルス印加装置が、前記第１電極と前記第２電極との間に負極性の電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、
    前記抵抗変化型素子の抵抗状態に対応させて１ビットデータを記憶する、請求項５に記載の抵抗変化型記憶装置。
  7. 第１方向に延びる複数のワード線と、
    前記ワード線に交差して第２方向に延びる複数のビット線と、
    前記複数のビット線に一対一で対応して前記第２方向に延びる複数のプレート線と、
    第１主端子と第２主端子と制御端子とを備え前記ワード線と前記ビット線との間の交差点に対応して設けられた複数のトランジスタと、
    第１電極と第２電極と前記第１電極と前記第２電極との間に配設され前記第１電極と前記第２電極とに電気的に接続された抵抗変化層とを備え前記トランジスタのそれぞれに一対一で対応する複数の抵抗変化型素子と、
    前記複数のワード線に接続して前記ワード線への電圧印加を制御するワード線駆動部と、
    前記複数のビット線と前記複数のプレート線とに接続して、前記ビット線および前記プレート線への電圧印加を制御するビット線／プレート線駆動部と、
    前記ワード線駆動部と前記ビット線／プレート線駆動部とを制御する制御部とを備え、
    前記トランジスタの第１主端子がそれぞれ対応する前記交差点を通る前記ビット線と電気的に接続され、
    前記トランジスタの第２主端子がそれぞれ対応する前記抵抗変化型素子の第１電極に電気的に接続され、
    前記抵抗変化型素子の第２電極がそれぞれ対応する前記交差点を通る前記プレート線と電気的に接続され、
    前記トランジスタの制御端子がそれぞれ対応する前記交差点を通る前記ワード線に電気的に接続され、
    前記抵抗変化層が（Ｍ’ｘＦｅ１−ｘ）Ｆｅ２Ｏ４の化学式で表されるスピネル構造を有する材料を含み、
    前記化学式中のＭ’はＭｎ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎよりなる群から選ばれた一つあるいは複数の遷移金属である、抵抗変化型記憶装置。
  8. 前記ワード線駆動部は、前記制御部の制御に基づいて所定のデータを記憶する前記抵抗変化型素子に対応する前記トランジスタのゲートに接続されたいずれか一つのワード線に対し択一的に前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加するように構成されており、
    前記ビット線／プレート線駆動部は、前記制御部の制御に基づいて前記所定のデータを記憶する予定の前記抵抗変化型素子に対応する前記トランジスタに接続されたいずれか一つのビット線に対し択一的に第１電圧パルスを印加するとともに、前記ビット線に対応するプレート線に対し第２電圧パルスを印加するように構成されている、請求項７記載の抵抗変化型記憶装置。
  9. 前記ワード線駆動部は、前記制御部の制御に基づいて予め記憶された所定のデータを読み出す前記抵抗変化型素子に対応する前記トランジスタのゲートに接続されたいずれか一つのワード線に対し択一的に前記トランジスタのドレインおよびソース間の導通を図るための活性化電圧を印加するように構成されており、
    前記ビット線／プレート線駆動部は、前記制御部の制御に基づいて前記所定のデータを読み出す前記抵抗変化型素子に対応する前記トランジスタに接続されたいずれか一つのビット線に対し択一的に第１読出電圧を印加するとともに、前記ビット線に対応するプレート線に対し第２読出電圧を印加するように構成されている、請求項７記載の抵抗変化型記憶装置。
  10. 請求項７乃至９の何れかに記載の抵抗変化型記憶装置と、
    所定のデータに基づいて演算を実行する論理回路と、を備え、
    前記論理回路は、書き込みモードと読み出しモードとを有し、前記書き込みモードでは前記抵抗変化型記憶装置に前記データを記憶させるように前記抵抗変化型記憶装置を制御し、前記読み出しモードでは前記抵抗変化型記憶装置に記憶された前記データを読み出すように前記抵抗変化型記憶装置を制御するように構成されている、抵抗変化型装置。
  11. 請求項７乃至９の何れかに記載の抵抗変化型記憶装置と、
    外部からの入力を受付ける入力装置と、
    前記入力装置に通信可能に接続されたプロセッサと、を備え、
    前記抵抗変化型記憶装置はプログラムを記憶可能に構成され、
    前記プロセッサは、プログラム実行モードとプログラム書き換えモードとを有し、前記プログラム書き換えモードでは前記抵抗変化型記憶装置に記憶されたプログラムを外部から入力装置を介して受け取ったプログラムに書き換え、前記プログラム実行モードでは前記抵抗変化型記憶装置に記憶されたプログラムを実行するように構成されている、抵抗変化型装置。
  12. 請求項１の抵抗変化型素子の第１電極と第２電極との間に極性の異なる２種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録する、抵抗変化型素子へのデータ記録方法。
  13. 請求項１の抵抗変化型素子の第１電極と第２電極との間に複数種類の電圧パルスを印加して前記抵抗変化型素子の抵抗状態を変化させ、前記抵抗状態の変化に基づいて前記抵抗変化型素子にデータを記録し、前記複数種類の電圧パルスのうち少なくとも１種類は、他の電圧パルスと極性が異なっている、抵抗変化型素子へのデータ記録方法。
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