CN103339680B - 非易失性半导体存储装置 - Google Patents

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Abstract

字线(WL1～WLm)分别与存储单元(MC11～MCmn)的存储单元行相对应。位线(BL1～BLn)及源极线(SL1～SLn)分别与存储单元(MC11～MCmn)的存储单元列相对应。第一开关元件(DB1～DBn)对被施加基准电压(VSS)的基准节点与位线(BL1～BLn)之间的连接状态和非连接状态进行切换，第二开关元件(DS1～DSn)对该基准节点与源极线(SL1～SLn)之间的连接状态和非连接状态进行切换，第三开关元件(CB1～CBn)对供给重写电压(Vwrite)的写驱动器(16)与位线(BL1～BLn)之间的连接状态和非连接状态进行切换，第四开关元件(CS1～CSn)对该写驱动器(16)与源极线(SL1～SLn)之间的连接状态和非连接状态进行切换。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种非易失性半导体存储装置。
背景技术
近年来，伴随着对电子设备(特别是手机、便携式音乐播放器、数码相机等)需求的增加，对于非易失性半导体存储装置的需求正不断提高。为此，正积极地进行用以实现非易失性半导体存储装置的大容量化和小型化、重写速度和读出速度的高速化以及重写操作和读出操作的低功耗化的技术开发。
目前，闪存作为非易失性半导体存储装置占据着主导地位，不过人们也正在积极开发新型非易失性半导体存储装置。能够列举出的该新型非易失性半导体存储装置的示例有：将可变电阻型元件用作存储元件的ReRAM(ResistanceRandomAccessMemory，电阻随机存取存储器)。例如，在闪存中重写时间为微秒级(或者毫秒级)，要利用10V以上的电压进行重写操作，而在ReRAM中重写时间为纳秒级，利用1.8V左右的电压就能进行重写操作。如上所述，与闪存相比，ReRAM能实现重写操作的高速化并能实现重写操作的低功耗化。在专利文献1、2等中就公开了这种ReRAM。
在专利文献1、2所公开的非易失性半导体存储装置中，多个存储单元呈矩阵状排列，多条字线和多条源极线沿着行方向互为平行地排列，多条位线沿着列方向互为平行地排列。共同连接在一条字线上的多个存储单元还共同连接在一条源极线上，并且共同连接在一条字线上的多个存储单元中的每一个存储单元与多条位线中所对应的一条位线连接。在这种非易失性半导体存储装置中，通过激活字线来选择成为重写操作对象的存储单元，并且通过对与成为重写操作对象的存储单元连接的位线和源极线的电压进行控制，使得在位线和源极线之间产生电压差，从而使成为重写操作对象的存储单元所包含的可变电阻型元件的电阻状态发生变化。由此，存储在成为重写操作对象的存储单元中的数据值就会被重写。
此外，作为正在被开发的所述新型非易失性半导体存储装置，除了ReRAM之外，还有：FeRAM(FerroelectricRandomAccessMemory，铁电随机存取存储器)、MRAM(MagnetoresistiveRandomAccessMemory，磁阻随机存取存储器)以及PRAM(PhasechangeRandomAccessMemory，相变随机存取存储器)等。
专利文献1：日本公开特许公报特开2008-65953号公报
专利文献2：日本公开特许公报特开2005-216387号公报
发明内容
—发明所要解决的技术问题—
然而，在专利文献1、2所公开的非易失性半导体存储装置中，因为共同连接在一条字线上的多个存储单元还共同连接在一条源极线上，所以当一条字线被激活时，就同时选出共同连接在该字线上的多个存储单元，电压(重写操作所需电压)就会经一条源极线供给所述多个存储单元中的每一个存储单元。为此，由于源极线的寄生电阻及驱动源极线的源极驱动器中的电压降使得源极线的电压下降，其结果是会导致重写特性(重写操作的准确性等)劣化。应由一条源极线来传输电压的存储单元的数量越多，该重写特性的劣化就会越发显著。
当在共同连接在一条字线上的多个存储单元中同时存在成为重写操作对象的存储单元和未成为重写操作对象的存储单元时，为了在未成为重写操作对象的存储单元中不在源极线和位线之间产生电压差，有时就需要进行预充电操作。为此，很难实现重写时间缩短及功耗降低。
进而，在专利文献1、2所公开的非易失性半导体存储装置中，因为共同连接在一条源极线上的多个存储单元中的每一个存储单元与多条位线中所对应的一条位线连接，所以必须要分别设置用来驱动源极线的驱动器和用来驱动位线的驱动器。为此，很难削减非易失性半导体存储装置的电路面积。
因此，本发明的目的在于：提供一种能够抑制重写特性劣化并能实现重写时间缩短、功耗降低及电路规模缩小的非易失性半导体存储装置。
—用以解决技术问题的技术方案—
根据本发明的一个形态，非易失性半导体存储装置包括m×n个存储单元、m条字线、n条位线及n条源极线、字线驱动电路、写驱动器、第一选择电路以及第二选择电路，该m×n个存储单元呈m行n列(m、n是2以上的整数)的矩阵状排列，该m条字线中的每一条字线与所述m×n个存储单元的存储单元行中所对应的一存储单元行所包含的n个存储单元连接，该n条位线中的每一条位线及该n条源极线中的每一条源极线与所述m×n个存储单元的存储单元列中所对应的一存储单元列所包含的m个存储单元连接，该字线驱动电路有选择地激活所述m条字线，该写驱动器供给重写电压，该第一选择电路包括n个第一开关元件和n个第二开关元件，该n个第一开关元件中的每一个第一开关元件对被施加基准电压的基准节点与所述n条位线中所对应的位线之间的连接状态和非连接状态进行切换，该n个第二开关元件中的每一个第二开关元件对所述基准节点与所述n条源极线中所对应的源极线之间的连接状态和非连接状态进行切换，该第二选择电路包括n个第三开关元件和n个第四开关元件，该n个第三开关元件中的每一个第三开关元件对所述写驱动器与所述n条位线中所对应的位线之间的连接状态和非连接状态进行切换，该n个第四开关元件中的每一个第四开关元件对所述写驱动器与所述n条源极线中所对应的源极线之间的连接状态和非连接状态进行切换。
在所述非易失性半导体存储装置中，因为多条位线中的每一条位线及多条源极线中的每一条源极线与连接在一条字线上的多个存储单元中所对应的存储单元连接，所以当一条字线被激活时，就多条源极线中的每一条源极线而言，仅选出共同连接在该源极线上的多个存储单元中的一个存储单元，从而电压就会经该源极线(一条源极线)传输给所述一个存储单元。这样一来，因为与共同连接在一条字线上的多个存储单元还共同连接在一条源极线上的情况相比，应由一条源极线来传输电压的存储单元的数量较少，所以能够抑制由于源极线的寄生电阻上的电压降所引起的源极线电压下降，其结果是能够抑制重写特性劣化。即便在共同连接在一条字线上的多个存储单元中同时存在成为重写操作对象的存储单元和未成为重写操作对象的存储单元的情况下，也可以不进行预充电操作，所以能够实现重写时间缩短及功耗降低。进而，因为可以不对多条源极线中的每一条源极线都设置源极驱动器，所以能够削减非易失性半导体存储装置的电路规模。
此外，优选的是：当进行将存储在所述m×n个存储单元中的任一个存储单元的数据值由第一值改为第二值的重写操作时，所述n个第一开关元件中和与该存储单元连接的位线相对应的第一开关元件处于导通状态，所述n个第二开关元件中和与该存储单元连接的源极线相对应的第二开关元件处于截止状态，所述n个第三开关元件中和与该存储单元连接的位线相对应的第三开关元件处于截止状态，所述n个第四开关元件中和与该存储单元连接的源极线相对应的第四开关元件处于导通状态。
这样一来，通过使第一开关元件和第四开关元件处于导通状态，从而向与成为重写操作对象的存储单元连接的位线和源极线分别施加基准电压和重写电压。由此，就能够对存储在成为重写操作对象的存储单元中的数据值进行重写。通过使第二开关元件和第三开关元件处于截止状态，从而能够防止写驱动器与基准节点之间短路。
进而，也可以是这样的，即：所述n个第一开关元件中和与该存储单元连接的位线不相对应的n-1个第一开关元件处于导通状态，所述n个第二开关元件中和与该存储单元连接的源极线不相对应的n-1个第二开关元件处于导通状态，所述n个第三开关元件中和与该存储单元连接的位线不相对应的n-1个第三开关元件处于截止状态，所述n个第四开关元件中和与该存储单元连接的源极线不相对应的n-1个第四开关元件处于截止状态。
通过进行上述控制，从而向未与成为重写操作对象的存储单元连接的n-1条位线及n-1条源极线分别施加基准电压。由此，就能够保证不对存储在未成为重写操作对象的存储单元中的每一个存储单元的数据值进行重写。
还优选：当进行将存储在所述m×n个存储单元中的任一个存储单元的数据值由第二值改为第一值的重写操作时，所述n个第一开关元件中和与该存储单元连接的位线相对应的第一开关元件处于截止状态，所述n个第二开关元件中和与该存储单元连接的源极线相对应的第二开关元件处于导通状态，所述n个第三开关元件中和与该存储单元连接的位线相对应的第三开关元件处于导通状态，所述n个第四开关元件中和与该存储单元连接的源极线相对应的第四开关元件处于截止状态。
这样一来，通过使第二开关元件和第三开关元件处于导通状态，从而向与成为重写操作对象的存储单元连接的位线和源极线分别施加重写电压和基准电压。由此，就能够对存储在成为重写操作对象的存储单元中的数据值进行重写。通过使第一开关元件和第四开关元件处于截止状态，从而能够防止写驱动器与基准节点之间短路。
也可以是这样的，即：在所述重写操作结束后，所述n个第一开关元件处于导通状态，所述n个第二开关元件处于导通状态，所述n个第三开关元件处于截止状态，所述n个第四开关元件处于截止状态。
通过进行上述控制，从而向n条位线及n条源极线分别施加基准电压。由此，因为能够抑制由于干扰噪声等引起的位线及源极线的电压变动，所以能够抑制存储在存储单元中的数据值被错误地重写。
此外，也可以是这样的，即：所述非易失性半导体存储装置还包括读出放大器电路，所述n个第三开关元件的一端与所述写驱动器及所述读出放大器连接，所述n个第三开关元件的另一端分别与所述n条位线中所对应的位线连接，所述n个第四开关元件的一端与所述写驱动器及所述读出放大器连接，所述n个第四开关元件的另一端分别与所述n条源极线中所对应的源极线连接，当进行重写存储在所述m×n个存储单元中任一个存储单元的数据值的重写操作时，所述写驱动器供给所述重写电压，当进行读出存储在所述m×n个存储单元中任一个存储单元的数据值的读出操作时，所述读出放大器供给读出电压。
还优选：当进行读出存储在所述m×n个存储单元中任一个存储单元的数据值的读出操作时，所述n个第一开关元件中和与该存储单元连接的位线相对应的第一开关元件处于截止状态，所述n个第二开关元件中和与该存储单元连接的源极线相对应的第二开关元件处于导通状态，所述n个第三开关元件中和与该存储单元连接的位线相对应的第三开关元件处于导通状态，所述n个第四开关元件中和与该存储单元连接的源极线相对应的第四开关元件处于截止状态。
这样一来，通过使第二开关元件和第三开关元件处于导通状态，从而能够向与成为读出操作对象的存储单元连接的位线和源极线分别施加读出电压和基准电压。通过使第一开关元件和第四开关元件处于截止状态，从而能够防止读出放大器与基准节点之间短路。
此外，也可以是这样的，即：所述m×n个存储单元中的每一个存储单元包括选择晶体管及存储元件，该选择晶体管具有和与该存储单元相对应的字线连接的栅极，该存储元件在与该存储单元相对应的位线及源极线之间与所述选择晶体管串联，所述存储元件构成为：当在该存储元件的两端施加比规定阈值电压高的脉冲电压时，使存储在该存储元件中的数据值发生变化，所述重写电压与所述基准电压之间的电压差大于所述阈值电压。
也可以是这样的，即：所述m×n个存储单元中的每一个存储单元包括选择晶体管及可变电阻型元件，该选择晶体管具有和与该存储单元相对应的字线连接的栅极，该可变电阻型元件在与该存储单元相对应的位线及源极线之间与所述选择晶体管串联。或者，所述m×n个存储单元中的每一个存储单元也可以包括铁电型元件、可变磁阻型元件或者相变型元件以取代所述可变电阻型元件。
根据本发明的另一个形态，非易失性半导体存储装置包括多个存储块、m条(m是2以上的整数)字线、字线驱动电路、第一选择控制电路及第二选择控制电路，所述多个存储块中的每一个存储块包括m×n个存储单元、n条位线及n条源极线、写驱动器、第一选择电路以及第二选择电路，该m×n个存储单元呈m行n列(n是2以上的整数)的矩阵状排列，该n条位线中的每一条位线及该n条源极线中的每一条源极线与所述m×n个存储单元的存储单元列中所对应的一存储单元列所包含的m个存储单元连接，该写驱动器供给重写电压，该第一选择电路包括n个第一开关元件和n个第二开关元件，该n个第一开关元件中的每一个第一开关元件对被施加基准电压的基准节点与所述n条位线中所对应的位线之间的连接状态和非连接状态进行切换，该n个第二开关元件中的每一个第二开关元件对所述基准节点与所述n条源极线中所对应的源极线之间的连接状态和非连接状态进行切换，该第二选择电路包括n个第三开关元件和n个第四开关元件，该n个第三开关元件中的每一个第三开关元件对所述写驱动器与所述n条位线中所对应的位线之间的连接状态和非连接状态进行切换，该n个第四开关元件中的每一个第四开关元件对所述写驱动器与所述n条源极线中所对应的源极线之间的连接状态和非连接状态进行切换，所述m条字线中的每一条字线与在所述多个存储块的每一个存储块中所述m×n个存储单元的m个存储单元行之互不相同的一存储单元行相对应，并和与该字线相对应的存储单元行所包含的n个存储单元连接，所述字线驱动电路有选择地激活所述m条字线，所述第一选择控制电路对在所述多个存储块的每一个存储块中所述第一选择电路所包含的n个第一开关元件及n个第二开关元件进行控制，所述第二选择控制电路对在所述多个存储块的每一个存储块中所述第二选择电路所包含的n个第三开关元件及n个第四开关元件进行控制。
在所述非易失性半导体存储装置中，因为多条位线中的每一条位线及多条源极线中的每一条源极线与连接在一条字线上的多个存储单元中所对应的存储单元连接，所以当一条字线被激活时，就多条源极线中的每一条源极线而言，仅选出共同连接在该源极线上的多个存储单元中的一个存储单元，从而电压就会经该源极线(一条源极线)传输给所述一个存储单元。这样一来，因为与共同连接在一条字线上的多个存储单元还共同连接在一条源极线上的情况相比，应由一条源极线传输电压的存储单元的数量较少，所以能够抑制由于源极线的寄生电阻上的电压降所引起的源极线电压下降，其结果是能够抑制重写特性劣化。在对共同连接在一条字线上的多个存储单元同时进行重写操作时，向上述多个存储单元中的每一个存储单元，利用与该存储单元相对应的一条源极线来传输电压。为此，与共同连接在一条字线上的多个存储单元还共同连接在一条源极线SL1上的情况相比，能够抑制成为重写操作对象的多个存储单元之间的重写特性偏差。即便在共同连接在一条字线上的多个存储单元中同时存在成为重写操作对象的存储单元和未成为重写操作对象的存储单元的情况下，也可以不进行预充电操作，所以能够实现重写时间缩短及功耗降低。进而，因为可以不对多条源极线中的每一条源极线都设置源极驱动器，所以能够削减非易失性半导体存储装置的电路规模。
—发明的效果—
如上所述，因为多条位线中的每一条位线及多条源极线中的每一条源极线与连接在一条字线上的多个存储单元中所对应的存储单元连接，所以与共同连接在一条字线上的多个存储单元还共同连接在一条源极线上的情况相比，能够抑制重写特性劣化，并能实现重写时间缩短、功耗降低及电路规模缩小。
附图说明
图1是用以说明非易失性半导体存储装置之结构示例的图。
图2是用以详细说明非易失性半导体存储装置之结构示例的图。
图3是用以说明存储单元之结构示例的电路图。
图4是用以说明存储单元之结构示例的剖视图。
图5是用以说明对存储单元进行的复位操作、置位操作及读出操作的图。
图6是用以说明在由非易失性半导体存储装置进行复位操作时存储单元的连接状态的图。
图7是用以说明在由非易失性半导体存储装置进行复位操作时施加在字线、位线及源极线上的电压的图。
图8是用以说明在由非易失性半导体存储装置进行置位操作时存储单元的连接状态的图。
图9是用以说明在由非易失性半导体存储装置进行置位操作时施加在字线、位线及源极线上的电压的图。
图10是用以说明在由非易失性半导体存储装置进行读出操作时存储单元的连接状态的图。
图11是用以说明在由非易失性半导体存储装置进行读出操作时施加在字线、位线及源极线上的电压的图。
图12是用以说明由图1所示的非易失性半导体存储装置进行的多位同时处理操作(多位同时复位操作)的图。
图13是用以说明由图1所示的非易失性半导体存储装置进行的多位同时处理操作(一位单独复位操作)的图。
图14是用以说明在由图1所示的非易失性半导体存储装置进行多位同时处理操作(一位单独复位操作)时字线、位线及源极线的电压变化的图。
图15是用以说明由共同连接在一条字线上的多个存储单元还共同连接在一条源极线上的非易失性半导体存储装置进行的多位同时处理操作(多位同时复位操作)的图。
图16是用以说明由共同连接在一条字线上的多个存储单元还共同连接在一条源极线上的非易失性半导体存储装置进行的多位同时处理操作(一位单独复位操作)的图。
图17是用以说明在由共同连接在一条字线上的多个存储单元还共同连接在一条源极线上的非易失性半导体存储装置进行多位同时处理操作(一位单独复位操作)时字线、位线及源极线的电压变化的图。
具体实施方式
下面，参照附图对实施方式进行详细的说明。此外，对图中相同或相应的部分标注相同的符号，并不重复对其说明。
(非易失性半导体存储装置)
图1表示的是非易失性半导体存储装置的结构示例。该非易失性半导体存储装置包括：m条(m是2以上的整数)字线WL1～WLm、字线译码器/驱动器10、放电译码器/驱动器11、列译码器/驱动器12以及p个(p是1以上的整数)存储块181～18p。存储块181～18p各自包括：存储单元阵列13、n条(n是2以上的整数)位线BL1～BLn、n条源极线SL1～SLn、放电电路14、列门电路15、写驱动器16以及读出放大器17。也就是说，存储块181～18p的结构彼此相同。应予说明的是，在此以ReRAM(ResistanceRandomAccessMemory)为例对非易失性半导体存储装置进行说明。
下面，参照图2详细说明非易失性半导体存储装置的结构示例。此外，因为存储块181～18p的结构相同，所以在此以存储块181的结构为例。
〔译码器/驱动器〕
字线译码器/驱动器10(字线驱动电路)对输入地址(未图示)进行响应，有选择地激活m条字线。放电译码器/驱动器11(第一选择控制电路)对输入地址进行响应，使n个放电控制信号DBS1～DBSn和n个放电控制信号DSS1～DSSn处于激活/非激活状态，从而对存储块181～18p中的每一个存储块所包含的放电电路14进行控制。列译码器/驱动器12(第二选择控制电路)对输入地址进行响应，使n个列控制信号CBS1～CBSn和n个列控制信号CSS1～CSSn处于激活/非激活状态，从而对存储块181～18p中的每一个存储块所包含的列门电路15进行控制。
〔存储单元阵列〕
存储单元阵列13包含呈m行n列的矩阵状排列的m×n个存储单元MC11～MCmn。在存储块181～18p的每一个存储块中，m条字线WL1～WLm分别与存储单元MC11～MCmn的m个存储单元行相对应。字线WL1～WLm中的每一条字线与对应该字线的存储单元行所包含的n个存储单元连接。例如，第一行字线WL1与在存储块181～18p的每一个存储块中第一行存储单元行所包含的n个存储单元MC11～MC1n连接(也就是说，在第一行字线WL1上连接有n×p个存储单元)。n条位线BL1～BLn分别与存储单元MC11～MCmn的n个存储单元列相对应。位线BL1～BLn中的每一条位线与对应该位线的存储单元列所包含的m个存储单元连接。例如，位线BL1与第一列存储单元列所包含的m个存储单元MC11～MCm1连接。
这样一来，字线WL1～WLm就沿着存储单元MC11～MCmn的行方向彼此平行地设置，位线BL1～BLn和源极线SL1～SLn就沿着存储单元MC11～MCmn的列方向彼此平行地设置。也就是说，位线BL1～BLn和源极线SL1～SLn设置为：与字线WL1～WLm正交。n条位线BL1～BLn中的每一条位线和n条源极线SL1～SLn中的每一条源极线与共同连接在一条字线WL1上的n个存储单元MC11～MC1n中所对应的存储单元连接，而共同连接在一条源极线SL1上的m个存储单元MC11～MCm1还共同连接在一条位线BL1上。其它字线WL2～WLm、源极线SL2～SLn及位线BL2～BLn亦相同。
〔放电电路〕
放电电路14(第一选择电路)包含n个放电晶体管DB1～DBn(第一开关元件)和n个放电晶体管DS1～DSn(第二开关元件)。n个放电晶体管DB1～DBn分别对来自放电译码器/驱动器11的n个放电控制信号DBS1～DBSn进行响应，对被施加基准电压VSS的基准节点(例如被施加接地电压的接地节点)与n条位线BL1～BLn中所对应的位线之间的连接状态和非连接状态进行切换。n个放电晶体管DS1～DSn分别对来自放电译码器/驱动器11的放电控制信号DSS1～DSSn进行响应，对基准节点与n条源极线SL1～SLn中所对应的源极线之间的连接状态和非连接状态进行切换。当放电控制信号DBS1～DBSn、DSS1～DSSn被激活时(例如被施加高电平电压时)，放电晶体管DB1～DBn、DS1～DSn就分别处于导通状态，当放电控制信号DBS1～DBSn、DSS1～DSSn未被激活时(例如被施加低电平电压时)，放电晶体管DB1～DBn、DS1～DSn就分别处于截止状态。
〔列门电路〕
列门电路15包括n个列晶体管CB1～CBn(第三开关元件)和n个列晶体管CS1～CSn(第四开关元件)。n个列晶体管CB1～CBn分别对来自列译码器/驱动器12的n个列控制信号CBS1～CBSn进行响应，对写驱动器16与n条位线BL1～BLn中所对应的位线之间的连接状态和非连接状态进行切换。n个列晶体管CS1～CSn分别对来自列译码器/驱动器12的n个列控制信号CSS1～CSSn进行响应，对写驱动器16与n条源极线SL1～SLn中所对应的源极线之间的连接状态和非连接状态进行切换。当列控制信号CBS1～CBSn、CSS1～CSSn被激活时，列晶体管CB1～CBn、CS1～CSn就分别处于导通状态，当列控制信号CBS1～CBSn、CSS1～CSSn未被激活时，列晶体管CB1～CBn、CS1～CSn就分别处于截止状态。
〔写驱动器〕
在进行重写存储在存储单元MC11～MCmn中的数据值的重写操作时，写驱动器16供给重写电压Vwrite(例如正电压)。例如，当存储在成为重写操作对象的存储单元中的数据值与写入数据值(应写入该存储单元的数据值)不同时(当进行重写操作时)，写驱动器16就供给重写电压Vwrite，当存储在成为重写操作对象的存储单元中的数据值与写入数据值相同时(当不进行重写操作时)，写驱动器16就输出基准电压VSS。
〔读出放大器〕
当进行读出存储在存储单元MC11～MCmn中的数据值的读出操作时，读出放大器17供给读出电压Vread。读出放大器17根据由于供给读出电压Vread而产生的存储单元电流的电流值，来对存储在成为读出操作对象的存储单元中的数据值进行判断。
〔存储单元的结构示例〕
下面，参照图3和图4对存储单元MC11～MCmn的结构进行说明。此外，因为存储单元MC11～MCmn的结构相同，所以以存储单元MC11为例进行说明。存储单元MC11包括选择晶体管TS和可变电阻型元件RR(存储元件)。与存储单元MC11相对应的字线WL1连接在选择晶体管TS的栅极上。当字线WL1被激活时选择晶体管TS就处于导通状态，当字线WL1未被激活时选择晶体管TS就处于截止状态。可变电阻型元件RR在与存储单元MC11相对应的位线BL1和与存储单元MC11相对应的源极线SL1之间与选择晶体管TS串联。这样一来，存储单元MC11就由1T1R型可变电阻型存储单元构成，该1T1R型可变电阻型存储单元由一个选择晶体管TS和一个可变电阻型元件RR构成。
例如，如图4所示，选择晶体管TS由形成在半导体基板30中的扩散区域31a、31b、氧化膜32和栅电极33(即字线WL1)构成。氧化膜32形成在起选择晶体管TS的沟道区域作用的区域(扩散区域31a、31b之间的区域)上。栅电极33由多晶硅形成。扩散区域31a(即，选择晶体管TS的漏极端)经通孔34a与第一布线层35a(即，位线BL1)连接。扩散区域31b(即，选择晶体管TS的源极端)经通孔34b与第一布线层35b连接，第一布线层35b经通孔36与可变电阻型元件RR连接。可变电阻型元件RR由下电极37、可变电阻层38和上电极39构成。可变电阻型元件RR经通孔40与第二布线层41(即，源极线SL1)连接。
〔可变电阻型元件〕
下面，对可变电阻型元件RR进行说明。可变电阻型元件RR的电阻状态根据施加在可变电阻型元件RR的上电极39和下电极37之间的脉冲电压而发生变化。在此，当在可变电阻型元件RR的上电极39和下电极37之间施加了比规定阈值电压高的脉冲电压而使得可变电阻型元件RR的上电极39相对于下电极37为正时，可变电阻型元件RR的电阻状态就从“低阻态”变为“高阻态”；当在可变电阻型元件RR的上电极39和下电极37之间施加了比阈值电压高的脉冲电压而使得可变电阻型元件RR的上电极39相对于下电极37为负时，可变电阻型元件RR的电阻状态就从“高阻态”变为“低阻态”。当在可变电阻型元件RR的上电极39和下电极37之间施加的电压比阈值电压低时，可变电阻型元件RR的电阻状态并未发生变化，而产生出与可变电阻型元件RR的电阻状态相应的电流。也就是说，通过对可变电阻型元件RR的电阻状态赋予数据值，从而能够将可变电阻型元件RR用作存储数据值的存储元件。
此外，在下面的说明中为了便于说明而设定为：“1”(第一值)被赋予可变电阻型元件RR的低阻态，“0”(第二值)被赋予可变电阻型元件RR的高阻态，存储单元MC11～MCmn存储1位数据值。还设定为：重写电压Vwrite与基准电压VSS之间的电压差大于可变电阻型元件RR的阈值电压(能使可变电阻型元件RR的电阻状态产生变化的最小电压)，并且读出电压Vread与基准电压VSS之间的电压差小于可变电阻型元件RR的阈值电压。
〔对存储单元的操作〕
下面，参照图5说明对存储单元的复位操作、置位操作及读出操作。在此，为了简化说明，将存储单元MC11～MCmn、字线WL1～WLm、位线BL1～BLn以及源极线SL1～SLn的总称分别记作“存储单元MC”、“字线WL”、“位线BL”以及“源极线SL”。此外，复位操作和置位操作有时被分别称作程序操作和擦除操作。
<复位操作(程序操作)>
复位操作(程序操作)是通过使存储单元MC的可变电阻型元件RR的电阻状态从低阻态变为高阻态(高阻化)而将存储在存储单元MC中的数据值由“1”改为“0”的操作。当进行复位操作时，在与存储单元MC相连的字线WL上施加激活电压VH(能使选择晶体管TS处于导通状态的电压，例如1.8V)，使得存储单元MC的选择晶体管TS处于导通状态。还在位线BL和源极线SL上分别施加基准电压VSS(例如0V)和重写电压Vwrite(例如1.8V)。由此，因为在可变电阻型元件RR的上电极39和下电极37之间施加了比阈值电压高的脉冲电压而使得可变电阻型元件RR的上电极39相对于下电极37为正，所以可变电阻型元件RR的电阻状态就从低阻态变为高阻态。因此，存储在存储单元MC中的数据值就会由“1”变为“0”。
<置位操作(擦除操作)>
置位操作(擦除操作)是通过使存储单元MC的可变电阻型元件RR的电阻状态从高阻态变为低阻态(低阻化)而将存储在存储单元MC中的数据值由“0”改为“1”的操作。当进行置位操作时，在与存储单元MC相连的字线WL上施加激活电压VH，使得存储单元MC的选择晶体管TS处于导通状态。还在位线BL和源极线SL上分别施加重写电压Vwrite和基准电压VSS。由此，因为在可变电阻型元件RR的上电极39和下电极37之间施加了比阈值电压高的脉冲电压而使得可变电阻型元件RR的上电极39相对于下电极37为负，所以可变电阻型元件RR的电阻状态就从高阻态变为低阻态。因此，存储在存储单元MC中的数据值就会由“0”变为“1”。
<读出操作>
读出操作是产生与存储单元MC的可变电阻型元件RR的电阻状态相应的存储单元电流并根据存储单元电流的电流值判断存储在存储单元MC中的数据值的操作。当进行读出操作时，在与存储单元MC相连的字线WL上施加激活电压VH，使得存储单元MC的选择晶体管TS处于导通状态。还在位线BL和源极线SL上分别施加读出电压Vread(例如0.4V)和基准电压VSS。在这种情况下，因为在可变电阻型元件RR的上电极39和下电极37之间施加的电压低于阈值电压，所以在位线BL1中产生了与可变电阻型元件RR的电阻状态相应的存储单元电流。当可变电阻型元件RR的电阻状态为“低阻态”时，存储单元电流的电流值就高于预先设定好的基准值，而当可变电阻型元件RR的电阻状态为“高阻态”时，存储单元电流的电流值就低于基准值。因此，通过比较存储单元电流的电流值和基准值，就能判断存储在存储单元MC中的数据值是“1”还是“0”。例如，当存储单元电流的电流值高于基准值时就判断出存储在存储单元MC中的数据值为“1”，而当存储单元电流的电流值低于基准值时就判断出存储在存储单元MC中的数据值为“0”。
〔由非易失性半导体存储装置进行的操作〕
下面，参照图6～图11，对由非易失性半导体存储装置进行的操作(对每一个存储块所进行的操作)加以说明。在此，以访问存储单元MC11的情况为例进行说明。
<复位操作(程序操作)>
字线译码器/驱动器10将激活电压VH供给字线WL1而使存储单元MC11的选择晶体管TS处于导通状态。放电译码器/驱动器11激活放电控制信号DBS1而不激活放电控制信号DSS1，列译码器/驱动器12不激活列控制信号CBS1而激活列控制信号CSS1。因此，与连接在存储单元MC11上的位线BL1相对应的放电晶体管DB1和列晶体管CB1、以及与连接在存储单元MC11上的源极线SL1相对应的放电晶体管DS1和列晶体管CS1各自的通断状态如下所示。
放电晶体管DB1：导通状态
放电晶体管DS1：截止状态
列晶体管CB1：截止状态
列晶体管CS1：导通状态
这样一来，由于放电晶体管DB1和列晶体管CS1处于导通状态，因而如图6所示，位线BL1与基准节点连接，源极线SL1与写驱动器16连接。写驱动器16供给重写电压Vwrite。因此，基准电压VSS就施加在位线BL1上，重写电压Vwrite就施加在源极线SL1上。其结果是，因为在源极线SL1和位线BL1之间施加了脉冲电压(Vwrite-VSS)，所以存储单元MC11所包含的可变电阻型元件RR的电阻状态就从低阻态变为高阻态。也就是说，能够将存储单元MC11的数据值由“1”改为“0”。还由于放电晶体管DS1和列晶体管CB1处于截止状态，因而能够防止写驱动器16和基准节点之间短路。
放电译码器/驱动器11激活放电控制信号DBS2～DBSn、DSS2～DSSn，列译码器/驱动器12不激活列控制信号CBS2～CBSn、CSS2～CSSn。因此，与连接在存储单元MC11上的位线BL1不相对应的放电晶体管DB2～DBn和列晶体管CB2～CBn、以及与连接在存储单元MC11上的源极线SL1不相对应的放电晶体管DS2～DSn和列晶体管CS2～CSn各自的通断状态如下所示。
放电晶体管DB2～DBn：导通状态
放电晶体管DS2～DSn：导通状态
列晶体管CB2～CBn：截止状态
列晶体管CS2～CSn：截止状态
由此，如图7所示，基准电压VSS就会分别施加在不与存储单元MC11连接的位线BL2～BLn中的每一条位线和源极线SL2～SLn中的每一条源极线上。为此，在与字线WL1相连的n-1个存储单元MC12～MC1n中，虽然选择晶体管TS处于导通状态但可变电阻型元件RR的两端为相同电压，因而存储在存储单元MC12～MC1n中的每一个存储单元的数据值不会被重写。这样一来，就能够保证存储在非复位操作对象的存储单元MC12～MCmn中的每一个存储单元的数据值不会被重写。
进而，若复位操作结束，放电译码器/驱动器11就激活放电控制信号DBS1～DBSn、DSS1～DSSn，而列译码器/驱动器12不激活列控制信号CBS1～CBSn、CSS1～CSSn。因此，放电晶体管DB1～DBn、DS1～DSn及列晶体管CB1～CBn、CS1～CSn各自的通断状态如下所示。
放电晶体管DB1～DBn：导通状态
放电晶体管DS1～DSn：导通状态
列晶体管CB1～CBn：截止状态
列晶体管CS1～CSn：截止状态
由此，基准电压VSS就会分别施加在位线BL1～BLn中的每一条位线和源极线SL1～SLn中的每一条源极线上。为此，能够抑制由于干扰噪声等引起的位线BL1～BLn和源极线SL1～SLn的电压变动，其结果是能够抑制存储在存储单元MC11～MCmn中的数据值被错误地重写。
<置位操作(擦除操作)>
字线译码器/驱动器10将激活电压VH供给字线WL1而使存储单元MC11的选择晶体管TS处于导通状态。放电译码器/驱动器11不激活放电控制信号DBS1而激活放电控制信号DSS1，列译码器/驱动器12激活列控制信号CBS1而不激活列控制信号CSS1。因此，与连接在存储单元MC11上的位线BL1相对应的放电晶体管DB1和列晶体管CB1、以及与连接在存储单元MC11上的源极线SL1相对应的放电晶体管DS1和列晶体管CS1各自的通断状态如下所示。
放电晶体管DB1：截止状态
放电晶体管DS1：导通状态
列晶体管CB1：导通状态
列晶体管CS1：截止状态
这样一来，由于放电晶体管DS1和列晶体管CB1处于导通状态，因而如图8所示，位线BL1与写驱动器16连接，源极线SL1与基准节点连接。写驱动器16供给重写电压Vwrite。因此，重写电压Vwrite就施加在位线BL1上，基准电压VSS就施加在源极线SL1上。其结果是，因为在源极线SL1和位线BL1之间施加了脉冲电压(VSS-Vwrite)，所以存储单元MC11所包含的可变电阻型元件RR的电阻状态就从高阻态变为低阻态。也就是说，能够将存储单元MC11的数据值从“0”改为“1”。通过使放电晶体管DB1和列晶体管CS1处于截止状态，从而能够防止写驱动器16和基准节点之间短路。
与进行复位操作时相同，放电译码器/驱动器11激活放电控制信号DBS2～DBSn、DSS2～DSSn，列译码器/驱动器12不激活列控制信号CBS2～CBSn、CSS2～CSSn。其结果是，如图9所示，基准电压VSS就会分别施加在不与存储单元MC11连接的位线BL2～BLn中的每一条位线和源极线SL2～SLn中的每一条源极线上。由此，就能够保证存储在非置位操作对象的存储单元MC12～MCmn中的每一个存储单元的数据值不会被重写。
进而，与复位操作结束后相同，若置位操作结束，放电译码器/驱动器11就激活放电控制信号DBS1～DBSn、DSS1～DSSn，而列译码器/驱动器12不激活列控制信号CBS1～CBSn、CSS1～CSSn。由此，基准电压VSS就会分别施加在位线BL1～BLn中的每一条位线和源极线SL1～SLn中的每一条源极线上。
<读出操作>
字线译码器/驱动器10将激活电压VH供给字线WL1而使存储单元MC11的选择晶体管TS处于导通状态。放电译码器/驱动器11不激活放电控制信号DBS1而激活放电控制信号DSS1，列译码器/驱动器12激活列控制信号CBS1而不激活列控制信号CSS1。因此，与连接在存储单元MC11上的位线BL1相对应的放电晶体管DB1和列晶体管CB1、以及与连接在存储单元MC11上的源极线SL1相对应的放电晶体管DS1和列晶体管CS1各自的通断状态如下所示。
放电晶体管DB1：截止状态
放电晶体管DS1：导通状态
列晶体管CB1：导通状态
列晶体管CS1：截止状态
这样一来，由于放电晶体管DS1和列晶体管CB1处于导通状态，因而如图10所示，位线BL1与读出放大器17连接，源极线SL1与基准节点连接。读出放大器17供给读出电压Vread。因此，读出电压Vread就施加在位线BL1上，基准电压VSS就施加在源极线SL1上。其结果是，在位线BL1中产生了与存储在存储单元MC11中的数据值相应的存储单元电流(在此，是与可变电阻型元件RR的电阻状态相应的存储单元电流)，读出放大器17就根据存储单元电流的电流值来判断存储在存储单元MC11中的数据值。例如，当位线BL1中所产生的存储单元电流的电流值高于基准值时，读出放大器17就判断出存储在存储单元MC11中的数据值为“1”，当位线BL1中所产生的存储单元电流的电流值低于基准值时，读出放大器17就判断出存储在存储单元MC11中的数据值为“0”。通过使放电晶体管DB1和列晶体管CS1处于截止状态，从而能够防止读出放大器17和基准节点之间短路。
与复位操作和置位操作时相同，放电译码器/驱动器11激活放电控制信号DBS2～DBSn、DSS2～DSSn，列译码器/驱动器12不激活列控制信号CBS2～CBSn、CSS2～CSSn。其结果是，如图11所示，基准电压VSS就会施加在不与存储单元MC11相连的位线BL2～BLn和源极线SL2～SLn上。为此，在与字线WL1相连的n-1个存储单元MC12～MC1n中，虽然选择晶体管TS处于导通状态但可变电阻型元件RR的两端为相同电压，因而不会产生与存储在存储单元MC12～MC1n中的每一个存储单元的数据值相应的存储单元电流。这样一来，就能够保证不产生与存储在非读出操作对象的存储单元MC12～MCmn中的每一个存储单元的数据值相应的存储单元电流。
进而，与复位操作结束后和置位操作结束后相同，若读出操作结束，放电译码器/驱动器11就激活放电控制信号DBS1～DBSn、DSS1～DSSn，而列译码器/驱动器12不激活列控制信号CBS1～CBSn、CSS1～CSSn。由此，基准电压VSS就会分别施加在位线BL1～BLn中的每一条位线和源极线SL1～SLn中的每一条源极线上。
〔多位同时处理操作〕
图1所示的非易失性半导体存储装置能够对每一个存储块进行复位操作、置位操作及读出操作。也就是说，该非易失性半导体存储装置能够对p个存储块181～18p中的每一个存储块同时进行处理操作(复位操作、置位操作及读出操作)。
下面，参照图12和图13，对由图1所示的非易失性半导体存储装置进行的多位同时处理操作加以说明。此外，在图12和图13中，为了简化图示，仅图示出成为由非易失性半导体存储装置所进行的处理操作之对象的存储单元MC11、字线WL1、位线BL1及源极线SL1，而省略了列门电路15和读出放大器17的图示。
<多位同时复位操作>
图12表示的是在图1所示的非易失性半导体存储装置中对存储块181～18p中的每一个存储块所包含的存储单元MC11同时进行复位操作的情况。在该情况下，字线译码器/驱动器10激活字线WL1(将激活电压VH供给字线WL1)。在存储块181～18p中的每一个存储块中，位线BL1与基准节点连接，源极线SL1与写驱动器16连接，写驱动器16供给重写电压Vwrite。因此，在存储块181～18p中的每一个存储块中，存储在存储单元MC11中的数据值就由“1”被改为“0”。
<一位单独复位操作>
图13表示的是在图1所示的非易失性半导体存储装置中对存储块181所包含的存储单元MC11进行复位操作而不对存储块182～18p中的每一个存储块所包含的存储单元MC11进行重写操作(复位操作、置位操作)的情况。在该情况下，字线译码器/驱动器10激活字线WL1(将激活电压VH供给字线WL1)。在存储块181～18p中的每一个存储块中，位线BL1与基准节点连接，源极线SL1与写驱动器16连接。在存储块181中，写驱动器16供给重写电压Vwrite。另一方面，在存储块182～18p中的每一个存储块中，写驱动器16供给基准电压VSS。也就是说，如图14所示，在成为复位操作对象的存储块181中，重写电压Vwrite被施加在源极线SL1上，而在非重写操作对象的存储块182～18p中，基准电压VSS仍被施加在源极线SL1上。因此，在存储块181中，存储在存储单元MC11中的数据值就由“1”被改为“0”，而在存储块182～18p中的每一个存储块中，存储在存储单元MC11中的数据值未被重写。
〔比较例〕
在此，参照图15和图16，对图1所示的非易失性半导体存储装置的比较例(共同连接在一条字线上的多个存储单元还共同连接在一条源极线上的非易失性半导体存储装置)进行说明。此外，在图15和图16中，为了简化图示，仅图示出多条字线和多条源极线中的字线WL1和源极线SL1。在p个存储块951～95p中的每一个存储块中，仅图示出多条位线中的位线BL1，并且仅图示出存储单元阵列93所包含的多个存储单元中的存储单元MC11(与字线WL1、源极线SL1及位线BL1相连的存储单元)。进而，在存储块951～95p中的每一个存储块中，省略了列门电路和读出放大器的图示。
在图15和图16所示的非易失性半导体存储装置中，字线驱动器90将激活电压VH有选择地供给多条字线。源极驱动器91将重写操作所需之电压(重写电压Vwrite、接地电压VSS)有选择地供给多条源极线。p个存储块951～95p中的每一个存储块包括存储单元阵列93、多条位线、列门电路、写驱动器94及读出放大器。
存储单元阵列93包含呈矩阵状排列的多个存储单元。多条字线中的每一条字线和多条源极线中的每一条源极线分别与存储单元阵列93的多个存储单元行中的一存储单元行相对应。多条位线中的每一条位线分别与存储单元阵列93的多个存储单元列中的一存储单元列相对应。也就是说，多条源极线和多条字线分别沿着行方向平行地设置，多条位线分别沿着列方向平行地设置。共同连接在一条字线上的多个存储单元还共同连接在一条源极线上。例如，连接在第一行字线WL1上的多个存储单元(在此，仅图示出第一行第一列的存储单元MC11、MC11、……、MC11)还共同连接在第一行源极线SL1上。进而，共同连接在一条字线上的多个存储单元中的每一个存储单元与多条位线中所对应的一条位线连接。例如，第一列多个存储单元(在此，仅图示出存储单元MC11)共同连接在第一列位线BL1上。
列门电路使多条位线中的任一条位线连接在写驱动器94(或者读出放大器)上。写驱动器94有选择地供给重写操作所需的电压(重写电压Vwrite、接地电压VSS)。
<多位同时复位操作>
当在图15所示的非易失性半导体存储装置中对存储块951～95p中的每一个存储块所包含的存储单元MC11同时进行复位操作的情况下，字线驱动器90将激活电压VH(例如1.8V)供给字线WL1，源极驱动器91将重写电压Vwrite(例如1.8V)供给源极线SL1。在存储块951～95p中的每一个存储块中，写驱动器94供给基准电压VSS(例如0V)。由此，在存储块951～95p中的每一个存储块中，存储在存储单元MC11中的数据值就由“1”被改为“0”。
<一位单独复位操作>
当在图16所示的非易失性半导体存储装置中对存储块951所包含的存储单元MC11进行复位操作而不对存储块952～95p中的每一个存储块所包含的存储单元MC11进行重写操作(复位操作、置位操作)的情况下，字线驱动器90将激活电压VH供给字线WL1，源极驱动器91将重写电压Vwrite供给源极线SL1。在存储块951中，写驱动器94供给基准电压VSS。另一方面，在存储块952～95p中的每一个存储块中，写驱动器94供给重写电压Vwrite。由此，在存储块951中，存储在存储单元MC11中的数据值就由“1”被改为“0”，而在存储块952～95p中的每一个存储块中，存储在存储单元MC11中的数据值未被重写。
此外，如图17所示，在激活电压VH被供给字线WL1前，源极驱动器91对源极线SL1预充电重写电压Vwrite，存储块951～95p中的每一个存储块所包含的写驱动器94对位线BL1预充电重写电压Vwrite；在激活电压VH被供给字线WL1后，成为复位操作对象的存储块951所包含的写驱动器94就会将供给位线BL1的电压由重写电压Vwrite切换成接地电压VSS。这是为了在非重写操作对象的存储块952～95p中不使源极线SL1和位线BL1之间产生电压差之故。
〔对于比较例的说明〕
然而，在图15和图16所示的非易失性半导体存储装置中，因为共同连接在一条字线WL1上的多个存储单元(在图15和图16中仅图示出存储单元MC11、MC11、……、MC11)还共同连接在一条源极线SL1上，所以当一条字线WL1被激活时，就同时选出共同连接在该字线WL1上的多个存储单元，重写电压Vwrite就会经一条源极线SL1供给所述多个存储单元中的每一个存储单元。为此，由于源极线SL1的寄生电阻PR及源极驱动器91中的电压降使得源极线SL1的电压下降，其结果是会导致重写特性(重写操作的准确性等)劣化。应由一条源极线SL1传输电压的存储单元的数量越多，该重写特性的劣化就越发显著。为了抑制上述重写特性的劣化，能够想到增加源极线的布线宽度而使得源极线的寄生电阻上的电压降减小的方法，不过该方法会导致存储单元阵列93的电路面积增大，因而并不优选。还能想到增大源极驱动器91的晶体管尺寸的方法，不过该方法会导致源极驱动器91的电路面积增大，因而并不优选。
特别是，如图15所示，当对共同连接在一条字线WL1上的多个存储单元MC11、MC11、……、MC11同时进行复位操作的情况下，从物理角度来看距源极驱动器91越远，源极线SL1的电压下降幅度就越大，因而重写特性的劣化就会越发显著。为此，在成为重写操作对象的多个存储单元MC11、MC11、……、MC11之间就会存在重写特性上的偏差。
如图16所示，当在共同连接在一条字线WL1上的多个存储单元中同时存在成为重写操作对象的存储单元和未成为重写操作对象的存储单元时，为了在未成为重写操作对象的存储单元中不使源极线SL1和位线BL1之间产生电压差，就需要进行预充电操作。因此，很难实现重写时间缩短及功耗降低。
进而，在图15和图16所示的非易失性半导体存储装置中，因为共同连接在一条源极线SL1上的多个存储单元中的每一个存储单元与多条位线中所对应的一条位线连接，所以必须要分别设置源极驱动器91(用来驱动源极线的驱动器)和写驱动器94(用来驱动位线的驱动器)。为此，很难削减非易失性半导体存储装置的电路面积。
〔对于本实施方式的说明〕
另一方面，在图1所示的非易失性半导体存储装置中，因为n条位线BL1、BL2、……、BLn中的每一条位线和n条源极线SL1、SL2、……、SLn中的每一条源极线与连接在一条字线WL1上的n个存储单元MC11、MC12、……、MC1n中所对应的存储单元连接，所以当一条字线WL1被激活时，就源极线SL1～SLn中的每一条源极线而言，仅选出共同连接在该源极线上的多个存储单元中的一个存储单元，从而电压就会经该源极线(一条源极线)传输给所述一个存储单元。例如，仅选出共同连接在一条源极线SL1上的m个存储单元MC11～MCm1中的一个存储单元MC11。这样一来，因为与共同连接在一条字线WL1上的多个存储单元还共同连接在一条源极线SL1上的情况相比，应由一条源极线传输电压的存储单元的数量较少，所以能够抑制由于源极线的寄生电阻上的电压降所引起的源极线电压下降，其结果是能够抑制重写特性劣化。
如图12所示，当对共同连接在一条字线WL上的多个存储单元MC11、MC11、……、MC11同时进行复位操作的情况下，向存储单元MC11、MC11、……、MC11中的每一个存储单元，利用与该存储单元MC11相对应的一条源极线SL1来传输电压。为此，与共同连接在一条字线WL1上的多个存储单元还共同连接在一条源极线SL1上的情况相比，能够抑制成为重写操作对象的多个存储单元MC11、MC11、……、MC11之间的重写特性偏差。由此，因为能够使被同时选作重写操作对象的存储单元的数量(即，能经一次重写操作重写的数据值的数量)增多，所以能够缩短重写时间。
进而，如图13所示，即便在共同连接在一条字线WL1上的多个存储单元中同时存在成为重写操作对象的存储单元和未成为重写操作对象的存储单元的情况下，也可以不进行预充电操作，所以能够削减进行预充电操作所需的时间和功耗。因此，能够实现重写时间缩短及功耗降低。
在图1所示的非易失性半导体存储装置中，共同连接在一条源极线(例如源极线SL1)上的m个存储单元还共同连接在一条位线(例如位线BL1)上，放电电路14使上述源极线和位线中的一者与基准节点连接，并且列门电路15使上述源极线和位线中的另一者与写驱动器16连接，从而进行重写操作。为此，因为可以不对源极线SL1～SLn中的每一条源极线设置源极驱动器，所以能够削减非易失性半导体存储装置的电路规模。
(其它实施方式)
本发明不仅局限于上述示例，对于在未脱离本发明主旨的范围内加以各种改变等的情况也都有效。
〔可变电阻型元件的种类〕
例如，可变电阻型元件RR也可以是这样的，即：当在可变电阻型元件RR的上电极39和下电极37之间施加了比阈值电压高的脉冲电压而使得可变电阻型元件RR的上电极39相对于下电极37为负时，可变电阻型元件RR的电阻状态就从“低阻态”变为“高阻态”；当在可变电阻型元件RR的上电极39和下电极37之间施加了比阈值电压高的脉冲电压而使得可变电阻型元件RR的上电极39相对于下电极37为正时，可变电阻型元件RR的电阻状态就从“高阻态”变为“低阻态”。
〔重写电压、基准电压、读出电压〕
此外，重写电压Vwrite可以为正电压也可以为负电压。基准电压VSS可以不为接地电压(0V)，基准电压VSS可以为正电压也可以为负电压。也就是说，重写电压Vwrite与基准电压VSS之间的电压差大于阈值电压(能使可变电阻型元件RR的电阻状态发生变化的最小电压)即可。读出电压Vread可以为正电压也可以为负电压。也就是说，读出电压Vread与基准电压VSS之间的电压差小于阈值电压即可。
〔非易失性半导体存储装置的种类〕
非易失性半导体存储装置并不局限于ReRAM(ResistanceRandomAccessMemory，电阻随机存取存储器)，也可以是FeRAM(FerroelectricRandomAccessMemory，铁电随机存取存储器)、MRAM(MagnetoresistiveRandomAccessMemory，磁阻随机存取存储器)及PRAM(PhasechangeRandomAccessMemory，相变随机存取存储器)中的任一种。也就是说，存储单元MC11～MCmn中的每一个存储单元也可以包含铁电型元件、可变磁阻型元件及相变型元件中的任一种元件以取代可变电阻型元件RR。这样一来，存储单元MC11～MCmn中的每一个存储单元也可以包含下述存储元件，即：若存储元件两端的电压差高于规定的阈值电压，该存储元件就使存储在该存储元件中的数据值发生变化。
—产业实用性—
综上所述，上述非易失性半导体存储装置能够抑制重写特性劣化并能实现重写时间缩短、功耗降低及电路规模缩小，因而很适合手机、便携式音乐播放器、数码相机等电子设备。
—符号说明—

Claims (16)

1.一种非易失性半导体存储装置，其特征在于：
该非易失性半导体存储装置包括：
m×n个存储单元，其呈m行n列的矩阵状排列，m、n是2以上的整数，
m条字线，该m条字线中的每一条字线与所述m×n个存储单元的存储单元行中所对应的一存储单元行所包含的n个存储单元连接，
n条位线及n条源极线，该n条位线中的每一条位线及该n条源极线中的每一条源极线与所述m×n个存储单元的存储单元列中所对应的一存储单元列所包含的m个存储单元连接，
字线驱动电路，其有选择地激活所述m条字线，
写驱动器，其供给重写电压，
第一选择电路，其包括n个第一开关元件和n个第二开关元件，该n个第一开关元件中的每一个第一开关元件对被施加基准电压的基准节点与所述n条位线中所对应的位线之间的连接状态和非连接状态进行切换，该n个第二开关元件中的每一个第二开关元件对所述基准节点与所述n条源极线中所对应的源极线之间的连接状态和非连接状态进行切换，以及
第二选择电路，其包括n个第三开关元件和n个第四开关元件，该n个第三开关元件中的每一个第三开关元件对所述写驱动器与所述n条位线中所对应的位线之间的连接状态和非连接状态进行切换，该n个第四开关元件中的每一个第四开关元件对所述写驱动器与所述n条源极线中所对应的源极线之间的连接状态和非连接状态进行切换，
所述n个第一开关元件分别被连接于n根第一开关控制线并被控制，
所述n个第二开关元件分别被连接于n根第二开关控制线并被控制，
所述n个第三开关元件分别被连接于n根第三开关控制线并被控制，
所述n个第四开关元件分别被连接于n根第四开关控制线并被控制，
所述写驱动器、所述第一选择电路及所述第二选择电路被配置在由所述m×n个存储单元构成的存储单元阵列的列方向的一端侧。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
当进行将存储在所述m×n个存储单元中的任一个存储单元的数据值由第一值改为第二值的重写操作时，
所述n个第一开关元件中和与该存储单元连接的位线相对应的第一开关元件处于导通状态，
所述n个第二开关元件中和与该存储单元连接的源极线相对应的第二开关元件处于截止状态，
所述n个第三开关元件中和与该存储单元连接的位线相对应的第三开关元件处于截止状态，
所述n个第四开关元件中和与该存储单元连接的源极线相对应的第四开关元件处于导通状态。
3.根据权利要求2所述的非易失性半导体存储装置，其特征在于：
所述n个第一开关元件中和与该存储单元连接的位线不相对应的n-1个第一开关元件处于导通状态，
所述n个第二开关元件中和与该存储单元连接的源极线不相对应的n-1个第二开关元件处于导通状态，
所述n个第三开关元件中和与该存储单元连接的位线不相对应的n-1个第三开关元件处于截止状态，
所述n个第四开关元件中和与该存储单元连接的源极线不相对应的n-1个第四开关元件处于截止状态。
4.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
当进行将存储在所述m×n个存储单元中的任一个存储单元的数据值由第二值改为第一值的重写操作时，
所述n个第一开关元件中和与该存储单元连接的位线相对应的第一开关元件处于截止状态，
所述n个第二开关元件中和与该存储单元连接的源极线相对应的第二开关元件处于导通状态，
所述n个第三开关元件中和与该存储单元连接的位线相对应的第三开关元件处于导通状态，
所述n个第四开关元件中和与该存储单元连接的源极线相对应的第四开关元件处于截止状态。
5.根据权利要求4所述的非易失性半导体存储装置，其特征在于：
所述n个第一开关元件中和与该存储单元连接的位线不相对应的n-1个第一开关元件处于导通状态，
所述n个第二开关元件中和与该存储单元连接的源极线不相对应的n-1个第二开关元件处于导通状态，
所述n个第三开关元件中和与该存储单元连接的位线不相对应的n-1个第三开关元件处于截止状态，
所述n个第四开关元件中和与该存储单元连接的源极线不相对应的n-1个第四开关元件处于截止状态。
6.根据权利要求2所述的非易失性半导体存储装置，其特征在于：
在所述重写操作结束后，
所述n个第一开关元件处于导通状态，
所述n个第二开关元件处于导通状态，
所述n个第三开关元件处于截止状态，
所述n个第四开关元件处于截止状态。
7.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
该非易失性半导体存储装置还包括读出放大器电路，
所述n个第三开关元件的一端与所述写驱动器及所述读出放大器连接，所述n个第三开关元件的另一端分别与所述n条位线中所对应的位线连接，
所述n个第四开关元件的一端与所述写驱动器及所述读出放大器连接，所述n个第四开关元件的另一端分别与所述n条源极线中所对应的源极线连接，
当进行重写存储在所述m×n个存储单元中任一个存储单元的数据值的重写操作时，所述写驱动器供给所述重写电压，
当进行读出存储在所述m×n个存储单元中任一个存储单元的数据值的读出操作时，所述读出放大器供给读出电压。
8.根据权利要求7所述的非易失性半导体存储装置，其特征在于：
当进行读出存储在所述m×n个存储单元中任一个存储单元的数据值的读出操作时，
所述n个第一开关元件中和与该存储单元连接的位线相对应的第一开关元件处于截止状态，
所述n个第二开关元件中和与该存储单元连接的源极线相对应的第二开关元件处于导通状态，
所述n个第三开关元件中和与该存储单元连接的位线相对应的第三开关元件处于导通状态，
所述n个第四开关元件中和与该存储单元连接的源极线相对应的第四开关元件处于截止状态。
9.根据权利要求8所述的非易失性半导体存储装置，其特征在于：
所述n个第一开关元件中和与该存储单元连接的位线不相对应的n-1个第一开关元件处于导通状态，
所述n个第二开关元件中和与该存储单元连接的源极线不相对应的n-1个第二开关元件处于导通状态，
所述n个第三开关元件中和与该存储单元连接的位线不相对应的n-1个第三开关元件处于截止状态，
所述n个第四开关元件中和与该存储单元连接的源极线不相对应的n-1个第四开关元件处于截止状态。
10.根据权利要求7所述的非易失性半导体存储装置，其特征在于：
在所述读出操作结束后，
所述n个第一开关元件处于导通状态，
所述n个第二开关元件处于导通状态，
所述n个第三开关元件处于截止状态，
所述n个第四开关元件处于截止状态。
11.根据权利要求1至10中任一项所述的非易失性半导体存储装置，其特征在于：
所述m×n个存储单元中的每一个存储单元包括：
选择晶体管，其具有和与该存储单元相对应的字线连接的栅极，以及
存储元件，其在与该存储单元相对应的位线及源极线之间与所述选择晶体管串联；
所述存储元件构成为：当在该存储元件的两端施加比规定阈值电压高的脉冲电压时，使存储在该存储元件中的数据值发生变化，
所述重写电压与所述基准电压之间的电压差大于所述阈值电压。
12.根据权利要求1至10中任一项所述的非易失性半导体存储装置，其特征在于：
所述m×n个存储单元中的每一个存储单元包括：
选择晶体管，其具有和与该存储单元相对应的字线连接的栅极，以及
可变电阻型元件，其在与该存储单元相对应的位线及源极线之间与所述选择晶体管串联。
13.根据权利要求1至10中任一项所述的非易失性半导体存储装置，其特征在于：
所述m×n个存储单元中的每一个存储单元包括：
选择晶体管，其具有和与该存储单元相对应的字线连接的栅极，以及
铁电型元件，其在与该存储单元相对应的位线及源极线之间与所述选择晶体管串联。
14.根据权利要求1至10中任一项所述的非易失性半导体存储装置，其特征在于：
所述m×n个存储单元中的每一个存储单元包括：
选择晶体管，其具有和与该存储单元相对应的字线连接的栅极，以及
可变磁阻型元件，其在与该存储单元相对应的位线及源极线之间与所述选择晶体管串联。
15.根据权利要求1至10中任一项所述的非易失性半导体存储装置，其特征在于：
所述m×n个存储单元中的每一个存储单元包括：
选择晶体管，其具有和与该存储单元相对应的字线连接的栅极，以及
相变型元件，其在与该存储单元相对应的位线及源极线之间与所述选择晶体管串联。
16.一种非易失性半导体存储装置，其特征在于：
该非易失性半导体存储装置包括多个存储块、m条字线、字线驱动电路、第一选择控制电路及第二选择控制电路，m是2以上的整数，
所述多个存储块中的每一个存储块包括：
m×n个存储单元，其呈m行n列的矩阵状排列，n是2以上的整数，
n条位线及n条源极线，该n条位线中的每一条位线及该n条源极线中的每一条源极线与所述m×n个存储单元的存储单元列中所对应的一存储单元列所包含的m个存储单元连接，
写驱动器，其供给重写电压，
第一选择电路，其包括n个第一开关元件和n个第二开关元件，该n个第一开关元件中的每一个第一开关元件对被施加基准电压的基准节点与所述n条位线中所对应的位线之间的连接状态和非连接状态进行切换，该n个第二开关元件中的每一个第二开关元件对所述基准节点与所述n条源极线中所对应的源极线之间的连接状态和非连接状态进行切换，以及
第二选择电路，其包括n个第三开关元件和n个第四开关元件，该n个第三开关元件中的每一个第三开关元件对所述写驱动器与所述n条位线中所对应的位线之间的连接状态和非连接状态进行切换，该n个第四开关元件中的每一个第四开关元件对所述写驱动器与所述n条源极线中所对应的源极线之间的连接状态和非连接状态进行切换；
所述m条字线中的每一条字线与在所述多个存储块的每一个存储块中所述m×n个存储单元的m个存储单元行之互不相同的一存储单元行相对应，并和与该字线相对应的存储单元行所包含的n个存储单元连接，
所述字线驱动电路有选择地激活所述m条字线，
所述第一选择控制电路对在所述多个存储块的每一个存储块中所述第一选择电路所包含的n个第一开关元件及n个第二开关元件进行控制，
所述第二选择控制电路对在所述多个存储块的每一个存储块中所述第二选择电路所包含的n个第三开关元件及n个第四开关元件进行控制，
在所述多个存储块的每一个中，
所述n个第一开关元件分别被连接于所述第一选择控制电路所连接的n根第一开关控制线并被控制，
所述n个第二开关元件分别被连接于所述第一选择控制电路所连接的n根第二开关控制线并被控制，
所述n个第三开关元件分别被连接于所述第二选择控制电路所连接的n根第三开关控制线并被控制，
所述n个第四开关元件分别被连接于所述第二选择控制电路所连接的n根第四开关控制线并被控制，
在所述多个存储块中的每一个存储块中，所述写驱动器、所述第一选择电路及所述第二选择电路被配置在由所述m×n个存储单元构成的存储单元阵列的列方向的一端侧。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
KR101888468B1 (ko) * 2011-06-08 2018-08-16 삼성전자주식회사 Ｓｔｄｐ 기능 셀을 위한 시냅스, ｓｔｄｐ 기능 셀 및 ｓｔｄｐ 기능 셀을 이용한 뉴로모픽 회로
US9007811B1 (en) * 2012-10-11 2015-04-14 Everspin Technologies, Inc. Word line driver circuit
US9543041B2 (en) * 2014-08-29 2017-01-10 Everspin Technologies, Inc. Configuration and testing for magnetoresistive memory to ensure long term continuous operation
CN104978988B (zh) * 2015-05-22 2017-08-25 江苏时代全芯存储科技有限公司 记忆体装置
US20160189755A1 (en) * 2015-08-30 2016-06-30 Chih-Cheng Hsiao Low power memory device
KR102401581B1 (ko) * 2015-10-26 2022-05-24 삼성전자주식회사 저항식 메모리 소자
IT201600109360A1 (it) * 2016-10-28 2018-04-28 St Microelectronics Srl Memoria non volatile, sistema includente la memoria e metodo di comando della memoria
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
US10038005B1 (en) * 2017-06-12 2018-07-31 Sandisk Technologies Llc Sense circuit having bit line clamp transistors with different threshold voltages for selectively boosting current in NAND strings
CN111052154B (zh) * 2017-09-07 2023-10-17 松下控股株式会社 使用非易失性半导体存储元件的神经网络运算电路
US10347320B1 (en) * 2017-12-28 2019-07-09 Micron Technology, Inc. Controlling discharge of a control gate voltage
JP7308026B2 (ja) * 2018-12-26 2023-07-13 ヌヴォトンテクノロジージャパン株式会社 抵抗変化型不揮発性記憶素子及びそれを用いた抵抗変化型不揮発性記憶装置
CN113555046A (zh) * 2020-04-24 2021-10-26 吴巍 磁性随机存储器及其读写方法
US12080346B2 (en) * 2022-05-17 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
CN118248187A (zh) * 2022-12-22 2024-06-25 长江存储科技有限责任公司 存储器、驱动方法、存储系统及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908369A (zh) * 2009-06-05 2010-12-08 海力士半导体有限公司 半导体存储装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4218527B2 (ja) * 2002-02-01 2009-02-04 株式会社日立製作所 記憶装置
JP4113493B2 (ja) 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
JP4192060B2 (ja) 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
JP4385778B2 (ja) 2004-01-29 2009-12-16 ソニー株式会社 記憶装置
KR100564637B1 (ko) * 2004-10-26 2006-03-29 삼성전자주식회사 반도체 메모리 장치와 그 프로그래밍 방법
US7515457B2 (en) * 2006-02-24 2009-04-07 Grandis, Inc. Current driven memory cells having enhanced current and enhanced current symmetry
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
WO2007145295A1 (ja) * 2006-06-16 2007-12-21 Panasonic Corporation 不揮発性メモリ装置
JP4344372B2 (ja) * 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
JP2008065953A (ja) 2006-09-11 2008-03-21 Fujitsu Ltd 不揮発性半導体記憶装置及びその読み出し方法
JP5260041B2 (ja) * 2007-12-19 2013-08-14 株式会社日立製作所 スピントルク磁気メモリ及びそのオフセット磁界補正方法
CN101878507B (zh) * 2008-09-30 2013-10-23 松下电器产业株式会社 电阻变化元件的驱动方法、初始处理方法及非易失性存储装置
US8045412B2 (en) * 2008-10-21 2011-10-25 Seagate Technology Llc Multi-stage parallel data transfer
US8018758B2 (en) * 2009-07-06 2011-09-13 Magic Technologies, Inc. Gate drive voltage boost schemes for memory array
US8625338B2 (en) * 2010-04-07 2014-01-07 Qualcomm Incorporated Asymmetric write scheme for magnetic bit cell elements

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908369A (zh) * 2009-06-05 2010-12-08 海力士半导体有限公司 半导体存储装置

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