JP5260041B2 - スピントルク磁気メモリ及びそのオフセット磁界補正方法 - Google Patents
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Description
図3に、セルアレイの構成例を示す。破線で囲まれた領域31が単位セルである。セルアレイは、磁気抵抗効果型素子32と、CMOSトランジスタ33と、CMOSトランジスタ33のゲート電極に電圧を供給するワード線34と、CMOSトランジスタ33に電圧を供給するソース線35と、ビット線6に流れる電流を制御する可変抵抗素子36、37とを備える。ここで、可変抵抗素子36、37として、例えばCMOSトランジスタを用いることができる。また、CMOSトランジスタ36、37のゲートに電圧を供給してCMOSトランジスタ36、37の抵抗の値を制御するための特別のワード線38、39を備える。ビット線6の一端は、磁気抵抗効果素子の抵抗変化を検出するセンスアンプに接続されており、ビット線6およびソース線35の両端は、書込みドライバに接続されている。ワード線34は別の書込みドライバに接続されており、ワード線36、37は抵抗制御用のドライバに接続されている。
θ = [kT/(μ0MsHkV)]1/2 (1)
固定層1、非磁性の中間層2および自由層3を含む積層膜は、磁気異方性を発現するようにするため、通常楕円形や一方の辺が長い六角形に加工されていてもよい。スイッチング素子4は、積層膜に電流8を流す手段であり、例えばCMOSトランジスタが用いられる。可変抵抗素子5、10は、ビット線6に流れる電流7の大きさを調節する機能を持つ。電流7により、ビット線6の周りには、磁界9が生じる。
Claims (14)
- ビット線及びワード線と、
前記ビット線と前記ワード線との間に設けられた磁気抵抗効果素子と、
前記ビット線の一端に接続された第一の可変抵抗素子と、
前記ビット線の他端に接続された第二の可変抵抗素子と、
前記磁気抵抗効果素子とワード線との間に設けられた第三の可変抵抗素子と、
前記第一の可変抵抗素子に電圧を印加する第一の電圧印加手段と、
前記第二の可変抵抗素子に電圧を印加する第二の電圧印加手段と、
前記第三の可変抵抗素子に電圧を印加する第三の電圧印加手段と、
前記第一の可変抵抗素子の抵抗の値を制御する第一の抵抗制御手段と、
前記第二の可変抵抗素子の抵抗の値を制御する、前記第一の抵抗制御手段と独立に設けられた第二の抵抗制御手段と
を備え、
前記磁気抵抗効果素子は、磁化方向が可変である第一の強磁性層と、磁化方向が固定されている第二の強磁性層と、前記第一の強磁性層と前記第二の強磁性層との間に形成された中間層とを有し、
前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界の方向と、前記第二の強磁性層の固定されている磁化方向とが、略平行であり、
書込み動作時には、オフセット磁界をキャンセルするように、予め定められた前記第一、第二、第三の可変抵抗素子の抵抗値に基づいて、前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界を、前記磁気抵抗効果素子に印加し、前記ビット線と前記第三の電圧印加手段との間に電流を流すことで生じるスピントルクを用いて第一の強磁性層の磁化を反転させることを特徴とするスピンメモリ。 - 前記第一の電圧印加手段により、前記第一の可変抵抗素子の抵抗を変化させ、
前記第二の電圧印加手段により、前記第二の可変抵抗素子の抵抗を変化させ、
前記第三の電圧印加手段により、前記第三の可変抵抗素子の抵抗を変化させることを特徴とする請求項1記載のスピンメモリ。 - 前記第一の電圧印加手段と前記第二の電圧印加手段との間を流れる電流値は、可変であることを特徴とする請求項1記載のスピンメモリ。
- 前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界の方向と、前記第一の強磁性層の磁化容易軸とが、略平行であることを特徴とする請求項1記載のスピンメモリ。
- 前記書き込み動作時において、スピントルク磁化反転により、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と平行にする場合、前記第一の強磁性層から前記第二の強磁性層の方向に電流を流し、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と反平行にする場合、前記第二の強磁性層から前記第一の強磁性層の方向に電流を流すことを特徴とする請求項1記載のスピンメモリ。 - 前記第一の強磁性層が前記ビット線側に配置され、前記第二の強磁性層が前記ワード線側に配置される磁気抵抗効果素子であり、
前記書込み動作時において、前記第一の電圧印加手段に印加する電圧をV1、前記第二の電圧印加手段に印加する電圧をV2、第三の電圧印加手段に印加する電圧をV3とするとき、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と平行にする場合、V2>V1且つV2>V3とし、前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と反平行にする場合、V2>V1且つV2>V3>V1とすることを特徴とする請求項1記載のスピンメモリ。 - 前記第一の強磁性層が前記ワード線側に配置され、前記第二の強磁性層が前記ビット線側に配置される磁気抵抗効果素子であり、
前記書込み動作時において、前記第一の電圧印加手段に印加する電圧をV1、前記第二の電圧印加手段に印加する電圧をV2、第三の電圧印加手段に印加する電圧をV3とするとき、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と平行にする場合、V2>V1且つV2>V3>V1とし、
前記第一の強磁性層の磁化方向を前記第二の強磁性層の磁化方向と反平行にする場合、V2>V1且つV2>V3とすることを特徴とする請求項1記載のスピンメモリ。 - 更に、前記V1及びV2が予め記録されている記録部を備え、
前記書込み動作時には、前記記録部を参照してV1及びV2を選択することを特徴とする請求項6記載のスピンメモリ。 - 更に、前記V1及びV2が予め記録されている記録部を備え、
前記書込み動作時には、前記記録部を参照してV1及びV2を選択することを特徴とする請求項7記載のスピンメモリ。 - 前記可変抵抗素子は、CMOSであることを特徴とする請求項1記載のスピンメモリ。
- 前記電圧印加手段は、電極であることを特徴とする請求項1記載のスピンメモリ。
- 前記第一の強磁性層は、中間層を介して互いに反平行磁化状態に結合した強磁性膜で構
成されていることを特徴とする請求項1記載のスピンメモリ。 - スピントルク磁化反転により情報を書き込むスピンメモリにおけるオフセット磁界補正方法であり、
前記スピンメモリは、ビット線及びワード線と、前記ビット線と前記ワード線との間に設けられた磁気抵抗効果素子と、前記ビット線の一端に接続された第一の可変抵抗素子と、前記ビット線の他端に接続された第二の可変抵抗素子と、前記磁気抵抗効果素子とワード線との間に設けられた第三の可変抵抗素子と、前記第一の可変抵抗素子に電圧を印加する第一の電圧印加手段と、前記第二の可変抵抗素子に電圧を印加する第二の電圧印加手段と、前記第三の可変抵抗素子に電圧を印加する第三の電圧印加手段と、前記第一の可変抵抗素子の抵抗の値を制御する第一の抵抗制御手段と、前記第二の可変抵抗素子の抵抗の値を制御する前記第一の抵抗制御手段と独立に設けられた第二の抵抗制御手段とを備え、
前記磁気抵抗効果素子は、磁化方向が可変である第一の強磁性層と、磁化方向が固定されている第二の強磁性層と、前記第一の強磁性層と前記第二の強磁性層との間に形成された中間層とを有し、前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流すことにより発生する電流磁界の方向と、前記第二の強磁性層の固定されている磁化方向とが、略平行であり、
オフセット磁界をキャンセルするように、予め定められた前記第一、第二、第三の可変抵抗素子の抵抗値に基づいて、前記ビット線と前記第三の電圧印加手段との間に電流を流すことで生じるスピントルクを用いて第一の強磁性層の磁化を反転させる書込み動作時に、前記第一の電圧印加手段と前記第二の電圧印加手段との間に電流を流し、前記第一の強磁性層に、前記第一の電圧印加手段と前記第二の電圧印加手段との間に流した電流により生じる磁界を印加することを特徴とするオフセット磁界補正方法。 - 前記第一の電圧印加手段により、前記第一の可変抵抗素子の抵抗を変化させ、
前記第二の電圧印加手段により、前記第二の可変抵抗素子の抵抗を変化させ、
前記第三の電圧印加手段により、前記第三の可変抵抗素子の抵抗を変化させることを特徴とする請求項13記載のオフセット磁界補正方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007326706A JP5260041B2 (ja) | 2007-12-19 | 2007-12-19 | スピントルク磁気メモリ及びそのオフセット磁界補正方法 |
KR1020080129670A KR100997023B1 (ko) | 2007-12-19 | 2008-12-18 | 스핀 토크 자기 메모리 및 그 오프셋 자계 보정 방법 |
US12/339,167 US7755932B2 (en) | 2007-12-19 | 2008-12-19 | Spin torque magnetic memory and offset magnetic field correcting method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007326706A JP5260041B2 (ja) | 2007-12-19 | 2007-12-19 | スピントルク磁気メモリ及びそのオフセット磁界補正方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009152259A JP2009152259A (ja) | 2009-07-09 |
JP5260041B2 true JP5260041B2 (ja) | 2013-08-14 |
Family
ID=40788410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007326706A Expired - Fee Related JP5260041B2 (ja) | 2007-12-19 | 2007-12-19 | スピントルク磁気メモリ及びそのオフセット磁界補正方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7755932B2 (ja) |
JP (1) | JP5260041B2 (ja) |
KR (1) | KR100997023B1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009289822A (ja) * | 2008-05-27 | 2009-12-10 | Toshiba Corp | 抵抗変化メモリ |
US8320175B2 (en) * | 2009-02-27 | 2012-11-27 | Magsil Corporation | Magnetic booster for magnetic random access memory |
US8587993B2 (en) * | 2009-03-02 | 2013-11-19 | Qualcomm Incorporated | Reducing source loading effect in spin torque transfer magnetoresisitive random access memory (STT-MRAM) |
US7969767B2 (en) * | 2009-05-29 | 2011-06-28 | Qualcomm Incorporated | Spin transfer torque—magnetic tunnel junction device and method of operation |
US8625340B1 (en) | 2010-02-26 | 2014-01-07 | Magsil Corporation | Magnetic sidewalls for write lines in field-induced MRAM and methods of manufacturing them |
US8837209B2 (en) * | 2010-03-05 | 2014-09-16 | Hitachi, Ltd. | Magnetic memory cell and magnetic random access memory |
CN103339680B (zh) * | 2011-02-01 | 2016-04-13 | 松下电器产业株式会社 | 非易失性半导体存储装置 |
US8976577B2 (en) * | 2011-04-07 | 2015-03-10 | Tom A. Agan | High density magnetic random access memory |
KR102154026B1 (ko) | 2013-08-29 | 2020-09-09 | 삼성전자주식회사 | 자기 메모리 장치의 동작 방법 |
JP2015065235A (ja) * | 2013-09-24 | 2015-04-09 | 株式会社東芝 | 磁気記憶装置及び半導体集積回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5734605A (en) * | 1996-09-10 | 1998-03-31 | Motorola, Inc. | Multi-layer magnetic tunneling junction memory cells |
DE10032271C2 (de) * | 2000-07-03 | 2002-08-01 | Infineon Technologies Ag | MRAM-Anordnung |
US6587370B2 (en) * | 2000-11-01 | 2003-07-01 | Canon Kabushiki Kaisha | Magnetic memory and information recording and reproducing method therefor |
JP2007087524A (ja) * | 2005-09-22 | 2007-04-05 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP4883982B2 (ja) * | 2005-10-19 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶装置 |
JP5193419B2 (ja) * | 2005-10-28 | 2013-05-08 | 株式会社東芝 | スピン注入磁気ランダムアクセスメモリとその書き込み方法 |
-
2007
- 2007-12-19 JP JP2007326706A patent/JP5260041B2/ja not_active Expired - Fee Related
-
2008
- 2008-12-18 KR KR1020080129670A patent/KR100997023B1/ko not_active IP Right Cessation
- 2008-12-19 US US12/339,167 patent/US7755932B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100997023B1 (ko) | 2010-11-25 |
KR20090067093A (ko) | 2009-06-24 |
JP2009152259A (ja) | 2009-07-09 |
US7755932B2 (en) | 2010-07-13 |
US20090161414A1 (en) | 2009-06-25 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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