KR101037487B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR101037487B1
KR101037487B1 KR1020100005207A KR20100005207A KR101037487B1 KR 101037487 B1 KR101037487 B1 KR 101037487B1 KR 1020100005207 A KR1020100005207 A KR 1020100005207A KR 20100005207 A KR20100005207 A KR 20100005207A KR 101037487 B1 KR101037487 B1 KR 101037487B1
Authority
KR
South Korea
Prior art keywords
reset
write
bank
write driver
control signal
Prior art date
Application number
KR1020100005207A
Other languages
English (en)
Inventor
윤태훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100005207A priority Critical patent/KR101037487B1/ko
Application granted granted Critical
Publication of KR101037487B1 publication Critical patent/KR101037487B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 다수개의 뱅크를 공통으로 제어하는 쓰기 드라이버 제어 회로를 구비하여 반도체 메모리 장치의 면적을 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 쓰기 드라이버로부터 인가되는 쓰기 전류에 따라 단위 셀에 데이터를 리드 또는 라이트 하는 복수개의 뱅크, 복수개의 뱅크에 의해 공유되며 쓰기 드라이버를 제어하기 위한 제어신호를 출력하는 쓰기 드라이버 제어부, 및 복수개의 뱅크 중 하나를 선택하기 위한 뱅크 선택신호와 데이터의 라이트 동작을 제어하기 위한 제어신호를 쓰기 드라이버 제어부에 출력하는 명령 회로부를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, PCRAM(Phase Change Random Access Memory)에서 쓰기 드라이버 제어 회로의 면적을 줄일 수 있도록 하는 기술이다.
반도체 메모리 장치는 데이터를 일시적 또는 영구히 저장할 수 있도록 발전되어 왔다. 이러한 반도체 메모리 장치는 여러 전자장치 혹은 전자장비에 사용되거나 개인용 휴대형 기기에도 광범위하게 사용되고 있다. 일반적인 반도체 메모리 장치는 데이터를 자유롭게 읽거나 쓸 수 있으며, 기존의 데이터를 갱신하는 것도 쉽게 할 수 있다.
반도체 메모리 장치는 보다 더 많은 양의 데이터를 저장할 수 있으면서 동작에 필요한 소비전력이 작고 동작 속도는 빨라지도록 개발되고 있다. 비휘발성 메모리 장치로는 노아(NOR) 플래시 메모리 장치 또는 낸드(NAND) 플래시 메모리 장치가 주로 사용되어 왔으나, 기존의 플래시 메모리 장치는 동작 속도가 느리다는 단점이 있다.
이러한 단점을 극복하기 위해, 최근에는 전류를 이용하여 단위 셀에 포함된 물질의 저항값을 변화시켜 데이터를 저장하고 그 저항에 따른 전류의 차이를 읽어 내는 PCRAM(Phase Change Random Access Memory)이 제안되었다.
PCRAM은 단위 셀에 온도에 의해 상 변화가 일어나는 물질을 포함시켜, 일정한 전류를 통과시킬 때 흐르는 전류의 양에 따라 발생하는 온도에 의해 결정질 상태 또는 비결정질 상태로 변화하도록 한다.
일례로, 단위 셀에는 게르마늄 안티몬 텔루륨(Ge2Sb2Te5, GST)와 같은 물질이 포함되어 있는데 이러한 물질은 결정질 상태 또는 비결정질 상태에 따라 저항값에 차이가 존재한다.
반도체 메모리 장치인 PCRAM의 두 가지 기본 동작은 읽기 동작과 쓰기 동작이다.
먼저, 읽기 동작은 데이터가 저장된 단위 셀에 리드 전압을 인가하여 단위 셀을 포함한 읽기 경로에 흐르는 전류가 기준 전류보다 크거나 작은지를 감지하여 데이터를 판별한다.
반면에, 쓰기 동작은 단위 셀에 포함된 상 변화 물질이 결정질 상태에서 비결정질 상태로 또는 비결정질 상태에서 결정질 상태로 변화되도록 하는 리셋 전류 또는 세트 전류가 단위 셀에 흐르게 하여 데이터를 기록한다.
상술된 상 변화 메모리(Phase Change Memory : PCM) 및 마그네틱 메모리(Magnetic memory) 및 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다.
여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous phase)가 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1"이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3a 및 도 3b는 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류(Iwrite)를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 도 3b에서와 같이 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류(Iwrite)를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 도 3a에서와 같이 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
도 4는 종래의 상 변화 메모리 장치에 관한 구성도이다.
종래의 상 변화 메모리 장치는 하나의 뱅크 내에 복수개의 쓰기 드라이버 제어부(10A,10B), 복수개의 쓰기 드라이버(11A,11B)와, 글로벌 컬럼 스위칭부(12A,12B), 로컬 컬럼 스위칭부(13A,13B), 및 단위 셀(14A,14B)을 포함한다.
여기서, 쓰기 드라이버 제어부(10A,10B)는 외부에서 입력된 데이터에 대응하는 쓰기 전류를 생성하여 쓰기 드라이버(11A,11B)에 출력한다.
즉, 쓰기 드라이버 제어부(10A,10B)는 데이터의 극성('0' 데이터 또는 '1' 데이터)에 따라서 서로 다른 형태의 전류를 생성하여 출력한다. 여기서, 쓰기 드라이버 제어부(10A,10B)는 데이터 '1'에 대해서는 도 3a와 같은 형태의 전류를 생성하고, 데이터 '0'에 대해서는 도 3b와 같은 형태의 전류를 생성하게 된다.
그리고, 쓰기 드라이버 제어부(10A,10B)에서 출력된 전류는 다이오드 연결 방식의 PMOS트랜지스터 부하에 의해 전압으로 변경된다.
또한, 쓰기 드라이버(11A,11B)는 쓰기 드라이버 제어부(10A,10B)로부터 인가되는 전압에 따라 구동전압 VPPYWD을 제어하여 뱅크의 데이터 입출력 라인에 리셋 전류 또는 세트 전류를 공급한다.
여기서, 쓰기 드라이버(11A,11B)는 쓰기 드라이버 제어부(10A,10B)의 출력 전압에 따라 구동전압 VPPYWD을 선택적으로 구동하여 단위 셀(14A,14B)에 전류를 공급한다.
이때, 쓰기 드라이버 제어부(10A,10B)의 출력 부하인 PMOS트랜지스터와 쓰기 드라이버(11A,11B)를 구성하는 PMOS트랜지스터의 폭(Width) 비율에 의해서, 쓰기 드라이버(11A,11B)를 통해 단위 셀(14A,14B)에 공급되는 전류의 크기가 결정된다. 즉, 전류 미러(Current mirror) 동작에 의해서 쓰기 드라이버 제어부(10A,10B)의 출력 전류가 쓰기 드라이버(11A,11B)에 전달된다.
또한, 단위 셀(14A,14B)은 상 변화 저항 소자 PCR1,PCR2와, 다이오드 D1,D2를 포함한다.
이러한 구성을 갖는 종래의 상 변화 메모리 장치는 전류를 이용하여 셀에 데이터를 프로그램하게 된다. 이를 위해, 상 변화 메모리 장치는 다수개의 쓰기 드라이버 제어부(10A,10B)와 다수개의 쓰기 드라이버(11A,11B)를 구비하게 된다.
종래의 상 변화 메모리 장치는 쓰기 드라이버 제어부(10A,10B)가 4개 또는 8개의 글로벌 비트라인(Global bitline) 마다 1개 배치되거나 입출력(I/O) 라인마다 1개씩 배치되어 있다. 여기서, 쓰기 드라이버 제어부(10A,10B)가 배치되는 형태는 주소 코딩 방식에 따라 달라질 수 있다.
그런데, 이러한 종래의 상 변화 메모리 장치는 하나의 뱅크 내에서 다수개의 쓰기 드라이버 제어부(10A,10B)를 포함하게 된다. 이에 따라, 상 변화 메모리 장치의 전체 뱅크의 면적이 증가하게 되는 문제점이 있다.
본 발명은 다수개의 뱅크를 공통으로 제어하는 쓰기 드라이버 제어 회로를 구비하여 반도체 메모리 장치의 전체 뱅크의 면적을 줄일 수 있도록 하는데 그 특징이 있다.
본 발명의 반도체 메모리 장치는, 쓰기 드라이버로부터 인가되는 쓰기 전류에 따라 단위 셀에 데이터를 리드 또는 라이트 하는 복수개의 뱅크; 복수개의 뱅크에 의해 공유되며 쓰기 드라이버를 제어하기 위한 제어신호를 출력하는 쓰기 드라이버 제어부; 및 복수개의 뱅크 중 하나를 선택하기 위한 뱅크 선택신호와 데이터의 라이트 동작을 제어하기 위한 제어신호를 쓰기 드라이버 제어부에 출력하는 명령 회로부를 포함하는 것을 특징으로 한다.
본 발명은 다수개의 뱅크를 공통으로 제어하는 쓰기 드라이버 제어 회로를 구비하여 반도체 메모리 장치의 전체 뱅크의 면적을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 구성 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3a 및 도 3b는 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 종래의 반도체 메모리 장치의 뱅크에 관한 구성도.
도 5는 본 발명에 따른 반도체 메모리 장치에 관한 구성도.
도 6은 도 5의 세트 쓰기 드라이버 제어부에 관한 회로도.
도 7은 도 5의 리셋 쓰기 드라이버 제어부에 관한 회로도.
도 8 및 도 9는 도 7의 쓰기 드라이버에 관한 상세 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 반도체 메모리 장치의 구성도이다.
본 발명은 복수개의 뱅크 B0~B3와, 명령 회로부(100), 세트 쓰기 드라이버 제어부(200), 및 리셋 쓰기 드라이버 제어부(300)를 포함한다. 본 발명에서는 반도체 메모리 장치에 포함된 뱅크 B0~B3의 개수가 4개인 것을 그 실시예로 설명하고자 한다.
여기서, 명령(Command) 회로부(100)는 세트 쓰기 드라이버 제어부(200)와 리셋 쓰기 드라이버 제어부(300)에 뱅크 선택신호 BANK_SELb를 출력한다. 그리고, 명령 회로부(100)는 세트 드라이버 제어신호 SETPb를 세트 쓰기 드라이버 제어부(200)에 출력하고, 리셋 드라이버 제어신호 RESETPb를 리셋 쓰기 드라이버 제어부(300)에 출력한다.
그리고, 세트 쓰기 드라이버 제어부(200)는 세트 드라이버 제어신호 SETPb에 따라 세트(Set) 데이터(데이터 '0') 의 쓰기 동작을 제어하여 세트 제어신호 S_C를 뱅크 B0~B3에 출력한다.
또한, 리셋 쓰기 드라이버 제어부(300)는 리셋 드라이버 제어신호 RESETPb에 따라 리셋(Reset) 데이터(데이터 '1') 의 쓰기 동작을 제어하여 리셋 제어신호 R_C를 뱅크 B0~B3에 출력한다.
이러한 구성을 갖는 본 발명은 4개의 뱅크 B0~B3의 중간, 즉 칩 중간에 위치한 한 쌍의 세트 쓰기 드라이버 제어부(200)와 리셋 쓰기 드라이버 제어부(300)에 의해 뱅크 B0~B3 내에 포함된 쓰기 드라이버를 제어한다.
여기서, 세트 쓰기 드라이버 제어부(200)와 리셋 쓰기 드라이버 제어부(300)에서 생성된 세트 제어신호 S_C와 리셋 제어신호 R_C는 뱅크 선택신호 BANK_SELb에 의해 선택된 하나의 뱅크에만 전달되어 쓰기 드라이버를 구동시키게 된다.
이때, 본 발명에서는 한 쌍의 세트 쓰기 드라이버 제어부(200)와 리셋 쓰기 드라이버 제어부(300)가 4개의 뱅크 B0~B3의 중간에 배치된 것을 그 실시예로 설명하였으나, 세트 쓰기 드라이버 제어부(200)와 리셋 쓰기 드라이버 제어부(300)가 배치되는 위치는 이에 한정되지 않는다.
도 6은 도 5의 세트 쓰기 드라이버 제어부(200)에 관한 상세 회로도이다.
세트 쓰기 드라이버 제어부(200)는 세트 전류 발생부(210)와, 세트 제어부(220)를 포함한다. 여기서, 세트 전류 발생부(210)는 복수개의 PMOS트랜지스터 P1~P7와, 세트 전류원 IREF_SET를 포함한다. 세트 제어부(220)는 복수개의 PMOS트랜지스터 P8~P11와 복수개의 NMOS트랜지스터 N1~N5를 포함한다.
PMOS트랜지스터 P1는 전원전압단과 세트 전류원 IREF_SET 사이에 연결되어 게이트 단자가 세트 전류원 IREF_SET과 연결된다. PMOS트랜지스터 P2,P3는 전원전압단과 노드 A 사이에 직렬 연결되고, PMOS트랜지스터 P2는 PMOS트랜지스터 P1와 게이트 단자가 공통 연결되며, PMOS트랜지스터 P3는 게이트 단자를 통해 세트 드라이버 제어신호 SETPb<0>가 인가된다.
그리고, PMOS트랜지스터 P4,P5는 전원전압단과 노드 A 사이에 직렬 연결되고, PMOS트랜지스터 P4는 PMOS트랜지스터 P1와 게이트 단자가 공통 연결되며, PMOS트랜지스터 P5는 게이트 단자를 통해 세트 드라이버 제어신호 SETPb<1>가 인가된다.
또한, PMOS트랜지스터 P6,P7는 전원전압단과 노드 A 사이에 직렬 연결되고, PMOS트랜지스터 P6는 PMOS트랜지스터 P1와 게이트 단자가 공통 연결되며, PMOS트랜지스터 P7는 게이트 단자를 통해 세트 드라이버 제어 신호 SETPb<n>가 인가된다.
이때, 라이트 동작 모드시 세트(Set) 상태를 셀에 라이트 하기 위해서는 상 변화 저항 소자에 낮은 전압을 긴 시간 동안 인가하게 된다. 이에 따라, 세트 라이트 동작 모드시에는 복수개의 세트 드라이버 제어신호 SETPb<0>~SETPb<n>가 세트 전류 발생부(210)에 인가된다.
또한, NMOS트랜지스터 N1는 접지전압단과 노드 A 사이에 연결되어 게이트 단자가 NMOS트랜지스터 N2와 공통 연결된다. NMOS트랜지스터 N2와 PMOS트랜지스터 P8는 접지전압단과 뱅크 B0의 쓰기 드라이버(WD) 사이에 직렬 연결되고, PMOS트랜지스터 P8는 게이트 단자를 통해 뱅크 선택신호 BANK_SELb<0>가 인가되며, NMOS트랜지스터 N2는 게이트 단자가 NMOS트랜지스터 N1와 공통 연결된다.
그리고, NMOS트랜지스터 N3와 PMOS트랜지스터 P9는 접지전압단과 뱅크 B1의 쓰기 드라이버(WD) 사이에 직렬 연결되고, PMOS트랜지스터 P9는 게이트 단자를 통해 뱅크 선택신호 BANK_SELb<1>가 인가되며, NMOS트랜지스터 N3는 게이트 단자가 NMOS트랜지스터 N1와 공통 연결된다.
그리고, NMOS트랜지스터 N4와 PMOS트랜지스터 P10는 접지전압단과 뱅크 B2의 쓰기 드라이버(WD) 사이에 직렬 연결되고, PMOS트랜지스터 P10는 게이트 단자를 통해 뱅크 선택신호 BANK_SELb<2>가 인가되며, NMOS트랜지스터 N4는 게이트 단자가 NMOS트랜지스터 N1와 공통 연결된다.
또한, NMOS트랜지스터 N5와 PMOS트랜지스터 P11는 접지전압단과 뱅크 B3의 쓰기 드라이버(WD) 사이에 직렬 연결되고, PMOS트랜지스터 P11는 게이트 단자를 통해 뱅크 선택신호 BANK_SELb<3>가 인가되며, NMOS트랜지스터 N5는 게이트 단자가 NMOS트랜지스터 N1와 공통 연결된다.
PCRAM에 데이터를 기록하기 위해서는 쓰기 명령, 쓰기 데이터, 및 쓰기 데이터가 기록될 셀의 주소가 입력된다. 이러한 동작을 제어하기 위해, 세트 전류 발생부(210)에는 명령 회로부(100)로부터 세트 드라이버 제어신호 SETPb<0>~SETPb<n>를 입력받는다.
그리고, 세트 제어부(220)는 명령 회로부(100)로부터 뱅크를 선택하기 위한 뱅크 선택신호 BANK_SELb<0>~BANK_SELb<3>를 입력받는다. 예를 들어, 뱅크 선택신호 BANK_SELb<0>가 활성화된 경우 4개의 뱅크 B0~B3 중 뱅크 B0가 선택되고, 뱅크 선택신호 BANK_SELb<1>가 활성화된 경우 4개의 뱅크 B0~B3 중 뱅크 B1가 선택된다. 그리고, 뱅크 선택신호 BANK_SELb<2>가 활성화된 경우 4개의 뱅크 B0~B3 중 뱅크 B2가 선택되고, 뱅크 선택신호 BANK_SELb<3>가 활성화된 경우 4개의 뱅크 B0~B3 중 뱅크 B3가 선택된다.
이에 따라, 뱅크에 인가된 쓰기 데이터는 복수개의 뱅크 선택신호 BANK_SELb<0>~BANK_SELb<3> 중 선택된 뱅크 선택신호(예를 들면, 뱅크 선택신호BANK_SELb<3>)에 따라 해당하는 뱅크에 입력된다.
그리고, 세트 전류 발생부(210)는 세트 드라이버 제어신호 SETPb<0>~SETPb<n>에 따라 쓰기 명령이 인가될 때마다 세트 전류를 생성한다. 세트 전류 발생부(210)에서 생성된 세트 전류는 다이오드 형태로 연결된 NMOS트랜지스터 N1에 의해 전압으로 변경된다.
그리고, NMOS트랜지스터 N1에 의해 변경된 전압은 각 뱅크의 쓰기 드라이버를 제어하기 위한 NMOS트랜지스터 N5에 출력된다. NMOS트랜지스터 N5는 쓰기 드라이버를 제어하기 위한 전류 형태의 세트 제어신호 S_C를 각각의 뱅크에 출력한다.
또한, 실제적으로 각 뱅크에 쓰기 동작을 수행할 경우 복수개의 뱅크 B0~B3 중 선택된 뱅크(예를 들면, 뱅크 B3)에만 쓰기 동작을 수행해야 한다. 이를 위해, 뱅크 선택신호 BANK_SELb<0>~BANK_SELb<3>에 의해 하나의 뱅크 선택신호(예를 들어, BANK_SELb<3>)만 활성화된다. 이러한 선택된 뱅크 선택신호 BANK_SELb<3>는 세트 제어부(220)의 출력 전류를 단속하는 PMOS트랜지스터 P11의 게이트 단자에 입력된다.
즉, 선택된 뱅크에 연결되어 있는 스위칭 소자(PMOS트랜지스터 P11)만 턴 온 되어 세트 제어부(220)의 세트 제어신호 S_C가 뱅크의 쓰기 드라이버로 출력된다. 그리고, 각각의 뱅크에서는 뱅크 주소를 제외한 나머지 주소에 의해서 선택된 쓰기 드라이버만 활성화된다. 그리고, 활성화된 쓰기 드라이버는 세트 쓰기 드라이버 제어부(200)의 출력 전류에 의해 구동되어 셀에 쓰기 전류를 공급하게 된다.
한편, 뱅크 B3는 단위 셀과 연결된 복수개의 쓰기 드라이버 WD와 세트 쓰기 드라이버 제어부(200)와 연결된 구동부 DV1를 포함한다. 여기서, 구동부 DV1는 PMOS트랜지스터 PM1를 포함한다. PMOS트랜지스터 PM1는 구동전압 VPPYWD 인가단과 세트 쓰기 드라이버 제어부(200) 사이에 연결되어 게이트 단자와 드레인 단자를 통해 세트 제어신호 S_C가 인가된다.
도 7은 도 5의 리셋 쓰기 드라이버 제어부(300)에 관한 상세 회로도이다.
리셋 쓰기 드라이버 제어부(300)는 리셋 전류 발생부(310)와, 리셋 제어부(320)를 포함한다. 여기서, 리셋 전류 발생부(310)는 복수개의 PMOS트랜지스터 P12~P14와, 리셋 전류원 IREF_RESET을 포함한다. 리셋 제어부(320)는 복수개의 PMOS트랜지스터 P15~P18와 복수개의 NMOS트랜지스터 N6~N10를 포함한다.
PMOS트랜지스터 P12는 전원전압단과 리셋 전류원 IREF_RESET 사이에 연결되어 게이트 단자가 리셋 전류원 IREF_RESET과 연결된다. PMOS트랜지스터 P13,P14는 전원전압단과 노드 B 사이에 직렬 연결되고, PMOS트랜지스터 P13는 PMOS트랜지스터 P12와 게이트 단자가 공통 연결되며, PMOS트랜지스터 P14는 게이트 단자를 통해 리셋 드라이버 제어신호 RESETPb가 인가된다.
이때, 라이트 동작 모드시 리셋(Reset) 상태를 셀에 라이트 하기 위해서는 상 변화 저항 소자에 높은 전압을 짧은 시간 동안 인가하게 된다. 이에 따라, 리셋 라이트 동작 모드시에는 단일의 리셋 드라이버 제어신호 RESETPb가 리셋 전류 발생부(310)에 인가된다.
또한, NMOS트랜지스터 N6는 접지전압단과 노드 B 사이에 연결되어 게이트 단자가 NMOS트랜지스터 N7와 공통 연결된다. NMOS트랜지스터 N7와 PMOS트랜지스터 P15는 접지전압단과 뱅크 B0의 쓰기 드라이버(WD) 사이에 직렬 연결되고, PMOS트랜지스터 P15는 게이트 단자를 통해 뱅크 선택신호 BANK_SELb<0>가 인가되며, NMOS트랜지스터 N7는 게이트 단자가 NMOS트랜지스터 N6와 공통 연결된다.
그리고, NMOS트랜지스터 N8와 PMOS트랜지스터 P16는 접지전압단과 뱅크 B1의 쓰기 드라이버(WD) 사이에 직렬 연결되고, PMOS트랜지스터 P16는 게이트 단자를 통해 뱅크 선택신호 BANK_SELb<1>가 인가되며, NMOS트랜지스터 N8는 게이트 단자가 NMOS트랜지스터 N6와 공통 연결된다.
그리고, NMOS트랜지스터 N9와 PMOS트랜지스터 P17는 접지전압단과 뱅크 B2의 쓰기 드라이버(WD) 사이에 직렬 연결되고, PMOS트랜지스터 P17는 게이트 단자를 통해 뱅크 선택신호 BANK_SELb<2>가 인가되며, NMOS트랜지스터 N9는 게이트 단자가 NMOS트랜지스터 N6와 공통 연결된다.
또한, NMOS트랜지스터 N10와 PMOS트랜지스터 P18는 접지전압단과 뱅크 B3의 쓰기 드라이버(WD) 사이에 직렬 연결되고, PMOS트랜지스터 P18는 게이트 단자를 통해 뱅크 선택신호 BANK_SELb<3>가 인가되며, NMOS트랜지스터 N10는 게이트 단자가 NMOS트랜지스터 N6와 공통 연결된다.
PCRAM에 데이터를 기록하기 위해서는 쓰기 명령, 쓰기 데이터, 및 쓰기 데이터가 기록될 셀의 주소가 입력된다. 이러한 동작을 제어하기 위해, 리셋 전류 발생부(310)에는 명령 회로부(100)로부터 리셋 드라이버 제어신호 RESETPb를 입력받는다.
그리고, 리셋 제어부(320)는 명령 회로부(100)로부터 뱅크를 선택하기 위한 뱅크 선택신호 BANK_SELb<0>~BANK_SELb<3>를 입력받는다. 예를 들어, 뱅크 선택신호 BANK_SELb<0>가 활성화된 경우 4개의 뱅크 B0~B3 중 뱅크 B0가 선택되고, 뱅크 선택신호 BANK_SELb<1>가 활성화된 경우 4개의 뱅크 B0~B3 중 뱅크 B1가 선택된다. 그리고, 뱅크 선택신호 BANK_SELb<2>가 활성화된 경우 4개의 뱅크 B0~B3 중 뱅크 B2가 선택되고, 뱅크 선택신호 BANK_SELb<3>가 활성화된 경우 4개의 뱅크 B0~B3 중 뱅크 B3가 선택된다.
이에 따라, 뱅크에 인가된 쓰기 데이터는 복수개의 뱅크 선택신호 BANK_SELb<0>~BANK_SELb<3> 중 선택된 뱅크 선택신호(예를 들면, 뱅크 선택신호BANK_SELb<3>)에 따라 해당하는 뱅크에 입력된다.
그리고, 리셋 전류 발생부(310)는 리셋 드라이버 제어신호 RESETPb에 따라 쓰기 명령이 인가될 때마다 리셋 전류를 생성한다. 리셋 전류 발생부(310)에서 생성된 리셋 전류는 다이오드 형태로 연결된 NMOS트랜지스터 N6에 의해 전압으로 변경된다.
그리고, NMOS트랜지스터 N6에 의해 변경된 전압은 각 뱅크의 쓰기 드라이버를 제어하기 위한 NMOS트랜지스터 N10에 출력된다. NMOS트랜지스터 N10는 쓰기 드라이버를 제어하기 위한 전류 형태의 리셋 제어신호 R_C를 각각의 뱅크에 출력한다.
또한, 실제적으로 각 뱅크에 쓰기 동작을 수행할 경우 복수개의 뱅크 B0~B3 중 선택된 뱅크(예를 들면, 뱅크 B3)에만 쓰기 동작을 수행해야 한다. 이를 위해, 뱅크 선택신호 BANK_SELb<0>~BANK_SELb<3>에 의해 하나의 뱅크 선택신호(예를 들어, BANK_SELb<3>)만 활성화된다. 이러한 선택된 뱅크 선택신호 BANK_SELb<3>는 리셋 제어부(320)의 출력 전류를 단속하는 PMOS트랜지스터 P18의 게이트 단자에 입력된다.
즉, 선택된 뱅크에 연결되어 있는 스위칭 소자(PMOS트랜지스터 P18)만 턴 온 되어 리셋 제어부(320)의 리셋 제어신호 R_C가 뱅크의 쓰기 드라이버로 출력된다. 그리고, 각각의 뱅크에서는 뱅크 주소를 제외한 나머지 주소에 의해서 선택된 쓰기 드라이버만 활성화된다. 그리고, 활성화된 쓰기 드라이버는 리셋 쓰기 드라이버 제어부(300)의 출력 전류에 의해 구동되어 셀에 쓰기 전류를 공급하게 된다.
한편, 뱅크 B3는 단위 셀과 연결된 복수개의 쓰기 드라이버 WD와 리셋 쓰기 드라이버 제어부(300)와 연결된 구동부 DV2를 포함한다. 여기서, 구동부 DV2는 PMOS트랜지스터 PM2를 포함한다. PMOS트랜지스터 PM2는 구동전압 VPPYWD 인가단과 리셋 쓰기 드라이버 제어부(300) 사이에 연결되어 게이트 단자와 드레인 단자를 통해 리셋 제어신호 R_C가 인가된다.
도 8은 도 6 및 도 7의 쓰기 드라이버 WD에 관한 상세 회로도이다.
쓰기 드라이버 WD는 복수개의 PMOS트랜지스터 P19~P21를 포함한다.
여기서, PMOS트랜지스터 P19는 구동전압 VPPYWD의 인가단과 단위 셀 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P20,P21와 연결된다.
그리고, PMOS트랜지스터 P20는 리셋 제어신호 R_C의 인가단과 PMOS트랜지스터 P19의 게이트 단자 사이에 연결되어 게이트 단자를 통해 리셋 라이트 인에이블 신호 RW_EN가 인가된다.
또한, PMOS트랜지스터 P21는 세트 제어신호 S_C의 인가단과 PMOS트랜지스터 P19의 게이트 단자 사이에 연결되어 게이트 단자를 통해 세트 라이트 인에이블 신호 SW_EN가 인가된다.
이때, 리셋 라이트 인에이블 신호 RW_EN와, 세트 라이트 인에이블 신호 SW_EN는 어드레스와 데이터의 극성에 따라 선택적으로 인에이블 상태가 된다.
이러한 구성을 갖는 도 8의 쓰기 드라이버 WD에 관한 동작을 도 9의 회로도를 참조하여 설명하기로 한다. 도 9에서는 쓰기 드라이버 WD에 의해 리셋 데이터를 단위 셀에 라이트 하는 경우를 그 실시예로 설명하고자 한다.
리셋 데이터를 단위 셀에 라이트 하는 경우 리셋 쓰기 드라이버 제어부(300)로부터 인가되는 리셋 제어신호 R_C가 활성화된다. 여기서, 리셋 제어신호 R_C는 로우 레벨인 경우 활성화 상태가 되는 신호이다.
이에 따라, 리셋 라이트 인에이블 신호 RW_EN가 로우 레벨로 활성화된 경우 PMOS트랜지스터 P20가 턴 온 된다. 리셋 제어신호 R_C가 도 3a와 같은 형태의 로우 펄스로 PMOS트랜지스터 P19의 게이트 단자에 인가된다. 그러면, PMOS트랜지스터 P19가 턴 온 되어 구동전압 VPPYWD에 따라 단위 셀에 리셋 전류가 공급된다.
이때, 세트 라이트 인에이블 신호 SW_EN는 하이 레벨로 비활성화되어 PMOS트랜지스터 P21가 턴 오프 상태를 유지하게 된다.
종래기술의 경우 하나의 뱅크 내에 다수개의 쓰기 드라이버 제어 회로가 배치되어 있으므로 반도체 메모리 장치의 뱅크 면적이 커지게 된다. 그러나, 본 발명은 각 뱅크의 중간 영역에 한 쌍의 세트 쓰기 드라이버 제어부와 리셋 쓰기 드라이버 제어부를 배치하게 된다. 이때, 다수개의 뱅크를 쓰기 드라이버가 공통으로 제어하면 되므로 그 위치가 꼭 뱅크의 중간에 배치될 필요는 없다.
이에 따라, 본 발명은 종래 기술에 비해 드라이버 제어 회로의 개수를 줄일 수 있게 된다. 또한, 쓰기 드라이버 제어 회로에 인가되는 다수의 제어신호가 각각의 뱅크에 연결되지 않게 되어 제어신호를 구동하기 위한 구동 드라이버와 전역 배선들을 제거함으로써 반도체 메모리 장치의 면적을 줄일 수 있도록 한다.

Claims (12)

  1. 쓰기 드라이버로부터 인가되는 쓰기 전류에 따라 단위 셀에 데이터를 리드 또는 라이트 하는 복수개의 뱅크;
    상기 복수개의 뱅크에 의해 공유되며 상기 쓰기 드라이버를 제어하기 위한 제어신호를 출력하는 쓰기 드라이버 제어부; 및
    상기 복수개의 뱅크 중 하나를 선택하기 위한 뱅크 선택신호와 상기 데이터의 라이트 동작을 제어하기 위한 제어신호를 상기 쓰기 드라이버 제어부에 출력하는 명령 회로부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 쓰기 드라이버 제어부는
    상기 뱅크 선택신호와 복수개의 세트 드라이버 제어신호에 따라 선택된 뱅크에 세트 데이터를 라이트 하기 위한 세트 제어신호를 출력하는 세트 쓰기 드라이버 제어부; 및
    상기 뱅크 선택신호와 리셋 드라이버 제어신호에 따라 선택된 뱅크에 상기 단위 셀에 리셋 데이터를 라이트 하는 리셋 쓰기 드라이버 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 세트 쓰기 드라이버 제어부는
    상기 복수개의 세트 드라이버 제어신호에 따라 상기 세트 데이터에 대응하는 세트 전류를 생성하는 세트 전류 발생부; 및
    상기 세트 전류를 전압으로 변경하고, 상기 뱅크 선택신호에 따라 상기 복수개의 뱅크 중 하나의 뱅크를 선택하여 상기 세트 제어신호를 출력하는 세트 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 세트 전류 발생부는
    세트 전류원을 포함하고 상기 복수개의 세트 드라이버 제어신호의 활성화 상태에 대응하여 상기 세트 전류를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3항에 있어서, 상기 세트 제어부는
    다이오드 형태로 연결되어 상기 세트 전류를 상기 전압으로 변경하는 제 1트랜지스터;
    상기 전압에 따라 구동되어 상기 세트 제어신호의 전류 값을 제어하는 제 2트랜지스터; 및
    상기 뱅크 선택신호에 따라 상기 복수개의 뱅크와의 연결을 선택적으로 제어하는 복수개의 제 3트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2항에 있어서, 상기 리셋 쓰기 드라이버 제어부는
    상기 리셋 드라이버 제어신호에 따라 상기 리셋 데이터에 대응하는 리셋 전류를 생성하는 리셋 전류 발생부; 및
    상기 리셋 전류를 전압으로 변경하고, 상기 뱅크 선택신호에 따라 상기 복수개의 뱅크 중 하나의 뱅크를 선택하여 상기 리셋 제어신호를 출력하는 리셋 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 리셋 전류 발생부는
    리셋 전류원을 포함하고 상기 리셋 드라이버 제어신호의 활성화 상태에 대응하여 상기 리셋 전류를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6항에 있어서, 상기 리셋 제어부는
    다이오드 형태로 연결되어 상기 리셋 전류를 상기 전압으로 변경하는 제 4트랜지스터;
    상기 전압에 따라 구동되어 상기 리셋 제어신호의 전류 값을 제어하는 제 5트랜지스터; 및
    상기 뱅크 선택신호에 따라 상기 복수개의 뱅크와의 연결을 선택적으로 제어하는 복수개의 제 6트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 복수개의 뱅크 각각은
    복수개의 단위 셀에 쓰기 전류를 공급하는 복수개의 쓰기 드라이버;
    상기 쓰기 드라이버 제어부로부터 세트 제어신호가 인가되는 제 1구동부; 및
    상기 쓰기 드라이버 제어부로부터 리셋 제어신호가 인가되는 제 2구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 복수개의 쓰기 드라이버 각각은
    구동전압 인가단과 상기 단위 셀 사이에 연결된 제 7트랜지스터;
    리셋 라이트 인에이블 신호의 활성화시 상기 쓰기 드라이버 제어부의 리셋 제어신호를 상기 제 7트랜지스터에 출력하는 제 8트랜지스터; 및
    세트 라이트 인에이블 신호의 활성화시 상기 쓰기 드라이버 제어부의 세트 제어신호를 상기 제 7트랜지스터에 출력하는 제 9트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 제 8트랜지스터와 상기 제 9트랜지스터를 상보적으로 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1항에 있어서, 상기 단위 셀은 상 변화 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020100005207A 2010-01-20 2010-01-20 반도체 메모리 장치 KR101037487B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100005207A KR101037487B1 (ko) 2010-01-20 2010-01-20 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100005207A KR101037487B1 (ko) 2010-01-20 2010-01-20 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR101037487B1 true KR101037487B1 (ko) 2011-05-26

Family

ID=44366702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100005207A KR101037487B1 (ko) 2010-01-20 2010-01-20 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR101037487B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121525B2 (en) 2017-01-10 2018-11-06 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method of the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080052047A (ko) * 2006-12-07 2008-06-11 주식회사 하이닉스반도체 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080052047A (ko) * 2006-12-07 2008-06-11 주식회사 하이닉스반도체 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121525B2 (en) 2017-01-10 2018-11-06 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method of the same

Similar Documents

Publication Publication Date Title
KR100674992B1 (ko) 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
KR100674983B1 (ko) 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
KR100759441B1 (ko) 스텝 셋 전류를 발생하는 상 변화 메모리 장치
JP5214566B2 (ja) 抵抗変化メモリ装置
US7903448B2 (en) Resistance random access memory having common source line
US7548446B2 (en) Phase change memory device and associated wordline driving circuit
CN103339680B (zh) 非易失性半导体存储装置
JP2005353257A (ja) 半導体メモリ装置
JP2006127583A (ja) 不揮発性半導体記憶装置及び相変化メモリ
JP2008276928A (ja) プリ読み出し動作抵抗移動回復を有するマルチプルレベルセル相変化メモリ装置、そのメモリ装置を搭載したメモリシステム、そのメモリ装置を読み出す方法
KR101201858B1 (ko) 반도체 메모리 장치
US10186317B2 (en) Phase change memory device and method of operation
KR100919582B1 (ko) 상 변화 메모리 장치
KR20200008998A (ko) 메모리 장치 및 메모리 장치의 제어 방법
US7710767B2 (en) Memory cell array biasing method and a semiconductor memory device
KR101037487B1 (ko) 반도체 메모리 장치
US7317655B2 (en) Memory cell array biasing method and a semiconductor memory device
US11257536B2 (en) Semiconductor storage device and control method thereof
KR100905166B1 (ko) 상 변화 메모리 장치
US8027189B2 (en) Nonvolatile memory device
KR100905169B1 (ko) 상 변화 메모리 장치의 동작방법
KR100934852B1 (ko) 상 변화 메모리 장치
KR100929313B1 (ko) 반도체 메모리 장치
KR100919583B1 (ko) 상 변화 메모리 장치
CN112750484A (zh) 相变存储器设备编程的方法、相变存储器设备和电子系统

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee