JP2005353257A

JP2005353257A - 半導体メモリ装置

Info

Publication number: JP2005353257A
Application number: JP2005071632A
Authority: JP
Inventors: Beak-Hyung Cho; 趙柏衡; Du-Eung Kim; 金杜応
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-06-08
Filing date: 2005-03-14
Publication date: 2005-12-22
Also published as: US7414915B2; US7215592B2; KR100597636B1; KR20050116569A; US20070189104A1; US20050270883A1

Abstract

【課題】ワードラインによる抵抗を最小化して高集積化に適合するワードラインが電流の経路として用いられる半導体メモリ装置を提供する。
【解決手段】複数のメモリセル、複数のビットライン、複数のビットラインに連結された複数のメモリセルのうち行方向に一定個数のメモリセルごとに一つずつ連結される複数のローカルワードラインを有するセルアレイと、前記セルアレイを構成する前記複数のローカルワードラインと接地との間にそれぞれ連結され、ワードラインイネーブル信号に応じて動作して、前記複数のメモリセルの各々に流れる電流の経路を提供する複数のスイッチング素子をそれぞれ備えるローカルワードラインドライバと、前記複数のローカルワードラインドライバを構成するそれぞれのスイッチング素子を動作させる前記ワードラインイネーブル信号を発生させるグローバルワードラインドライバと、を具備する半導体メモリ装置。
【選択図】図１

Description

本発明は、半導体メモリ装置に係り、特に、ワードラインがメモリセルに印加される電流の経路として用いられる場合に、ワードラインによる抵抗を最小化して高集積化に適合した半導体メモリ装置に関する。

半導体メモリ装置の高性能化及び低電力化の趨勢に合わせて、半導体メモリの製造において、次世代記憶素子の一つとして相変化物質を用いたPRAM（Phase change Random Access Memory）の開発が進められている。PRAMとは温度変化に応じて相が変化することにより抵抗が変化するGe_xSb_yTe_z（以下‘GST’という。）のような物質を用いてデータを記憶する非揮発性メモリ素子を指す。

このようなPRAMに用いられる相変化物質は相が温度に応じて非晶質化状態または結晶化状態に変化する。その結果、相変化物質は非晶質状態では高抵抗状態となり、結晶化状態では低抵抗状態となる。

このような相変化物質が結晶化状態から非晶質化状態に変化する場合を“リセット”と定義すると、相変化物質が非晶質化状態から結晶化状態に変化する場合は“セット（SET）”と定義される。

相変化物質の温度を変化させる手段はレーザービームを用いる方法と、ヒーターに電流を加えて発生するジュール（joule）熱を用いる方法とがある。電流を用いる方法はヒーターに加えられる電流量及び電流の印加時間に応じてヒーターの温度及び加熱時間が異なってくるため、これを用いて相変化膜１４を結晶化または非晶質化させる。これによって、情報を記憶できるメモリ素子としてのメカニズムを有することになる。

図３は一般的なPRAMのダイオードタイプのメモリセル構造を示す図である。

図３に示すように、PRAMでのメモリセルは一つのダイオードD_１と一つの可変抵抗体GSTで構成される。

メモリセルを構成するダイオードD_１はワードラインWLと可変抵抗体GSTとの間に連結され、カソード端子がワードラインWLに連結され、アノード端子が可変抵抗体GSTの一端に連結される。可変抵抗体GSTの他端はビットラインBLに連結される。

図４は従来の半導体メモリ装置を概略的に示した回路図である。

図４に示すように、従来の半導体メモリ装置は、ワードラインドライバー２０、複数個のワードラインWL０、WL１、WL２、メモリセル１０及び複数個のビットラインBL０、BL１、…、BLｋ−１、BLKで構成される。

メモリセル１０はワードラインWL０、WL１、WL２及びビットラインBL０、BL１、…、BLｋ−１、BLｋに連結されて行と列に配列される構造をなす。

ワードラインドライバ２０はNORゲート２２と、NMOSトランジスタ２６、及びPMOSトランジスタ２４で構成されるインバーターと、を備え、ビットラインBLKを通じて印加され、メモリセル１０を通って流れる電流４０の経路を提供するための信号を発生させる。

以下、図４を参照して従来の半導体メモリ装置の動作を説明する。

メモリセル１０に対してリードまたはライト動作を行うため、コラム選択信号Y０、Y１、…、Yk-1、Ykのうち一つのコラム選択信号Ykがイネーブルされる。コラム選択信号Yｋがイネーブルされると、これに対応してコラム選択トランジスタが動作して特定メモリセル１０に電流４０が印加される。電流４０はライトドライバ及びセンスアンプ（write driver/SA）３０から印加される。

また、ワードラインドライバ２０ではアドレス信号GWLｂ及びその他の信号（例えば、ブロック選択信号SiEib）により特定のメモリセル１０が連結されたワードラインWL０を接地と連結させて、ワードラインWL０がメモリセル１０を通過する電流の経路になるようにする。

メモリセル１０を通過する電流４０の量は可変抵抗体GST_１の状態に応じて変化する。即ち、可変抵抗体GST_１を構成する相変化物質が“リセット”状態である場合には高抵抗状態になるため、メモリセル１０を通過する電流４０の量は少なく、前記相変化物質が“セット”状態である場合には低抵抗状態になるため、メモリセル１０を通過する電流４０の量は大きくなる。

一般に、上記のようなメモリセル１０で構成される従来の半導体メモリ装置は、ワードラインWL0、WL１、WL２が電流経路として提供される。そして、ワードラインWL０の長さが長い場合には、メモリセル１０を通過した電流がワードライン抵抗R_wlに起因して減少することになる。このような現象はデータのリード及びライトの動作の際に誤動作を起こすという問題がある。

そこで、このような問題点を解決するため、メインセルアレイを一定単位のブロックに区分し、一定単位のセルアレイブロック毎にワードラインドライバをそれぞれ設置して、ワードライン抵抗を最小化させる方法が考えられている。この方法では、多数のワードラインドライバが必要とされる。しかし、このようなワードラインドライバはインバーター及びNANDゲートまたはNORゲートで形成されるため、多くのレイアウトを占めることになる。したがって、このような方法で半導体メモリ素子を製造することは、高集積化を妨げる要素となるという問題があった。

本発明の目的は、従来の問題点を解決できる半導体メモリ装置を提供することにある。

本発明の他の目的は、ワードライン抵抗による誤動作を防止または最小化することができる半導体メモリ装置を提供することにある。

本発明の更に他の目的は、高集積化に適合した半導体メモリ装置を提供するにある。

このような目的を達成するために、本発明は、半導体メモリ装置に係り、複数個のメモリセル、前記複数個のメモリセルに列方向に連結される複数個のビットライン、及び前記複数個のビットラインに連結された複数個のメモリセルのうち行方向に一定個数のメモリセル毎に一つずつ連結される複数個のローカルワードラインを有するセルアレイと、前記セルアレイを構成する前記複数個のローカルワードラインと接地との間にそれぞれ連結され、ワードラインイネーブル信号に応じて動作して、前記複数個のメモリセルの各々に流れる電流の経路を提供する複数個のスイッチング素子をそれぞれ備えるローカルワードラインドライバと、前記複数個のローカルワードラインドライバを構成するそれぞれのスイッチング素子を動作させる前記ワードラインイネーブル信号を発生させるグローバルワードラインドライバと、を具備することを特徴とする。

前記複数個のワードラインイネーブル信号は、印加されるアドレス信号に応答する前記グローバルワードラインドライバの出力信号であり、前記メモリセルは前記ビットラインとダイオードのアノード端子との間に連結される一つの可変抵抗体と、前記可変抵抗体にアノード端子が連結され前記ローカルワードラインにカソード端子が連結される一つのダイオードで構成される。また、前記複数個のスイッチング素子は前記接地と前記ローカルワードラインとの間に連結され、ゲートがグローバルワードラインに連結されたMOSトランジスタである。

また、本発明は、半導体メモリ装置に係り、行と列に配列される一定個数のメモリセル及び前記メモリセルのうち行方向に配列される複数個のメモリセルを共有する複数個のローカルワードラインで構成されるメモリブロックと、前記メモリセルに印加される電流の経路を提供するために、前記複数個のローカルワードラインと接地との間にそれぞれ連結される複数個のスイッチング素子を備えるローカルワードラインドライバと、
前記ローカルワードラインドライバを行方向にそれぞれ連結するグローバルワードラインを通じてワードラインイネーブル信号を発生させるグローバルワードラインドライバと、を備えることを特徴とする。

前記メモリセルはビットラインとダイオードのアノード端子との間に連結される一つの可変抵抗体と、前記可変抵抗体にアノード端子が連結され前記ローカルワードラインにカソード端子が連結される一つのダイオードで構成され、前記可変抵抗体は相変化物質で構成される。また、前記スイッチング素子は前記接地と前記ローカルワードラインとの間に連結され、ゲートが前記グローバルワードラインに連結されたMOSトランジスタであり、前記グローバルワードラインドライバは印加されるアドレス信号及びメモリブロック選択信号に応じて前記ワードラインイネーブル信号を発生させることができる。

本発明によれば、ローカルワードラインドライバ及び一定個数のメモリセルごとに一つのローカルワードラインを共有できるようにして、ワードライン抵抗によるデータのリード/ライトの動作時の誤動作を防止または最小化し、高集積化に適合した半導体メモリ装置を提供することができる。

以下、本発明の好ましい実施形態について、添付図面を参照して詳細に説明する。

図１は本発明の好適な実施形態による半導体メモリ装置のブロック図を概略的に示した図である。

図１に示すように、本発明の好適な一実施形態による半導体メモリ装置は、グローバルワードラインドライバ１２０、ローカルワードラインドライバ１６０、及びメモリブロック１５０で構成される。

上述のような本発明の好適な一実施形態による半導体メモリ装置はグローバルワードライン１２０の制御を受ける複数個のローカルワードラインドライバ１６０及びローカルワードラインドライバ１６０にそれぞれ連結された複数個のメモリブロック１５０で構成される。そして、ローカルワードラインドライバ１６０とメモリブロック１５０を一つのサブアレイにして、複数個のサブアレイが連続配列されて本発明の好適な一実施形態による半導体メモリ装置の全体セルアレイ２００が構成される。

メモリブロック１５０は行と列に配列される一定個数のメモリセルと、前記メモリセルのうち行方向に配列される複数個のメモリセルを共有する複数個のローカルワードラインとを備えて構成される。

ローカルワードラインドライバ１６０はメモリブロック１５０でメモリセルに流れる電流経路を提供する。

グローバルワードラインドライバ１２０はアドレス信号及びその他の制御信号によりローカルワードラインドライバ１６０を制御する。

図２は図１の半導体メモリ装置の具体的な回路図を示し、メモリブロック１５０及びローカルワードラインドライバ１６０を備えるサブアレイ及びこれを制御するグローバルワードラインドライバ１２０の回路図を示す。

図２に示すように、メモリブロック１５０は、一定個数のメモリセル１１０が行と列に配列されるメモリセルのアレイと、前記メモリセルのうち行方向に配列されるメモリセルを共有する複数個のローカルワードラインLWL０、LWL１、LWL２と、を備えて構成される。前記メモリセルの列方向ではそれぞれビットラインBL０、BL1、…、BLn-1、BLｎに連結される。

メモリセル１１０は、図３に示した従来のメモリセルと同様に、可変抵抗体GSTとダイオードD₁とを備える。可変抵抗体GSTはビットラインBL０、BL１、…、BLn-1、BLnとダイオードD₁のアノード端子との間に連結され、可変抵抗体GSTにアノード端子が連結され、ローカルワードラインLWL０、LWL1、LWL2のそれぞれにカソード端子が連結されて構成される。また、可変抵抗体GSTは相変化物質で構成される。

ローカルワードラインLWL０、LWL１、LWL２のそれぞれは一定個数のメモリセルと連結される。従来では高集積化の趨勢に従って一つのワードラインに多数のメモリセルが連結されて、これに起因する抵抗の増加によりリード及びライト動作の際にエラーが発生した。これを最小化するために本発明では一定個数、即ち、メモリセルのデータリード及びライト動作を行うときに誤動作を発生させない程度の個数だけを連結するローカルワードラインLWL０、LWL1、LWL２を追加に備える。

ローカルワードラインドライバ１６０は前記セルアレイを構成するローカルワードラインLWL０、LWL１、LWL２と接地GNDとの間にそれぞれ連結され、ワードラインイネーブル信号により動作して、前記メモリセルに流れる電流の経路を提供するスイッチング素子を備えて構成される。前記スイッチング素子はNMOSトランジスタN１０１、N１０２、N１０３を備えて構成され、ワードラインイネーブル信号に応じてメモリブロック１５０内のメモリセル１１０と接地GNDとの間に電流経路を形成する。

ワードラインドライバ１６０はPMOSトランジスタを備えて構成されるか、または、その他のスイッチング手段を備えて構成されてもよい。

グローバルワードラインドライバ１２０は、NANDゲート１２２とインバーター１２４で構成され、アドレス信号X０、X１、X２とメモリブロック選択信号Blockに応じて、これらに連結されたグローバルワードラインSWL０、SWL１、SWL２を通じてワードラインイネーブル信号を発生させる。

追加される構成としては、前記メモリブロックの列方向に連結されるビットラインBL０、BL１、…、BLn-1、BLｎのそれぞれにはライトドライバまたはセンスアンプ１３０を連結するためにアドレス信号Y０、Y１、…、Yn-1、Ynに応答するビットラインスイッチング素子N111、N112、N113、N114が備えられてもよい。

以下、図２を参照して本発明の好適な一実施形態による半導体メモリ装置の動作が説明される。

本発明の好適な一実施形態による半導体メモリ装置において特定メモリセル１１０のデータをリードまたはライトしようとする場合、まず特定のメモリセル１１０を選択するためにアドレス信号X０、Y０及びメモリブロック選択信号Blockが印加される。

アドレス信号X０、Y０及びメモリブロック選択信号Blockに応じてグローバルワードラインドライバ１２０を通じてワードラインイネーブル信号がグローバルワードラインSWL０に印加されるとともに、ビットラインスイッチング素子のNMOSトランジスタN１１１がターンオンしてライトドライバまたはセンスアンプ１３０で電流１４０がメモリセル１１０に流れるようになる。

前記ワードラインイネーブル信号はグローバルワードラインSWL０を通じてローカルワードラインドライバ１６０を構成するスイッチング素子のNMOSトランジスタN１０１をターンオンさせて、メモリセル１１０は接地GNDと連結される。従って、ローカルワードラインドライバ１６０によりライトドライバまたはセンスアンプ１３０から印加される電流１４０がメモリセル１１０を通じて接地GNDに流れるように電流経路を提供する役割をする。ライトドライバまたはセンスアンプ１３０ではメモリセル１１０を流れる電流１４０の量に応じてデータの状態をリードまたはライトすることになる。

上述のような本発明の好適な一実施形態による半導体メモリ装置では、従来と異なり、スイッチング素子を備える別のローカルワードラインドライバを配置して、一定個数のメモリセルからなったメモリブロックを制御することにより、ワードライン抵抗により発生される誤動作を防止または最小化し、高集積化に適合することが可能になる。

本発明による半導体メモリ装置はPRAMに適用されうるが、MRAM（Magnetic Random Access Memory）にも適用され、その他のフラッシュメモリにも多少の応用及び変形を通じて適用されうる。

上述の実施形態の説明は本発明の理解を助けるために図面を参照して例示したに過ぎないため、本発明を限定する意味で解釈してはならない。また、当業者にとって本発明の基本的原理を逸脱しない範囲内で多様な変化及び変更が可能なのは明らかである。例えば、思案が異なった場合に回路の内部構成を変更するか、または回路の内部構成素子を別の等価な素子に置き換えられるのは明らかである。

本発明の好適な一実施形態による半導体メモリ装置のブロック図である。図１のサブアレイ及びグローバルワードラインドライバの具体回路図である。一般的なPRAMを構成するメモリセルの回路図である。従来の半導体メモリ装置の回路図である。

Claims

半導体メモリ装置において、
複数個のメモリセル、前記複数個のメモリセルに列方向に連結される複数個のビットライン、及び前記複数個のビットラインに連結された複数個のメモリセルのうち行方向に一定個数のメモリセルごとに一つずつ連結される複数個のローカルワードラインを有するセルアレイと、
前記セルアレイを構成する前記複数個のローカルワードラインと接地との間にそれぞれ連結され、ワードラインイネーブル信号に応じて動作して、前記複数個のメモリセルの各々に流れる電流の経路を提供する複数個のスイッチング素子をそれぞれ備えるローカルワードラインドライバと、
前記複数個のローカルワードラインドライバを構成するそれぞれのスイッチング素子を動作させる前記ワードラインイネーブル信号を発生させるグローバルワードラインドライバと、
を具備することを特徴とする半導体メモリ装置。
前記ワードラインイネーブル信号は印加されるアドレス信号に応答する前記グローバルワードラインドライバの出力信号であることを特徴とする請求項１に記載の半導体メモリ装置。
前記メモリセルは前記ビットラインとダイオードのアノード端子との間に連結される一つの可変抵抗体と、前記可変抵抗体にアノード端子が連結され前記ローカルワードラインにカソード端子が連結される一つのダイオードで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
前記可変抵抗体は相変化物質で構成されることを特徴とする請求項２に記載の半導体メモリ装置。
前記スイッチング素子は前記接地と前記ローカルワードラインとの間に連結され、ゲートがグローバルワードラインに連結されたMOSトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
半導体メモリ装置において、
行と列に配列される一定個数のメモリセル及び前記メモリセルのうち行方向に配列される複数個のメモリセルを共有する複数個のローカルワードラインで構成されるメモリブロックと、
前記メモリセルに印加される電流の経路を提供するために、前記複数個のローカルワードラインと接地との間にそれぞれ連結される複数個のスイッチング素子を備えるローカルワードラインドライバと、
前記ローカルワードラインドライバを行方向にそれぞれ連結するグローバルワードラインを通じてワードラインイネーブル信号を発生させるグローバルワードラインドライバと、
を具備することを特徴とする半導体メモリ装置。
前記メモリセルはビットラインとダイオードのアノード端子との間に連結される一つの可変抵抗体及び前記可変抵抗体にアノード端子が連結され前記ローカルワードラインにカソード端子が連結される一つのダイオードで構成されることを特徴とする請求項６に記載の半導体メモリ装置。
前記可変抵抗体は相変化物質で構成されることを特徴とする請求項７に記載の半導体メモリ装置。
前記スイッチング素子は前記接地と前記ローカルワードラインとの間に連結され、ゲートが前記グローバルワードラインに連結されたMOSトランジスタであることを特徴とする請求項６に記載の半導体メモリ装置。
前記グローバルワードラインドライバは印加されるアドレス信号及びメモリブロック選択信号に応じて前記ワードラインイネーブル信号を発生させることを特徴とする請求項９に記載の半導体メモリ装置。