JP2013527550A - １つおきの選択を伴う相変化メモリアレイブロック - Google Patents

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Abstract

相変化メモリが開示される。相変化メモリは複数のブロックユニットを有する。ブロックユニットは１つおきに選択される。１つおきのブロックユニット選択は、サブワード線およびサブワード線ドライバトランジスタを介して接続されたグランドラインのピーク電流グランドバウンシングを抑制する。１つおきのビット線選択は、選択されるブロックユニットにおける隣接セルの熱干渉を回避する。

Description

本発明は一般に半導体メモリに関する。より詳細には、本発明は相変化メモリに関する。
少なくとも１つのタイプの相変化メモリデバイス、つまり、ＰＲＡＭ（phase-change random access memory、相変化ランダムアクセスメモリ）は、論理「１」を表わすためにアモルファス（amorphous、非晶質）状態を使用するとともに、論理「０」を表わすために結晶状態を使用する。ＰＲＡＭデバイスでは、結晶状態が「セット状態」と称され、アモルファス状態が「リセット状態」と称される。したがって、ＰＲＡＭのメモリセルは、メモリセルの相変化材料を結晶状態に設定することにより論理「０」を記憶する。また、メモリセルは、相変化材料をアモルファス状態に設定することにより論理「１」を記憶する。
（関連出願）
本出願は、参照することによりその全体が本願に組み入れられる２０１０年４月２７日に出願された米国仮特許出願第６１／３２８，４２１号明細書の利益を主張する。
ＰＲＡＭの相変化材料は、所定の融解温度を上回る第１の温度まで材料を加熱した後に材料を急速に冷却することによってアモルファス状態へと変換される。相変化材料は、融解温度よりも低いが結晶化温度を上回る第２の温度で材料をある持続時間にわたって加熱することによって結晶状態へと変換される。したがって、データは、ＰＲＡＭのメモリセルにおける相変化材料を前述したように加熱および冷却を使用してアモルファス状態と結晶状態との間で変換することにより、ＰＲＡＭのメモリセルにプログラムされる。
ＰＲＡＭの相変化材料は、一般に、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、および、テルル（Ｔｅ）を含む化合物、すなわち、「ＧＳＴ」化合物を備える。ＧＳＴ化合物は、加熱および冷却によってアモルファス状態と結晶状態との間で急速に転移できるため、ＰＲＡＭに良く適する。ＧＳＴ化合物に加えて或いはＧＳＴ化合物に代えて、様々な他の化合物を相変化材料で使用できる。他の化合物の例としては、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、および、ＧｅＴｅなどの２元素化合物、ＧｅＳｂＴｅ、ＧａＳｅＴｅ、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、および、ＩｎＳｂＧｅなどの３元素化合物、または、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、および、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２などの４元素化合物が挙げられるが、これらに限定されない。
ＰＲＡＭのメモリセルは「相変化メモリセル」と呼ばれる。相変化メモリセルは、一般に、上部電極と、相変化材料層と、下部電極接点と、下部電極と、アクセストランジスタとを備える。相変化メモリセルでは、相変化材料層の抵抗を測定することによって読み取り操作が行なわれる。また、相変化メモリセルでは、前述したように相変化材料層を加熱および冷却することによりプログラム操作が行なわれる。
相変化メモリデバイスは、一般に、メモリセルアレイと、書き込みドライバ回路と、縦列選択回路とを含む。メモリセルアレイは複数のブロックユニットと複数のワード線ドライバとを有する。複数のブロックユニットのそれぞれは、複数のワード線ドライバのうちの一対の隣接するワード線ドライバ間に接続されており、複数のメモリブロックを備える。書き込みドライバ回路は複数の書き込みドライバユニットを備える。書き込みドライバユニットのそれぞれは、それぞれのプログラミング電流を複数のブロックユニットのうちの対応するブロックユニットに供給するようになっている複数の書き込みドライバを含む。縦列選択回路は、メモリセルアレイと書き込みドライバ回路との間に接続されており、縦列選択信号に応じて複数のメモリブロックのうちの少なくとも１つを選択して、対応するプログラミング電流を複数のメモリブロックのうちの少なくとも１つに供給するようになっている。
図１Ａは、ＭＯＳトランジスタを使用する相変化メモリセルの一例を示している。図１Ａを参照すると、メモリセル１０は、ＧＳＴ化合物を備える相変化抵抗素子１１（「ＧＳＴ」とも表示される）と、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ１２（「ＮＴ」とも表示される）とを含む。相変化抵抗素子１１はビット線Ｂ／ＬとＮＭＯＳトランジスタ１２との間に接続される。ＮＭＯＳトランジスタ１２は相変化抵抗素子１１とグランドとの間に接続される。また、ＮＭＯＳトランジスタ１２は、ワード線Ｗ／Ｌに接続されるゲートを有する。
ＮＭＯＳトランジスタ１２は、ワード線Ｗ／Ｌに印加されるワード線電圧に応じてＯＮにされる。ＮＭＯＳトランジスタ１２がＯＮにされると、相変化抵抗素子１１がビット線Ｂ／Ｌを通じて電流を受ける。図１Ａに示される特定の例では、相変化抵抗素子１１がビット線Ｂ／ＬとＮＭＯＳトランジスタ１２との間に接続されるが、もう一つの方法として、相変化抵抗素子１１をＮＭＯＳトランジスタ１２とグランドとの間に接続できる。
図１Ｂは、ダイオード型相変化メモリセルの一例を描いている。図１Ｂを参照すると、メモリセル２０は、ビット線Ｂ／Ｌに接続される相変化抵抗素子２１（「ＧＳＴ」とも表示される）と、相変化抵抗素子２１とワード線Ｗ／Ｌとの間で接続されるダイオード２２（「Ｄ」とも表示される）とを備える。相変化メモリセル２０は、ワード線Ｗ／Ｌとビット線Ｂ／Ｌとを選択することによりアクセスされる。相変化メモリセル２０が適切に機能するためには、ワード線Ｗ／Ｌは、電流が相変化抵抗素子２１を通じて流れることができるようにワード線Ｗ／Ｌが選択されるときにビット線Ｂ／Ｌよりも低い電圧レベルを有さなければならない（これが順方向バイアス状態）。ワード線Ｗ／Ｌがビット線Ｂ／Ｌよりも高い電圧を有する場合には、ダイオード２２に逆バイアスがかけられ、電流が相変化抵抗素子２１を通じて流れない。ワード線Ｗ／Ｌがビット線Ｂ／Ｌよりも低い電圧レベルを有するようにするため、ワード線Ｗ／Ｌは、一般に、選択されるときにグランドに接続（接地）される。
図１Ａおよび図１Ｂにおいて、相変化抵抗素子１１，２１を代わりに広く「記憶素子」と称することができ、また、ＮＭＯＳトランジスタ１２およびダイオード２２を代わりに広く「選択素子」と称することができる。
以下、図２を参照して、相変化メモリセル１０，２０の動作について説明する。特に、図２は、メモリセル１０，２０のプログラミング操作中の相変化抵抗素子１１，２１の温度特性を示すグラフである。図２において、参照符号「１」は、相変化抵抗素子１１，２１のアモルファス状態への転移中の温度特性を示しており、参照符号「２」は、相変化抵抗素子１１，２１の結晶状態への転移中の温度特性を示している。
アモルファス状態への転移では、時間Ｔ１にわたって相変化抵抗素子１１，２１のＧＳＴ化合物に電流が印加されて、ＧＳＴ化合物の温度が融解温度Ｔｍを超えて上昇する。時間Ｔ１後、ＧＳＴ化合物の温度が急速に下げられ、すなわち「急冷され」、ＧＳＴ化合物がアモルファス状態をとる。一方、結晶状態への転移では、区間Ｔ２（Ｔ２＞Ｔ１）にわたって相変化抵抗素子１１，２１のＧＳＴ化合物に電流が印加されて、ＧＳＴ化合物の温度が結晶化温度Ｔｘを超えて上昇する。時間Ｔ２後、ＧＳＴ化合物は、結晶状態をとるように結晶化温度未満にゆっくりと冷却される。図示の例では、ｔ１が高温から低温への温度変化の中間点である。Ｔ１は例えば約５０ｎｓであり、Ｔ２は約２００ｎｓであるが、これらはＰＣＭセルの実装に応じて変化し得る。
相変化メモリデバイスは、一般に、メモリセルアレイ状態に配置される複数の相変化メモリセルを備える。メモリセルアレイ内で、メモリセルのそれぞれは、一般に、対応するビット線および対応するワード線に接続される。例えば、メモリセルアレイは、縦列に配置されるビット線と、横列に配置されるワード線とを備えてもよく、その場合、相変化メモリセルは、縦列と横列との間の各交差部付近に位置される。
一般に、特定のワード線に接続される相変化メモリセルの横列は、適切な電圧レベルを特定のワード線に印加することにより選択される。例えば、図１Ａに示される相変化メモリセル１０と同様の相変化メモリセルの横列を選択するためには、比較的高い電圧レベルが対応するワード線Ｗ／Ｌに印加されて、ＮＭＯＳトランジスタ１２がＯＮにされる。或いは、図１Ｂに示される相変化メモリセル２０と同様の相変化メモリセルの横列を選択するためには、電流がダイオード２２を通じて流れることができるように比較的低い電圧レベルが対応するワード線Ｗ／Ｌに印加される。
図３は、全てのＩＯ操作における１つのセルアレイ選択を示している。図３に示されるように、プログラミング電流が１つのワード線と接続される複数のメモリセルに対して同時に印加される場合には、ワード線の寄生抵抗に起因して、ワード線の電圧レベルが望ましくないレベルに増大する場合がある。ワード線の電圧レベルが増大するにつれて、複数のメモリセルのプログラミング特性が悪化する場合がある。例えば、図１Ｂのダイオードを有するダイオード型相変化メモリセルでは、ワード線Ｗ／Ｌの電圧レベルが望ましくないレベルに増大する場合には、ダイオード２２が完全にＯＮにならない場合がある。
図４は、ワード線電圧レベルが増大する問題に対処しようとする構造を示すブロック図である。図４は、メモリセルアレイ１１０、縦列選択回路１３０、および、書き込みドライバ回路１４０を示している。第１〜第４のブロックユニット１１１〜１１４のそれぞれは４つのメモリブロック（図示せず）を備える。各メモリブロックは複数の相変化メモリセルを備える。メインワード線（ＭＷＬ）がサブワード線ドライバ（ＳＷＤ）ＷＤ１，ＷＤ２，ＷＤ３，ＷＤ４，ＷＤ５を介してブロックユニット１１１〜１１４に接続する。ＳＷＤの使用は、ワード線電圧の望ましくない増大を防止できる。
ａ）分割された(partitioned)ＩＯ、ｂ）１つおきのサブブロック選択、および、ｃ）１つおきのビット線の３つの特徴を含む実施形態が提供される。より一般的には、幾つかの実施形態では、以下のうちの１つ、すなわち、
ｉ）分割されたＩＯ、
ｉｉ）１つおきのサブブロック選択、
ｉｉｉ）１つおきのビット線、
ｉｖ）分割されたＩＯおよび１つおきのサブブロック選択、
ｖ）分割されたＩＯおよび１つおきのビット線、
ｖｉ）１つおきのサブブロック選択および１つおきのビット線、
ｖｉｉ）分割されたＩＯおよび１つおきのサブブロック選択および１つおきのビット線、
のうちの１つを含むＰＣＭ（相変化メモリ）形態が提供される。
広い概念では、本発明は、複数の隣接する相変化メモリ（ＰＣＭ）セルを備え、アクセスするための記憶場所(memory location、メモリロケーション)がＰＣＭセルのサブセットを含み、前記サブセットのそれぞれのＰＣＭセルが前記サブセットのそれぞれの他のＰＣＭセルに隣接しないようになっている、装置を提供する。
幾つかの実施形態において、複数の隣接するＰＣＭセルは、奇数の番号が付されたＰＣＭセルから成る第１組と偶数の番号が付されたＰＣＭセルから成る第２組とに分けられて、第１および第２組のセルが第１組に属するものと第２組に属するものとが交互にあるようになっており、また、装置は、第１組のセルまたは第２組のセルを選択するためのセレクタを更に備える。
幾つかの実施形態では、セレクタが第１組のセルを選択すると、読み取り或いは書き込みのための記憶場所が第１組のセルを含むが第２組のセルを含まず、セレクタが第２組のセルを選択すると、読み取り或いは書き込みのための記憶場所が第２組のセルを含むが第１組のセルを含まない。
幾つかの実施形態において、セレクタは、
第１組のセルに接続される第１の出力と、
第２組のセルに接続される第２の出力と、
を備える。
幾つかの実施形態において、複数の隣接するＰＣＭセルは、奇数の番号が付されたＰＣＭセルから成る第３組と偶数の番号が付されたＰＣＭセルから成る第４組とを更に備えて、第３および第４組のセルが第３組に属するものと第４組に属するものとが交互にあるようになっており、セレクタは、
第１組のセルに接続される第１の出力と、
第２組のセルに接続される第２の出力と、
第３組のセルに接続される第３の出力と、
第４組のセルに接続される第４の出力と、
を備える。
幾つかの実施形態において、本装置は、第１組のビット線と、第２組のビット線とを更に備え、各ビット線はビット線を選択するための切り換え要素を備え、第１組のビット線の切り換え要素が第１の出力に接続され、第２組のビット線の切り換え要素が第２の出力に接続される。
もう一つの広い概念によると、本発明は、
第１の複数のＰＣＭブロックユニットを備える第１のメモリセルアレイであって、各ＰＣＭブロックユニットが複数のメモリセルを含み、第１の複数のＰＣＭブロックユニットが第１のブロックセットと第２のブロックセットとに分けられて、第１のブロックセットに属する各ＰＣＭブロックユニットが第１のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないとともに、第２のブロックセットに属する各ＰＣＭブロックユニットが第２のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第１のメモリセルアレイと、
第１のブロックセットと第２のブロックセットとの間で選択するように構成された第１のセレクタと、
ワード線ドライバ構造と、を備え、
ワード線ドライバ構造は、
第１の複数のサブワード線ドライバと、
第１の複数のＰＣＭブロックユニットを第１の複数のサブワード線ドライバを介して駆動させる第１のメインワード線ドライバと、を備え、
第１のセレクタが第１のブロックセットを選択すると、アクセスのための記憶場所が第１のブロックセットの各ブロックのメモリセルを含み、第１のセレクタが第２のブロックセットを選択すると、アクセスのための記憶場所が第２のメモリセットの各ブロックのメモリセルを含む、
装置を提供する。
幾つかの実施形態において、各ＰＣＭブロックユニットは、
複数の隣接するＰＣＭ（相変化メモリ）セルを備え、
第１のセレクタにより選択されるＰＣＭブロックユニットにおいては、アクセスのための記憶場所がＰＣＭブロックユニットのＰＣＭセルのサブセットを含み、サブセットの各ＰＣＭセルがサブセットのそれぞれの他のＰＣＭセルに隣接しないようになっている。
幾つかの実施形態において、各ＰＣＭブロックユニットは、奇数の番号が付されたメモリセルから成る第１組と偶数の番号が付されたメモリセルから成る第２組とに分けられる複数の隣接するメモリセルを含み、第１および第２組のセルが第１組に属するものと第２組に属するものとが交互にあるようになっており、また、本装置は、第１組のセルと第２組のセルとの間で選択する第２のセレクタを更に備える。
幾つかの実施形態では、
第１のセレクタが第１のブロックセットを選択するとともに第２のセレクタが第１組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第１のブロックセットの各ブロックの第１組のセルのメモリセルを含み、
第１のセレクタが第１のブロックセットを選択するとともに第２のセレクタが第２組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第１のブロックセットの各ブロックの第２組のセルのメモリセルを含み、
第１のセレクタが第２のブロックセットを選択するとともに第２のセレクタが第１組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第２のブロックセットの各ブロックの第１組のセルのメモリセルを含み、
第１のセレクタが第２のブロックセットを選択するとともに第２のセレクタが第２組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第２のブロックセットの各ブロックの第２組のセルのメモリセルを含む。
幾つかの実施形態では、ＰＣＭブロックごとに、複数の隣接するＰＣＭセルは、奇数の番号が付されたＰＣＭセルから成る第３組と偶数の番号が付されたＰＣＭセルから成る第４組とを更に備えて、第３および第４組のセルが第３組に属するものと第４組に属するものとが交互にあるようになっており、
第２のセレクタは、
第１組のセルに接続される第１の出力と、
第２組のセルに接続される第２の出力と、
第３組のセルに接続される第３の出力と、
第４組のセルに接続される第４の出力と、
を備える。
幾つかの実施形態において、装置は、
第２の複数のＰＣＭブロックユニットを備える第２のメモリセルアレイであって、第２の複数のＰＣＭブロックユニットが第３のブロックセットと第４のブロックセットとに分けられて、第３組に属する各ＰＣＭブロックユニットが第３組の他のＰＣＭブロックユニットのいずれにも隣接しないとともに、第４組に属する各ＰＣＭブロックユニットが第４組の他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第２のメモリセルアレイを更に備え、
ワード線ドライバ構造は、第２の複数のサブワード線ドライバを介して第２の複数のＰＣＭブロックユニットを駆動させる第２のメインワード線ドライバを更に備え、
第１のセレクタは、
ａ）第１のブロックセットおよび第３のブロックセットの両方
ｂ）第２のブロックセットおよび第４のブロックセットの両方
のうちの一方を選択し、
セレクタが第１のブロックセットおよび第３のブロックセットを選択すると、アクセスのための記憶場所は、第１のブロックセットの各ブロックのメモリセルと第３のブロックセットの各ブロックのメモリセルとを含み、
セレクタが第２のブロックセットおよび第４のブロックセットを選択すると、アクセスのための記憶場所は、第２のブロックセットの各ブロックのメモリセルと第４のブロックセットの各ブロックのメモリセルとを含む。
幾つかの実施形態において、装置は、
アドレスデコーダを更に備え、
第１のメインワード線ドライバおよび第２のメインワード線ドライバが共通にアドレスデコーダによってアクティブにされる。
幾つかの実施形態では、各ＰＣＭブロックユニットが複数の隣接するＰＣＭ（相変化メモリ）セルを備え、第１のセレクタによって選択されるＰＣＭブロックユニットにおいて、アクセスのための記憶場所がＰＣＭブロックユニットのＰＣＭセルのサブセットを含み、サブセットの各ＰＣＭセルがサブセットのそれぞれの他のＰＣＭセルに隣接しないようになっている。
幾つかの実施形態において、各ＰＣＭブロックユニットは、奇数の番号が付されたメモリセルから成る第１組と偶数の番号が付されたメモリセルから成る第２組とに分けられる複数の隣接するメモリセルを備えて、第１および第２組のセルが第１組に属するものと第２組に属するものとが交互にあるようになっており、また、この装置は、第１組のセルと第２組のセルとの間で選択する第２のセレクタを有する。
幾つかの実施形態では、
第１のセレクタが第１のブロックセットを選択するとともに第２のセレクタが第１組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第１のブロックセットの各ブロックの第１組のセルのメモリセルを含み、
第１のセレクタが第１のブロックセットを選択するとともに第２のセレクタが第２組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第１のブロックセットの各ブロックの第２組のセルのメモリセルを含み、
第１のセレクタが第２のブロックセットを選択するとともに第２のセレクタが第１組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第２のブロックセットの各ブロックの第１組のセルのメモリセルを含み、
第１のセレクタが第２のブロックセットを選択するとともに第２のセレクタが第２組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第２のブロックセットの各ブロックの第２組のセルのメモリセルを含む。
幾つかの実施形態では、ＰＣＭブロックごとに、複数の隣接するＰＣＭセルは、奇数の番号が付されたＰＣＭセルから成る第３組と偶数の番号が付されたＰＣＭセルから成る第４組とを更に含み、第３および第４組のセルが第３組に属するものと第４組に属するものとが交互にあるようになっており、
セレクタは、第１組のセルを選択するべく接続される第１の出力と、第２組のセルを選択するべく接続される第２の出力と、第３組のセルを選択するべく接続される第３の出力と、第４組のセルを選択するべく接続される第４の出力とを備える。
本発明の他の幅広い態様は、
第１のＰＣＭアレイと第２のＰＣＭアレイとを備え、第１のＰＣＭアレイが第１の複数のＰＣＭブロックユニットを備えるとともに、第２のＰＣＭアレイが第２の複数のＰＣＭブロックユニットを備える、メモリセルアレイと、
複数のワード線のそれぞれに、
第１の複数のＰＣＭブロックユニットを駆動させるように構成される第１の複数のサブワードドライバを介して第１のＰＣＭアレイを駆動させるように構成される第１のメインワード線ドライバと、
第２の複数のＰＣＭブロックユニットを駆動させるように構成される第２の複数のサブワードドライバを介して第２のＰＣＭアレイを駆動させるように構成される第２のメインワード線ドライバと、
を備えるワード線ドライバ構造と、
第１のメインワード線ドライバおよび第２のメインワード線ドライバを共通にアクティブにするように構成されるアドレスデコーダと、を備え、
アクセスするための記憶場所は、第１のメモリセルアレイの選択されたメモリセルと、第２のメモリセルアレイの選択されたメモリセルとを含む、
メモリデバイスを提供する。
幾つかの実施形態において、読み取り或いは書き込みのための記憶場所は、第１のメモリセルアレイの選択されたメモリセルと、第２のメモリセルアレイの選択されたメモリセルとを含む。
本発明の他の幅広い態様は、
アクセスするための記憶場所がＰＣＭセルのサブセットを含むように相変化メモリセルにアクセスする方法であって、サブセットの各ＰＣＭセルがサブセットのそれぞれの他のＰＣＭセルに隣接しないようにする方法を提供する。
本発明の他の幅広い態様は、
第１の複数のＰＣＭブロックユニットを備える第１のメモリセルアレイであって、各ＰＣＭブロックユニットが複数のメモリセルを含み、第１の複数のＰＣＭブロックユニットが第１のブロックセットと第２のブロックセットとに分けられて、第１のブロックセットに属する各ＰＣＭブロックユニットが第１のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないとともに、第２のブロックセットに属する各ＰＣＭブロックユニットが第２のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第１のメモリセルアレイにおいて、第１のブロックセットと第２のブロックセットとの間で選択するステップと、
第１のメインワード線ドライバを使用して、第１の複数のＰＣＭブロックユニットを第１の複数のサブワード線ドライバを介して駆動させるステップと、
を含み、
第１のブロックセットが選択されると、第１のブロックセットの各ブロックのメモリセルを含む記憶場所にアクセスし、第２のブロックセットが選択されると、第２のメモリセットの各ブロックのメモリセルを含むアクセスのための記憶場所にアクセスする、
方法を提供する。
本発明の他の態様および特徴は、添付図面と併せて本発明の特定の実施形態の以下の説明から当業者に明らかになるであろう。
ここで、添付図面を参照して、本発明の実施形態を単なる一例として説明する。
ＭＯＳセルを有する相変化メモリセルを示す回路図である。 ダイオード型相変化メモリセルを示す回路図である。 セット操作中およびリセット操作中の電流パルスのグラフである。 全てのＩＯ操作における１つのセルアレイ選択を示す回路図である。 Ｖｓｓグランドレベルアップに対する１つの解決策を示すブロック図である。 分割ＩＯ割り当てと１つおきのブロックユニット選択とを伴う相変化メモリアレイ形態のブロック図である。 相変化メモリアレイ形態の部分的な回路細部を伴うブロック図である。 アドレスに応じた１つおきのＰＣＭブロックユニット選択を示すブロック図である。 図８Ａは、隣接しないセルを伴う相変化メモリ形態の詳細な回路図である。 図８Ｂは、隣接しないセルを伴う相変化メモリ形態の詳細な回路図である。 図８Ｃは、隣接しないセルを伴う相変化メモリ形態の詳細な回路図である。 本発明の１つの実施形態に係るアドレス制御を伴う書き込みドライバの回路図である。 書き込み操作タイミングを示すタイミング図である。
図５は、同じ局所的なグランド線上、および、ＰＭＯＳとＮＭＯＳ（インバータ）とから成るサブワード線ドライバを介してローレベルへと至る選択されたサブワード線上のピーク電流濃度を減少させることができる、１つおきのサブブロックユニット選択を伴う分割Ｉ／Ｏ割り当てを有する相変化メモリセルアレイのブロック図である。
図５は、アクセスされるべき第１のＰＣＭメモリアレイ２００および第２のＰＣＭアレイ２０２を示している。Ｉ／Ｏ割り当ては、第１のＰＣＭメモリアレイ２００がＩＯ０〜７と関連付けられるとともに第２のＰＣＭメモリアレイ２０２がＩＯ８〜１５と関連付けられるという意味で分割される。ＰＣＭメモリアレイ２００は、関連する書き込みドライバ・読み取りセンス増幅器２１０と縦列選択ブロック２１４とを有する。同様に、ＰＣＭメモリアレイ２０２は、関連する書き込みドライバ・読み取りセンス増幅器２１２と縦列選択ブロック２１６とを有する。アドレスデコーダ２０８が、ＰＣＭメモリアレイ２００のためのメインワードドライバ２０４に接続されるとともに、ＰＣＭメモリアレイ２０２のためのメインワードドライバ２０６に接続される。読み取り／書き込み制御ブロック２１８は、読み取り或いは書き込みが行なわれるべきかどうかを制御する。アドレスレジスタ２２０は、読み取り或いは書き込みが行なわれるべきアドレスを含む。縦列アドレスデコーダ２２２は、アドレスレジスタの出力を受けて、縦列選択ブロック２１４および２１６へ送られる出力ＣＡ１〜４を発生させる。また、アドレスレジスタ２２０の出力Ａｄｄ０は書き込みドライバ・読み取りセンス増幅器２１０，２１２に接続される。
要素２１０，２１２，２２０は共同して第１のブロックセットと第２のブロックセットとの間で選択する。より一般的には、幾つかの実施形態は、第１のブロックセットと第２のブロックセットとの間で選択するように構成されるセレクタを有する。要素２１０，２１２，２２０はそのようなセレクタの特定の例を構成するが、他の実施も可能である。
ＰＣＭメモリアレイ２０２のメインワード線の半分のうちの一方の拡大図が全体的に２３０に示されている。メインワード線の他の半分はＰＣＭアレイ２００にある。他のワード線も同様のものである。サブワード線ドライバ２３１，２３３，２３５，２３７，２４０の一部間に位置される４つのＰＣＭブロックユニット２３２，２３４，２３６，２３８が示されている。
直ぐに分かるように、メインワード線が２つに分けられる。所定のメインワード線の半分がＰＣＭメモリアレイ２００にあり、メインワード線の他の半分がＰＣＭメモリアレイ２０２にある。所定のアドレスにおいては、１つおきのＰＣＭブロックユニットが選択される。図示の例では、ＰＣＭブロックユニット２３２および２３６は選択をしめす斜線を付されている。また、ＰＣＭメモリアレイ２００の２つのユニットも選択され（図示せず）、全部で４つのＰＣＭブロックユニットが選択されている。各ＰＣＭブロックユニットを使用して４ビットを記憶できるとした場合には、選択されたＰＣＭブロックユニットに１６ビットワードを書き込むことができる。
１つおきにＰＣＭ（相変化メモリ）ブロックユニットを選択するために、図５に示されるように入力アドレスＡｄｄ０が選択信号として使用される。Ａｄｄ０は例えばアドレスビットのＬＳＢまたはＭＳＢであってもよく、特定の選択はＰＣＭ構造のアドレス割り当てに依存する。図示の例では、Ａｄｄ０がゼロに等しい場合、第１および第３のＰＣＭブロックユニットが選択される。それ以外の場合には、第２および第４のＰＣＭブロックユニットが選択される（Ａｄｄ０＝１の場合）。
そのような分割ＩＯ構成と１つおきのサブブロックユニット選択とを使用することにより、同時プログラミングが行なわれるときに、さもなければサブワード線電圧の望ましくない増大を引き起こすことがあるグランドバウンシング(ground bouncing)をチップ面積の不利益を伴わずに効果的に抑制できる。更に、アドレスデコーダを中心に配置したことにより、メインワード線およびサブワード線の寄生抵抗効果も低減される。
図６は、図５の回路の実装例を示している。適切な場合には、同様の参照符号が同様の要素を特定するために使用される。図６の例では、ＰＣＭメモリアレイ２０２が４つのサブブロックアレイ２５０，２５２，２５４，２５６から成る。図６にはサブブロックアレイ２５６の詳細が示されているが、他のサブブロックアレイ２５０，２５２，２５４も同様である。サブブロックアレイ２５６は、それぞれが個別のメインワード線により駆動されるｎ個のメモリセルアレイから成り、この例では、そのうちの３つのメモリセルアレイ２６０，２６２，２６４だけが示されている。メモリセルアレイ２６０はメインワード線ＭＷＬ０ ２６１により駆動され、メモリセルアレイ２６２はメインワード線ＭＷＬ１ ２６３により駆動され、また、メモリセルアレイ２６４はメインワード線ＭＷＬｎ ２６５により駆動される。メモリセルアレイ２６０の詳細が一例として示されているが、他のメモリセルアレイ２６２，２６４も同様である。メモリセルアレイ２６０の構造は、図５の参照符号２３０に関連して説明した構造と同様であり、５つのサブワード線ドライバ２３１，２３３，２３５，２３７，２４０および４つのＰＣＭブロックユニット２３２，２３４，２３６，２３８を特徴とする。ＰＣＭブロックユニット２３２などの各ＰＣＭブロックユニットはｍ個の相変化メモリセルを含む。メモリセルアレイのためのメインワード線、この場合にはＭＷＬ０は、サブワードドライバ２３１，２３３，２３５，２３７，２４０のそれぞれに共通に接続される。縦列選択回路２６６は、それぞれのＰＣＭブロックユニットに対してｍ本のビット線（ＢＬ）を出力する。また、縦列選択回路２６６へのｍ個のＤＬ（データ線）出力を有する書き込みドライバ／読み取りセンス増幅器２１２も示されている。
同様の機能性がＰＣＭメモリアレイ２００に関して示される。ＰＣＭメモリアレイ２０２のメモリセルアレイ２６０、およびＰＣＭメモリアレイ２００のメモリセルアレイ２７２から選択されたセルは、一緒に１つの１６ビット記憶場所を形成する。
サブブロックアレイ２６０の拡大回路図が２７０で全体的に示されている。メインワード線ＭＷＬ０がそれぞれのサブワード線ドライバ２３１，２３３，２３５，２３７，２４０に接続されているのが分かる。サブワード線ドライバは、図６に示されるように同じサブブロックアレイ内で共有されるサブワード線ＳＷＬ０ ２４２を駆動させる。幾つかの実施形態では、サブワード線が活性層材料（ｎ＋）ではなく金属層材料によって実現される。そのため、この種の接続は、サブワード線寄生抵抗効果を低減するのに役立つ。
図示の実施形態では、長いメインワード線の長さに起因する操作遅延を減らすために、アドレスデコーダがチップの中心に配置される。しかしながら、言うまでもなく、幾つかの実施形態では、１つおきのＰＣＭブロックユニット選択を特徴とする図６の構造に類似する構造が実装されてもよいが、アドレスデコーダの一方に１組のサブブロックアレイを伴う場合に限る。その場合には、Ｉ／Ｏ分割は存在しない。
図７は、Ａｄｄ０の値に応じたＰＣＭブロックユニット選択の特定の例を示している。２８０で全体的に示される図７の上部は、Ａｄｄ０＝０の場合におけるメモリセルアレイ２６０内およびメモリセルアレイ２７０内でのＰＣＭブロックユニット選択を示している。２８２で全体的に示される図７の下部は、Ａｄｄ０＝１の場合における同じメモリセルアレイに関するＰＣＭブロックユニット選択を示している。
図８Ａは、ａ）分割Ｉ／Ｏ割り当てと、ｂ）１つおきのサブブロック選択と、ｃ）隣接するセルからの熱干渉を回避するようにプログラムされていない隣接セルでの１つおきのビット線選択と、を特徴とするＰＣＭ構成の詳細例を示す。
メモリセルアレイのためのメインワード線が４００で示されており、これがサブワード線ドライバ４０２，４０４，４０６，４０８，４１０に接続される。メインワード線・サブワード線構造はメモリセルアレイ（セルの横列）ごとに繰り返される。メモリセルアレイは４つのＰＣＭブロックユニット４０３，４０５，４０７，４０９を含む。第１のＰＣＭブロックユニット４０３はサブワード線ドライバ４０２，４０４間にある。アクティブにされたメインワード線の第１のＰＣＭブロックユニット内の特定のセルを選択するために、ビット線選択トランジスタ群４１２，４１４，４１６，４１８が使用される。ビット線選択トランジスタ群４１２はＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６を有効にする。ビット線選択トランジスタ群４１４はＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７を有効にする。同様に、他の群はビット線のそれぞれのセットを有効にする。実際には、ビット線選択トランジスタ群により、ＰＣＭブロックユニット４０３のセルが、セルの論理的なグループである対応するセル群へと配置される。セルのそれぞれの論理的なグループは、ビット線選択トランジスタ群４１２，４１４，４１６，４１８のうちの１つに接続されるＰＣＭセルを含む。ビット線選択トランジスタ群４１２に対応するセル群は、第１、第３、第５、および、第７のＰＣＭセル（まとめて４９０で示される）を含み、ビット線選択トランジスタ群４１４に対応するセル群は、第２、第４、第６、および、第８のＰＣＭセル（まとめて４９２で示される）を含み、ビット線選択トランジスタ群４１６に対応するセル群は、第９、第１１、第１３、および、第１５のＰＣＭセルを含み、ビット線選択トランジスタ群４１８に対応するセル群は、第１０、第１２、第１４、および、第１６のＰＣＭセルを含む。他のＰＣＭブロックユニット４０５，４０７，４０９におけるＰＣＭセルも同様に規定され、それにより、サブワード線ドライバ４０４，４０６間のＰＣＭブロックユニット４０５がビット線選択トランジスタ群４２０，４２２，４２４，４２６と関連付けられるセル群を含み、サブワード線ドライバ４０６，４０８間のＰＣＭブロックユニット４０７がビット線選択トランジスタ群４２８，４３０，４３２，４３４と関連付けられるセル群を含み、サブワード線ドライバ４０８，４１０間のＰＣＭブロックユニット４０９がビット線選択トランジスタ群４３６，４３８，４４０，４４２と関連付けられるセル群を含む。図示のように、各セル群は、隣り合うセルを含まず、むしろ、セル群の一部を形成しない１つの介在するＰＣＭセルによって離間される４つのＰＣＭセルから成るセットを含む。ビット線選択トランジスタ群４１２，４２０，４２８，４３６のトランジスタは第１の縦列アドレス信号ＣＡ１ ４５０に対して共通に接続される。ビット線選択トランジスタ群４１４，４２２，４３０，４３８のトランジスタは第２の縦列アドレス信号ＣＡ２ ４５２に対して共通に接続される。ビット線選択トランジスタ群４１６，４２４，４３２，４４０のトランジスタは第３の縦列アドレス信号ＣＡ３ ４５４に対して共通に接続される。ビット線選択トランジスタ群４１８，４２６，４３４，４４２のトランジスタは第４の縦列アドレス信号ＣＡ４ ４５６に対して共通に接続される。
縦列アドレスデコーダ２２２が縦列アドレス信号ＣＡ１〜ＣＡ４を発生させる。より一般的には、幾つかの実施形態は、第１組のセルと第２組のセルとの間で選択するためのセレクタを有する。縦列アドレスデコーダ２２２はそのようなセレクタの特定の例である。そのようなセレクタの観点からすれば、セレクタは、第１組のセルに接続される第１の出力を有するとともに、第２組のセルに接続される第２の出力を有する。幾つかの実施形態では、そのようなセレクタがセルの４つのセットから選択するための４つの出力を有する。
ＰＣＭブロックユニット４０３のための書き込みドライバのセット４６０が示されている。書き込みドライバ０ ４６２は、４つのビット線選択トランジスタ群４１２，４１４，４１６，４１８のそれぞれの第１のトランジスタに対してＤＬ０Ｌを出力する。書き込みドライバ１ ４６４は、４つのビット線選択トランジスタ群４１２，４１４，４１６，４１８のそれぞれの第２のトランジスタに対してＤＬ１Ｌを出力する。書き込みドライバ２ ４６６は、４つのビット線選択トランジスタ群４１２，４１４，４１６，４１８のそれぞれの第３のトランジスタに対してＤＬ２Ｌを出力し、最後に、書き込みドライバ３ ４６８は、４つのビット線選択トランジスタ群４１２，４１４，４１６，４１８のそれぞれの第４のトランジスタに対してＤＬ３Ｌを出力する。ＣＡ１がアクティブであるときには、ＤＬ０Ｌ、ＤＬ１Ｌ、ＤＬ２Ｌ、および、ＤＬ３Ｌがビット線選択トランジスタ群４１２と関連付けられるセル群へ伝搬される。ＣＡ２がアクティブであるときには、ＤＬ０Ｌ、ＤＬ１Ｌ、ＤＬ２Ｌ、および、ＤＬ３Ｌがビット線選択トランジスタ群４１４と関連付けられるセル群へ伝搬される。ＣＡ３がアクティブであるときには、ＤＬ０Ｌ、ＤＬ１Ｌ、ＤＬ２Ｌ、および、ＤＬ３Ｌがビット線選択トランジスタ群４１６と関連付けられるセル群へ伝搬される。ＣＡ４がアクティブであるときには、ＤＬ０Ｌ、ＤＬ１Ｌ、ＤＬ２Ｌ、および、ＤＬ３Ｌがビット線選択トランジスタ群４１８と関連付けられるセル群へ伝搬される。
記載されている実施形態では、セル群４９０とセル群４９２との間で選択するためにトランジスタ群４１２，４１４が使用される。より一般的には、幾つかの実施形態は、第１組のビット線（例えば、ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６）および第２組のビット線（例えば、ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７）を特徴としており、各ビット線がビット線を選択するための切り換え要素を有する。トランジスタ群４１２，４１４はそのような切り換え要素の特定の例であるが、当業者であれば分かるように、他の実施も可能である。
書き込みドライバの同様のセット４８０，４８２，４８４が第２、第３、および、第４のＰＣＭブロックユニット４０５，４０７，４０９のそれぞれに示されている。まとめて４８６で示されるＩＯ、すなわち、ＩＯ０，ＩＯ１，ＩＯ２，ＩＯ３は、書き込みドライバ４６０に接続されるとともに、書き込みドライバ４８０にも接続される。しかしながら、Ａｄｄ０＝０のときには書き込みドライバ４６０だけがアクティブであり、一方、書き込みドライバ４８０は、Ａｄｄ０＝１のときにアクティブである。同様に、まとめて４８８で示されるＩＯ、すなわち、ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７は、書き込みドライバ４８２および書き込みドライバ４８４に入力される。Ａｄｄ０＝０のときには書き込みドライバ４８２だけがアクティブであり、一方、書き込みドライバ４８４は、Ａｄｄ０＝１のときにアクティブである。
読み取り検出のために同様の構造が設けられるが、詳細は図面に含まれない。
幾つかの実施形態において、それぞれの書き込みドライバは、Ａｄｄ０＝０の場合の接尾辞「Ｌ」のＰＣＭブロックユニットとＡｄｄ０＝１の場合の接尾辞「Ｒ」のＰＣＭブロックユニットとを含む２つのＰＣＭブロックユニット間に短いデータライン接続を有するように配置される。例えば、書き込みドライバとＤＬ線との間でもう１つのスイッチを使用すると、４０３および４０５の両方のための共通の書き込みドライバを用いることができる。そのため、書き込みドライバを有効にする代わりに、スイッチ選択のためにＡｄｄ０が使用される。選択されない書き込みドライバは電流をセルへ供給しない。ＣＡ１〜ＣＡ４信号４５０，４５２，４５４，４５６は、アドレス入力デコーディングコンビネーションにしたがってビット線を選択するために使用される。４つのＣＡ１〜ＣＡ４信号のうちの１つだけがハイレベルになり、ハイレベルのＣＡ信号に接続されるＮＭＯＳトランジスタがＯＮになる。
要約すると、ワード線（そのうちの１つが図８Ａのワード線４００である）、ＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４信号、および、Ａｄｄ０入力は、どのセルがアクティブであるのかを制御するべく協働する。
ワード線：特定のメインワード線（例えば、メインワード線４００）のアクティブ化は、メモリアレイの特定の横列を選択する。幾つかの実施形態では、ワード線のローレベルによってワード線がアクティブにされる。所定のワード線の選択は、それに対応してそのワード線に接続されるサブワード線の全てを選択する。これは、それらのサブワード線が全て共通にメインワード線に接続されているからである。選択されたサブワード線は、選択されたダイオードスイッチをＯＮにするために、サブワード線ドライバ（インバータ式）を介してグランドレベルに設定される。選択が解除されたサブワード線は、選択が解除されたダイオードスイッチをＯＦＦにするために操作モードにしたがってＶＤＤ＋１ＶまたはＶＤＤ＋２Ｖ（α＝１Ｖまたは２Ｖ）に設定される。
ＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４：これらの信号は、先に詳述したように、異なる対応するサブセット間でＰＣＭブロックユニット内のセルを選択する。これらの入力に応じて、特定のビット線が選択される。選択が解除されたビット線（Ｂ／Ｌ）は、通常の書き込み操作での寄生効果および漏えい電流を減らすためにフローティング（非電圧駆動状態または非電流駆動状態）に設定される。
Ａｄｄ０−この入力は、書き込みドライバのどのセットがアクティブであるのかを制御する。データタイプに応じて、書き込みドライバからの書き込み電流（Ｉｗｒｉｔｅ）が、選択されたビット線（Ｂ／Ｌ）へと流れる（ＩＯ値＝０→セット電流駆動、ＩＯ値＝１→リセット電流駆動）。書き込みドライバ電流は、サブワード線のローレベル状態によって選択されたセルへ流される。
以下の表は、入力順列、および、結果として生じる選択されたセルを示している。
Figure 2013527550
入力の順列ごとに、８個の選択されたメモリセルが存在するのが分かる。アドレスデコーダの他方側で図６の例の場合のようにこの同じ構造が繰り返される場合には、入力のそれぞれの順列が全部で１６個のメモリセルを選択する。
一例として、図８Ｂは、ＣＡ１が選択されてＡｄｄ０＝０の場合に斜線で示された選択されたセルを示している。図８Ｃは、ＣＡ３が選択されてＡｄｄ＝１の場合に斜線で示された選択されたセルを示している。
図９は、アドレス制御を伴う書き込みドライバの詳細な例を示している。データビットがＩＯｉ３１８で入力される。これがインバータＩＮＶ１ ３２０で反転されて、その出力がトランジスタＮ３ ３２１のゲートに接続される。また、ＩＮＶ１ ３２０の出力はインバータＩＮＶ２ ３２６へも入力され、その出力がトランジスタＮ４ ３２８のゲートに接続される。電圧基準Ｖｒｅｆ ｓｅｔが３１０でトランジスタＮ１ ３１２のゲートに入力される。リセット操作のための電圧基準が入力される。すなわち、Ｖｒｅｆ ｒｅｓｅｔ３１４がトランジスタＮ２ ３１６のゲートに入力される。トランジスタＰ１ ３０２，Ｐ２ ３０４、および、Ｐ３ ３０６を含む電流ミラー構造３００が示されている。なお、Ｐ１ ３０２およびＰ２ ３０４の端子は全て共通に接続されるが、もう一つの方法として、単一のＰＭＯＳトランジスタへとまとめることができる。トランジスタＰ１ ３０２およびＰ２ ３０４のゲートは、出力電流３０８を生成するトランジスタＰ３ ３０６のゲートに接続される。奇数の番号が付されたブロックに関しては出力がＤＬｉＬであるが、偶数の番号が付されたブロックに関しては出力がＤＬｉＲである。ここで、ｉは０〜１５に等しい。偶数の番号が付されたブロックが選択されるか、奇数の番号が付されたブロックが選択されるかは、アドレス入力３３０によって制御される。奇数の番号が付されたブロックにおける書き込みドライバでは、アドレス入力Ａｄｄ０ ３３０がインバータ３３２を介してトランジスタＮ５ ３３４のゲートに接続される。一方、偶数の番号が付されたブロックユニットでは、アドレス入力Ａｄｄ０ ３３０がトランジスタＮ５ ３３４のゲートに直接に接続される。選択が解除されるべきビット線に接続される所定の書き込みドライバにおいて、Ａｄｄ０ ３３０は、（図示の実施形態では、奇数の番号が付されたブロックユニットにおいてハイレベルであることにより、或いは、偶数の番号が付されたブロックユニットにおいてローレベルであることにより）接続されたＮＭＯＳ Ｎ５ ３３４をＯＦＦにする。結果として、Ｐ１ ３０２，Ｐ２ ３０４、および、Ｐ３ ３０６のＯＦＦ状態に起因して電流駆動が存在せず、ＤＬｉＬ／ＤＬｉＲがフローティング状態（非電流駆動状態）を有するようにされる。選択されるべきビット線に接続される所定の書き込みドライバにおいて、Ａｄｄ０ ３３０は、接続されたＮＭＯＳ Ｎ５ ３３４をＯＮにする。セットまたはリセットに起因してＰ１ ３０２およびＰ２ ３０４がＯＮになると、書き込みドライバがＰ３ ３０６を介してＤＬｉＬまたはＤＬｉＲ３０８へ電流をもたらす。電流量は、どのデータがアサートされるかによって決定される。インバータＩＮＶ１ ３２０，ＩＮＶ２ ３２６およびトランジスタＮ３ ３２１，Ｎ４ ３２８の論理によって、ＩＯｉがハイレベル（論理「１」のとき）にはアモルファス化電流がＰ３ ３０６を介してＤＬｉＬまたはＤＬｉＲ３０８へもたらされ、一方、ＩＯｉがローレベル（論理「０」）のときには結晶化電流がＰ３ ３０６を介してＤＬｉＬまたはＤＬｉＲ３０８へもたらされる。
具体的には、ＩＯｉ ３１８がローレベル（論理「０」）の場合、ＮＭＯＳ Ｎ３ ３２１がＯＮにされ、Ｖｒｅｆ ｓｅｔ接続されたＮＭＯＳ Ｎ１ ３１２がＮ３ ３２１のＯＮ状態によってＯＮにされる。これにより、Ｐ１ ３０２およびＰ２ ３０４のドレインおよびゲートがローレベル状態へと移行し、また、電流ミラー構造に起因して、Ｐ１およびＰ２から出てくる電流の和と同じ電流がＰＭＯＳ Ｐ３ ３０６で引き起こされ、それにより、ＤＬｉＬまたはＤＬｉＲ３０８が生成される。ＩＯｉがハイレベル（論理「１」）の場合には、ＮＭＯＳ Ｎ４ ３２８がＯＮにされ、Ｖｒｅｆ ｒｓｅｔ接続されたＮＭＯＳ Ｎ２ ３１６がＮ４ ３２８の状態によってＯＮにされる。この場合も先と同様に、Ｐ１ ３０２およびＰ２ ３０４のドレインおよびゲートがローレベル状態へと移行し、また、電流ミラー構造に起因して、Ｐ１およびＰ２から出てくる電流の和と同じ電流がＰ３ ＰＭＯＳトランジスタ３０６で引き起こされ、それにより、ＤＬｉＬまたはＤＬｉＲ３０８が生成される。トランジスタＮ３ ３２１およびＮ４ ３２８は、論理「１」の場合において引き起こされる電流が論理「０」の場合とは異なるように異なるサイズを有する。特定の例では、セット電流が約０．２ｍＡであり、一方、リセット電流が約１ｍＡであるが、無論、セル実装に応じて異なる値を使用できることは言うまでもない。Ａｄｄ０信号を使用すると、奇数の番号が付されたブロックまたは偶数の番号が付されたブロックを選択できる。ＩＯｉのハイレベル状態とは対照的に、ローレベル状態においては異なるパルス継続時間がもたらされる。これは、Ｖｒｅｆ ｒｅｓｅｔにおけるパルス幅がＶｒｅｆ ｓｅｔにおけるパルス幅よりも長くなるようにＶｒｅｆ ｓｅｔおよびＶｒｅｆ ｒｅｓｅｔのパルス幅を制御することにより制御できる。或いは、論理「０」とは対照的に論理「１」においてＩＯｉに関して異なるパルス幅を使用できる。
図１０は、セルに書き込むための信号のタイミングを示す詳細なタイミング図である。
前述した実施形態は、ａ）分割ＩＯ、ｂ）１つおきのサブブロック選択、および、ｃ）１つおきのビット線の３つの特徴を含む。より一般的には、幾つかの実施形態では、これらの特徴のうちの１つまたは２つを含むＰＣＭ構成が設けられる。
前述した実施形態では、簡単にするため、デバイス要素および回路が図示のように互いに接続される。本発明の実際の用途では、要素や回路等が互いに直接に接続されてもよい。更に、要素や回路等は、デバイスおよび装置の動作のために必要な他の要素や回路等を介して互いに間接的に接続されてもよい。したがって、実際の形態において、回路素子および回路は、互いに直接的に或いは間接的に結合され或いは接続される。
本発明の前述した実施形態は、例示のみを目的としている。本明細書に添付の特許請求の範囲のみによって規定される本発明の範囲から逸脱することなく、変更、改良、および、変形が当業者により特定の実施形態に対して行なわれてもよい。

Claims (29)

  1. 複数の隣接する相変化メモリ（ＰＣＭ）セルを備え、
    アクセスするための記憶場所がＰＣＭセルのサブセットを含み、該サブセットのそれぞれのＰＣＭセルが該サブセットの他のＰＣＭセルと互いに隣接しないようになっている、装置。
  2. 前記複数の隣接するＰＣＭセルは、奇数の番号が付された第１組のＰＣＭセルと偶数の番号が付された第２組のＰＣＭセルとに分けられ、前記第１および第２組のセルは前記第１組に属するものと前記第２組に属するものとが交互になっており、
    前記装置は、前記第１組のセルまたは前記第２組のセルを選択するためのセレクタを更に備える、請求項１に記載の装置。
  3. 前記セレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第１組のセルを含むが前記第２組のセルを含まず、
    前記セレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第２組のセルを含むが前記第１組のセルを含まない、
    請求項２に記載の装置。
  4. 前記セレクタは、
    前記第１組のセルに接続される第１の出力と、
    前記第２組のセルに接続される第２の出力と、
    を備える、請求項２に記載の装置。
  5. 前記複数の隣接するＰＣＭセルは、奇数の番号が付された第３組のＰＣＭセルと偶数の番号が付された第４組のＰＣＭセルとを更に備え、前記第３および第４組のセルは前記第３組に属するものと前記第４組に属するものとが交互になっており、
    前記セレクタは、
    前記第１組のセルに接続される第１の出力と、
    前記第２組のセルに接続される第２の出力と、
    前記第３組のセルに接続される第３の出力と、
    前記第４組のセルに接続される第４の出力と、
    を備える、請求項２に記載の装置。
  6. 第１組のビット線と、第２組のビット線とを更に備え、各ビット線がビット線を選択するための切り換え要素を備え、
    前記第１組のビット線の前記切り換え要素が前記第１の出力に接続され、前記第２組のビット線の前記切り換え要素が前記第２の出力に接続される、
    請求項２に記載の装置。
  7. 第１の複数のＰＣＭブロックユニットを備える第１のメモリセルアレイであって、各ＰＣＭブロックユニットが複数のメモリセルを含み、前記第１の複数のＰＣＭブロックユニットが第１のブロックセットと第２のブロックセットとに分けられて、前記第１のブロックセットに属する各ＰＣＭブロックユニットが前記第１のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないとともに、前記第２のブロックセットに属する各ＰＣＭブロックユニットが前記第２のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第１のメモリセルアレイと、
    前記第１のブロックセットと前記第２のブロックセットとの間で選択するように構成される第１のセレクタと、
    ワード線ドライバ構造と、を備え、
    前記ワード線ドライバ構造は、
    第１の複数のサブワード線ドライバと、
    前記第１の複数のＰＣＭブロックユニットを前記第１の複数のサブワード線ドライバを介して駆動させる第１のメインワード線ドライバと、を備え、
    前記第１のセレクタが前記第１のブロックセットを選択するとき、アクセスのための記憶場所が前記第１のブロックセットの各ブロックのメモリセルを含み、前記第１のセレクタが前記第２のブロックセットを選択するとき、アクセスのための記憶場所が前記第２のブロックセットの各ブロックのメモリセルを含む、装置。
  8. 各ＰＣＭブロックユニットは、
    複数の隣接するＰＣＭ（相変化メモリ）セルを備え、
    前記第１のセレクタにより選択されるＰＣＭブロックユニットにおいては、アクセスのための記憶場所がＰＣＭブロックユニットのＰＣＭセルのサブセットを含み、前記サブセットの各ＰＣＭセルが前記サブセットの他のＰＣＭセルと互いに隣接しないようになっている、請求項７に記載の装置。
  9. 各ＰＣＭブロックユニットは、奇数の番号が付された第１組のメモリセルと偶数の番号が付された第２組のメモリセルとに分けられる複数の隣接するメモリセルを備え、前記第１および第２組のセルは前記第１組に属するものと前記第２組に属するものとが交互になっており、
    前記装置は、前記第１組のセルと前記第２組のセルとの間で選択する第２のセレクタを更に備える、請求項８に記載の装置。
  10. 前記第１のセレクタが前記第１のブロックセットを選択するとともに前記第２のセレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
    前記第１のセレクタが前記第１のブロックセットを選択するとともに前記第２のセレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第２組のセルのメモリセルを含み、
    前記第１のセレクタが前記第２のブロックセットを選択するとともに前記第２のセレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
    前記第１のセレクタが前記第２のブロックセットを選択するとともに前記第２のセレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第２組のセルのメモリセルを含む、
    請求項９に記載の装置。
  11. 各ＰＣＭブロックにおいて、前記複数の隣接するＰＣＭセルは、奇数の番号が付された第３組のＰＣＭセルと偶数の番号が付された第４組のＰＣＭセルとを更に備え、前記第３および第４組のセルは前記第３組に属するものと前記第４組に属するものとが交互になっており、
    前記第２のセレクタは、
    前記第１組のセルに接続される第１の出力と、
    前記第２組のセルに接続される第２の出力と、
    前記第３組のセルに接続される第３の出力と、
    前記第４組のセルに接続される第４の出力と、
    を備える、請求項９に記載の装置。
  12. 第２の複数のＰＣＭブロックユニットを備える第２のメモリセルアレイであって、前記第２の複数のＰＣＭブロックユニットが第３のブロックセットと第４のブロックセットとに分けられて、前記第３組に属する各ＰＣＭブロックユニットが前記第３組の他のＰＣＭブロックユニットのいずれにも隣接しないとともに、前記第４組に属する各ＰＣＭブロックユニットが前記第４組の他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第２のメモリセルアレイを更に備え、
    前記ワード線ドライバ構造は、第２の複数のサブワード線ドライバを介して前記第２の複数のＰＣＭブロックユニットを駆動させる第２のメインワード線ドライバを更に備え、
    前記第１のセレクタは、
    ａ）前記第１のブロックセットおよび前記第３のブロックセットの両方
    ｂ）前記第２のブロックセットおよび前記第４のブロックセットの両方
    のうちの一方を選択し、
    前記セレクタが前記第１のブロックセットおよび前記第３のブロックセットを選択すると、アクセスのための記憶場所は、前記第１のブロックセットの各ブロックのメモリセルと前記第３のブロックセットの各ブロックのメモリセルとを備え、
    前記セレクタが前記第２のブロックセットおよび前記第４のブロックセットを選択すると、アクセスのための記憶場所は、前記第２のブロックセットの各ブロックのメモリセルと前記第４のブロックセットの各ブロックのメモリセルとを備える、
    請求項７に記載の装置。
  13. アドレスデコーダを備え、
    前記第１のメインワード線ドライバおよび前記第２のメインワード線ドライバが共通に前記アドレスデコーダによってアクティブにされる、請求項１２に記載の装置。
  14. 各ＰＣＭブロックユニットが複数の隣接するＰＣＭ（相変化メモリ）セルを備え、
    前記第１のセレクタによって選択されるＰＣＭブロックユニットにおいて、アクセスのための記憶場所が前記ＰＣＭブロックユニットのＰＣＭセルのサブセットを含み、前記サブセットの各ＰＣＭセルが前記サブセットの他のＰＣＭセルと互いに隣接しないようになっている、請求項１２に記載の装置。
  15. 各ＰＣＭブロックユニットは、奇数の番号が付されたメモリセルから成る第１組と偶数の番号が付されたメモリセルから成る第２組とに分けられる複数の隣接するメモリセルを備えて、前記第１および第２組のセルが前記第１組に属するものと前記第２組に属するものとが交互にあるようになっており、
    第２のセレクタが前記第１組のセルと前記第２組のセルとの間で選択する、請求項１４に記載の装置。
  16. 前記第１のセレクタが前記第１のブロックセットを選択するとともに前記第２のセレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
    前記第１のセレクタが前記第１のブロックセットを選択するとともに前記第２のセレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第２組のセルのメモリセルを含み、
    前記第１のセレクタが前記第２のブロックセットを選択するとともに前記第２のセレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
    前記第１のセレクタが前記第２のブロックセットを選択するとともに前記第２のセレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第２組のセルのメモリセルを含む、
    請求項１４に記載の装置。
  17. 各ＰＣＭブロックにおいて、前記複数の隣接するＰＣＭセルは、奇数の番号が付された第３組のＰＣＭセルと偶数の番号が付された第４組のＰＣＭセルとを更に備え、前記第３および第４組のセルは前記第３組に属するものと前記第４組に属するものとが交互になっており、
    前記セレクタは、前記第１組のセルを選択するべく接続される第１の出力と、前記第２組のセルを選択するべく接続される第２の出力と、第３組のセルを選択するべく接続される第３の出力と、第４組のセルを選択するべく接続される第４の出力とを備える、
    請求項１６に記載の装置。
  18. 第１のＰＣＭアレイと第２のＰＣＭアレイとを備え、前記第１のＰＣＭアレイが第１の複数のＰＣＭブロックユニットを備えるとともに、前記第２のＰＣＭアレイが第２の複数のＰＣＭブロックユニットを備える、メモリセルアレイと、
    複数のワード線のそれぞれに、
    前記第１の複数のＰＣＭブロックユニットを駆動させるように構成される第１の複数のサブワードドライバを介して前記第１のＰＣＭアレイを駆動させるように構成される第１のメインワード線ドライバと、
    前記第２の複数のＰＣＭブロックユニットを駆動させるように構成される第２の複数のサブワードドライバを介して前記第２のＰＣＭアレイを駆動させるように構成される第２のメインワード線ドライバと、
    を備えるワード線ドライバ構造と、
    前記第１のメインワード線ドライバおよび前記第２のメインワード線ドライバを共通にアクティブにするように構成されるアドレスデコーダと、
    を備え、
    アクセスするための記憶場所は、前記第１のメモリセルアレイの選択されたメモリセルと、前記第２のメモリセルアレイの選択されたメモリセルとを含む、
    メモリデバイス。
  19. 読み取り或いは書き込みのための記憶場所は、前記第１のメモリセルアレイの選択されたメモリセルと、前記第２のメモリセルアレイの選択されたメモリセルとを含む、請求項１８に記載のメモリデバイス。
  20. アクセスするための記憶場所がＰＣＭセルのサブセットを含み、前記サブセットの各ＰＣＭセルが前記サブセットの他のＰＣＭセルと互いに隣接しないように、相変化メモリセルにアクセスすることを含む、方法。
  21. 複数の隣接するＰＣＭセルは、奇数の番号が付された第１組のＰＣＭセルと偶数の番号が付された第２組のＰＣＭセルとに分けられ、前記第１および第２組のセルは前記第１組に属するものと前記第２組に属するものとが交互になっており、
    前記第１組のセルまたは前記第２組のセルを選択することを更に含む、
    請求項２０に記載の方法。
  22. 前記セレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第１組のセルを含むが前記第２組のセルを含まず、
    前記セレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第２組のセルを含むが前記第１組のセルを含まない、
    請求項２１に記載の方法。
  23. 前記複数の隣接するＰＣＭセルは、奇数の番号が付された第３組のＰＣＭセルと偶数の番号が付された第４組ＰＣＭセルとを更に備え、前記第３および第４組のセルは前記第３組に属するものと前記第４組に属するものとが交互になっており、
    第１組のセル、第２組のセル、前記第３組のセル、および前記第４組のセルの間で選択することを更に含む、
    請求項２１に記載の方法。
  24. 第１の複数のＰＣＭブロックユニットを備える第１のメモリセルアレイであって、各ＰＣＭブロックユニットが複数のメモリセルを含み、前記第１の複数のＰＣＭブロックユニットが第１のブロックセットと第２のブロックセットとに分けられて、前記第１のブロックセットに属する各ＰＣＭブロックユニットが前記第１のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないとともに、前記第２のブロックセットに属する各ＰＣＭブロックユニットが前記第２のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第１のメモリセルアレイにおいて、前記第１のブロックセットと前記第２のブロックセットとの間で選択するステップと、
    第１のメインワード線ドライバを使用して、前記第１の複数のＰＣＭブロックユニットを第１の複数のサブワード線ドライバを介して駆動させるステップと、
    を含み、
    前記第１のブロックセットが選択されるとき、前記第１のブロックセットの各ブロックのメモリセルを含む記憶場所にアクセスし、前記第２のブロックセットが選択されるとき、前記第２のメモリセットの各ブロックのメモリセルを含むアクセスのための記憶場所にアクセスする、
    方法。
  25. 各ＰＣＭブロックユニットは、
    複数の隣接するＰＣＭ（相変化メモリ）セルを備え、
    選択されるＰＣＭブロックユニットにおいては、アクセスのための記憶場所が前記ＰＣＭブロックユニットの前記ＰＣＭセルのサブセットを含み、前記サブセットの各ＰＣＭセルが前記サブセットの他のＰＣＭセルと互いに隣接しないようになっている、
    請求項２４に記載の方法。
  26. 各ＰＣＭブロックユニットは、奇数の番号が付された第１組のメモリセルと偶数の番号が付された第２組のメモリセルとに分けられる複数の隣接するメモリセルを備え、前記第１および第２組のセルは前記第１組に属するものと前記第２組に属するものとが交互になっており、
    前記第１組のセルと前記第２組のセルとの間で選択するステップを更に備える、
    請求項２４に記載の方法。
  27. 前記第１のブロックセットおよび前記第１組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
    前記第１のブロックセットおよび前記第２組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第２組のセルのメモリセルを含み、
    前記第２のブロックセットおよび前記第１組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
    前記第２のブロックセットおよび前記第２組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第２組のセルのメモリセルを含む、
    請求項２６に記載の方法。
  28. 第２の複数のＰＣＭブロックユニットを備える第２のメモリセルアレイであって、前記第２の複数のＰＣＭブロックユニットが第３のブロックセットと第４のブロックセットとに分けられて、前記第３組に属する各ＰＣＭブロックユニットが前記第３組の他のＰＣＭブロックユニットのいずれにも隣接しないとともに、前記第４組に属する各ＰＣＭブロックユニットが前記第４組の他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第２のメモリセルアレイにおいて、第２のメインワード線ドライバを使用して、前記第２の複数のＰＣＭブロックユニットを第２の複数のサブワード線ドライバを介して駆動させるステップを更に含み、
    選択するステップであって、
    ａ）前記第１のブロックセットおよび前記第３のブロックセットの両方
    ｂ）前記第２のブロックセットおよび前記第４のブロックセットの両方
    のうちの一方を選択することを含む選択するステップを更に含み、
    前記第１のブロックセットおよび前記第３のブロックセットが選択されるとき、アクセスのための記憶場所は、前記第１のブロックセットの各ブロックのメモリセルと前記第３のブロックセットの各ブロックのメモリセルとを含み、
    前記第２のブロックセットおよび前記第４のブロックセットが選択されるとき、アクセスのための記憶場所は、前記第２のブロックセットの各ブロックのメモリセルと前記第４のブロックセットの各ブロックのメモリセルとを含む、
    請求項２４に記載の方法。
  29. 前記第１のメインワード線ドライバおよび前記第２のメインワード線ドライバ（２０４）を共通にアクティブにするステップを更に含む、請求項２８に記載の方法。
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