TW202244928A - 可變電阻記憶體裝置、包括其的記憶體系統及驅動其的方法 - Google Patents

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Abstract

可變電阻記憶體裝置包括記憶體單元、第一電流施加塊、第二電流施加塊和模式設置電路。記憶體單元包括第一電極、第二電極和記憶體層，該記憶體層插置於第一電極和第二電極之間。第一電流施加塊配置成使第一電流流向第一電極，該第一電流從第一電極流向第二電極。第二電流施加塊配置成使第二電流流向第二電極，該第二電流從第二電極流向第一電極。模式設置電路配置成選擇性地向第一電流施加塊的第一電極和第二電流施加塊的第二電極中的任一個提供第一電壓。當記憶體單元被選擇時，第一電流施加塊和第二電流施加塊之中的被選電流施加塊被驅動。當第一電流施加塊被選擇時，第二電壓被施加到第二電極。當第二電流施加塊被選擇時，第二電壓被施加到第一電極。第一電壓具有比第二電壓高出一閾值電壓的電壓位準。

Description

可變電阻記憶體裝置、包括其的記憶體系統及驅動其的方法
各種實施方式可以大體係關於記憶體裝置和驅動記憶體裝置的方法，更具體地，係關於：配置成透過使用雙向電流執行記憶體操作的可變電阻記憶體裝置、包括可變電阻記憶體裝置的記憶體系統，以及驅動可變電阻記憶體裝置的方法。
包括可變電阻材料的記憶體裝置（在下文中，稱為可變電阻記憶體裝置）可用在諸如計算機、數位相機、蜂窩電話、個人數位終端等的各種電子裝置中。可變電阻材料可具有回應於諸如電壓、電流等的電信號而改變的電阻。
通常，可變電阻記憶體裝置可習知為單極記憶體裝置。即，可變電阻記憶體裝置可包括位元線、字元線和連接在位元線和字元線之間的記憶體單元。例如，記憶體單元可包括具有根據施加電壓而改變的電阻值的電阻元件。當被選位元線和被選字元線之間的電壓差可大於一閾值電壓時，電阻元件可以導通。可以透過被選位元線和被選字元線之間的電壓差以及電壓施加方式來確定置位電流或重置電流，從而可以改變電阻元件的電阻值以執行記憶體操作。
然而，電阻元件的結晶狀態可以因從位元線到字元線的單向上的置位電流/重置電流而連續改變，從而引發電阻層的劣化。
為了防止可變電阻記憶體裝置中的電阻層的劣化，可以向記憶體單元施加雙向電流以執行記憶體操作。然而，為了透過使用雙向電流來驅動記憶體單元，可能需要使用附加的控制電晶體。因此，可能需要減少控制電晶體的數量。
另外，當可以透過使用雙向電流來執行記憶體操作和放電操作時，電壓擺動值可能增加。因此，可能難以確保控制電晶體的可靠性。
相關申請的交叉引用： 本申請請求於2021年5月11日提交至韓國智慧財產局的韓國申請第10-2021-0060837號的優先權，其整體透過引用併入本文。
在本公開的示例性實施方式中，一種可變電阻記憶體裝置可包括記憶體單元、第一電流施加塊、第二電流施加塊和模式設置電路。記憶體單元可包括第一電極、第二電極和記憶體層，該記憶體層插置於第一電極和第二電極之間。第一電流施加塊可配置成使第一電流流向第一電極，該第一電流從第一電極流向第二電極。第二電流施加塊可配置成使第二電流流向第二電極，該第二電流從第二電極流向第一電極。模式設置電路可配置成選擇性地向第一電流施加塊的第一電極和第二電流施加塊的第二電極中的任一個提供第一電壓。當記憶體單元被選擇時，第一電流施加塊和第二電流施加塊之中的被選電流施加塊可以被驅動。當第一電流施加塊被選擇時，第二電壓可以被施加到第二電極。當第二電流施加塊被選擇時，第二電壓可以被施加到第一電極。第一電壓可以具有比第二電壓高出一閾值電壓的電壓位準。
在本公開的示例性實施方式中，一種記憶體系統可包括控制器和可變電阻記憶體裝置。控制器可配置成輸出控制命令。可變電阻記憶體裝置可包括控制電路和多個記憶體墊。控制電路可從控制器接收控制命令以產生控制信號。記憶體墊中的每一個可包括多個記憶體單元，該多個記憶體單元配置成透過回應於控制信號使用正向電流或反向電流來執行記憶體操作和放電操作。可變電阻記憶體裝置的記憶體單元可定位在多個位元線和多個字元線的相交點處。位元線中的每一個可以選擇性地連接到配置成接收第一電壓的第一層級位元線結構和配置成接收低於第一電壓的第二電壓的第二層級位元線結構。字元線中的每一個可以選擇性地連接到配置成接收第二電壓的第一層級字元線結構和接收第一電壓的第二層級字元線結構。控制電路可配置成產生：用於選擇被選記憶體墊中的記憶體單元的控制信號、用於傳輸正向電流的控制信號、用於傳輸反向電流的控制信號、以及用於在放電操作期間使被選位元線和被選字元線放電的放電控制信號、在與用於記憶體操作的電流方向相比的相反方向上流動的用於放電操作的電流。
在本公開的示例性實施方式中，根據驅動可變電阻記憶體裝置的方法，該可變電阻記憶體裝置可包括記憶體單元、第一層級位元線結構、第二層級位元線結構、第一層級字元線結構和第二層級字元線結構。記憶體單元可包括位元線、電阻層和字元線。第一層級位元線結構可以選擇性地連接在位元線和配置成提供第一電壓的第一電壓端子之間。第二層級位元線結構可連接在可配置成提供低於第一電壓的第二電壓的第二電壓端子和位元線之間。第一層級字元線結構可連接在字元線和第二電壓端子之間。第二層級字元線結構可連接在字元線和第一電壓端子之間。
記憶體單元可透過使用從第一層級位元線結構經由記憶體單元流向第一層級字元線結構的正向電流執行記憶體操作。在透過使用正向電流執行記憶體單元的記憶體操作之後，可以在第二層級字元線結構和第二層級位元線結構中的每一個中產生放電路徑，以使位元線和字元線的殘餘電壓放電。記憶體單元然後可以透過使用從第二層級字元線結構經由記憶體單元流向第二層級位元線結構的反向電流執行記憶體操作。在透過使用反向電流執行記憶體單元的記憶體操作之後，可以在第一層級位元線結構和第一層級字元線結構中的每一個中產生放電路徑，以使位元線和字元線的殘餘電壓放電。
在本公開的示例性實施方式中，一種可變電阻記憶體裝置可包括記憶體單元、第一層級位元線結構、第一層級字元線結構、第二層級字元線結構和第二層級位元線結構。記憶體單元可包括位元線、電阻層和字元線。第一層級位元線結構可包括多個第一層級導電線、多個第一開關和第一放電開關。第一層級導電線可以選擇性地連接在位元線和第一電壓端子之間。第一開關可以選擇性地連接在第一層級導電線之間。第一放電開關可連接在第一層級導電線中的任一個和放電端子之間。第一層級字元線結構可包括多個第二層級導電線、多個第二開關和第二放電開關。第二層級導電線可以選擇性地連接在字元線和第二電壓端子之間。第二開關可以選擇性地連接在第二層級導電線之間。第二放電開關可連接在第二層級導電線中的任一個和放電端子之間。第二層級字元線結構可包括多個第三層級導電線、多個第三開關和第三放電開關。第三層級導電線可以選擇性地連接在字元線和第一電壓端子之間。第三開關可以選擇性地連接在第三層級導電線之間。第三放電開關可連接在第三層級導電線中的任一個和放電端子之間。第二層級位元線結構可包括多個第四層級導電線、多個第四開關和第四放電開關。第四層級導電線可以選擇性地連接在位元線和第二電壓端子之間。第四開關可以選擇性地連接在第四層級導電線之間。第四放電開關可連接在第四層級導電線中的任一個和放電端子之間。
在示例性實施方式中，第一電壓端子可提供第一電壓。第二電壓端子可提供第二電壓。在第一電壓和第二電壓之間可形成電壓差以在電阻層中產生導電路徑。
第一層級位元線結構中的第一開關和第一放電開關以及第二層級字元線結構中的第三開關和第三放電開關可包括第一導電類型電晶體。
第一層級字元線結構中的第二開關和第二放電開關以及第二層級位元線結構中的第四開關和第四放電開關可包括與第一導電類型電晶體相反的第二導電類型電晶體。
將參照圖式更詳細地描述本發明的各種實施方式。圖式為各種實施方式（及中間結構）的示意性圖示。因此，可預期例如由於製造技術和/或公差而導致的、從圖示的構造和形狀的變型。因此，所描述的實施方式不應解釋為受限於本文中所示的特定的構造和形狀，而是可以包括不脫離如所附申請專利範圍中所限定的本發明的精神和範圍的構造和形狀的偏差。
本文中參照本發明的理想的實施方式的剖面和/或平面圖示描述了本發明。然而，本發明的實施方式不應解釋為限制本發明構思。雖然示出並描述了本發明的少數實施方式，但本發明所屬技術領域中具有通常知識者將理解，可以在不脫離本發明的原則和精神的情況下可對這些實施方式進行改變。
可變電阻記憶體裝置可包括多個記憶體單元。記憶體單元中的每一個可包括位元線、記憶體層和字元線。例如，記憶體層可包括稍後說明的電阻層。
位元線可以按層級連接到局部位元線和全域位元線以形成層級位元線結構。字元線可以按層級連接到局部字元線和全域字元線以形成層級字元線結構。
層級位元線結構可包括選擇性地連接在全域位元線和局部位元線之間的全域位元線開關以及選擇性地連接在局部位元線和位元線之間的局部位元線開關。層級字元線結構可包括選擇性地連接在全域字元線和局部字元線之間的全域字元線開關以及選擇性地連接在局部字元線和字元線之間的局部字元線開關。
可變電阻記憶體裝置可包括多個全域位元線開關、全域字元線開關、局部位元線開關和局部字元線開關。
全域位元線開關之一可連接在全域位元線之一和多個局部位元線之間。全域字元線開關之一可連接在全域字元線之一和多個局部字元線之間。局部位元線開關之一可連接在局部位元線之一和多個位元線之間。局部字元線開關之一可連接在局部字元線之一和多個字元線之間。根據位址，全域位元線開關之一、全域字元線開關之一、局部字元線開關之一和局部位元線開關之一可以被選擇性地接通。
為了防止可變電阻記憶體裝置中的記憶體單元的電阻層的劣化，可以週期性地向電阻層施加雙向電流。
為了向記憶體單元施加雙向電流，對應於第一電極的位元線可連接到具有上拉功能的第一層級位元線結構和具有下拉功能的第二層級位元線結構。對應於第二電極的字元線可連接到具有下拉功能的第一層級字元線結構和具有上拉功能的第二層級字元線結構。因此，記憶體單元可透過使用在第一方向上從第一層級位元線結構流向第一層級字元線結構的第一電流執行第一記憶體操作。記憶體單元可透過使用在第二方向上從第二層級字元線結構流向第二層級位元線結構的第二電流執行第二記憶體操作。
在執行記憶體單元的記憶體操作之後，為了執行下一個記憶體操作，可以使被選位元線和被選字元線中的殘餘電壓放電。
在通用雙向電流驅動類型的可變電阻記憶體裝置中，可以為層級位元線結構和層級字元線結構中的每一個提供分別與全域位元線開關、全域字元線開關、局部位元線開關和局部字元線開關並聯的全域位元線放電開關、全域字元線放電開關、局部位元線放電開關和局部字元線放電開關。
為了執行放電操作，全域位元線開關和全域位元線放電開關可設計成互補地操作，且全域字元線開關和全域字元線放電開關也可設計成互補地操作。另外，局部位元線開關和局部位元線放電開關可設計成被反向驅動。局部字元線開關和局部字元線放電開關也可設計成被反向驅動。第一層級位元線結構和第二層級位元線結構以及第一層級字元線結構和第二層級字元線結構可以被子解碼器單獨地控制。
因此，為了透過使用雙向電流來驅動可變電阻記憶體裝置的記憶體單元，已經要求有至少八個放電開關和四個子解碼器。
另外，對應於記憶體單元的電極的位元線可連接在分別具有上拉功能和下拉功能的第一層級位元線結構和第二層級位元線結構之間。對應於記憶體單元的電極的字元線也可連接在分別具有下拉功能和上拉功能的第一層級字元線結構和第二層級字元線結構之間。因此，需要在位元線和字元線中形成具有不同導電類型的多個接觸件，由此還需要相對大的面積。
此外，在執行記憶體操作的情況下，全域開關和局部開關在均勻的週期期間交替地從正電壓帶充分擺動到負電壓帶。因此，難以確保開關的可靠性。
示例性實施方式的雙向電流驅動類型的可變電阻記憶體裝置可包括並聯連接到全域位元線開關和全域字元線開關的放電開關。具有下拉功能的第一層級字元線結構的第一局部字元線開關和第二層級位元線結構的第二局部位元線開關可以被子解碼器單獨地控制。因此，可以減少形成在記憶體單元中的接觸件的數量，從而確保記憶體墊的面積。
圖1示出根據示例性實施方式的可變電阻記憶體裝置的方塊圖，並且圖2是示出根據示例性實施方式的可變電阻記憶體裝置的立體圖。
參照圖1，可變電阻記憶體裝置100可包括記憶體單元MC、模式設置電路105、第一電流施加塊110和第二電流施加塊160。
參照圖2，記憶體單元MC可包括位元線BL、字元線WL和電阻層R。位元線BL可以選擇性地連接到配置成提供第一電壓V1的第一電壓端子V1T或配置成提供第二電壓V2的第二電壓端子V2T。字元線WL可以選擇性地連接到配置成提供第一電壓V1的第一電壓端子V1T或配置成提供第二電壓V2的第二電壓端子V2T。當位元線BL的電壓和字元線WL的電壓之差大於電阻層R的一閾值電壓時，具有交叉點類型的記憶體單元MC可以導通。閾值電壓可對應於在電阻層R中形成導電路徑的電壓位準，該導電路徑用於在位元線BL和字元線WL之間傳輸電流-電壓。
例如，第一電壓端子V1T可以是重置電壓端子、置位電壓端子和讀取電壓端子中的任一個。重置電壓端子、置位電壓端子和讀取電壓端子可以選擇性地連接到模式設置電路105。從第二電壓端子V2T提供的第二電壓V2可具有用於基於第二電壓V2和從第一電壓端子V1T提供的第一電壓V1之間的差來產生重置電壓、置位電壓和讀取電壓的電壓位準。
如上面公開的，電阻層R可改變電阻相。當大於一閾值電壓Vth的電壓被施加到電阻層R時，可以在電阻層R中形成導電路徑，且電阻層R的電阻可以改變以執行記憶體操作。同時，當透過第一電壓端子V1T和第二電壓端子V2T向電阻層R施加讀取電壓時，可以在電阻層R中產生導電路徑，但是可能不產生電阻層R的相變化。包括在控制電路中的感測放大器可感測讀取電流的值，以確定電阻層R的電阻狀態。
因此，示例性實施方式的記憶體單元MC可透過使用位元線BL和字元線WL之間的電壓差來執行自選擇功能。
電阻層R可包括硫族化物成分。硫族化物成分可包括諸如In 2Sb 2Te 5、In 1Sb 2Te 4、In 1Sb 4Te 7等等的In-Sb-Te（IST）合金系中的至少兩種元素的合金、諸如Ge 8Sb 5Te 8、Ge 2Sb 2Te 5、Ge 1Sb 2Te 4、Ge 1Sb 4Te 7、Ge 4Sb 4Te 7等等的包含Ge-Sb-Te（GST）合金系中的至少兩種元素的合金。
電阻層R可包括硫族化物成分，諸如Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、In-Ge-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-P等。
記憶體單元MC可包括雙向閾值開關（OTS）層。OTS層可包括包含上述硫族化物成分中的任一成分的硫族化物成分。例如，OTS層可包括Te-As-Ge-Si、Ge-Te-Pb、Ge-Se-Te、Al-As-Te、Se-As-Ge-Si、Se-As-Ge-C、Se-Te-Ge-Si、Ge-Sb-Te-Se、Ge-Bi-Te-Se、Ge-As-Sb-Se、Ge-As-Bi-Te、Ge-As-Bi-Se等。
雖然未在圖中示出，但是可以透過從控制器提供的控制命令來整體控制可變電阻記憶體裝置100。控制器可向可變電阻記憶體裝置100提供控制命令，諸如位址命令、操作命令等。另外，數據可以在控制器和可變電阻記憶體裝置100之間對接。為了透過雙向電流來操作可變電阻記憶體裝置100的記憶體單元，控制器可以附加地向可變電阻記憶體裝置100提供用於改變電流方向的方向命令DIR。
可變電阻記憶體裝置100還可包括控制電路。控制電路可從控制器接收命令以產生各種信號。控制電路可包括解碼電路。解碼電路可接收位址命令以產生用於選擇記憶體單元的信號（在下文中，稱為選擇信號）。解碼電路可產生用於選擇層級位元線結構和層級字元線結構中的全域位元線開關、全域字元線開關、局部位元線開關和局部字元線開關的選擇信號。
層級位元線結構中的全域位元線、全域位元線開關、局部位元線和局部位元線開關以及層級字元線結構中的全域字元線、全域字元線開關、局部字元線和局部字元線開關可形成在控制電路中。
控制電路可定位在與包括記憶體單元MC的記憶體單元陣列可以位於的水平面共面的水平面上。可替代地，控制電路可定位在記憶體單元陣列下方。其中控制電路定位在記憶體單元陣列下方的結構可被稱為單元下外圍電路（periphery under cell, PUC）結構，稍後對此說明。
圖3是示出根據示例性實施方式的可變電阻記憶體裝置的模式設置電路的電路圖。
參照圖1和圖3，模式設置電路105可包括正向確定單元105a和反向確定單元105b。
正向確定單元105a可回應於正向致能信號ENF將從第一電壓端子V1T提供的第一電壓V1輸出到第一全域位元線GBL1。例如，正向確定單元105a可包括轉移閘TG1和反相器IN1。轉移閘TG1可包括PMOS電晶體和NMOS電晶體。例如，正向致能信號ENF和透過反相器IN1反相的反相正向致能信號ENFB可分別輸入到轉移閘TG1中的PMOS電晶體和NMOS電晶體，使得轉移閘TG1可以導通。因此，第一電壓V1可以被選擇性地提供給第一全域位元線GBL1。
反向確定單元105b可回應於反向致能信號ENR將從第一電壓端子V1T提供的第一電壓V1輸出到第二全域字元線GWL2。例如，反向確定單元105b可包括轉移閘TG2和反相器IN2。反向致能信號ENR可以輸入到轉移閘TG2的PMOS電晶體。透過反相器IN2反相的反相反向致能信號ENRB可以輸入到轉移閘TG2的NMOS電晶體。當反向致能信號ENR被致能為低位準時，轉移閘TG2可以導通。因此，第一電壓V1可以被選擇性地提供給第二全域字元線GWL2。
正向致能信號ENF和反向致能信號ENR可透過使用基於從控制器提供的方向命令的方向控制信號（未示出）而產生，但不限於此。例如，每當產生方向命令時，正向致能信號ENF的位準和反向致能信號ENR的位準可以被改變。
圖4A是示出根據示例性實施方式的可變電阻記憶體裝置的第一電流施加塊的電路圖。
參照圖1至圖4A，第一電流施加塊110可施加從被選記憶體單元MC的位元線BL流向字元線WL的電流。該電流可被稱為正向電流FWD。
第一電流施加塊110可包括第一層級位元線結構120和第一層級字元線結構130。
第一層級位元線結構120可包括用於從第一全域位元線GBL1向第一位元線BL傳輸電流和電壓的導電路徑。第一全域位元線GBL1可以選擇性地從正向確定單元105a接收第一電壓V1。第一層級位元線結構120可包括第一全域位元線GBL1、第一全域位元線開關P1、第一局部位元線LBL1和第一局部位元線開關P2。第一全域位元線GBL1和第一局部位元線LBL1可包括按層級佈置的導電線。
第一全域位元線開關P1可回應於第一全域位元線選擇信號GYPB將第一全域位元線GBL1中的第一電壓V1傳輸到第一連接節點nd1。第一連接節點nd1可以被示為第一全域位元線開關P1和第一局部位元線開關P2上的連接節點。然而，第一連接節點nd1可對應於第一局部位元線LBL1。例如，第一全域位元線開關P1可包括PMOS電晶體作為上拉元件。
第一局部位元線開關P2可連接在第一連接節點nd1和位元線BL之間。第一局部位元線開關P2可以回應於第一局部位元線選擇信號LYPB選擇性地將第一連接節點nd1的電壓傳輸到位元線BL。例如，第一局部位元線開關P2可包括PMOS電晶體作為上拉元件。
在示例性實施方式中，圖中示出了被選第一全域位元線GBL1、被選第一局部位元線LBL1和被選位元線BL。可替代地，可變電阻記憶體裝置100可包括多個第一全域位元線GBL1、多個第一局部位元線LBL1和多個位元線BL。
例如，多個第一局部位元線LBL1可連接到一個第一全域位元線GBL1。第一全域位元線開關P1可連接到多個第一局部位元線LBL1。另外，多個位元線BL可連接到一個第一局部位元線LBL1。第一局部位元線開關P2可連接到多個位元線BL。
第一全域位元線開關P1和第一局部位元線開關P2可分別包括多個開關。多個開關P1和P2可以透過從控制電路提供的第一全域位元線選擇信號GYPB＜n＞和第一局部位元線選擇信號LYPB＜n＞而被選擇性地接通。該結構可應用到第二層級位元線結構150。
如上所述，位元線BL可對應於記憶體單元MC的第一電極。當第一全域位元線開關P1和第一局部位元線開關P2被接通時，第一電壓V1可施加到被選位元線BL。
第一層級位元線結構120還可包括並不主動參與用於施加正向電流FWD的操作的第一放電開關P3。第一放電開關P3可連接在放電電壓端子Vdis和第一連接節點nd1（即，第一局部位元線LBL1）之間。在示例性實施方式中，第一放電開關P3可包括多個開關，每個開關對應於第一全域位元線開關P1中的一個。
第一放電開關P3可包括具有與第一全域位元線開關P1和第一局部位元線開關P2的電晶體的類型基本相同的類型的電晶體，例如PMOS電晶體，來作為上拉元件。例如，放電電壓端子Vdis可包括接地電壓。第一放電開關P3可以回應於第一控制信號CTRL1將第一局部位元線LBL1的電壓（即，被選位元線BL的殘餘電壓）放電到放電電壓端子Vdis。第一控制信號CTRL1可以基於方向命令DIR而被產生，稍後會說明。
第一層級字元線結構130可產生配置成提供從字元線WL到第一全域字元線GWL1的電流和電壓的導電路徑。第一層級字元線結構130可包括第一全域字元線GWL1、第一全域字元線開關N1、第一局部字元線LWL1和第一局部字元線開關N2。第一全域字元線GWL1和第一局部字元線LWL1可包括按層級佈置的導電線。
第一局部字元線開關N2可以回應於第一局部字元線選擇信號LXN而在字元線WL和第二連接節點nd2（即，第一局部字元線LWL1）之間形成導電路徑。
第一局部字元線開關N2可以回應於第一局部字元線選擇信號LXN選擇性地連接在字元線WL和第二連接節點nd2（即，第一局部字元線LWL1）之間。第一局部字元線選擇信號LXN可以是稍後說明的從第一子解碼器SB1提供的用於控制電流方向和放電方向的子解碼信號。
第一全域字元線開關N1可以回應於第一全域字元線選擇信號GXN選擇性地連接在第二連接節點（即，第一局部字元線LWL1）和第一全域字元線GWL1之間。第一全域字元線GWL1可連接到第二電壓端子V2T以接收第二電壓V2。第二電壓V2可以比第一電壓V1低一閾值電壓Vth。例如，第二電壓V2可具有負位準。第一全域字元線開關N1和第一局部字元線開關N2可包括NMOS電晶體作為下拉元件。
在示例性實施方式中，圖中示出了被選第一全域字元線GWL1、被選第一局部字元線LWL1和被選字元線WL。然而，可變電阻記憶體裝置100可包括多個第一全域字元線GWL1、多個第一局部字元線LWL1和多個字元線WL。
例如，多個第一局部字元線LWL1可連接到一個第一全域字元線GWL1。第一全域字元線開關N1可連接到多個第一局部字元線LWL1。另外，多個字元線WL可連接到一個第一局部字元線LWL1。第一局部字元線開關N2可連接到多個字元線WL。因此，第一全域字元線開關N1和第一局部字元線開關N2可分別包括多個開關。第一全域字元線開關N1可以透過第一全域字元線選擇信號GXN被選擇性地接通。第一局部字元線開關N2可以透過從控制電路提供的第一局部字元線選擇信號LXN被選擇性地接通。
第一層級字元線結構130還可包括不主動參與用於施加正向電流FWD的操作的第二放電開關N3。第二放電開關N3可連接在放電電壓端子Vdis和第一局部字元線LWL1之間。第二放電開關N3可包括具有與第一全域字元線開關N1和第一局部字元線開關N2的電晶體的類型基本相同的類型的電晶體，例如，NMOS電晶體。第二放電開關N3可以回應於反相第一全域字元線選擇信號GXNB使第一局部字元線LWL1的電壓（即，字元線WL的殘餘電壓）放電。另外，第二放電開關N3可對應於第一局部字元線LWL1。
第一電流施加塊110可以如下操作。
當正向電流FWD施加到被選記憶體單元MC時，可以基於正向確定單元105a的操作將第一電壓V1提供給第一全域位元線GBL1。控制電路可以將第一全域位元線選擇信號GYPB和第一局部位元線選擇信號LYPB致能為邏輯“低”位準。控制電路可以將第一局部字元線選擇信號LXN和第一全域字元線選擇信號GXN致能為邏輯“高”位準。因此，第一全域位元線開關P1、第一局部位元線開關P2、第一局部字元線開關N2和第一全域字元線開關N1可被接通，以產生大於一閾值電壓Vth的位元線BL和字元線WL之間的電壓差。因此，透過第一電壓V1傳輸到位元線BL的電流可以經由記憶體單元MC流到字元線WL中。在該過程中，可以在記憶體單元MC的電阻層R中產生相變。相變可以是根據第一電壓V1的種類的置位狀態、重置狀態或讀取狀態。
圖4B是示出根據示例性實施方式的可變電阻記憶體裝置的第二電流施加塊的電路圖。
參照圖1至圖4B，第二電流施加塊160可以施加從被選記憶體單元MC的字元線WL流向位元線BL的電流。該電流可被稱為反向電流RVS。
第二電流施加塊160可包括第二層級字元線結構140和第二層級位元線結構150。
第二層級字元線結構140可包括用於從第二全域字元線GWL2向第二字元線WL傳輸電流和電壓的導電路徑。第二全域字元線GWL2配置成向字元線WL傳輸從反向確定單元105b輸出的第一電壓V1。第二層級字元線結構140可包括第二全域字元線GWL2、第二全域字元線開關P4、第二局部字元線LWL2和第二局部字元線開關P5。第二全域字元線GWL2和第二局部字元線LWL2可包括按層級佈置的導電線。
第二全域字元線開關P4可連接在第二全域字元線GWL2和對應於第二局部字元線LWL2的第三連接節點nd3之間。第二全域字元線開關P4可以回應於第二全域字元線選擇信號GXPB向第二局部字元線LWL2傳輸被選第二全域字元線GWL2的電壓（例如，第一電壓V1）。第二局部字元線開關P5可連接在第二局部字元線LWL2和字元線WL之間。第二局部字元線開關P5可以回應於第二局部字元線選擇信號LXPB向被選字元線WL傳輸第二局部字元線LWL2的電壓。例如，第二全域字元線開關P4和第二局部字元線開關P5可包括PMOS電晶體作為上拉元件。
第二層級字元線結構140還可包括不主動參與用於施加反向電流RVS的操作的第三放電開關P6。第三放電開關P6連接在放電電壓端子Vdis和第二局部字元線LWL2之間。第三放電開關P6可包括具有與第二全域字元線開關P5和第二局部字元線開關P4的電晶體的類型基本相同的類型的電晶體，例如，PMOS電晶體。第三放電開關P6可以回應於第二控制信號CTRL2使第二局部字元線LWL2的電壓（即，字元線WL的殘餘電壓）放電。第二控制信號CTRL2可相對於第一控制信號CTRL1具有反相位準。第三放電開關P6可連接到第二局部字元線LWL2。
第二層級位元線結構150可包括配置成傳輸從位元線BL至第二全域位元線GBL2的電流的導電路徑。第二層級位元線結構150可包括第二全域位元線GBL2、第二全域位元線開關N4、第二局部位元線LBL2和第二局部位元線開關N5。
第二局部位元線開關N5可連接在位元線BL和對應於第二局部位元線LBL2的第四連接節點nd4之間。第二局部位元線開關N5可以回應於第二局部位元線選擇信號LYN電連接在第四連接節點nd4和位元線BL之間。第二局部位元線選擇信號LYN可以是稍後說明的從第二子解碼器SB2提供的用於控制電流方向和放電方向的子解碼信號。
第二全域位元線開關N4可連接在第四連接節點nd4和第二全域位元線GBL2之間。第二全域位元線開關N4可以回應於第二全域位元線選擇信號GYN電連接在第二全域位元線GBL2和第四連接節點nd4之間。例如，第二全域位元線開關N4和第二局部位元線開關N5可包括NMOS電晶體。
第二層級位元線結構150還可包括不主動參與用於施加反向電流RVS的操作的第四放電開關N6。第四放電開關N6連接在放電電壓端子Vdis和第二局部位元線LBL2之間。第四放電開關N6可包括具有與第二全域位元線開關N4和第二局部位元線開關N5的電晶體的類型基本相同的類型的電晶體，例如，NMOS電晶體。第四放電開關N6可以回應於反相第二全域位元線選擇信號使第二局部位元線LBL2的電壓（即，位元線BL的殘餘電壓）放電。另外，第四放電開關N6可連接到第二局部位元線LBL2。
第二電流施加塊160可以如下操作。
當確定向被選記憶體單元MC施加反向電流RVS時，可以基於反向確定單元105b的操作將第一電壓V1提供給第二全域字元線GWL2。控制電路可以將第二全域字元線選擇信號GXPB和第二局部字元線選擇信號LXPB致能為低位準，並且將第二局部位元線選擇信號LYN和第二全域位元線選擇信號GYN致能為高位準。因此，第二全域字元線開關P4、第二局部字元線開關P5、第二局部位元線開關N5和第二全域位元線開關N4可以被接通。因此，反向電流RVS可以從字元線WL經由記憶體單元MC流向第二全域位元線GBL2以執行記憶體操作。
圖5A是示出根據示例性實施方式的第一放電塊的電路圖。
參照圖1至圖5A，可變電阻記憶體裝置100可包括第一放電塊165a。在向被選記憶體單元MC施加正向電流FWD之後，第一放電塊165a可以使位元線BL和字元線WL中的殘餘電壓放電。
第一放電塊165a可以是第二層級字元線結構140和第二層級位元線結構150的一部分。
第一放電塊165a可包括第二層級字元線結構140中的第三放電開關P6和第二局部字元線開關P5以及第二層級位元線結構150中的第二局部位元線開關N5和第四放電開關N6。
例如，控制電路可以將第二控制信號CTRL2和第二局部字元線選擇信號LXPB致能為低位準，以接通第三放電開關P6和第二局部字元線開關P5。第二控制信號CTRL2可以預設為在放電操作中被致能。因此，可以在字元線WL和放電電壓端子Vdis之間形成第一放電路徑D_a，以經由第一放電路徑D_a使字元線WL的殘餘電壓放電。第一放電路徑D_a可以基於在施加正向電流FWD時可能不操作的開關P3、P2、N2和N3的操作而形成。由於在施加正向電流FWD時被驅動的開關可以不同於在放電操作中被驅動的開關，因此可以減小由開關的連續操作引起的應力。
控制電路可以將由第二子解碼器SB2控制的第二局部位元線選擇信號LYN和反相第二全域位元線選擇信號GYNB致能，以接通第二局部字元線開關N5和第四放電開關N6。反相第二全域位元線選擇信號GYNB可以預設為在放電操作中被致能。因此，可以在位元線BL和放電電壓端子Vdis之間形成第二放電路徑D_b。可以透過使用在施加正向電流FWD時可能不操作的開關來使位元線BL的殘餘電壓放電。
圖5B是示出根據示例性實施方式的第二放電塊的電路圖。
參照圖1至圖5B，可變電阻記憶體裝置100可包括第二放電塊165b。在向被選記憶體單元MC施加反向電流RVS之後，第二放電塊165b可以使位元線BL和字元線WL中的殘餘電壓放電。
第二放電塊165b可包括第一層級位元線結構120和第一層級字元線結構130。
第二放電塊165b可包括第一層級位元線結構120中的第一放電開關P3和第一局部位元線開關P2以及第一層級字元線結構130中的第一局部字元線開關N2和第二放電開關N3。
例如，控制電路可以將第一控制信號CTRL1和第一局部位元線選擇信號LYPB致能為低位準，以接通第一放電開關P3和第一局部位元線開關P2。第一控制信號CTRL1可以預設為在放電操作中被致能。因此，可以在位元線BL和放電電壓端子Vdis之間形成第三放電路徑D_c。第三放電路徑D_c可基於在施加反向電流RVS時可能不操作的開關P2和P3的操作而形成。
控制電路可以將由第一子解碼器SB1控制的第一局部字元線選擇信號LXN和反相第一全域字元線選擇信號GXNB致能為高位準，使得第一局部字元線開關N2和第二放電開關N3可以被接通。反相第一全域字元線選擇信號GXNB可以預設為在放電操作中被致能。因此，可以在位元線BL和放電電壓端子Vdis之間形成第四放電路徑D_d。第四放電路徑D_d可透過在施加反向電流RVS時可能不操作的開關N2和N3而形成。
在下文中，將詳細說明透過電流施加類型驅動連接在層級位元線結構和層級字元線結構之間的記憶體單元的方法。為了便於說明，從位元線BL流向字元線的電流可定義為正向電流FWD，且從字元線WL流向位元線BL的電流可定義為反向電流RVS，或者反之亦然。
根據正向電流的施加來驅動記憶體單元
＜非被選記憶體單元的驅動：空閒＞
圖6是示出根據示例性實施方式的用於向可變電阻記憶體裝置的記憶體單元施加正向電流的開關的選擇信號的電壓位準的電壓時序圖，且圖7是示出根據示例性實施方式的可變電阻記憶體裝置中的記憶體單元的未被選擇狀態的電路圖。
參照圖6和圖7，當記憶體墊致能信號MAT_EN和單元選擇信號Cell_Select中的至少一個被禁止時，對應的記憶體單元MC不可導通。即，在對應的記憶體單元MC中可不執行記憶體操作。
可以使用讀/寫致能信號RD/WT來確定記憶體操作的種類。
記憶體墊致能信號MAT_EN可以是記憶體墊選擇信號。可以基於從控制器提供的位址命令從控制電路產生記憶體墊選擇信號。可以與產生DRAM或PCRAM的通用記憶體墊致能信號基本相同的方式產生記憶體墊致能信號MAT_EN。
可以透過將行位址與列位址結合來獲得單元選擇信號Cell_Select。在示例性實施方式中，單元選擇信號Cell_Select可以用於確定位於特定位址的記憶體單元MC是否導通。
放電致能信號DIS_EN可以在單元選擇信號Cell_Select被禁止時被致能。可以回應於放電致能信號DIS_EN而輸出用於啟用第一放電塊165a中的開關的信號。
另外，可以從控制電路產生讀/寫致能信號RD/WT、記憶體墊致能信號MAT_EN、單元選擇信號Cell_Select和放電致能信號DIS_EN。控制電路可基於從控制器提供的控制命令來產生讀/寫致能信號RD/WT、記憶體墊致能信號MAT_EN、單元選擇信號Cell_Select和放電致能信號DIS_EN。
當施加到位元線BL的電壓與施加到字元線WL的電壓基本相同時，或者當位元線BL和字元線WL之間的電壓差低於一閾值電壓Vth時，記憶體單元MC不可導通。
可變電阻記憶體裝置100的控制電路可以將反相第二全域位元線選擇信號GYNB和第二局部位元線選擇信號LYN致能為高位準，使得特定記憶體單元MC不可被選擇。第二層級位元線結構150中的第四放電開關N6和第二局部位元線開關N5可以被接通以將對應於放電電壓的接地電壓傳輸到位元線BL。
另外，反相第一全域字元線選擇信號GXNB和第一局部字元線選擇信號LXN可以被致能為高位準，使得第一層級字元線結構130中的第二放電開關N3和第一局部字元線開關N2可以被接通。因此，接地電壓則可以被施加到字元線WL。其結果是，位元線BL的電壓可以與字元線WL的電壓基本相同，使得記憶體單元MC可以轉換為空閒狀態。
可替代地，第一層級位元線結構120中的第一放電開關P3和第一局部位元線開關P2可以被接通以將接地電壓施加到位元線BL，由此向記憶體單元MC提供空閒狀態。同時，第二層級字元線結構140中的第三放電開關P6和第二局部字元線開關P5可以被接通，以將接地電壓施加到字元線WL。
然而，由於NMOS電晶體的操作速度可以比NMOS電晶體的操作速度快，所以包括NMOS電晶體的第四放電開關N6、第二局部位元線開關N5、第一局部字元線開關N2和第二放電開關N3可以被接通，以向記憶體單元MC提供空閒狀態，使得可變電阻記憶體裝置100可具有提升的操作速度。
另外，第一電壓V1或第二電壓V2可被施加到位元線BL和字元線WL。然而，電壓可能引起開關的劣化。因此，有利的是使用穩定的放電路徑。
＜驅動被選記憶體單元：M_OP＞
圖8是示出根據示例性實施方式的用於向可變電阻記憶體裝置的被選記憶體單元施加正向電流的操作的電路圖。
參照圖6和圖8，當讀/寫致能信號RD/WT、記憶體墊致能信號MAT_EN和單元選擇信號Cell_Select被致能且放電致能信號DIS_EN被禁止時，特定記憶體墊中的特定位址的記憶體單元MC可以被選擇，使得記憶體單元MC可以進入記憶體操作區段M_OP。
在正向電流施加模式中，模式設置電路105的正向確定單元105a可以回應於正向致能信號ENF將第一電壓V1傳輸至第一全域位元線GBL1。如上所述，可從第一電壓端子V1T提供第一電壓V1。另外，可以基於從控制器提供的方向命令從控制電路產生正向致能信號ENF。
為了透過第一電壓V1向被選記憶體單元MC提供正向電流FWD，控制電路可輸出被致能為低位準的第一全域位元線選擇信號GYPB和第一局部位元線選擇信號LYPB。因此，第一全域位元線開關P1和第一局部位元線開關P2可以接通，使得傳輸到第一全域位元線GBL1的第一電壓V1可以經由第一局部位元線LBL1傳輸到位元線BL。
在正向電流施加模式中，控制電路可輸出被致能為高位準的第一局部字元線選擇信號LXN和第一全域字元線選擇信號GXN。因此，第一局部字元線開關N2和第一全域字元線開關N1可以接通，使得字元線WL的電勢可下拉到被提供有第二電壓V2的第一全域字元線GWL1。
由於第一電壓V1可以比第二電壓V2高出一閾值電壓Vth，因此可以在位元線BL和字元線WL之間產生大於一閾值電壓的電壓差，從而使記憶體單元MC可以導通。因此，由於位元線BL的電勢可以高於字元線WL的電勢，所以正向電流FWD可以從位元線BL流向字元線WL以執行記憶體單元MC的記憶體操作。
記憶體操作可以根據第一電壓V1和第二電壓V2的位準和施加類型而分類為置位狀態、重置狀態和讀取狀態。
參照圖6，第一全域位元線選擇信號GYPB和第二全域字元線選擇信號GXPB可具有基本相同的信號位準。另外，第一局部位元線選擇信號LYPB和第二局部字元線選擇信號LXPB可具有基本相同的信號位準。因此，可以為第二全域字元線開關P4和第二局部字元線開關P5以及第一全域位元線開關P1和第一局部位元線開關P2提供接通條件。然而，由於模式設置電路105的反向確定單元105b可能未被驅動，因此第二層級字元線結構140可以處於浮置狀態。
另外，第一全域字元線選擇信號GXN和第二全域位元線選擇信號GYN可以具有基本相同的位準。相比而言，根據示例性實施方式，可以透過單獨地控制第二局部位元線選擇信號LYN和第一局部字元線選擇信號LXN來產生正向電流路徑。因此，第二局部位元線選擇信號LYN和第一局部字元線選擇信號LXN可以被第一子解碼器SB1和第二子解碼器SB2單獨地控制，以選擇性地產生正向電流路徑。
第一子解碼器SB1可以將第二局部位元線選擇信號GYN禁止為低位準，以阻斷第二層級位元線結構150的導電路徑。第二子解碼器SB2可以將第二局部字元線選擇信號GXN致能為高位準，以在第一層級字元線結構130中形成導電路徑。
因此，正向電流FWD可以從第一層級位元線結構120經由記憶體單元MC流向第一層級字元線結構130以執行記憶體單元MC的記憶體操作。
可以透過禁止放電致能信號DIS_EN來關閉第一放電開關至第四放電開關P3、N3、P6和N6。
＜被選記憶體單元的放電驅動：DIS＞
圖9是示出根據示例性實施方式的透過使用正向電流被執行記憶體操作的可變電阻記憶體裝置的記憶體單元的放電操作的電路圖。
參照圖6和圖9，當利用正向電流FWD的記憶體操作（即，記憶體操作區段M_OP）完成時，單元選擇信號Cell_Select可以被禁止為低位準，而讀/寫致能信號RD/WT和記憶體墊致能信號MAT_EN被致能為高位準。放電致能信號DIS_EN可以回應於單元選擇信號Cell_Select被禁止而被致能。
透過將放電致能信號DIS_EN致能，位元線BL和字元線WL中的殘餘電壓可以經由放電端子Vdis而被放電。
由於先前的步驟可以執行利用正向電流FWD的記憶體操作，當放電致能信號DIS_EN被致能時，第一控制信號CTRL1可以被禁止且第二控制信號CTRL2和第二局部字元線選擇信號LXPB可以被致能為低位準。因此，第二層級字元線結構140中的第三放電開關P6和第二局部字元線開關P5可以接通以在第二層級字元線結構140中形成第一放電路徑D_a。其結果是，字元線WL的殘餘電壓可以經由第一放電路徑D_a被放電。
另外，當放電致能信號DIS_EN被致能時，第二局部位元線選擇信號LYN和反相第二全域位元線選擇信號GYNB可以被致能為高位準且第二全域位元線選擇信號GYN可以被禁止為低位準，以在第二層級位元線結構150中形成第二放電路徑D_b。因此，位元線BL的殘餘電壓可以經由第二放電路徑D_b被放電。
通用雙向電流驅動類型的可變電阻記憶體裝置中的連接到被選位元線和被選字元線的所有放電開關均可以被驅動。
相比之下，示例性實施方式的第一放電開關P3和第三放電開關P6不可接收反相第一全域位元線選擇信號GYPB和反相第二全域字元線選擇信號GXPB。第一放電開關P3和第三放電開關P6可由第一控制信號CTRL1和第二控制信號CTRL2單獨地控制，使得第一放電開關P3和第三放電開關P6可以被選擇性地驅動。
因此，示例性實施方式的控制電路可以選擇性地將控制信號CTRL2、LXPB、LYN和GYNB致能，以在第二層級字元線結構140和第二層級位元線結構150中形成放電路徑D_a和D_b，從而防止傳輸正向電流FWD的開關P1、P2、N1和N2連續地操作。
其結果是，電流的施加方向和放電方向可以交替改變，從而提升開關的可靠性。
根據反向電流施加類型來驅動記憶體單元
＜驅動非被選記憶體單元：空閒＞
可保持位元線BL和字元線WL之間的電壓差，該電壓差小於或等於一閾值電壓，以防止任何電流流經根據反向電流施加類型的空閒記憶體單元MC，類似於圖7中的根據正向電流施加類型的空閒記憶體單元。因此，記憶體單元MC可以以與適用於圖7中的記憶體單元的那些相似的方式轉換為空閒狀態，因此本文中為簡潔起見將省略對於上述方式的任何進一步說明。
＜驅動被選記憶體單元：M_OP＞
圖10是示出根據示例性實施方式的用於向可變電阻記憶體裝置的記憶體單元施加反向電流的開關的選擇信號的電壓位準的電壓時序圖，且圖11是示出根據示例性實施方式的用於向可變電阻記憶體裝置的被選記憶體單元施加反向電流的操作的電路圖。
參照圖10和圖11，當讀/寫致能信號RD/WT、記憶體墊致能信號MAT_EN和單元選擇信號Cell_Select被致能為高位準時，放電致能信號DIS_EN可以被禁止為低位準。因此，與位於特定記憶體墊的特定位址的記憶體單元MC連接的所有的放電開關P3、N3、P6和N6均可以被關閉。
在反向電流施加模式中，模式設置電路105的反向確定單元105b可以回應於反向致能信號ENR而向第二全域字元線GWL2施加第一電壓V1。反向致能信號ENR可具有與正向致能信號ENF的位準相反的位準。
為了向被選記憶體單元MC提供反向電流RVS，控制電路可輸出被致能為低位準的第二全域字元線選擇信號GXPB和第二局部字元線選擇信號LXPB。因此，第二全域字元線開關P4和第二局部字元線開關P5可以被接通，使得第一電壓V1可以被傳輸到字元線WL。
控制電路可輸出被致能為高位準的第二局部位元線選擇信號LYN和第二全域位元線選擇信號GYN，以在第二層級位元線結構150中形成電流路徑。
因此，第二局部位元線開關N5和第二全域位元線開關N6可以被接通。位元線BL的電壓可以被下拉到可被提供有具有負位準的第二電壓V2的第二全域位元線GBL2。由於施加到字元線WL的第一電壓V1可以比施加到字元線WL的第二電壓V2高出一閾值電壓Vth以上，因此記憶體單元MC可以導通以在記憶體單元MC中形成導電路徑。其結果是，反向電流RVS可以從第二層級字元線結構140流向第二層級位元線結構150。即，記憶體單元MC可透過使用從字元線WL流向位元線BL的反向電流RVS來執行記憶體操作。
參照圖10，控制第一層級位元線結構120的開關P1和P2的第一全域位元線選擇信號GYPB和第一局部位元線選擇信號LYPB可具有與第二全域字元線選擇信號GXPB和第二局部字元線選擇信號LXPB的位準基本相同的位準。因此，第一全域位元線開關P1和第一局部位元線開關P2可以被接通。然而，因為模式設置電路105的正向確定單元105a可能未被驅動，因此第一層級位元線結構120可以處於浮置狀態。
在記憶體操作區段M_OP中，第一子解碼器SB1可輸出具有與從第二子解碼器SB2輸出的第二局部位元線選擇信號LYN的位準相反的位準的第一局部字元線選擇信號LXN。其結果是，在第一層級字元線結構130中不可形成電流路徑。
＜被選記憶體單元的放電驅動：DIS＞
圖12是示出根據示例性實施方式的透過使用正向電流被執行記憶體操作的可變電阻記憶體裝置的記憶體單元的放電操作的電路圖。
參照圖10和圖12，當利用反向電流RVS的記憶體操作（即，記憶體操作區段M_OP）完成時，單元選擇信號Cell_Select可以被禁止為低位準，而讀/寫致能信號RD/WT和記憶體墊致能信號MAT_EN被致能為高位準。放電致能信號DIS_EN可以回應於被禁止的單元選擇信號Cell_Select而被致能。
透過將放電致能信號DIS_EN致能，位元線BL和字元線WL中的殘餘電壓可以經由放電端子Vdis而被放電。
由於先前步驟可以執行利用反向電流RVS的記憶體操作，因此可變電阻記憶體裝置100不可操作反向電流RVS的路徑上的開關。可以較佳地經由另一電流路徑使位元線BL和字元線WL中的殘餘電壓放電。
即，當放電致能信號DIS_EN被致能時，第一控制信號CTRL1和第一局部位元線選擇信號LYPB可以被致能為低位準。因此，第一放電開關P3和第一局部位元線開關P2可以被接通以在第一層級位元線結構120中形成第三放電路徑D_c。其結果是，位元線BL的殘餘電壓可以經由第三放電路徑D_c被放電。
另外，當放電致能信號DIS_EN被致能時，第一局部字元線選擇信號LXN和反相第一全域字元線選擇信號GXNB可以被致能為高位準。因此，第一局部字元線開關N2和第二放電開關N3可以被接通以在第一層級字元線結構130中形成第四放電路徑D_d。因此，字元線WL的殘餘電壓可以經由第四放電路徑D_d被放電到放電端子Vdis。
當第一控制信號CTRL1被致能時，第一子解碼器SB1可輸出被致能的第一局部字元線選擇信號LXN，使得從第二子解碼器SB2輸出的第二控制信號CTRL2和第二局部位元線選擇信號LYN可以被禁止。其結果是，在第二層級字元線結構140和第二層級位元線結構150中不可形成供反向電流RVS流過的放電路徑。
因此，可以防止開關的連續操作，從而減小開關上的應力。
根據示例性實施方式，可以透過具有數量減少的放電開關以及控制記憶體單元的電流方向的子解碼器的記憶體單元來執行雙向記憶體單元的記憶體操作和放電操作。因此，還可以減少記憶體單元的面積和用於驅動記憶體單元的控制電路的面積，從而減少記憶體墊的總面積。
另外，第一層級位元線結構和第二層級位元線結構以及第一層級字元線結構和第二層級字元線結構中的放電開關的類型可與全域/局部位元線開關和全域/局部字元線開關的類型基本相同。因此，還可以減少記憶體單元中的接觸區域的面積。
此外，在示例性實施方式的結構中，如圖7、圖8、圖9、圖11和圖12所示，第一層級位元線結構120和第二層級位元線結構150以及第一層級字元線結構130和第二層級字元線結構140可具有軌道形狀。可替代地，第一層級位元線結構120和第二層級位元線結構150以及第一層級字元線結構130和第二層級字元線結構140可以豎直地佈置。
圖13是示出根據示例性實施方式的具有多個記憶體墊的可變電阻記憶體裝置的立體圖，且圖14是示出根據示例性實施方式的記憶體單元的佈置的視圖。
參照圖13，示例性實施方式的可變電阻記憶體裝置100可包括佈置在半導體基底210之上的記憶體墊層220。例如，記憶體墊層220可包括多個記憶體墊MAT1~MAT4。
控制電路215可佈置在半導體基底210和記憶體墊層220之間。用於控制開關P1~P6和N1~N6的控制信號產生器可形成在控制電路215處。另外，控制電路215可基於從控制器提供的方向命令DIR來產生正向致能信號ENF、反向致能信號ENR以及放電控制信號CTRL1和CTRL2。如上所述，控制電路215可包括用於控制第一局部字元線選擇信號LXN和第二局部位元線選擇信號LYN的第一子解碼器SB1和第二子解碼器SB2，從而經由電流路徑來產生正向電流路徑、反向電流路徑和放電路徑。另外，控制電路215中可以佈置有諸如電壓產生電路、感測放大器等的各種控制電路以及層級位元線結構和層級字元線結構中的元件。
控制電路215可以分類為對應於記憶體墊MAT1~MAT4的第一至第四控制電路區域215a、215b、215c和215d。例如，第一控制電路區域215a可控制第一記憶體墊MAT1中的記憶體單元MC。
如圖14所示，記憶體墊MAT1~MAT4中的每一個可包括多個字元線WL1~WL4、多個位元線BL1~BL4以及記憶體單元MC。記憶體單元MC可包括電阻層R、作為電極的在電阻層R之上和之下的位元線的數個部分以及在電阻層R之上和之下的字元線的數個部分。在示例性實施方式中，層級位元線結構120和150以及層級字元線結構130和140可佈置成軌道形狀。可替代地，字元線WL1~WL4和位元線BL1~BL4可以彼此相交。
記憶體墊MAT1~MAT4中的每一個可包括具有字元線WL、記憶體單元MC和位元線BL的單個記憶體單元陣列層。可替代地，記憶體墊MAT1~MAT4中的每一個可包括多個記憶體單元陣列層。在這種情況下，記憶體單元陣列的一層可被稱為甲板。
圖15A是示出根據示例性實施方式的記憶體墊的平面圖，且圖15B是示出根據示例性實施方式的控制電路的平面圖。記憶體墊中的每一個和對應於記憶體墊的控制電路區域可分別具有基本相同的構造。因此，圖15A和圖15B可以示出記憶體墊和控制電路區域之中的第一記憶體墊MAT1和第一控制電路區域215a。
參照圖15A，記憶體墊可以分類為多個子記憶體墊Sub_a~Sub_d。具體地，記憶體墊中的對應於記憶體單元MC的子記憶體墊Sub_a~Sub_d可以被控制。當在沒有子記憶體墊Sub_a~Sub_d的分類的情況下字元線WL和位元線BL在記憶體墊的寬度方向和長度方向上延伸時，字元線WL和位元線BL的長度可以如此長而使其增加信號延遲。因此，為了有效地將信號傳輸到記憶體單元MC，可以對一個記憶體墊MAT中的子記憶體墊Sub_a~Sub_d進行控制。
參照圖15B，第一控制電路區域215a可以分類為對應於子記憶體墊Sub_a~Sub_d的多個副控制電路區域215a-1~215a-4。副控制電路區域215a-1~215a-4中的每一個可控制對應於子記憶體墊Sub_a~Sub_d之一的記憶體單元MC。另外，副控制電路區域215a-1~215a-4中的每一個可控制相鄰子記憶體墊Sub_a~Sub_d中的記憶體單元MC的一部分。
圖16是示出根據示例性實施方式的對應於子記憶體墊的副控制電路區域的架構的視圖。
圖16可以主要示出對應於第一子記憶體墊Sub_a的第一副控制電路區域215a-1。為了解釋第一副控制電路區域215a-1和相鄰副控制電路區域之間的關係，還可以部分地示出該相鄰副控制電路區域。
第一副控制電路區域215a-1可包括第一層級位元線塊120S、第一層級字元線塊130S、第二層級字元線塊140S、第二層級位元線塊150S、第一方向設置塊170或170-1、以及第二方向設置塊180或180-1。
第一層級位元線塊120S可包括第一局部位元線選擇器121、第一全域位元線選擇器123和第一放電選擇器125。
第一局部位元線選擇器121可以是其中可以佈置有用於選擇性地將第一局部位元線LBL1與位元線BL連接的第一局部位元線開關P2的區域。例如，第一局部位元線開關P2的數量可對應於位元線BL的數量。
第一全域位元線選擇器123可以是其中可以佈置有用於選擇性地將第一全域位元線GBL1與第一局部位元線LBL1連接的第一全域位元線開關P1的區域。例如，第一全域位元線開關P1的數量可對應於第一局部位元線LBL1的數量。
第一放電選擇器125可以是其中可以佈置有連接在放電電壓端子Vdis和第一連接節點nd1之間的第一放電開關P3的區域。例如，第一放電開關P3的數量可對應於第一子記憶體墊Sub_a中的第一全域位元線GBL1的數量。
第一全域位元線GBL1、第一局部位元線LBL1和位元線BL的數量可以以解碼方式逐漸增加。因此，與位元線BL的數量對應的第一局部位元線開關P2的數量可以大於第一全域位元線開關P1和第一放電開關P3的數量。因此，第一局部位元線選擇器121可以佔據第一層級位元線塊120S的區域中的大部分。第一全域位元線選擇器123和第一放電選擇器125可以依次佔據第一層級位元線塊120S的剩餘區域。
在示例性實施方式中，第一層級位元線塊120S可以在y方向上延伸，但不限於此。集成在第一層級位元線塊120S中的開關（例如，電晶體）可具有相同類型的電晶體，例如，PMOS電晶體。因此，第一層級位元線塊120S可包括單個阱，例如，n阱。因此，用於形成不同類型的阱的空間裕度可以減少。另外，第一方向設置塊170或170-1可包括配置成向第一層級位元線塊120S的第一全域位元線GBL1供應第一電壓V1的模式設置電路105。因此，第一層級位元線塊120S可定位成與第一方向設置塊170相鄰。
第一層級字元線塊130S可包括第一局部字元線選擇器131、第一全域字元線選擇器133和第二放電選擇器135。
第一局部字元線選擇器131可以是其中可以佈置有用於選擇性地連接第一局部字元線LWL1和第一子記憶體墊Sub_a中的字元線WL的第一局部字元線開關N2的區域。例如，第一局部字元線開關N2的數量可對應於字元線WL的數量。
第一全域字元線選擇器133可以是其中可以佈置有第一全域字元線開關N1的區域，該第一全域字元線開關N1用於選擇性地連接第一副控制電路區域215a-1中的第一局部字元線LWL1和第一全域字元線GWL1。例如，第一全域字元線開關N1的數量可對應於第一局部字元線LWL1的數量。
第二放電選擇器135可以是其中可以佈置有連接在放電電壓端子Vdis和第二連接節點nd2之間的第二放電開關N3的區域。例如，第二放電開關N3的數量可對應於第一全域字元線GWL1的數量。
因此，第一局部字元線選擇器131可以佔據第一層級字元線塊130S的區域的大部分。第一全域字元線選擇器133和第二放電選擇器135可以依次佔據第一層級字元線塊130S的剩餘區域。在示例性實施方式中，第一層級字元線塊130S可以在x方向上延伸，但不限於此。集成在第一層級字元線塊130S中的開關可包括NMOS電晶體。因此，第一層級字元線塊130S可包括單個p阱。
在第一層級位元線塊120S和第一層級字元線塊130S之間可以形成正向偏置路徑。因此，考慮到佈線的設計效率，第一層級位元線塊120S的第一局部位元線選擇器121可定位成與第一層級字元線塊130S的第一局部字元線選擇器131相鄰。
第二層級字元線塊140S可包括第二局部字元線選擇器141、第二全域字元線選擇器143和第三放電選擇器145。類似於第一層級位元線塊120S，第二層級字元線塊140S可以在y方向上延伸。例如，第二層級字元線塊140S和第一層級位元線塊120S可定位在第一層級字元線塊130S的兩側。另外，第二層級字元線塊140S可以平行於第一層級位元線塊120S。如上所述，第二層級字元線塊140S可包括配置成從第二全域字元線GWL2接收第一電壓V1的PMOS電晶體，由此執行上拉操作。
在示例性實施方式中，由於第二層級字元線塊140S和第一層級字元線塊130S可包括不同類型的電晶體，因此第二層級字元線塊140S和第一層級字元線塊130S可以彼此分隔開以減少寄生元件的產生。
第二層級位元線塊150S可以平行於第一層級字元線塊130S而延伸。第二層級位元線塊150S可定位在第一層級位元線塊120S和第二層級字元線塊140S之間。第二層級位元線塊150S可包括第二局部位元線選擇器151、第二全域位元線選擇器153和第四放電選擇器155。第二局部位元線選擇器151可定位成與第二局部字元線選擇器141相鄰，以在第二層級位元線塊150S和第二層級字元線塊140S中形成反向電流路徑。另外，第二層級位元線塊150S中的開關可包括NMOS電晶體。
因此，具有PMOS電晶體的第一層級位元線塊120S和第二層級字元線塊140S可佈置在y方向上。第二層級位元線塊150S和第一層級字元線塊130S可以在x方向上延伸。
第一方向設置塊170或170-1可以選擇性地向在y方向上延伸的第一層級位元線塊120S和沿著x方向相鄰於第一副控制電路區域215a-1的第二層級字元線塊140S提供第一電壓V1。例如，第一方向設置塊170可定位在第一層級位元線塊120S的一端處。具體地，第一方向設置塊170可以向第一副控制電路區域215a-1的第一層級位元線塊120S和第二副控制電路區域215a-2的第二層級字元線塊140S提供第一電壓V1。
第二方向設置塊180或180-1可定位在沿x方向延伸的第一層級字元線塊130S的一端處。具體地，第二方向設置塊180或180-1可以向第一副控制電路區域215a-1的第一層級字元線塊130S和第三副控制電路區域215a-3的第二層級位元線塊150S提供信號。
圖17是示出根據示例性實施方式的第一方向設置塊的方塊圖，且圖18是示出根據示例性實施方式的第二方向設置塊的方塊圖。
參照圖17，第一方向設置塊170可定位在可變電阻記憶體裝置100的控制電路215中。具體地，第一方向設置塊170可佈置在副控制電路區域215a~215d中。
如上所述，可變電阻記憶體裝置100可從控制器300接收控制命令ACT、ADD、DIR和DATA。可變電阻記憶體裝置100的控制電路215可包括命令處理器218，用於接收控制命令ACT、ADD、DIR和DATA以產生通用控制信號DC、RD/WD、MAT_EN、Cell_Select和DIS_EN。
命令處理器218可以與通用記憶體裝置中的命令處理電路基本相同。命令處理器218可接收啟動命令ACT、位址命令ADD、方向命令DIR和數據DATA，以產生記憶體墊選擇信號MAT_EN和用於指定被選單元的位置的單元選擇信號Cell_select，以及與操作相關的讀/寫致能信號RD/WT和放電致能信號DIS_EN。
然而，示例性實施方式的命令處理器218可以附加地接收不同於通用相變記憶體裝置的方向命令DIR。命令處理器218可基於方向命令DIR產生方向控制信號DC。
例如，方向控制信號DC可具有回應於週期性地輸入的方向命令DIR而改變的位準。方向控制信號DC可以由方向信號產生電路1710處理以產生正向致能信號ENF或反向致能信號ENR。可替代地，方向控制信號DC可以操作為正向致能信號ENF或反向致能信號ENR。
例如，可以向特定記憶體單元施加具有相同方向的電流達臨界次數，以產生方向控制信號DC，稍後將說明。
第一方向設置塊170可包括方向控制器172和第一控制信號產生器174。
方向控制器172可包括方向信號產生電路1710和模式設置電路105。
方向信號產生電路1710可回應於方向控制信號DC產生正向致能信號ENF或反向致能信號ENR。當方向控制信號DC的位準在輸入方向命令DIR時被改變時，方向信號產生電路1710可包括配置為控制電壓位準以對應於模式設置電路105的操作電壓位準的緩衝電路或位準移位器。
模式設置電路105可回應於正向致能信號ENF和反向致能信號ENR向第一全域位元線GBL1和第二全域字元線GWL2中的任一個輸出第一電壓V1。可以參照圖3更詳細說明模式設置電路105。因此，在本文中為簡潔起見將省略對於模式設置電路105的任何進一步說明。
第一控制信號產生器174可接收基本控制信號DC、RD/WT、MAT_EN、Cell-select、和DIS_EN，以在施加用於施加正向電流FWD的控制信號和正向電流FWD之後產生用於放電操作（在下文中，被稱為正向電流放電操作）的控制信號。
第一控制信號產生器174可包括正向電流施加電路1720、第一放電驅動電路1730和第二子解碼器SB2。
正向電流施加電路1720可接收正向致能信號ENF、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN、單元選擇信號Cell-Select和放電致能信號DIS_EN。當正向致能信號ENF、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和單元選擇信號Cell-Select被致能且放電致能信號DIS_EN被禁止時，正向電流施加電路1720可以將第一全域位元線選擇信號GYPB、第一局部位元線選擇信號LYPB、第一局部字元線選擇信號LXN和第一全域字元線選擇信號GXN致能。正向電流施加電路1720可包括各種邏輯組合電路。
第一放電驅動電路1730可接收正向致能信號ENF、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN、單元選擇信號Cell-Select和放電致能信號DIS_EN。當正向致能信號ENF、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和放電致能信號DIS_EN被致能且單元選擇信號Cell-Select被禁止時，第一放電驅動電路1730可以將第二控制信號CTRL2、第二局部字元線選擇信號LXPB、第二局部位元線選擇信號LYN和反相第二全域位元線選擇信號GYNB致能，以使被選位元線BL和被選字元線WL中的殘餘電壓放電。
因此，第二局部字元線開關P5和第三放電開關P6可以被接通以形成字元線WL和放電端子Vdis之間的第一放電路徑D_a。另外，第二局部位元線開關N5和第四放電開關N6可以被接通以形成位元線BL和放電端子Vdis之間的第二放電路徑D_b。其結果是，被選位元線中的殘餘電壓可以經由第二放電路徑D_b被放電到放電端子Vdis。
第二子解碼器SB2可產生第二層級位元線結構150的第二局部位元線選擇信號LYN。即，當正向致能信號ENF、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和單元選擇信號Cell-Select被致能且放電致能信號DIS_EN被禁止時，即，當施加正向電流時，第二子解碼器SB2可以將第二局部位元線選擇信號禁止為低位準。在圖中，被禁止為低位準的第二局部位元線選擇信號LYN可以表示為“LYNB”。因此，可以阻擋在第二層級位元線結構150中產生導電路徑。當正向致能信號ENF、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和放電致能信號DIS_EN被致能且單元選擇信號Cell-Select被禁止時，即，當在施加正向電流之後進行放電時，第二子解碼器SB2可以將第二局部位元線選擇信號LYN致能為高位準。因此，可以在第二層級位元線結構150中形成第二放電路徑D_b。即，示例性實施方式的第二子解碼器SB2可以單獨地控制第二局部位元線選擇信號LYN和第二全域位元線選擇信號GYN。
參照圖18，第二方向設置塊180可包括第二控制信號產生器182。第二控制信號產生器182可包括反向電流施加電路1810、第二放電驅動電路1820和第一子解碼器SB1。
反向電流施加電路1810可接收從圖17中的方向控制器172提供的反向致能信號ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN、單元選擇信號Cell-Select和放電致能信號DIS_EN。模式設置電路105的反向確定單元105b可以回應於反向致能信號ENR向第二全域字元線GWL2施加第一電壓V1。可透過將正向致能信號ENF反相來形成反向致能信號ENR。
在示例性實施方式中，方向控制器172可以被提供到第一方向設置塊170。可替代地，方向控制器172可以被提供到第二方向設置塊180。在這種情況下，來自方向控制器172的輸出信號可以被提供到第一方向設置塊170。
當反向致能信號ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和單元選擇信號Cell-Select被致能且放電致能信號DIS_EN被禁止時，反向電流施加電路1810可以將第二全域字元線選擇信號GXPB、第二局部字元線選擇信號LXPB、第二局部位元線選擇信號LYN和第二全域位元線選擇信號GYN致能。反向電流施加電路1810可禁止其他信號。
第二放電驅動電路1820可接收反向致能信號ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN、單元選擇信號Cell-Select和放電致能信號DIS_EN。當反向致能信號ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和放電致能信號DIS_EN被致能且單元選擇信號Cell-Select被禁止時，即，當施加反向電流時，第二放電驅動電路1820可以將第一控制信號CTRL1、第一局部位元線選擇信號LYPB、第一局部字元線選擇信號LXN和反相第一全域字元線選擇信號GXNB致能。
因此，第一局部位元線開關P2和第一放電開關P3可以被接通，從而使位元線BL的殘餘電壓經由第三放電路徑D_c放電到放電端子Vdis。另外，第一局部字元線開關N2和第二放電開關N3可以被接通，以使字元線WL的殘餘電壓經由第四放電路徑D_d放電到放電端子Vdis。
第一子解碼器SB1可產生第一層級字元線結構130的第一局部字元線選擇信號LXN。即，當反向致能信號ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和單元選擇信號Cell-Select被致能且放電致能信號DIS_EN被禁止時，即，當施加反向電流時，第一子解碼器SB1可以將第一局部字元線選擇信號LXN禁止為低位準。在圖中，被禁止為低位準的第一局部字元線選擇信號LXN可以由“LXNB”表示。因此，可以阻擋在第二層級位元線結構150中產生導電路徑。因此，可以容易地產生反向電流。
當反向致能信號ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和放電致能信號DIS_EN被致能且單元選擇信號Cell-Select被禁止時，即，當在施加反向電流之後進行放電時，第一子解碼器SB1可以將第一局部字元線選擇信號LXN致能為高位準。因此，可以在第二層級位元線結構150中形成第四放電路徑D_d。即，示例性實施方式的第一子解碼器SB1可以單獨地控制第一局部字元線選擇信號LXN和第一全域字元線選擇信號GXN。
在圖17和圖18中，第二子解碼器SB2可以由與第一控制信號產生器174分開的元件表示，且第一子解碼器SB1也可以由與第二控制信號產生器182分開的元件表示。可替代地，第一子解碼器SB1可以是第一放電驅動電路1730或反向電流施加電路1810的一部分，且第二子解碼器SB2可以是第二放電驅動電路1820或正向電流施加電路1720的一部分。
圖19是示出根據示例性實施方式的第一方向設置塊的方塊圖，且圖20是示出根據示例性實施方式的第二方向設置塊的方塊圖。
參照圖19，第一方向設置塊170-1可回應於設置的方向來控制可控制記憶體單元MC的PMOS電晶體P1~P6的操作。
第一方向設置塊170-1可被提供到副控制電路區域215a~215d中的每一個。第一方向設置塊170-1可接收基本控制信號DC、RD/WT、MAT_EN、Cell-select和DIS_EN，這些信號是從命令處理器218透過從控制器300提供的命令ACT、ADD、DIR和DATA而產生的。
第一方向設置塊170-1可包括方向控制器172、PMOS驅動電路1760和第一放電驅動電路1770。
方向控制器172可包括模式設置電路105和方向信號產生電路1710。方向控制器172可具有與圖17中所示的基本相同的構造。因此，在本文中為簡潔起見將省略對於方向控制器172的任何進一步說明。
PMOS驅動電路1760可以是用於驅動可變電阻記憶體裝置100的PMOS電晶體P1至P6的電路。PMOS驅動電路1760可根據方向信號產生電路1710的輸出信號ENF或ENR（以下稱為方向信號）在情況1和情況2中輸出不同的控制信號。
在情況1中，方向信號產生電路1710可輸出正向致能信號ENF。在情況2中，方向信號產生電路1710可輸出反向致能信號ENR。
PMOS驅動電路1760可接收方向信號產生電路1710的輸出信號ENR或ENR（即，方向信號）、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN、單元選擇信號Cell-Select和放電致能信號DIS_EN。
例如，當讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和單元選擇信號Cell_Select被致能且放電致能信號DIS_EN被禁止時，PMOS驅動電路1760可接收正向致能信號ENF。在情況1中，PMOS驅動電路1760可以將第一全域位元線選擇信號GYPB和第一局部位元線選擇信號LYPB致能以產生正向電流FWD。因此，第一全域位元線開關P1和第一局部位元線開關P2可以被接通，以透過第一電壓V1向位元線BL傳輸正向電流FWD。
當讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和單元選擇信號Cell_Select被致能且放電致能信號DIS_EN被禁止時，PMOS驅動電路1760可接收反向致能信號ENR。在情況2中，PMOS驅動電路1760可以將第二全域字元線選擇信號GXPB和第二局部字元線選擇信號LXPB致能以產生反向電流RVS。因此，第二全域字元線開關P4和第二局部字元線開關P5可以被接通，以基於第一電壓V1向字元線WL傳輸反向電流RVS。
PMOS驅動電路1760可包括各種邏輯電路，其被配置成基於輸入控制信號MAT_EN、單元選擇信號Cell-Select、放電致能信號DIS_EN以及方向信號ENF和ENR的組合來選擇性地將第一全域位元線選擇信號GYPB和第一局部位元線選擇信號LYPB或者第二全域字元線選擇信號GXPB和第二局部字元線選擇信號LXPB致能。
第一放電驅動電路1770可驅動在先前記憶體操作中其中可能沒有電流流動的PMOS電晶體P1~P6中的任一個，以使位元線BL或字元線WL中的殘餘電壓放電。第一放電驅動電路1770可接收讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN、單元選擇信號Cell-Select和放電致能信號DIS_EN。第一放電驅動電路1770可回應於方向信號ENF或ENR來輸出對將被導通的PMOS電晶體的選擇信號。
例如，在透過使用正向電流FWD執行記憶體操作之後，第一放電驅動電路1770可以透過使用其中可能沒有正向電流FWD流動的第二局部字元線開關P5使被選字元線WL的殘餘電壓放電。即，在情況1中，當正向致能信號ENF、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和放電致能信號DIS_EN被致能且單元選擇信號Cell_Select被禁止時，第一放電驅動電路1770可以將第二局部字元線選擇信號LXPB和第二控制信號CTRL2致能為低位準。因此，第二局部字元線開關P5和第三放電開關P6可以被接通，以使連接到第二局部字元線開關P5的被選字元線WL的殘餘電壓經由第一放電路徑D_a放電到放電端子Vdis。
在透過使用反向電流RVS執行記憶體操作之後，第一放電驅動電路1770可以透過使用其中可能沒有反向電流RVS流動的第一局部位元線開關P2使被選位元線BL的殘餘電壓放電。即，在情況1中，當反向致能信號ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和放電致能信號DIS_EN被致能且單元選擇信號Cell_Select被禁止時，第一放電驅動電路1770可以將第一局部位元線選擇信號LYPB和第一控制信號CTRL1致能為低位準。因此，第一局部位元線開關P2和第一放電開關P3可以被接通，以使連接到第一局部位元線開關P2的被選位元線BL的殘餘電壓經由第一放電路徑D_a放電到放電端子Vdis。
參照圖20，第二方向設置塊180-1可以回應於從第一方向設置塊170-1產生的方向信號ENF和ENR來控制可控制記憶體單元MC的NMOS電晶體N1~N6的操作。
類似於圖18中的第二方向設置塊180，第二方向設置塊180-1可被提供到副控制電路區域215a~215d中的每一個。如上所述，正向致能信號ENF可以在情況1中被致能，且反向致能信號ENR可以在情況2中被致能。
第二方向設置塊180-1可包括NMOS驅動電路1850、第二放電驅動電路1860、第一子解碼器SB1和第二子解碼器SB2。
NMOS驅動電路1850可以是用於驅動可變電阻記憶體裝置100的NMOS電晶體N1至N6的電路。NMOS驅動電路1850可接收方向信號ENF或ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN、單元選擇信號Cell-Select和放電致能信號DIS_EN。
例如，當讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和單元選擇信號Cell_Select被致能且放電致能信號DIS_EN被禁止時，NMOS驅動電路1850可接收反向致能信號ENR。在情況1中，NMOS驅動電路1850可以將第一局部字元線選擇信號LXN和第一全域字元線選擇信號GXN致能以傳輸反向電流RVS。因此，第一局部字元線開關N2和第一全域字元線開關N1可以被接通以形成從被施加第二電壓V2的第一全域字元線GLW1到被選字元線WL的導電路徑。
由於在情況1中還可以透過第一方向設置塊170-1的PMOS驅動電路1760在第一全域位元線GBL1和被選位元線BL之間形成導電路徑，因此，在被選位元線BL和被選字元線WL之間的記憶體單元MC可以透過使用正向電流FWD執行記憶體操作。
當讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和單元選擇信號Cell_Select被致能且放電致能信號DIS_EN被禁止時，NMOS驅動電路1850可接收反向致能信號ENR。在情況2中，NMOS驅動電路1850可以將第二局部位元線選擇信號LYN和第二全域位元線選擇信號GYN致能以傳輸反向電流RVS。因此，第二局部位元線開關N5和第二全域位元線開關N4可以被接通以形成從第二全域位元線GBL2到被選位元線BL的導電路徑。
由於在情況1中還可以透過第一方向設置塊170-1的PMOS驅動電路1760在第二全域位元線GBL2和被選字元線WL之間形成導電路徑，因此，在被選位元線BL和被選字元線WL之間的記憶體單元MC可以透過使用反向電流RVS執行記憶體操作。
第二放電驅動電路1860可選擇性地驅動在先前記憶體操作中其中可能沒有電流流動的NMOS電晶體N1~N6中的任一個，以使位元線BL或字元線WL中的殘餘電壓放電。
例如，在情況2中，在透過使用正向電流FWD執行記憶體操作之後，當正向致能信號ENF、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和放電致能信號DIS_EN被致能且單元選擇信號Cell_Select被禁止時，第二放電驅動電路1860可以將第二局部位元線選擇信號LYN和反相第二全域位元線選擇信號GYNB致能為高位準。因此，第二局部位元線開關N5和第四放電開關N6可以被接通，以使被選位元線BL的殘餘電壓經由第二放電路徑D_b放電。
在情況2中，在透過使用反向電流RVS執行記憶體操作之後，當反向致能信號ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN和放電致能信號DIS_EN被致能且單元選擇信號Cell_Select被禁止時，第二放電驅動電路1860可以將第一局部字元線選擇信號LXN和反相第一全域字元線選擇信號GXNB致能為高位準。因此，第一局部字元線開關N2和第二放電開關N3可以被接通以使被選字元線WL的殘餘電壓經由第四放電路徑D_d放電。
第一子解碼器SB1可接收方向信號ENF和ENR、讀/寫致能信號RD/WT、記憶體墊選擇信號MAT_EN、單元選擇信號Cell_Select和放電致能信號DIS_EN。
第一子解碼器SB1可配置成控制第一局部字元線選擇信號LXN。當在情況1中施加正向電流FWD之後以及在情況2中施加反向電流RVS之後透過使用反向電流RVS執行放電操作時，第一子解碼器SB1可以將第一局部字元線選擇信號LXN致能為高位準。相比而言，當在情況2中施加反向電流RVS之後以及在情況1中施加正向電流FWD之後透過使用正向電流FWD執行放電操作時，第一子解碼器SB1可以將第一局部字元線選擇信號LXN禁止為低位準。
第二子解碼器SB2可配置成控制第二局部位元線選擇信號LYN。當在情況2中施加反向電流RVS之後以及在情況1中施加正向電流FWD之後透過使用正向電流FWD執行放電操作時，第二子解碼器SB2可以將第二局部位元線選擇信號LYN致能為高位準。相比而言，當在情況1中施加正向電流FWD之後以及在情況2中施加反向電流RVS之後執行第二放電操作時，第二子解碼器SB2可以將第二局部位元線選擇信號LYN禁止為低位準。
在圖20中，第一子解碼器SB1和第二子解碼器SB2可以與第二方向設置塊180-1分開。可替代地，可以去除與NMOS驅動電路1850和第二放電驅動電路1860中的全域位元線開關和全域字元線開關並聯連接的放電電晶體。雙向電流驅動類型記憶體裝置的放電電晶體可以僅連接到局部位元線和局部字元線。可以施加第一控制信號CTRL1作為具有PMOS電晶體的位元線放電電晶體的閘極信號，以及施加第二控制信號CTRL2作為具有NMOS電晶體的字元線放電電晶體的閘極信號，從而可以控制放電路徑的方向。
另外，局部位元線開關和局部字元線開關之中的具有NMOS電晶體的局部位元線開關和局部字元線開關的閘極可以連接到第一子解碼器SB1和第二子解碼器SB2，以控制記憶體操作以及放電操作中的導電路徑的方向。
此外，模式設置電路105可以選擇性地控制與施加到全域位元線和全域字元線的編程電壓對應的第一電壓V1。
圖21是示出根據示例性實施方式的透過記憶體墊向記憶體單元施加電流的操作的視圖。
參照圖13至圖21，示例性實施方式的雙向電流驅動類型的記憶體裝置可以控制透過記憶體墊MAT1~MAT4施加到記憶體單元MC的電流，該電流具有不同的方向。
例如，奇數記憶體墊MAT1和MAT3中的記憶體單元MC可以透過在預定時間段內使用正向電流FWD來執行記憶體操作。在預定時間段之後，奇數記憶體墊MAT1和MAT3中的記憶體單元MC則可以透過使用反向電流RVS執行記憶體操作。
偶數記憶體墊MAT2和MAT4中的記憶體單元MC可透過在預定時間段內使用反向電流RVS來執行記憶體操作。在預定時間段之後，偶數記憶體墊MAT2和MAT4中的記憶體單元MC則可以透過使用正向電流FWD執行記憶體操作。
在示例性實施方式中，記憶體墊可以被分類為奇數記憶體墊和偶數記憶體墊。可替代地，相鄰記憶體墊中的記憶體單元的電流施加方式可以基本相同或彼此不同。
相同記憶體墊中的記憶體單元還可以被施加具有不同方向的電流。例如，當第一記憶體墊MAT1中的記憶體單元被施加正向電流FWD臨界次數之前時，第一記憶體墊MAT1中的第x記憶體單元可能透過不同於其他記憶體單元的頻繁的選擇而達到臨界次數，使得第x記憶體單元可以在臨界次數之後透過使用反向電流RVS執行記憶體操作。
圖22是示出根據示例性實施方式的透過記憶體墊向記憶體單元施加電流的操作的時序圖。
參照圖22，例如，第一記憶體墊MAT1和第三記憶體墊MAT3中的特定記憶體單元MC可以透過使用正向電流FWD執行記憶體操作，直到特定記憶體單元達到臨界次數為止。
當特定記憶體單元MC大於臨界次數時，在執行記憶體操作時的電流的方向可以轉變為反向方向。
類似地，第二記憶體墊MAT2和第四記憶體墊MAT4中的特定記憶體單元MC可透過使用反向電流RVS執行記憶體操作，直到特定記憶體單元達到臨界次數為止。
圖22中的參考標號Pn可以指示記憶體單元的臨界次數區段。虛線可以指示放電操作的區段。如上所述，可以在施加用於記憶體操作的電流之後執行放電操作。可以利用在相比於用於記憶體操作的電流的方向為相反的方向上流動的電流來執行放電操作。
根據示例性實施方式，記憶體單元MC的電流方向可以在每個恒定的時段Pn之後交替地改變。可以在相比於用於記憶體操作的電流的方向為相反的方向上執行放電操作。因此，可以防止引起記憶體單元MC的操作特性的畸變的漂移。另外，用於驅動記憶體單元的電晶體也可交替地操作以防止電晶體劣化。
圖23是示出根據示例性實施方式的控制器的方塊圖。
參照圖23，控制器300可包括計數器310和比較器320。
計數器310可從命令處理器218接收記憶體墊選擇信號MAT_EN和單元選擇信號Cell-select。計數器310可以對被選記憶體墊MAT中的記憶體單元MC的累計選擇次數進行計數。計數器310可包括具有累計功能的通用計數器電路中的任一個。
計數器310還可包括具有儲存功能的記憶體單元資訊表。當在特定位置的記憶體單元被選擇時，記憶體單元資訊表可以累計並儲存被選擇次數。
比較器320可以將從計數器310輸出的累計的計數與臨界次數ref-th進行比較。當累計的計數與臨界次數ref-th基本相同時，比較器320可輸出方向命令DIR作為比較結果。例如，臨界次數ref-th可以被設置為如下值，該值即基於特定量的劣化（諸如透過向記憶體單元MC連續施加具有相同方向的電流而發生的漂移）發生的點或者弱單元的另一特定確定標準考慮的、被選記憶體單元被確定為弱單元或失效單元之前的值。
臨界次數ref-th可以儲存在控制器300臨時儲存器中。可以在比較器320的比較操作中將臨界次數ref-th作為輸入信號來提供。比較器320可包括通用比較電路。
命令處理器218可根據方向命令DIR的改變產生方向控制信號DC。
在示例性實施方式中，計數器310和比較器320可佈置在控制器300中。可替代地，計數器310和比較器320可佈置在控制電路215中。
圖24是示出根據示例性實施方式的雙向電流驅動類型記憶體裝置的操作的流程圖。
參照圖24，在步驟S1中，可以對位於特定位址的記憶體單元MC的被選擇次數進行計數。例如，計數器310可以對按照記憶體墊的位於特定位置的記憶體單元MC的被選擇次數進行計數。計數器310可以對被選擇次數進行累計。
在步驟S2中，被選記憶體單元MC可透過使用第一電流執行記憶體操作。第一電流可包括正向電流FWD或反向電流RVS。
在步驟S3中，為了執行被選記憶體單元MC的下一記憶體操作，可以使連接到被選記憶體單元MC的位元線BL和字元線WL中的殘餘電壓放電。可透過使用具有與第一電流的方向相比相反方向的第二電流來執行放電操作。可以參照圖4A至圖12來詳細說明使用第一電流（正向電流）和第二電流（反向電流）的記憶體操作和放電操作。因此，在本文中為簡潔起見將省略對於記憶體操作和放電操作的任何進一步說明。
在步驟S5中，可以將記憶體單元MC的累計選擇次數與臨界次數ref-th進行比較。比較器320可執行比較操作。
當被選記憶體單元MC的累計選擇次數達到臨界次數ref-th時，比較器320可以改變和輸出方向命令DIR。因此，當記憶體單元MC下一次被選擇時，在步驟S6中，記憶體單元MC可透過使用在相比於第一電流的方向相反的方向上流動的第二電流執行記憶體操作。
例如，當透過使用正向電流FWD執行先前的記憶體操作時，當前被選記憶體單元MC可透過使用反向電流RVS執行記憶體操作。相比而言，當透過使用反向電流RVS執行先前的記憶體操作時，當前被選記憶體單元MC可透過使用正向電流FWD執行記憶體操作。
當被選記憶體單元MC的累計選擇次數未達到臨界次數ref-th時，在步驟S2中，當前被選的記憶體單元MC可透過使用第一電流執行記憶體操作。
根據示例性實施方式，可以向記憶體單元施加雙向電流以執行記憶體操作，從而減少電阻層的劣化。另外，可以減少操作一個記憶體單元的放電開關和子解碼器的數量，從而減少記憶體墊的面積。
上述本發明的實施方式旨在示出而不是限制本發明。各種替代形式和等同形式是可行的。本發明不限於本文所描述的實施方式。而且，本發明不限於任何特定類型的半導體裝置。在本公開的基礎上，另外的添加、減除或修改是顯而易見的，且應落入所附申請專利範圍的範圍內。
100:可變電阻記憶體裝置 105:模式設置電路 105a:正向確定單元 105b:反向確定單元 110:第一電流施加塊 120:第一層級位元線結構 120S:第一層級位元線塊 121:第一局部位元線選擇器 123:第一全域位元線選擇器 125:第一放電選擇器 130:第一層級字元線結構 130S:第一層級字元線塊 131:第一局部字元線選擇器 133:第一全域字元線選擇器 135:第二放電選擇器 140:第二層級字元線結構 140S:第二層級字元線塊 141:第二局部字元線選擇器 143:第二全域字元線選擇器 145:第三放電選擇器 150:第二層級位元線結構 150S:第二層級位元線塊 151:第二局部位元線選擇器 153:第二全域位元線選擇器 155:第四放電選擇器 160:第二電流施加塊 165a:第一放電塊 165b:第二放電塊 170,170-1:第一方向設置塊 172:方向控制器 174:第一控制信號產生器 180,180-1:第二方向設置塊 182:第二控制信號產生器 210:半導體基底 215:控制電路 215a:第一控制電路區域 215a-1:第一副控制電路區域 215a-2:第二副控制電路區域 215a-3:第三副控制電路區域 215a-4:第四副控制電路區域 215b:第二控制電路區域 215c:第三控制電路區域 215d:第四控制電路區域 218:命令處理器 220:記憶體墊層 300:控制器 310:計數器 320:比較器 1710:方向信號產生電路 1720:正向電流施加電路 1730:第一放電驅動電路 1760:PMOS驅動電路 1770:第一放電驅動電路 1810:反向電流施加電路 1820:第二放電驅動電路 1850:NMOS驅動電路 1860:第二放電驅動電路 S1-S6:步驟 ACT:啟動命令 ADD:位址命令 BL:位元線 BL1~BL4:位元線 Cell-Select:單元選擇信號 CTRL1:第一控制信號 CTRL2:第二控制信號 DATA:數據 D_a:第一放電路徑 D_b:第二放電路徑 D_c:第三放電路徑 D_d:第四放電路徑 DC:方向控制信號 DIR:方向命令 DIS:放電致能信號 DIS_EN:放電致能信號 ENF:正向致能信號 ENFB:反相正向致能信號 ENR:反向致能信號 ENRB:反相反向致能信號 FWD:正向電流 GBL1:第一全域位元線 GBL2:第二全域位元線 GWL1:第一全域字元線 GWL2:第二全域字元線 GXN:第一全域字元線選擇信號 GXNB:反相第一全域字元線選擇信號 GYN:第二全域位元線選擇信號 GXPB:第二全域字元線選擇信號 GYNB:反相第二全域位元線選擇信號 GYPB:第一全域位元線選擇信號 IN1,IN2:反相器 LBL1:第一局部位元線 LBL2:第二局部位元線 LWL1:第一局部字元線 LWL2:第二局部字元線 LXN,LXNB:第一局部字元線選擇信號 LXPB:第二局部字元線選擇信號 LYN,LYNB:第二局部位元線選擇信號 LYPB:第一局部位元線選擇信號 MAT:記憶體墊 MAT1:第一記憶體墊 MAT2:第二記憶體墊 MAT3:第三記憶體墊 MAT4:第四記憶體墊 MAT_EN:記憶體墊選擇信號 MC:記憶體單元 M_OP:記憶體操作區段 N1:第一全域字元線開關 N2:第一局部字元線開關 N3:第二放電開關 N4:第二全域位元線開關 N5:第二局部位元線開關 N6:第四放電開關 nd1:第一連接節點 nd2:第二連接節點 nd3:第三連接節點 nd4:第四連接節點 P1:第一全域位元線開關 P2:第一局部位元線開關 P3:第一放電開關 P4:第二全域字元線開關 P5:第二局部字元線開關 P6:第三放電開關 R:電阻層 RD:讀致能信號 RVS:反向電流 SB1:第一子解碼器 SB2:第二子解碼器 Sub_a~Sub_d:子記憶體墊 TG1,TG2:轉移閘 V1:第一電壓 V1T:第一電壓端子 V2:第二電壓 V2T:第二電壓端子 Vdis:放電電壓端子 WD:通用控制信號 WL:字元線 WL1~WL4:字元線 WT:寫致能信號 x,y:方向
透過參照結合圖式進行的以下詳細描述，將更清楚地理解本公開主題的上述以及其它方面、特徵和優點，在圖式中：
圖1是示出根據示例性實施方式的可變電阻記憶體裝置的方塊圖； 圖2是示出根據示例性實施方式的可變電阻記憶體裝置的立體圖； 圖3是示出根據示例性實施方式的可變電阻記憶體裝置的模式設置電路的電路圖； 圖4A是示出根據示例性實施方式的可變電阻記憶體裝置的第一電流施加塊的電路圖； 圖4B是示出根據示例性實施方式的可變電阻記憶體裝置的第二電流施加塊的電路圖； 圖5A是示出根據示例性實施方式的第一放電塊的電路圖； 圖5B是示出根據示例性實施方式的第二放電塊的電路圖； 圖6是示出根據示例性實施方式的用於向可變電阻記憶體裝置的記憶體單元施加正向電流的開關的選擇信號的電壓位準的電壓時序圖； 圖7是示出根據示例性實施方式的可變電阻記憶體裝置中的記憶體單元的未被選擇狀態的電路圖； 圖8是示出根據示例性實施方式的用於向可變電阻記憶體裝置的被選記憶體單元施加正向電流的操作的電路圖； 圖9是示出根據示例性實施方式的透過使用正向電流被執行記憶體操作的可變電阻記憶體裝置的記憶體單元的放電操作的電路圖； 圖10是示出根據示例性實施方式的用於向可變電阻記憶體裝置的記憶體單元施加反向電流的開關的選擇信號的電壓位準的電壓時序圖； 圖11是示出根據示例性實施方式的用於向可變電阻記憶體裝置的被選記憶體單元施加反向電流的操作的電路圖； 圖12是示出根據示例性實施方式的透過使用反向電流被執行記憶體操作的可變電阻記憶體裝置的記憶體單元的放電操作的電路圖； 圖13是示出根據示例性實施方式的具有多個記憶體墊的可變電阻記憶體裝置的立體圖； 圖14是示出根據示例性實施方式的記憶體單元的佈置的視圖； 圖15A是示出根據示例性實施方式的記憶體墊的平面圖； 圖15B是示出根據示例性實施方式的控制電路的平面圖； 圖16是示出根據示例性實施方式的對應於子記憶體墊的副控制電路區域的架構的視圖； 圖17是示出根據示例性實施方式的第一方向設置塊的方塊圖； 圖18是示出根據示例性實施方式的第二方向設置塊的方塊圖； 圖19是示出根據示例性實施方式的第一方向設置塊的方塊圖； 圖20是示出根據示例性實施方式的第二方向設置塊的方塊圖； 圖21是示出根據示例性實施方式的透過記憶體墊向記憶體單元施加電流的操作的視圖； 圖22是示出根據示例性實施方式的透過記憶體墊向記憶體單元施加電流的操作的時序圖； 圖23是示出根據示例性實施方式的控制器的方塊圖；以及 圖24是示出根據示例性實施方式的雙向電流驅動類型記憶體裝置的操作的流程圖。
100:可變電阻記憶體裝置
105:模式設置電路
110:第一電流施加塊
120:第一層級位元線結構
130:第一層級字元線結構
140:第二層級字元線結構
150:第二層級位元線結構
160:第二電流施加塊
BL:位元線
FWD:正向電流
MC:記憶體單元
RVS:反向電流
V1T:第一電壓端子
V2T:第二電壓端子
WL:字元線

Claims (40)

  1. 一種可變電阻記憶體裝置，包括： 記憶體單元，包括第一電極、第二電極和記憶體層，所述記憶體層插置於所述第一電極和所述第二電極之間； 第一電流施加塊，其向所述第一電極施加第一電流，所述第一電流從所述第一電極流向所述第二電極； 第二電流施加塊，其向所述第二電極施加第二電流，所述第二電流從所述第二電極流向所述第一電極；以及 模式設置電路，其選擇性地向所述第一電極和所述第二電極中的任一個提供第一電壓， 其中，當所述記憶體單元被選擇時，所述第一電流施加塊和所述第二電流施加塊之中的被選電流施加塊被驅動， 其中，當所述第一電流施加塊被選擇時，第二電壓被施加到所述第二電極，以及，當所述第二電流施加塊被選擇時，所述第二電壓被施加到所述第一電極，以及 其中，所述第一電壓比所述第二電壓高出一閾值電壓。
  2. 如請求項1所述的可變電阻記憶體裝置，其中，所述記憶體單元還包括電阻層，以及 其中，當所述第一電極和所述第二電極之間的電壓差大於所述閾值電壓時，在所述電阻層中形成導電路徑。
  3. 如請求項1所述的可變電阻記憶體裝置，其中，所述第一電極包括位元線，以及，所述第二電極包括字元線， 其中，所述第一電流施加塊包括： 第一層級位元線結構，連接在所述模式設置電路和所述位元線之間；以及 第一層級字元線結構，連接在所述字元線和電壓端子之間，所述第一層級字元線結構接收所述第二電壓。
  4. 如請求項3所述的可變電阻記憶體裝置，其中，所述第一層級位元線結構包括： 第一局部位元線，其透過第一局部位元線開關選擇性地連接到所述位元線； 第一全域位元線，其透過第一全域位元線開關選擇性地連接到所述第一局部位元線，所述第一全域位元線接收所述第一電壓；以及 第一放電開關，其連接在所述第一局部位元線和放電端子之間，以回應於第一控制信號在所述第一層級位元線結構中形成放電路徑。
  5. 如請求項4所述的可變電阻記憶體裝置，其中，所述第一控制信號被設置為在所述記憶體單元的記憶體操作透過使用所述第二電流而執行之後被致能，以及 其中，所述第一放電開關透過被致能的第一控制信號而接通。
  6. 如請求項4所述的可變電阻記憶體裝置，其中，所述第一全域位元線開關、所述第一局部位元線開關和所述第一放電開關包括PMOS電晶體。
  7. 如請求項3所述的可變電阻記憶體裝置，其中，所述第一層級字元線結構包括： 第一局部字元線，透過第一局部字元線開關選擇性地連接到所述字元線； 第一全域字元線，透過第一全域字元線開關選擇性地連接到所述第一局部字元線，所述第一全域字元線接收所述第二電壓；以及 第二放電開關，連接在所述第一局部字元線和放電端子之間， 其中，所述第二放電開關在所述第一全域字元線開關關閉時接通，以選擇性地形成在所述第一層級字元線結構中形成的放電路徑。
  8. 如請求項7所述的可變電阻記憶體裝置，其中，所述第一全域字元線開關、所述第一局部字元線開關和所述第二放電開關包括NMOS電晶體。
  9. 如請求項7所述的可變電阻記憶體裝置，其中，所述第一層級字元線結構還包括第一子解碼器，所述第一子解碼器控制輸入到所述第一局部字元線開關的閘極的第一局部字元線選擇信號， 其中，當透過使用所述第一電流執行記憶體操作時以及當透過使用所述第二電流完成記憶體操作之後執行放電操作時，所述第一子解碼器將所述第一局部字元線選擇信號致能，以及 其中，當透過使用所述第二電流執行記憶體操作時以及當透過使用所述第一電流完成記憶體操作之後執行放電操作時，所述第一子解碼器禁止所述第一局部字元線選擇信號。
  10. 如請求項1所述的可變電阻記憶體裝置，其中，所述第一電極包括位元線，以及，所述第二電極包括字元線， 其中，所述第二電流施加塊包括： 第二層級字元線結構，連接在所述模式設置電路和所述字元線之間；以及 第二層級位元線結構，連接在所述位元線和電壓端子之間，所述第二層級位元線結構接收所述第二電壓。
  11. 如請求項10所述的可變電阻記憶體裝置，其中，所述第二層級字元線結構包括： 第二局部字元線，其透過第二局部字元線開關選擇性地連接到所述字元線； 第二全域字元線，其透過第二全域字元線開關選擇性地連接到所述第二局部字元線，所述第二全域字元線從所述模式設置電路接收所述第一電壓；以及 第三放電開關，其連接在所述第二局部字元線和放電端子之間，以回應於第二控制信號在所述第二層級字元線結構中形成放電路徑。
  12. 如請求項11所述的可變電阻記憶體裝置，其中，所述第二控制信號被設置為在所述記憶體單元的記憶體操作透過使用所述第一電流而執行之後被致能，以及 其中，所述第三放電開關透過被致能的第二控制信號而接通。
  13. 如請求項11所述的可變電阻記憶體裝置，其中，所述第二全域字元線開關、所述第二局部字元線開關和所述第三放電開關包括PMOS電晶體。
  14. 如請求項10所述的可變電阻記憶體裝置，其中，所述第二層級位元線結構包括： 第二局部位元線，其透過第二局部位元線開關選擇性地連接到所述位元線； 第二全域位元線，其透過第二全域位元線開關選擇性地連接到所述第二局部位元線，所述第二全域位元線接收所述第二電壓；以及 第四放電開關，連接在所述第二局部位元線和放電端子之間， 其中，所述第四放電開關在第二全域位元線開關關閉時接通，以選擇性地形成在所述第二層級位元線結構中形成的放電路徑。
  15. 如請求項11所述的可變電阻記憶體裝置，其中，所述第二全域字元線開關、所述第二局部字元線開關和所述第三放電開關包括NMOS電晶體。
  16. 如請求項14所述的可變電阻記憶體裝置，其中，所述第二層級位元線結構還包括第二子解碼器，所述第二子解碼器控制輸入到所述第二局部位元線開關的閘極的第二局部位元線選擇信號， 其中，當透過使用所述第二電流執行記憶體操作時以及當透過使用所述第一電流完成記憶體操作之後執行放電操作時，所述第二子解碼器將所述第二局部位元線選擇信號致能，以及 其中，當透過使用所述第一電流執行記憶體操作時以及當透過使用所述第二電流完成記憶體操作之後執行放電操作時，所述第二子解碼器禁止所述第二局部位元線選擇信號。
  17. 如請求項1所述的可變電阻記憶體裝置，其中，所述模式設置電路包括： 正向確定單元，其回應於正向致能信號向所述第一電流施加塊施加所述第一電壓；以及 反向確定單元，其回應於反向致能信號向所述第二電流施加塊施加所述第一電壓，所述反向致能信號具有與所述正向致能信號相反的位準。
  18. 一種記憶體系統，包括： 控制器，其輸出控制命令；以及 可變電阻記憶體裝置，包括控制電路和多個記憶體墊，所述控制電路從所述控制器接收所述控制命令以產生控制信號，所述記憶體墊中的每一個包括多個記憶體單元，所述多個記憶體單元回應於所述控制信號透過使用正向電流或反向電流來執行記憶體操作和放電操作， 其中，所述記憶體單元定位在多個位元線和多個字元線的相交點處， 其中，所述多個位元線中的每一個選擇性地連接到第一層級位元線結構和第二層級位元線結構，所述第一層級位元線結構接收第一電壓，以及，所述第二層級位元線結構接收低於所述第一電壓的第二電壓， 其中，所述多個字元線中的每一個選擇性地連接到第一層級字元線結構和第二層級字元線結構，所述第一層級字元線結構接收所述第二電壓，以及，所述第二層級字元線結構接收所述第一電壓，以及 其中，所述控制電路產生：用於選擇所述記憶體墊和被選記憶體墊中的記憶體單元的控制信號、用於傳輸所述正向電流的控制信號、用於傳輸所述反向電流的控制信號、以及用於在所述放電操作期間使被選位元線和被選字元線放電的放電控制信號，以及 其中，用於所述放電操作的電流在相比於用於所述記憶體操作的電流方向的相反方向上流動。
  19. 如請求項18所述的記憶體系統，其中，所述控制器的所述控制命令包括方向命令，用於基於所述記憶體單元的被選擇次數來改變流經所述記憶體單元的電流的方向。
  20. 如請求項18所述的記憶體系統，其中，所述控制器包括： 計數器，其接收用於選擇所述記憶體墊和所述記憶體單元的所述控制信號，以及，累計所述記憶體單元的選擇次數；以及 比較器，其將從所述計數器提供的所述記憶體單元的累計選擇次數與臨界次數進行比較，所述比較器在所述累計選擇次數與所述臨界次數基本相同時，輸出用於改變流經所述記憶體單元的電流的方向之方向命令。
  21. 如請求項19所述的記憶體系統，其中，所述控制電路包括命令處理器，所述命令處理器產生用於選擇所述記憶體墊和所述記憶體單元的控制信號、用於傳輸所述正向電流的控制信號和用於傳輸所述反向電流的控制信號。
  22. 如請求項21所述的記憶體系統，其中，所述命令處理器：回應於從所述控制器提供的所述方向命令，來產生用於對用於傳輸所述正向電流的控制信號和用於傳輸所述反向電流的控制信號中的任一個進行選擇的方向控制信號。
  23. 如請求項18所述的記憶體系統，其中，所述第一層級位元線結構包括第一局部位元線和第一全域位元線，所述第一局部位元線透過第一局部位元線開關選擇性地連接到所述位元線，以及，所述第一全域位元線透過第一全域位元線開關選擇性地連接到所述第一局部位元線，所述第一全域位元線選擇性地接收所述第一電壓， 其中，所述第一層級字元線結構包括第一局部字元線和第一全域字元線，所述第一局部字元線透過第一局部字元線開關選擇性地連接到所述字元線，以及，所述第一全域字元線透過第一全域字元線開關選擇性地連接到所述第一局部字元線，所述第一全域字元線選擇性地接收所述第二電壓， 其中，所述第二層級字元線結構包括第二局部字元線和第二全域字元線，所述第二局部字元線透過第二局部字元線開關選擇性地連接到所述字元線，以及，所述第二全域字元線透過第二全域字元線開關選擇性地連接到所述第二局部字元線，所述第二全域字元線選擇性地接收所述第一電壓，以及 其中，所述第二層級位元線結構包括第二局部位元線和第二全域位元線，所述第二局部位元線透過第二局部位元線開關選擇性地連接到所述位元線，以及，所述第二全域位元線透過第二全域位元線開關選擇性地連接到所述第二局部位元線，所述第二全域位元線選擇性地接收所述第二電壓。
  24. 如請求項23所述的記憶體系統，其中，所述第一層級位元線結構還包括第一放電開關，所述第一放電開關連接在所述第一局部位元線和放電端子之間以回應於與所述放電控制信號對應的第一控制信號而被驅動， 其中，所述第一層級字元線結構還包括第二放電開關，所述第二放電開關連接在所述第一局部字元線和所述放電端子之間以沿著與所述第一全域字元線開關相反的方向被驅動， 其中，所述第二層級字元線結構還包括第三放電開關，所述第三放電開關連接在所述第二局部字元線和所述放電端子之間以回應於與所述放電控制信號對應的第二控制信號被驅動，所述第二控制信號具有與所述第一控制信號的位準相反的位準，以及 其中，所述第二層級位元線結構還包括第四放電開關，所述第四放電開關連接在所述第二局部位元線和所述放電端子之間以沿著與所述第二全域位元線開關相反的方向被驅動。
  25. 如請求項24所述的記憶體系統，其中，用於控制所述正向電流的控制信號包括：用於選擇性地向所述第一全域位元線傳輸所述第一電壓的正向致能信號、用於控制所述第一全域位元線開關的第一全域位元線選擇信號、用於控制所述第一局部位元線開關的第一局部位元線選擇信號、用於控制所述第一局部字元線開關的第一局部字元線選擇信號、以及用於控制所述第一全域字元線開關的第一全域字元線選擇信號，以及 其中，當所述正向電流施加到被選記憶體單元時，用於控制所述正向電流的全部控制信號被致能。
  26. 如請求項24所述的記憶體系統，其中，用於控制所述反向電流的控制信號包括：用於選擇性地向所述第二全域字元線傳輸所述第一電壓的反向致能信號、用於控制所述第二全域字元線開關的第二全域字元線選擇信號、用於控制所述第二局部字元線開關的第二局部字元線選擇信號、用於控制所述第二局部位元線開關的第二局部位元線選擇信號和用於控制所述第二全域位元線開關的第二全域位元線選擇信號，以及 其中，當所述反向電流施加到被選記憶體單元時，用於控制所述反向電流的全部控制信號被致能。
  27. 如請求項24所述的記憶體系統，其中，所述控制電路在使用所述正向電流的被選記憶體單元的記憶體操作和使用所述反向電流的被選記憶體單元的記憶體操作完成之後，產生放電致能信號。
  28. 如請求項26所述的記憶體系統，其中，當在使用所述正向電流的被選記憶體單元的記憶體操作完成之後所述放電致能信號被致能時，所述第二控制信號、所述第二局部字元線選擇信號、所述第二局部位元線選擇信號和反相第二全域位元線選擇信號被致能為所述放電控制信號。
  29. 如請求項25所述的記憶體系統，其中，當在使用所述反向電流的被選記憶體單元的所述記憶體操作完成之後所述放電致能信號被致能時，所述第一控制信號、所述第一局部位元線選擇信號、所述第一局部字元線選擇信號和反相第一全域位元線選擇信號被致能為所述放電控制信號。
  30. 如請求項29所述的記憶體系統，還包括第一子解碼器和第二子解碼器，所述第一子解碼器產生和控制所述第一局部字元線選擇信號，並且所述第二子解碼器產生和控制所述第二局部位元線選擇信號， 其中，當所述正向電流被施加時以及當所述放電操作在施加所述反向電流之後被執行時，所述第一子解碼器將所述第一局部字元線選擇信號致能，以及 其中，當所述反向電流被施加時以及當所述放電操作在施加所述正向電流之後被執行時，所述第二子解碼器將所述第二局部位元線選擇信號致能。
  31. 如請求項23所述的記憶體系統，其中，所述第一層級位元線結構中的所述第一全域位元線開關、所述第一局部位元線開關和所述第一放電開關以及所述第二層級字元線結構中的所述第二全域字元線開關、所述第二局部字元線開關和所述第三放電開關包括上拉元件，以及 其中，所述第一層級字元線結構中的所述第一全域字元線開關、所述第一局部字元線開關和所述第二放電開關以及所述第二層級位元線結構中的所述第二全域位元線開關、所述第二局部位元線開關和所述第四放電開關包括下拉元件。
  32. 如請求項22所述的記憶體系統，還包括模式設置電路，所述模式設置電路回應於所述方向控制信號而向從所述第一全域位元線和所述第二全域字元線中選擇的任一個施加第一電壓。
  33. 如請求項20所述的記憶體系統，其中，所述臨界次數基於被選記憶體單元的選擇次數被設置為所述記憶體單元被確定為弱單元之前的值。
  34. 一種驅動可變電阻記憶體裝置的方法，所述可變電阻記憶體裝置包括：記憶體單元，其包括位元線、電阻層和字元線；第一層級位元線結構，選擇性地連接在所述位元線和提供第一電壓的第一電壓端子之間；第二層級位元線結構，連接在提供低於所述第一電壓的第二電壓的第二電壓端子和所述位元線之間；第一層級字元線結構，連接在所述字元線和所述第二電壓端子之間；以及，第二層級字元線結構，連接在所述字元線和所述第一電壓端子之間，所述方法包括以下步驟： 透過使用從所述第一層級位元線結構經由所述記憶體單元流向所述第一層級字元線結構的正向電流來執行所述記憶體單元的記憶體操作； 在完成使用所述正向電流的所述記憶體單元的所述記憶體操作之後，在所述第二層級字元線結構和所述第二層級位元線結構中形成放電路徑，以使所述位元線和所述字元線中的殘餘電壓放電； 透過使用從所述第二層級字元線結構經由所述記憶體單元流向所述第二層級位元線結構的反向電流來執行所述記憶體單元的記憶體操作；以及 在完成使用所述反向電流的所述記憶體單元的所述記憶體操作之後，在所述第一層級位元線結構和所述第一層級字元線結構中形成放電路徑，以使所述位元線和所述字元線中的殘餘電壓放電。
  35. 如請求項34所述的方法，其中，所述第一層級位元線結構和所述第二層級字元線結構包括放電開關，以及，所述第一層級位元線結構和所述第二層級字元線結構中的所述放電開關包括具有與所述第一層級位元線結構和所述第二層級字元線結構中的開關的類型基本相同的類型的電晶體，以及 其中，所述第一層級字元線結構和所述第二層級位元線結構包括放電開關，以及，所述第一層級字元線結構和所述第二層級位元線結構中的所述放電開關包括具有與所述第一層級字元線結構和所述第二層級位元線結構中的開關的類型基本相同的類型的電晶體。
  36. 如請求項34所述的方法，其中，將以下步驟重複執行臨界次數：透過使用所述正向電流執行所述記憶體操作，以及，在所述第二層級字元線結構和所述第二層級位元線結構中形成所述放電路徑以使所述位元線和所述字元線中的殘餘電壓放電。
  37. 如請求項35所述的方法，其中，將以下步驟重複執行臨界次數：透過使用所述反向電流執行所述記憶體操作，以及，在所述第一層級位元線結構和所述第一層級字元線結構中形成所述放電路徑以使所述位元線和所述字元線中的殘餘電壓放電。
  38. 如請求項37所述的方法，其中，所述臨界次數基於被選記憶體單元的選擇次數被設置為所述記憶體單元被確定為弱單元之前的值。
  39. 一種可變電阻記憶體裝置，包括： 記憶體單元，包括位元線、電阻層和字元線； 第一層級位元線結構，包括多個第一導電線、多個第一開關和第一放電開關，所述多個第一導電線選擇性地連接在所述位元線和第一電壓端子之間，所述多個第一開關連接在所述第一導電線之間，以及，所述第一放電開關連接在所述第一導電線中的任一個和放電端子之間； 第一層級字元線結構，包括多個第二導電線、多個第二開關和第二放電開關，所述多個第二導電線選擇性地連接在所述字元線和第二電壓端子之間，所述多個第二開關連接在所述第二導電線之間，以及，所述第二放電開關連接在所述第二導電線中的任一個和所述放電端子之間； 第二層級字元線結構，包括多個第三層級導電線、多個第三開關和第三放電開關，所述多個第三層級導電線選擇性地連接在所述字元線和所述第一電壓端子之間，所述多個第三開關連接在所述第三層級導電線之間，以及，所述第三放電開關連接在所述第三層級導電線中的任一個和所述放電端子之間；以及 第二層級位元線結構，包括多個第四層級導電線、多個第四開關和第四放電開關，所述多個第四層級導電線選擇性地連接在所述位元線和所述第二電壓端子之間，所述多個第四開關連接在所述第四層級導電線之間，以及，所述第四放電開關連接在所述第四層級導電線中的任一個和所述放電端子之間， 其中，在從所述第一電壓端子提供的第一電壓和從所述第二電壓端子提供的第二電壓之間形成用於在所述電阻層中形成導電路徑的電壓差， 其中，所述第一層級位元線結構中的所述第一開關和所述第一放電開關以及所述第二層級字元線結構中的所述第三開關和所述第三放電開關包括第一導電類型電晶體，以及 其中，所述第一層級字元線結構中的所述第二開關和所述第二放電開關以及所述第二層級位元線結構中的所述第四開關和所述第四放電開關包括與所述第一導電類型電晶體相反的第二導電類型電晶體。
  40. 如請求項39所述的可變電阻記憶體裝置，其中，所述第一電壓比所述第二電壓高出大於用於導通所述電阻層的一閾值電壓， 其中，所述第一導電類型電晶體包括PMOS電晶體，以及 其中，所述第二導電類型電晶體包括NMOS電晶體。
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