CN115331712A - 可变电阻存储器件、包括其的存储系统及驱动其的方法 - Google Patents

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Abstract

本发明涉及可变电阻存储器件、包括其的存储系统及驱动其的方法。可变电阻存储器件包括存储单元、第一电流施加块、第二电流施加块和模式设置电路。存储单元包括第一电极、第二电极和存储层，该存储层插置于第一电极和第二电极之间。第一电流施加块配置成使第一电流流向第一电极，该第一电流从第一电极流向第二电极。第二电流施加块配置成使第二电流流向第二电极，该第二电流从第二电极流向第一电极。模式设置电路配置成选择性地向第一电流施加块的第一电极和第二电流施加块的第二电极中的任一个提供第一电压。

Description

可变电阻存储器件、包括其的存储系统及驱动其的方法
相关申请的交叉引用
本申请要求于2021年5月11日提交至韩国知识产权局的韩国申请第10-2021-0060837号的优先权，其整体通过引用并入本文。
技术领域
各种实施方式可以大体涉及存储器件和驱动存储器件的方法，更具体地，涉及：配置成通过使用双向电流执行存储操作的可变电阻存储器件、包括可变电阻存储器件的存储系统，以及驱动可变电阻存储器件的方法。
背景技术
包括可变电阻材料的存储器件(在下文中，称为可变电阻存储器件)可用在诸如计算机、数码相机、蜂窝电话、个人数字终端等的各种电子装置中。可变电阻材料可具有响应于诸如电压、电流等的电信号而改变的电阻。
通常，可变电阻存储器件可公知为单极存储器件。即，可变电阻存储器件可包括位线、字线和连接在位线和字线之间的存储单元。例如，存储单元可包括具有根据施加电压而改变的电阻值的电阻元件。当被选位线和被选字线之间的电压差可大于阈值电压时，电阻元件可以导通。可以通过被选位线和被选字线之间的电压差以及电压施加方式来确定置位电流或复位电流，从而可以改变电阻元件的电阻值以执行存储操作。
然而，电阻元件的结晶状态可以因从位线到字线的单向上的置位电流/复位电流而连续改变，从而引发电阻层的劣化。
为了防止可变电阻存储器件中的电阻层的劣化，可以向存储单元施加双向电流以执行存储操作。然而，为了通过使用双向电流来驱动存储单元，可能需要使用附加的控制晶体管。因此，可能需要减少控制晶体管的数量。
另外，当可以通过使用双向电流来执行存储操作和放电操作时，电压摆动值可能增加。因此，可能难以确保控制晶体管的可靠性。
发明内容
在本公开的示例性实施方式中，一种可变电阻存储器件可包括存储单元、第一电流施加块、第二电流施加块和模式设置电路。存储单元可包括第一电极、第二电极和存储层，该存储层插置于第一电极和第二电极之间。第一电流施加块可配置成使第一电流流向第一电极，该第一电流从第一电极流向第二电极。第二电流施加块可配置成使第二电流流向第二电极，该第二电流从第二电极流向第一电极。模式设置电路可配置成选择性地向第一电流施加块的第一电极和第二电流施加块的第二电极中的任一个提供第一电压。当存储单元被选择时，第一电流施加块和第二电流施加块之中的被选电流施加块可以被驱动。当第一电流施加块被选择时，第二电压可以被施加到第二电极。当第二电流施加块被选择时，第二电压可以被施加到第一电极。第一电压可以具有比第二电压高出阈值电压的电压电平。
在本公开的示例性实施方式中，一种存储系统可包括控制器和可变电阻存储器件。控制器可配置成输出控制命令。可变电阻存储器件可包括控制电路和多个存储垫。控制电路可从控制器接收控制命令以生成控制信号。存储垫中的每一个可包括多个存储单元，该多个存储单元配置成通过响应于控制信号使用正向电流或反向电流来执行存储操作和放电操作。可变电阻存储器件的存储单元可定位在多个位线和多个字线的相交点处。位线中的每一个可以选择性地连接到配置成接收第一电压的第一层级位线结构和配置成接收低于第一电压的第二电压的第二层级位线结构。字线中的每一个可以选择性地连接到配置成接收第二电压的第一层级字线结构和接收第一电压的第二层级字线结构。控制电路可配置成生成：用于选择被选存储垫中的存储单元的控制信号、用于传输正向电流的控制信号、用于传输反向电流的控制信号、以及用于在放电操作期间使被选位线和被选字线放电的放电控制信号、在与用于存储操作的电流方向相比的相反方向上流动的用于放电操作的电流。
在本公开的示例性实施方式中，根据驱动可变电阻存储器件的方法，该可变电阻存储器件可包括存储单元、第一层级位线结构、第二层级位线结构、第一层级字线结构和第二层级字线结构。存储单元可包括位线、电阻层和字线。第一层级位线结构可以选择性地连接在位线和配置成提供第一电压的第一电压端子之间。第二层级位线结构可连接在可配置成提供低于第一电压的第二电压的第二电压端子和位线之间。第一层级字线结构可连接在字线和第二电压端子之间。第二层级字线结构可连接在字线和第一电压端子之间。
存储单元可通过使用从第一层级位线结构经由存储单元流向第一层级字线结构的正向电流执行存储操作。在通过使用正向电流执行存储单元的存储操作之后，可以在第二层级字线结构和第二层级位线结构中的每一个中产生放电路径，以使位线和字线的残余电压放电。存储单元然后可以通过使用从第二层级字线结构经由存储单元流向第二层级位线结构的反向电流执行存储操作。在通过使用反向电流执行存储单元的存储操作之后，可以在第一层级位线结构和第一层级字线结构中的每一个中产生放电路径，以使位线和字线的残余电压放电。
在本公开的示例性实施方式中，一种可变电阻存储器件可包括存储单元、第一层级位线结构、第一层级字线结构、第二层级字线结构和第二层级位线结构。存储单元可包括位线、电阻层和字线。第一层级位线结构可包括多个第一层级导电线、多个第一开关和第一放电开关。第一层级导电线可以选择性地连接在位线和第一电压端子之间。第一开关可以选择性地连接在第一层级导电线之间。第一放电开关可连接在第一层级导电线中的任一个和放电端子之间。第一层级字线结构可包括多个第二层级导电线、多个第二开关和第二放电开关。第二层级导电线可以选择性地连接在字线和第二电压端子之间。第二开关可以选择性地连接在第二层级导电线之间。第二放电开关可连接在第二层级导电线中的任一个和放电端子之间。第二层级字线结构可包括多个第三层级导电线、多个第三开关和第三放电开关。第三层级导电线可以选择性地连接在字线和第一电压端子之间。第三开关可以选择性地连接在第三层级导电线之间。第三放电开关可连接在第三层级导电线中的任一个和放电端子之间。第二层级位线结构可包括多个第四层级导电线、多个第四开关和第四放电开关。第四层级导电线可以选择性地连接在位线和第二电压端子之间。第四开关可以选择性地连接在第四层级导电线之间。第四放电开关可连接在第四层级导电线中的任一个和放电端子之间。
在示例性实施方式中，第一电压端子可提供第一电压。第二电压端子可提供第二电压。在第一电压和第二电压之间可形成电压差以在电阻层中产生导电路径。
第一层级位线结构中的第一开关和第一放电开关以及第二层级字线结构中的第三开关和第三放电开关可包括第一导电类型晶体管。
第一层级字线结构中的第二开关和第二放电开关以及第二层级位线结构中的第四开关和第四放电开关可包括与第一导电类型晶体管相反的第二导电类型晶体管。
附图说明
通过参照结合附图进行的以下详细描述，将更清楚地理解本公开主题的上述以及其它方面、特征和优点，在附图中：
图1是示出根据示例性实施方式的可变电阻存储器件的框图；
图2是示出根据示例性实施方式的可变电阻存储器件的立体图；
图3是示出根据示例性实施方式的可变电阻存储器件的模式设置电路的电路图；
图4A是示出根据示例性实施方式的可变电阻存储器件的第一电流施加块的电路图；
图4B是示出根据示例性实施方式的可变电阻存储器件的第二电流施加块的电路图；
图5A是示出根据示例性实施方式的第一放电块的电路图；
图5B是示出根据示例性实施方式的第二放电块的电路图；
图6是示出根据示例性实施方式的用于向可变电阻存储器件的存储单元施加正向电流的开关的选择信号的电压电平的电压时序图；
图7是示出根据示例性实施方式的可变电阻存储器件中的存储单元的未被选择状态的电路图；
图8是示出根据示例性实施方式的用于向可变电阻存储器件的被选存储单元施加正向电流的操作的电路图；
图9是示出根据示例性实施方式的通过使用正向电流被执行存储操作的可变电阻存储器件的存储单元的放电操作的电路图；
图10是示出根据示例性实施方式的用于向可变电阻存储器件的存储单元施加反向电流的开关的选择信号的电压电平的电压时序图；
图11是示出根据示例性实施方式的用于向可变电阻存储器件的被选存储单元施加反向电流的操作的电路图；
图12是示出根据示例性实施方式的通过使用反向电流被执行存储操作的可变电阻存储器件的存储单元的放电操作的电路图；
图13是示出根据示例性实施方式的具有多个存储垫的可变电阻存储器件的立体图；
图14是示出根据示例性实施方式的存储单元的布置的视图；
图15A是示出根据示例性实施方式的存储垫的平面图；
图15B是示出根据示例性实施方式的控制电路的平面图；
图16是示出根据示例性实施方式的对应于子存储垫的副控制电路区域的架构的视图；
图17是示出根据示例性实施方式的第一方向设置块的框图；
图18是示出根据示例性实施方式的第二方向设置块的框图；
图19是示出根据示例性实施方式的第一方向设置块的框图；
图20是示出根据示例性实施方式的第二方向设置块的框图；
图21是示出根据示例性实施方式的通过存储垫向存储单元施加电流的操作的视图；
图22是示出根据示例性实施方式的通过存储垫向存储单元施加电流的操作的时序图；
图23是示出根据示例性实施方式的控制器的框图；以及
图24是示出根据示例性实施方式的双向电流驱动类型存储器件的操作的流程图。
具体实施方式
将参照附图更详细地描述本发明的各种实施方式。附图为各种实施方式(及中间结构)的示意性图示。因此，可预期例如由于制造技术和/或公差而导致的、从图示的构造和形状的变型。因此，所描述的实施方式不应解释为受限于本文中所示的特定的构造和形状，而是可以包括不脱离如所附权利要求书中所限定的本发明的精神和范围的构造和形状的偏差。
本文中参照本发明的理想的实施方式的剖面和/或平面图示描述了本发明。然而，本发明的实施方式不应解释为限制本发明构思。虽然示出并描述了本发明的少数实施方式，但本领域普通技术人员将理解，可以在不脱离本发明的原则和精神的情况下可对这些实施方式进行改变。
可变电阻存储器件可包括多个存储单元。存储单元中的每一个可包括位线、存储层和字线。例如，存储层可包括稍后说明的电阻层。
位线可以按层级连接到局部位线和全局位线以形成层级位线结构。字线可以按层级连接到局部字线和全局字线以形成层级字线结构。
层级位线结构可包括选择性地连接在全局位线和局部位线之间的全局位线开关以及选择性地连接在局部位线和位线之间的局部位线开关。层级字线结构可包括选择性地连接在全局字线和局部字线之间的全局字线开关以及选择性地连接在局部字线和字线之间的局部字线开关。
可变电阻存储器件可包括多个全局位线开关、全局字线开关、局部位线开关和局部字线开关。
全局位线开关之一可连接在全局位线之一和多个局部位线之间。全局字线开关之一可连接在全局字线之一和多个局部字线之间。局部位线开关之一可连接在局部位线之一和多个位线之间。局部字线开关之一可连接在局部字线之一和多个字线之间。根据地址，全局位线开关之一、全局字线开关之一、局部字线开关之一和局部位线开关之一可以被选择性地接通。
为了防止可变电阻存储器件中的存储单元的电阻层的劣化，可以周期性地向电阻层施加双向电流。
为了向存储单元施加双向电流，对应于第一电极的位线可连接到具有上拉功能的第一层级位线结构和具有下拉功能的第二层级位线结构。对应于第二电极的字线可连接到具有下拉功能的第一层级字线结构和具有上拉功能的第二层级字线结构。因此，存储单元可通过使用在第一方向上从第一层级位线结构流向第一层级字线结构的第一电流执行第一存储操作。存储单元可通过使用在第二方向上从第二层级字线结构流向第二层级位线结构的第二电流执行第二存储操作。
在执行存储单元的存储操作之后，为了执行下一个存储操作，可以使被选位线和被选字线中的残余电压放电。
在通用双向电流驱动类型的可变电阻存储器件中，可以为层级位线结构和层级字线结构中的每一个提供分别与全局位线开关、全局字线开关、局部位线开关和局部字线开关并联的全局位线放电开关、全局字线放电开关、局部位线放电开关和局部字线放电开关。
为了执行放电操作，全局位线开关和全局位线放电开关可设计成互补地操作，且全局字线开关和全局字线放电开关也可设计成互补地操作。另外，局部位线开关和局部位线放电开关可设计成被反向驱动。局部字线开关和局部字线放电开关也可设计成被反向驱动。第一层级位线结构和第二层级位线结构以及第一层级字线结构和第二层级字线结构可以被子解码器单独地控制。
因此，为了通过使用双向电流来驱动可变电阻存储器件的存储单元，已经要求有至少八个放电开关和四个子解码器。
另外，对应于存储单元的电极的位线可连接在分别具有上拉功能和下拉功能的第一层级位线结构和第二层级位线结构之间。对应于存储单元的电极的字线也可连接在分别具有下拉功能和上拉功能的第一层级字线结构和第二层级字线结构之间。因此，需要在位线和字线中形成具有不同导电类型的多个接触件，由此还需要相对大的面积。
此外，在执行存储操作的情况下，全局开关和局部开关在均匀的周期期间交替地从正电压带充分摆动到负电压带。因此，难以确保开关的可靠性。
示例性实施方式的双向电流驱动类型的可变电阻存储器件可包括并联连接到全局位线开关和全局字线开关的放电开关。具有下拉功能的第一层级字线结构的第一局部字线开关和第二层级位线结构的第二局部位线开关可以被子解码器单独地控制。因此，可以减少形成在存储单元中的接触件的数量，从而确保存储垫的面积。
图1示出根据示例性实施方式的可变电阻存储器件的框图，并且图2是示出根据示例性实施方式的可变电阻存储器件的立体图。
参照图1，可变电阻存储器件100可包括存储单元MC、模式设置电路105、第一电流施加块110和第二电流施加块160。
参照图2，存储单元MC可包括位线BL、字线WL和电阻层R。位线BL可以选择性地连接到配置成提供第一电压V1的第一电压端子V1T或配置成提供第二电压V2的第二电压端子V2T。字线WL可以选择性地连接到配置成提供第一电压V1的第一电压端子V1T或配置成提供第二电压V2的第二电压端子V2T。当位线BL的电压和字线WL的电压之差大于电阻层R的阈值电压时，具有交叉点类型的存储单元MC可以导通。阈值电压可对应于在电阻层R中形成导电路径的电压电平，该导电路径用于在位线BL和字线WL之间传输电流-电压。
例如，第一电压端子V1T可以是复位电压端子、置位电压端子和读取电压端子中的任一个。复位电压端子、置位电压端子和读取电压端子可以选择性地连接到模式设置电路105。从第二电压端子V2T提供的第二电压V2可具有用于基于第二电压V2和从第一电压端子V1T提供的第一电压V1之间的差来生成复位电压、置位电压和读取电压的电压电平。
如上面公开的，电阻层R可改变电阻相。当大于阈值电压Vth的电压被施加到电阻层R时，可以在电阻层R中形成导电路径，且电阻层R的电阻可以改变以执行存储操作。同时，当通过第一电压端子V1T和第二电压端子V2T向电阻层R施加读取电压时，可以在电阻层R中产生导电路径，但是可能不产生电阻层R的相变化。包括在控制电路中的感测放大器可感测读取电流的值，以确定电阻层R的电阻状态。
因此，示例性实施方式的存储单元MC可通过使用位线BL和字线WL之间的电压差来执行自选择功能。
电阻层R可包括硫族化物成分。硫族化物成分可包括诸如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等等的In-Sb-Te(IST)合金系中的至少两种元素的合金、诸如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等等的包含Ge-Sb-Te(GST)合金系中的至少两种元素的合金。
电阻层R可包括硫族化物成分，诸如Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、In-Ge-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-P等。
存储单元MC可包括双向阈值开关(OTS)层。OTS层可包括包含上述硫族化物成分中的任一成分的硫族化物成分。例如，OTS层可包括Te-As-Ge-Si、Ge-Te-Pb、Ge-Se-Te、Al-As-Te、Se-As-Ge-Si、Se-As-Ge-C、Se-Te-Ge-Si、Ge-Sb-Te-Se、Ge-Bi-Te-Se、Ge-As-Sb-Se、Ge-As-Bi-Te、Ge-As-Bi-Se等。
虽然未在图中示出，但是可以通过从控制器提供的控制命令来整体控制可变电阻存储器件100。控制器可向可变电阻存储器件100提供控制命令，诸如地址命令、操作命令等。另外，数据可以在控制器和可变电阻存储器件100之间对接。为了通过双向电流来操作可变电阻存储器件100的存储单元，控制器可以附加地向可变电阻存储器件100提供用于改变电流方向的方向命令DIR。
可变电阻存储器件100还可包括控制电路。控制电路可从控制器接收命令以生成各种信号。控制电路可包括解码电路。解码电路可接收地址命令以生成用于选择存储单元的信号(在下文中，称为选择信号)。解码电路可生成用于选择层级位线结构和层级字线结构中的全局位线开关、全局字线开关、局部位线开关和局部字线开关的选择信号。
层级位线结构中的全局位线、全局位线开关、局部位线和局部位线开关以及层级字线结构中的全局字线、全局字线开关、局部字线和局部字线开关可形成在控制电路中。
控制电路可定位在与包括存储单元MC的存储单元阵列可以位于的水平面共面的水平面上。可替代地，控制电路可定位在存储单元阵列下方。其中控制电路定位在存储单元阵列下方的结构可被称为单元下外围电路(PUC，periphery under cell)结构，稍后对此说明。
图3是示出根据示例性实施方式的可变电阻存储器件的模式设置电路的电路图。
参照图1和图3，模式设置电路105可包括正向确定单元105a和反向确定单元105b。
正向确定单元105a可响应于正向使能信号ENF将从第一电压端子V1T提供的第一电压V1输出到第一全局位线GBL1。例如，正向确定单元105a可包括传输门TG1和反相器IN1。传输门TG1可包括PMOS晶体管和NMOS晶体管。例如，正向使能信号ENF和通过反相器IN1反相的反相正向使能信号ENFB可分别输入到传输门TG1中的PMOS晶体管和NMOS晶体管，使得传输门TG1可以导通。因此，第一电压V1可以被选择性地提供给第一全局位线GBL1。
反向确定单元105b可响应于反向使能信号ENR将从第一电压端子V1T提供的第一电压V1输出到第二全局字线GWL2。例如，反向确定单元105b可包括传输门TG2和反相器IN2。反向使能信号ENR可以输入到传输门TG2的PMOS晶体管。通过反相器IN2反相的反相反向使能信号ENRB可以输入到传输门TG2的NMOS晶体管。当反向使能信号ENR被使能为低电平时，传输门TG2可以导通。因此，第一电压V1可以被选择性地提供给第二全局字线GWL2。
正向使能信号ENF和反向使能信号ENR可通过使用基于从控制器提供的方向命令的方向控制信号(未示出)而生成，但不限于此。例如，每当生成方向命令时，正向使能信号ENF的电平和反向使能信号ENR的电平可以被改变。
图4A是示出根据示例性实施方式的可变电阻存储器件的第一电流施加块的电路图。
参照图1至图4A，第一电流施加块110可施加从被选存储单元MC的位线BL流向字线WL的电流。该电流可被称为正向电流FWD。
第一电流施加块110可包括第一层级位线结构120和第一层级字线结构130。
第一层级位线结构120可包括用于从第一全局位线GBL1向第一位线BL传输电流和电压的导电路径。第一全局位线GBL1可以选择性地从正向确定单元105a接收第一电压V1。第一层级位线结构120可包括第一全局位线GBL1、第一全局位线开关P1、第一局部位线LBL1和第一局部位线开关P2。第一全局位线GBL1和第一局部位线LBL1可包括按层级布置的导电线。
第一全局位线开关P1可响应于第一全局位线选择信号GYPB将第一全局位线GBL1中的第一电压V1传输到第一连接节点nd1。第一连接节点nd1可以被示为第一全局位线开关P1和第一局部位线开关P2上的连接节点。然而，第一连接节点nd1可对应于第一局部位线LBL1。例如，第一全局位线开关P1可包括PMOS晶体管作为上拉元件。
第一局部位线开关P2可连接在第一连接节点nd1和位线BL之间。第一局部位线开关P2可以响应于第一局部位线选择信号LYPB选择性地将第一连接节点nd1的电压传输到位线BL。例如，第一局部位线开关P2可包括PMOS晶体管作为上拉元件。
在示例性实施方式中，图中示出了被选第一全局位线GBL1、被选第一局部位线LBL1和被选位线BL。可替代地，可变电阻存储器件100可包括多个第一全局位线GBL1、多个第一局部位线LBL1和多个位线BL。
例如，多个第一局部位线LBL1可连接到一个第一全局位线GBL1。第一全局位线开关P1可连接到多个第一局部位线LBL1。另外，多个位线BL可连接到一个第一局部位线LBL1。第一局部位线开关P2可连接到多个位线BL。
第一全局位线开关P1和第一局部位线开关P2可分别包括多个开关。多个开关P1和P2可以通过从控制电路提供的第一全局位线选择信号GYPB<n>和第一局部位线选择信号LYPB<n>而被选择性地接通。该结构可应用到第二层级位线结构150。
如上所述，位线BL可对应于存储单元MC的第一电极。当第一全局位线开关P1和第一局部位线开关P2被接通时，第一电压V1可施加到被选位线BL。
第一层级位线结构120还可包括并不主动参与用于施加正向电流FWD的操作的第一放电开关P3。第一放电开关P3可连接在放电电压端子Vdis和第一连接节点nd1(即，第一局部位线LBL1)之间。在示例性实施方式中，第一放电开关P3可包括多个开关，每个开关对应于第一全局位线开关P1中的一个。
第一放电开关P3可包括具有与第一全局位线开关P1和第一局部位线开关P2的晶体管的类型基本相同的类型的晶体管，例如PMOS晶体管，来作为上拉元件。例如，放电电压端子Vdis可包括接地电压。第一放电开关P3可以响应于第一控制信号CTRL1将第一局部位线LBL1的电压(即，被选位线BL的残余电压)放电到放电电压端子Vdis。第一控制信号CTRL1可以基于方向命令DIR而被生成，稍后会说明。
第一层级字线结构130可生成配置成提供从字线WL到第一全局字线GWL1的电流和电压的导电路径。第一层级字线结构130可包括第一全局字线GWL1、第一全局字线开关N1、第一局部字线LWL1和第一局部字线开关N2。第一全局字线GWL1和第一局部字线LWL1可包括按层级布置的导电线。
第一局部字线开关N2可以响应于第一局部字线选择信号LXN而在字线WL和第二连接节点nd2(即，第一局部字线LWL1)之间形成导电路径。
第一局部字线开关N2可以响应于第一局部字线选择信号LXN选择性地连接在字线WL和第二连接节点nd2(即，第一局部字线LWL1)之间。第一局部字线选择信号LXN可以是稍后说明的从第一子解码器SB1提供的用于控制电流方向和放电方向的子解码信号。
第一全局字线开关N1可以响应于第一全局字线选择信号GXN选择性地连接在第二连接节点(即，第一局部字线LWL1)和第一全局字线GWL1之间。第一全局字线GWL1可连接到第二电压端子V2T以接收第二电压V2。第二电压V2可以比第一电压V1低阈值电压Vth。例如，第二电压V2可具有负电平。第一全局字线开关N1和第一局部字线开关N2可包括NMOS晶体管作为下拉元件。
在示例性实施方式中，图中示出了被选第一全局字线GWL1、被选第一局部字线LWL1和被选字线WL。然而，可变电阻存储器件100可包括多个第一全局字线GWL1、多个第一局部字线LWL1和多个字线WL。
例如，多个第一局部字线LWL1可连接到一个第一全局字线GWL1。第一全局字线开关N1可连接到多个第一局部字线LWL1。另外，多个字线WL可连接到一个第一局部字线LWL1。第一局部字线开关N2可连接到多个字线WL。因此，第一全局字线开关N1和第一局部字线开关N2可分别包括多个开关。第一全局字线开关N1可以通过第一全局字线选择信号GXN被选择性地接通。第一局部字线开关N2可以通过从控制电路提供的第一局部字线选择信号LXN被选择性地接通。
第一层级字线结构130还可包括不主动参与用于施加正向电流FWD的操作的第二放电开关N3。第二放电开关N3可连接在放电电压端子Vdis和第一局部字线LWL1之间。第二放电开关N3可包括具有与第一全局字线开关N1和第一局部字线开关N2的晶体管的类型基本相同的类型的晶体管，例如，NMOS晶体管。第二放电开关N3可以响应于反相第一全局字线选择信号GXNB使第一局部字线LWL1的电压(即，字线WL的残余电压)放电。另外，第二放电开关N3可对应于第一局部字线LWL1。
第一电流施加块110可以如下操作。
当正向电流FWD施加到被选存储单元MC时，可以基于正向确定单元105a的操作将第一电压V1提供给第一全局位线GBL1。控制电路可以将第一全局位线选择信号GYPB和第一局部位线选择信号LYPB使能为逻辑“低”电平。控制电路可以将第一局部字线选择信号LXN和第一全局字线选择信号GXN使能为逻辑“高”电平。因此，第一全局位线开关P1、第一局部位线开关P2、第一局部字线开关N2和第一全局字线开关N1可被接通，以生成大于阈值电压Vth的位线BL和字线WL之间的电压差。因此，通过第一电压V1传输到位线BL的电流可以经由存储单元MC流到字线WL中。在该过程中，可以在存储单元MC的电阻层R中产生相变。相变可以是根据第一电压V1的种类的置位状态、复位状态或读取状态。
图4B是示出根据示例性实施方式的可变电阻存储器件的第二电流施加块的电路图。
参照图1至图4B，第二电流施加块160可以施加从被选存储单元MC的字线WL流向位线BL的电流。该电流可被称为反向电流RVS。
第二电流施加块160可包括第二层级字线结构140和第二层级位线结构150。
第二层级字线结构140可包括用于从第二全局字线GWL2向第二字线WL传输电流和电压的导电路径。第二全局字线GWL2配置成向字线WL传输从反向确定单元105b输出的第一电压V1。第二层级字线结构140可包括第二全局字线GWL2、第二全局字线开关P4、第二局部字线LWL2和第二局部字线开关P5。第二全局字线GWL2和第二局部字线LWL2可包括按层级布置的导电线。
第二全局字线开关P4可连接在第二全局字线GWL2和对应于第二局部字线LWL2的第三连接节点nd3之间。第二全局字线开关P4可以响应于第二全局字线选择信号GXPB向第二局部字线LWL2传输被选第二全局字线GWL2的电压(例如，第一电压V1)。第二局部字线开关P5可连接在第二局部字线LWL2和字线WL之间。第二局部字线开关P5可以响应于第二局部字线选择信号LXPB向被选字线WL传输第二局部字线LWL2的电压。例如，第二全局字线开关P4和第二局部字线开关P5可包括PMOS晶体管作为上拉元件。
第二层级字线结构140还可包括不主动参与用于施加反向电流RVS的操作的第三放电开关P6。第三放电开关P6连接在放电电压端子Vdis和第二局部字线LWL2之间。第三放电开关P6可包括具有与第二全局字线开关P5和第二局部字线开关P4的晶体管的类型基本相同的类型的晶体管，例如，PMOS晶体管。第三放电开关P6可以响应于第二控制信号CTRL2使第二局部字线LWL2的电压(即，字线WL的残余电压)放电。第二控制信号CTRL2可相对于第一控制信号CTRL1具有反相电平。第三放电开关P6可连接到第二局部字线LWL2。
第二层级位线结构150可包括配置成传输从位线BL至第二全局位线GBL2的电流的导电路径。第二层级位线结构150可包括第二全局位线GBL2、第二全局位线开关N4、第二局部位线LBL2和第二局部位线开关N5。
第二局部位线开关N5可连接在位线BL和对应于第二局部位线LBL2的第四连接节点nd4之间。第二局部位线开关N5可以响应于第二局部位线选择信号LYN电连接在第四连接节点nd4和位线BL之间。第二局部位线选择信号LYN可以是稍后说明的从第二子解码器SB2提供的用于控制电流方向和放电方向的子解码信号。
第二全局位线开关N4可连接在第四连接节点nd4和第二全局位线GBL2之间。第二全局位线开关N4可以响应于第二全局位线选择信号GYN电连接在第二全局位线GBL2和第四连接节点nd4之间。例如，第二全局位线开关N4和第二局部位线开关N5可包括NMOS晶体管。
第二层级位线结构150还可包括不主动参与用于施加反向电流RVS的操作的第四放电开关N6。第四放电开关N6连接在放电电压端子Vdis和第二局部位线LBL2之间。第四放电开关N6可包括具有与第二全局位线开关N4和第二局部位线开关N5的晶体管的类型基本相同的类型的晶体管，例如，NMOS晶体管。第四放电开关N6可以响应于反相第二全局位线选择信号使第二局部位线LBL2的电压(即，位线BL的残余电压)放电。另外，第四放电开关N6可连接到第二局部位线LBL2。
第二电流施加块160可以如下操作。
当确定向被选存储单元MC施加反向电流RVS时，可以基于反向确定单元105b的操作将第一电压V1提供给第二全局字线GWL2。控制电路可以将第二全局字线选择信号GXPB和第二局部字线选择信号LXPB使能为低电平，并且将第二局部位线选择信号LYN和第二全局位线选择信号GYN使能为高电平。因此，第二全局字线开关P4、第二局部字线开关P5、第二局部位线开关N5和第二全局位线开关N4可以被接通。因此，反向电流RVS可以从字线WL经由存储单元MC流向第二全局位线GBL2以执行存储操作。
图5A是示出根据示例性实施方式的第一放电块的电路图。
参照图1至图5A，可变电阻存储器件100可包括第一放电块165a。在向被选存储单元MC施加正向电流FWD之后，第一放电块165a可以使位线BL和字线WL中的残余电压放电。
第一放电块165a可以是第二层级字线结构140和第二层级位线结构150的一部分。
第一放电块165a可包括第二层级字线结构140中的第三放电开关P6和第二局部字线开关P5以及第二层级位线结构150中的第二局部位线开关N5和第四放电开关N6。
例如，控制电路可以将第二控制信号CTRL2和第二局部字线选择信号LXPB使能为低电平，以接通第三放电开关P6和第二局部字线开关P5。第二控制信号CTRL2可以预设为在放电操作中被使能。因此，可以在字线WL和放电电压端子Vdis之间形成第一放电路径D_a，以经由第一放电路径D_a使字线WL的残余电压放电。第一放电路径D_a可以基于在施加正向电流FWD时可能不操作的开关P3、P2、N2和N3的操作而形成。由于在施加正向电流FWD时被驱动的开关可以不同于在放电操作中被驱动的开关，因此可以减小由开关的连续操作引起的应力。
控制电路可以将由第二子解码器SB2控制的第二局部位线选择信号LYN和反相第二全局位线选择信号GYNB使能，以接通第二局部字线开关N5和第四放电开关N6。反相第二全局位线选择信号GYNB可以预设为在放电操作中被使能。因此，可以在位线BL和放电电压端子Vdis之间形成第二放电路径D_b。可以通过使用在施加正向电流FWD时可能不操作的开关来使位线BL的残余电压放电。
图5B是示出根据示例性实施方式的第二放电块的电路图。
参照图1至图5B，可变电阻存储器件100可包括第二放电块165b。在向被选存储单元MC施加反向电流RVS之后，第二放电块165b可以使位线BL和字线WL中的残余电压放电。
第二放电块165b可包括第一层级位线结构120和第一层级字线结构130。
第二放电块165b可包括第一层级位线结构120中的第一放电开关P3和第一局部位线开关P2以及第一层级字线结构130中的第一局部字线开关N2和第二放电开关N3。
例如，控制电路可以将第一控制信号CTRL1和第一局部位线选择信号LYPB使能为低电平，以接通第一放电开关P3和第一局部位线开关P2。第一控制信号CTRL1可以预设为在放电操作中被使能。因此，可以在位线BL和放电电压端子Vdis之间形成第三放电路径D_c。第三放电路径D_c可基于在施加反向电流RVS时可能不操作的开关P2和P3的操作而形成。
控制电路可以将由第一子解码器SB1控制的第一局部字线选择信号LXN和反相第一全局字线选择信号GXNB使能为高电平，使得第一局部字线开关N2和第二放电开关N3可以被接通。反相第一全局字线选择信号GXNB可以预设为在放电操作中被使能。因此，可以在位线BL和放电电压端子Vdis之间形成第四放电路径D_d。第四放电路径D_d可通过在施加反向电流RVS时可能不操作的开关N2和N3而形成。
在下文中，将详细说明通过电流施加类型驱动连接在层级位线结构和层级字线结构之间的存储单元的方法。为了便于说明，从位线BL流向字线的电流可定义为正向电流FWD，且从字线WL流向位线BL的电流可定义为反向电流RVS，或者反之亦然。
根据正向电流的施加来驱动存储单元
<非被选存储单元的驱动：空闲>
图6是示出根据示例性实施方式的用于向可变电阻存储器件的存储单元施加正向电流的开关的选择信号的电压电平的电压时序图，且图7是示出根据示例性实施方式的可变电阻存储器件中的存储单元的未被选择状态的电路图。
参照图6和图7，当存储垫使能信号MAT_EN和单元选择信号Cell_Select中的至少一个被禁止时，对应的存储单元MC不可导通。即，在对应的存储单元MC中可不执行存储操作。
可以使用读/写使能信号RD/WT来确定存储操作的种类。
存储垫使能信号MAT_EN可以是存储垫选择信号。可以基于从控制器提供的地址命令从控制电路生成存储垫选择信号。可以与生成DRAM或PCRAM的通用存储垫使能信号基本相同的方式生成存储垫使能信号MAT_EN。
可以通过将行地址与列地址结合来获得单元选择信号Cell_Select。在示例性实施方式中，单元选择信号Cell_Select可以用于确定位于特定地址的存储单元MC是否导通。
放电使能信号DIS_EN可以在单元选择信号Cell_Select被禁止时被使能。可以响应于放电使能信号DIS_EN而输出用于启用第一放电块165a中的开关的信号。
另外，可以从控制电路生成读/写使能信号RD/WT、存储垫使能信号MAT_EN、单元选择信号Cell_Select和放电使能信号DIS_EN。控制电路可基于从控制器提供的控制命令来生成读/写使能信号RD/WT、存储垫使能信号MAT_EN、单元选择信号Cell_Select和放电使能信号DIS_EN。
当施加到位线BL的电压与施加到字线WL的电压基本相同时，或者当位线BL和字线WL之间的电压差低于阈值电压Vth时，存储单元MC不可导通。
可变电阻存储器件100的控制电路可以将反相第二全局位线选择信号GYNB和第二局部位线选择信号LYN使能为高电平，使得特定存储单元MC不可被选择。第二层级位线结构150中的第四放电开关N6和第二局部位线开关N5可以被接通以将对应于放电电压的接地电压传输到位线BL。
另外，反相第一全局字线选择信号GXNB和第一局部字线选择信号LXN可以被使能为高电平，使得第一层级字线结构130中的第二放电开关N3和第一局部字线开关N2可以被接通。因此，接地电压则可以被施加到字线WL。其结果是，位线BL的电压可以与字线WL的电压基本相同，使得存储单元MC可以转换为空闲状态。
可替代地，第一层级位线结构120中的第一放电开关P3和第一局部位线开关P2可以被接通以将接地电压施加到位线BL，由此向存储单元MC提供空闲状态。同时，第二层级字线结构140中的第三放电开关P6和第二局部字线开关P5可以被接通，以将接地电压施加到字线WL。
然而，由于NMOS晶体管的操作速度可以比NMOS晶体管的操作速度快，所以包括NMOS晶体管的第四放电开关N6、第二局部位线开关N5、第一局部字线开关N2和第二放电开关N3可以被接通，以向存储单元MC提供空闲状态，使得可变电阻存储器件100可具有提升的操作速度。
另外，第一电压V1或第二电压V2可被施加到位线BL和字线WL。然而，电压可能引起开关的劣化。因此，有利的是使用稳定的放电路径。
<驱动被选存储单元：M_OP>
图8是示出根据示例性实施方式的用于向可变电阻存储器件的被选存储单元施加正向电流的操作的电路图。
参照图6和图8，当读/写使能信号RD/WT、存储垫使能信号MAT_EN和单元选择信号Cell_Select被使能且放电使能信号DIS_EN被禁止时，特定存储垫中的特定地址的存储单元MC可以被选择，使得存储单元MC可以进入存储操作区段M_OP。
在正向电流施加模式中，模式设置电路105的正向确定单元105a可以响应于正向使能信号ENF将第一电压V1传输至第一全局位线GBL1。如上所述，可从第一电压端子V1T提供第一电压V1。另外，可以基于从控制器提供的方向命令从控制电路生成正向使能信号ENF。
为了通过第一电压V1向被选存储单元MC提供正向电流FWD，控制电路可输出被使能为低电平的第一全局位线选择信号GYPB和第一局部位线选择信号LYPB。因此，第一全局位线开关P1和第一局部位线开关P2可以接通，使得传输到第一全局位线GBL1的第一电压V1可以经由第一局部位线LBL1传输到位线BL。
在正向电流施加模式中，控制电路可输出被使能为高电平的第一局部字线选择信号LXN和第一全局字线选择信号GXN。因此，第一局部字线开关N2和第一全局字线开关N1可以接通，使得字线WL的电势可下拉到被提供有第二电压V2的第一全局字线GWL1。
由于第一电压V1可以比第二电压V2高出阈值电压Vth，因此可以在位线BL和字线WL之间生成大于阈值电压的电压差，从而使存储单元MC可以导通。因此，由于位线BL的电势可以高于字线WL的电势，所以正向电流FWD可以从位线BL流向字线WL以执行存储单元MC的存储操作。
存储操作可以根据第一电压V1和第二电压V2的电平和施加类型而分类为置位状态、复位状态和读取状态。
参照图6，第一全局位线选择信号GYPB和第二全局字线选择信号GXPB可具有基本相同的信号电平。另外，第一局部位线选择信号LYPB和第二局部字线选择信号LXPB可具有基本相同的信号电平。因此，可以为第二全局字线开关P4和第二局部字线开关P5以及第一全局位线开关P1和第一局部位线开关P2提供接通条件。然而，由于模式设置电路105的反向确定单元105b可能未被驱动，因此第二层级字线结构140可以处于浮置状态。
另外，第一全局字线选择信号GXN和第二全局位线选择信号GYN可以具有基本相同的电平。相比而言，根据示例性实施方式，可以通过单独地控制第二局部位线选择信号LYN和第一局部字线选择信号LXN来生成正向电流路径。因此，第二局部位线选择信号LYN和第一局部字线选择信号LXN可以被第一子解码器SB1和第二子解码器SB2单独地控制，以选择性地生成正向电流路径。
第一子解码器SB1可以将第二局部位线选择信号GYN禁止为低电平，以阻断第二层级位线结构150的导电路径。第二子解码器SB2可以将第二局部字线选择信号GXN使能为高电平，以在第一层级字线结构130中形成导电路径。
因此，正向电流FWD可以从第一层级位线结构120经由存储单元MC流向第一层级字线结构130以执行存储单元MC的存储操作。
可以通过禁止放电使能信号DIS_EN来关断第一放电开关至第四放电开关P3、N3、P6和N6。
<被选存储单元的放电驱动：DIS>
图9是示出根据示例性实施方式的通过使用正向电流被执行存储操作的可变电阻存储器件的存储单元的放电操作的电路图。
参照图6和图9，当利用正向电流FWD的存储操作(即，存储操作区段M_OP)完成时，单元选择信号Cell_Select可以被禁止为低电平，而读/写使能信号RD/WT和存储垫使能信号MAT_EN被使能为高电平。放电使能信号DIS_EN可以响应于单元选择信号Cell_Select被禁止而被使能。
通过将放电使能信号DIS_EN使能，位线BL和字线WL中的残余电压可以经由放电端子Vdis而被放电。
由于先前的步骤可以执行利用正向电流FWD的存储操作，当放电使能信号DIS_EN被使能时，第一控制信号CTRL1可以被禁止且第二控制信号CTRL2和第二局部字线选择信号LXPB可以被使能为低电平。因此，第二层级字线结构140中的第三放电开关P6和第二局部字线开关P5可以接通以在第二层级字线结构140中形成第一放电路径D_a。其结果是，字线WL的残余电压可以经由第一放电路径D_a被放电。
另外，当放电使能信号DIS_EN被使能时，第二局部位线选择信号LYN和反相第二全局位线选择信号GYNB可以被使能为高电平且第二全局位线选择信号GYN可以被禁止为低电平，以在第二层级位线结构150中形成第二放电路径D_b。因此，位线BL的残余电压可以经由第二放电路径D_b被放电。
通用双向电流驱动类型的可变电阻存储器件中的连接到被选位线和被选字线的所有放电开关均可以被驱动。
相比之下，示例性实施方式的第一放电开关P3和第三放电开关P6不可接收反相第一全局位线选择信号GYPB和反相第二全局字线选择信号GXPB。第一放电开关P3和第三放电开关P6可由第一控制信号CTRL1和第二控制信号CTRL2单独地控制，使得第一放电开关P3和第三放电开关P6可以被选择性地驱动。
因此，示例性实施方式的控制电路可以选择性地将控制信号CTRL2、LXPB、LYN和GYNB使能，以在第二层级字线结构140和第二层级位线结构150中形成放电路径D_a和D_b，从而防止传输正向电流FWD的开关P1、P2、N1和N2连续地操作。
其结果是，电流的施加方向和放电方向可以交替改变，从而提升开关的可靠性。
根据反向电流施加类型来驱动存储单元
<驱动非被选存储单元：空闲>
可保持位线BL和字线WL之间的电压差，该电压差小于或等于阈值电压，以防止任何电流流经根据反向电流施加类型的空闲存储单元MC，类似于图7中的根据正向电流施加类型的空闲存储单元。因此，存储单元MC可以以与适用于图7中的存储单元的那些相似的方式转换为空闲状态，因此本文中为简洁起见将省略对于上述方式的任何进一步说明。
<驱动被选存储单元：M_OP>
图10是示出根据示例性实施方式的用于向可变电阻存储器件的存储单元施加反向电流的开关的选择信号的电压电平的电压时序图，且图11是示出根据示例性实施方式的用于向可变电阻存储器件的被选存储单元施加反向电流的操作的电路图。
参照图10和图11，当读/写使能信号RD/WT、存储垫使能信号MAT_EN和单元选择信号Cell_Select被使能为高电平时，放电使能信号DIS_EN可以被禁止为低电平。因此，与位于特定存储垫的特定地址的存储单元MC连接的所有的放电开关P3、N3、P6和N6均可以被关断。
在反向电流施加模式中，模式设置电路105的反向确定单元105b可以响应于反向使能信号ENR而向第二全局字线GWL2施加第一电压V1。反向使能信号ENR可具有与正向使能信号ENF的电平相反的电平。
为了向被选存储单元MC提供反向电流RVS，控制电路可输出被使能为低电平的第二全局字线选择信号GXPB和第二局部字线选择信号LXPB。因此，第二全局字线开关P4和第二局部字线开关P5可以被接通，使得第一电压V1可以被传输到字线WL。
控制电路可输出被使能为高电平的第二局部位线选择信号LYN和第二全局位线选择信号GYN，以在第二层级位线结构150中形成电流路径。
因此，第二局部位线开关N5和第二全局位线开关N6可以被接通。位线BL的电压可以被下拉到可被提供有具有负电平的第二电压V2的第二全局位线GBL2。由于施加到字线WL的第一电压V1可以比施加到字线WL的第二电压V2高出阈值电压Vth以上，因此存储单元MC可以导通以在存储单元MC中形成导电路径。其结果是，反向电流RVS可以从第二层级字线结构140流向第二层级位线结构150。即，存储单元MC可通过使用从字线WL流向位线BL的反向电流RVS来执行存储操作。
参照图10，控制第一层级位线结构120的开关P1和P2的第一全局位线选择信号GYPB和第一局部位线选择信号LYPB可具有与第二全局字线选择信号GXPB和第二局部字线选择信号LXPB的电平基本相同的电平。因此，第一全局位线开关P1和第一局部位线开关P2可以被接通。然而，因为模式设置电路105的正向确定单元105a可能未被驱动，因此第一层级位线结构120可以处于浮置状态。
在存储操作区段M_OP中，第一子解码器SB1可输出具有与从第二子解码器SB2输出的第二局部位线选择信号LYN的电平相反的电平的第一局部字线选择信号LXN。其结果是，在第一层级字线结构130中不可形成电流路径。
<被选存储单元的放电驱动：DIS>
图12是示出根据示例性实施方式的通过使用正向电流被执行存储操作的可变电阻存储器件的存储单元的放电操作的电路图。
参照图10和图12，当利用反向电流RVS的存储操作(即，存储操作区段M_OP)完成时，单元选择信号Cell_Select可以被禁止为低电平，而读/写使能信号RD/WT和存储垫使能信号MAT_EN被使能为高电平。放电使能信号DIS_EN可以响应于被禁止的单元选择信号Cell_Select而被使能。
通过将放电使能信号DIS_EN使能，位线BL和字线WL中的残余电压可以经由放电端子Vdis而被放电。
由于先前步骤可以执行利用反向电流RVS的存储操作，因此可变电阻存储器件100不可操作反向电流RVS的路径上的开关。可以优选地经由另一电流路径使位线BL和字线WL中的残余电压放电。
即，当放电使能信号DIS_EN被使能时，第一控制信号CTRL1和第一局部位线选择信号LYPB可以被使能为低电平。因此，第一放电开关P3和第一局部位线开关P2可以被接通以在第一层级位线结构120中形成第三放电路径D_c。其结果是，位线BL的残余电压可以经由第三放电路径D_c被放电。
另外，当放电使能信号DIS_EN被使能时，第一局部字线选择信号LXN和反相第一全局字线选择信号GXNB可以被使能为高电平。因此，第一局部字线开关N2和第二放电开关N3可以被接通以在第一层级字线结构130中形成第四放电路径D_d。因此，字线WL的残余电压可以经由第四放电路径D_d被放电到放电端子Vdis。
当第一控制信号CTRL1被使能时，第一子解码器SB1可输出被使能的第一局部字线选择信号LXN，使得从第二子解码器SB2输出的第二控制信号CTRL2和第二局部位线选择信号LYN可以被禁止。其结果是，在第二层级字线结构140和第二层级位线结构150中不可形成供反向电流RVS流过的放电路径。
因此，可以防止开关的连续操作，从而减小开关上的应力。
根据示例性实施方式，可以通过具有数量减少的放电开关以及控制存储单元的电流方向的子解码器的存储单元来执行双向存储单元的存储操作和放电操作。因此，还可以减少存储单元的面积和用于驱动存储单元的控制电路的面积，从而减少存储垫的总面积。
另外，第一层级位线结构和第二层级位线结构以及第一层级字线结构和第二层级字线结构中的放电开关的类型可与全局/局部位线开关和全局/局部字线开关的类型基本相同。因此，还可以减少存储单元中的接触区域的面积。
此外，在示例性实施方式的结构中，如图7、图8、图9、图11和图12所示，第一层级位线结构120和第二层级位线结构150以及第一层级字线结构130和第二层级字线结构140可具有轨道形状。可替代地，第一层级位线结构120和第二层级位线结构150以及第一层级字线结构130和第二层级字线结构140可以竖直地布置。
图13是示出根据示例性实施方式的具有多个存储垫的可变电阻存储器件的立体图，且图14是示出根据示例性实施方式的存储单元的布置的视图。
参照图13，示例性实施方式的可变电阻存储器件100可包括布置在半导体衬底210之上的存储垫层220。例如，存储垫层220可包括多个存储垫MAT1～MAT4。
控制电路215可布置在半导体衬底210和存储垫层220之间。用于控制开关P1～P6和N1～N6的控制信号生成器可形成在控制电路215处。另外，控制电路215可基于从控制器提供的方向命令DIR来生成正向使能信号ENF、反向使能信号ENR以及放电控制信号CTRL1和CTRL2。如上所述，控制电路215可包括用于控制第一局部字线选择信号LXN和第二局部位线选择信号LYN的第一子解码器SB1和第二子解码器SB2，从而经由电流路径来生成正向电流路径、反向电流路径和放电路径。另外，控制电路215中可以布置有诸如电压生成电路、感测放大器等的各种控制电路以及层级位线结构和层级字线结构中的元件。
控制电路215可以分类为对应于存储垫MAT1～MAT4的第一至第四控制电路区域215a、215b、215c和215d。例如，第一控制电路区域215a可控制第一存储垫MAT1中的存储单元MC。
如图14所示，存储垫MAT1～MAT4中的每一个可包括多个字线WL1～WL4、多个位线BL1～BL4以及存储单元MC。存储单元MC可包括电阻层R、作为电极的在电阻层R之上和之下的位线的数个部分以及在电阻层R之上和之下的字线的数个部分。在示例性实施方式中，层级位线结构120和150以及层级字线结构130和140可布置成轨道形状。可替代地，字线WL1～WL4和位线BL1～BL4可以彼此相交。
存储垫MAT1～MAT4中的每一个可包括具有字线WL、存储单元MC和位线BL的单个存储单元阵列层。可替代地，存储垫MAT1～MAT4中的每一个可包括多个存储单元阵列层。在这种情况下，存储单元阵列的一层可被称为甲板。
图15A是示出根据示例性实施方式的存储垫的平面图，且图15B是示出根据示例性实施方式的控制电路的平面图。存储垫中的每一个和对应于存储垫的控制电路区域可分别具有基本相同的构造。因此，图15A和图15B可以示出存储垫和控制电路区域之中的第一存储垫MAT1和第一控制电路区域215a。
参照图15A，存储垫可以分类为多个子存储垫Sub_a～Sub_d。具体地，存储垫中的对应于存储单元MC的子存储垫Sub_a～Sub_d可以被控制。当在没有子存储垫Sub_a～Sub_d的分类的情况下字线WL和位线BL在存储垫的宽度方向和长度方向上延伸时，字线WL和位线BL的长度可以如此长而使其增加信号延迟。因此，为了有效地将信号传输到存储单元MC，可以对一个存储垫MAT中的子存储垫Sub_a～Sub_d进行控制。
参照图15B，第一控制电路区域215a可以分类为对应于子存储垫Sub_a～Sub_d的多个副控制电路区域215a-1～215a-4。副控制电路区域215a-1～215a-4中的每一个可控制对应于子存储垫Sub_a～Sub_d之一的存储单元MC。另外，副控制电路区域215a-1～215a-4中的每一个可控制相邻子存储垫Sub_a～Sub_d中的存储单元MC的一部分。
图16是示出根据示例性实施方式的对应于子存储垫的副控制电路区域的架构的视图。
图16可以主要示出对应于第一子存储垫Sub_a的第一副控制电路区域215a-1。为了解释第一副控制电路区域215a-1和相邻副控制电路区域之间的关系，还可以部分地示出该相邻副控制电路区域。
第一副控制电路区域215a-1可包括第一层级位线块120S、第一层级字线块130S、第二层级字线块140S、第二层级位线块150S、第一方向设置块170或170-1、以及第二方向设置块180或180-1。
第一层级位线块120S可包括第一局部位线选择器121、第一全局位线选择器123和第一放电选择器125。
第一局部位线选择器121可以是其中可以布置有用于选择性地将第一局部位线LBL1与位线BL连接的第一局部位线开关P2的区域。例如，第一局部位线开关P2的数量可对应于位线BL的数量。
第一全局位线选择器123可以是其中可以布置有用于选择性地将第一全局位线GBL1与第一局部位线LBL1连接的第一全局位线开关P1的区域。例如，第一全局位线开关P1的数量可对应于第一局部位线LBL1的数量。
第一放电选择器125可以是其中可以布置有连接在放电电压端子Vdis和第一连接节点nd1之间的第一放电开关P3的区域。例如，第一放电开关P3的数量可对应于第一子存储垫Sub_a中的第一全局位线GBL1的数量。
第一全局位线GBL1、第一局部位线LBL1和位线BL的数量可以以解码方式逐渐增加。因此，与位线BL的数量对应的第一局部位线开关P2的数量可以大于第一全局位线开关P1和第一放电开关P3的数量。因此，第一局部位线选择器121可以占据第一层级位线块120S的区域中的大部分。第一全局位线选择器123和第一放电选择器125可以依次占据第一层级位线块120S的剩余区域。
在示例性实施方式中，第一层级位线块120S可以在y方向上延伸，但不限于此。集成在第一层级位线块120S中的开关(例如，晶体管)可具有相同类型的晶体管，例如，PMOS晶体管。因此，第一层级位线块120S可包括单个阱，例如，n阱。因此，用于形成不同类型的阱的空间裕度可以减少。另外，第一方向设置块170或170-1可包括配置成向第一层级位线块120S的第一全局位线GBL1供应第一电压V1的模式设置电路105。因此，第一层级位线块120S可定位成与第一方向设置块170相邻。
第一层级字线块130S可包括第一局部字线选择器131、第一全局字线选择器133和第二放电选择器135。
第一局部字线选择器131可以是其中可以布置有用于选择性地连接第一局部字线LWL1和第一子存储垫Sub_a中的字线WL的第一局部字线开关N2的区域。例如，第一局部字线开关N2的数量可对应于字线WL的数量。
第一全局字线选择器133可以是其中可以布置有第一全局字线开关N1的区域，该第一全局字线开关N1用于选择性地连接第一副控制电路区域215a-1中的第一局部字线LWL1和第一全局字线GWL1。例如，第一全局字线开关N1的数量可对应于第一局部字线LWL1的数量。
第二放电选择器135可以是其中可以布置有连接在放电电压端子Vdis和第二连接节点nd2之间的第二放电开关N3的区域。例如，第二放电开关N3的数量可对应于第一全局字线GWL1的数量。
因此，第一局部字线选择器131可以占据第一层级字线块130S的区域的大部分。第一全局字线选择器133和第二放电选择器135可以依次占据第一层级字线块130S的剩余区域。在示例性实施方式中，第一层级字线块130S可以在x方向上延伸，但不限于此。集成在第一层级字线块130S中的开关可包括NMOS晶体管。因此，第一层级字线块130S可包括单个p阱。
在第一层级位线块120S和第一层级字线块130S之间可以形成正向偏置路径。因此，考虑到布线的设计效率，第一层级位线块120S的第一局部位线选择器121可定位成与第一层级字线块130S的第一局部字线选择器131相邻。
第二层级字线块140S可包括第二局部字线选择器141、第二全局字线选择器143和第三放电选择器145。类似于第一层级位线块120S，第二层级字线块140S可以在y方向上延伸。例如，第二层级字线块140S和第一层级位线块120S可定位在第一层级字线块130S的两侧。另外，第二层级字线块140S可以平行于第一层级位线块120S。如上所述，第二层级字线块140S可包括配置成从第二全局字线GWL2接收第一电压V1的PMOS晶体管，由此执行上拉操作。
在示例性实施方式中，由于第二层级字线块140S和第一层级字线块130S可包括不同类型的晶体管，因此第二层级字线块140S和第一层级字线块130S可以彼此分隔开以减少寄生元件的产生。
第二层级位线块150S可以平行于第一层级字线块130S而延伸。第二层级位线块150S可定位在第一层级位线块120S和第二层级字线块140S之间。第二层级位线块150S可包括第二局部位线选择器151、第二全局位线选择器153和第四放电选择器155。第二局部位线选择器151可定位成与第二局部字线选择器141相邻，以在第二层级位线块150S和第二层级字线块140S中形成反向电流路径。另外，第二层级位线块150S中的开关可包括NMOS晶体管。
因此，具有PMOS晶体管的第一层级位线块120S和第二层级字线块140S可布置在y方向上。第二层级位线块150S和第一层级字线块130S可以在x方向上延伸。
第一方向设置块170或170-1可以选择性地向在y方向上延伸的第一层级位线块120S和沿着x方向相邻于第一副控制电路区域215a-1的第二层级字线块140S提供第一电压V1。例如，第一方向设置块170可定位在第一层级位线块120S的一端处。具体地，第一方向设置块170可以向第一副控制电路区域215a-1的第一层级位线块120S和第二副控制电路区域215a-2的第二层级字线块140S提供第一电压V1。
第二方向设置块180或180-1可定位在沿x方向延伸的第一层级字线块130S的一端处。具体地，第二方向设置块180或180-1可以向第一副控制电路区域215a-1的第一层级字线块130S和第三副控制电路区域215a-3的第二层级位线块150S提供信号。
图17是示出根据示例性实施方式的第一方向设置块的框图，且图18是示出根据示例性实施方式的第二方向设置块的框图。
参照图17，第一方向设置块170可定位在可变电阻存储器件100的控制电路215中。具体地，第一方向设置块170可布置在副控制电路区域215a～215d中。
如上所述，可变电阻存储器件100可从控制器300接收控制命令ACT、ADD、DIR和DATA。可变电阻存储器件100的控制电路215可包括命令处理器218，用于接收控制命令ACT、ADD、DIR和DATA以生成通用控制信号DC、RD/WD、MAT_EN、Cell_Select和DIS_EN。
命令处理器218可以与通用存储器件中的命令处理电路基本相同。命令处理器218可接收激活命令ACT、地址命令ADD、方向命令DIR和数据DATA，以生成存储垫选择信号MAT_EN和用于指定被选单元的位置的单元选择信号Cell_select，以及与操作相关的读/写使能信号RD/WT和放电使能信号DIS_EN。
然而，示例性实施方式的命令处理器218可以附加地接收不同于通用相变存储器件的方向命令DIR。命令处理器218可基于方向命令DIR生成方向控制信号DC。
例如，方向控制信号DC可具有响应于周期性地输入的方向命令DIR而改变的电平。方向控制信号DC可以由方向信号生成电路1710处理以生成正向使能信号ENF或反向使能信号ENR。可替代地，方向控制信号DC可以操作为正向使能信号ENF或反向使能信号ENR。
例如，可以向特定存储单元施加具有相同方向的电流达临界次数，以生成方向控制信号DC，稍后将说明。
第一方向设置块170可包括方向控制器172和第一控制信号生成器174。
方向控制器172可包括方向信号生成电路1710和模式设置电路105。
方向信号生成电路1710可响应于方向控制信号DC生成正向使能信号ENF或反向使能信号ENR。当方向控制信号DC的电平在输入方向命令DIR时被改变时，方向信号生成电路1710可包括配置为控制电压电平以对应于模式设置电路105的操作电压电平的缓冲电路或电平移位器。
模式设置电路105可响应于正向使能信号ENF和反向使能信号ENR向第一全局位线GBL1和第二全局字线GWL2中的任一个输出第一电压V1。可以参照图3更详细说明模式设置电路105。因此，在本文中为简洁起见将省略对于模式设置电路105的任何进一步说明。
第一控制信号生成器174可接收基本控制信号DC、RD/WT、MAT_EN、Cell-select、和DIS_EN，以在施加用于施加正向电流FWD的控制信号和正向电流FWD之后生成用于放电操作(在下文中，被称为正向电流放电操作)的控制信号。
第一控制信号生成器174可包括正向电流施加电路1720、第一放电驱动电路1730和第二子解码器SB2。
正向电流施加电路1720可接收正向使能信号ENF、读/写使能信号RD/WT、存储垫选择信号MAT_EN、单元选择信号Cell-Select和放电使能信号DIS_EN。当正向使能信号ENF、读/写使能信号RD/WT、存储垫选择信号MAT_EN和单元选择信号Cell-Select被使能且放电使能信号DIS_EN被禁止时，正向电流施加电路1720可以将第一全局位线选择信号GYPB、第一局部位线选择信号LYPB、第一局部字线选择信号LXN和第一全局字线选择信号GXN使能。正向电流施加电路1720可包括各种逻辑组合电路。
第一放电驱动电路1730可接收正向使能信号ENF、读/写使能信号RD/WT、存储垫选择信号MAT_EN、单元选择信号Cell-Select和放电使能信号DIS_EN。当正向使能信号ENF、读/写使能信号RD/WT、存储垫选择信号MAT_EN和放电使能信号DIS_EN被使能且单元选择信号Cell-Select被禁止时，第一放电驱动电路1730可以将第二控制信号CTRL2、第二局部字线选择信号LXPB、第二局部位线选择信号LYN和反相第二全局位线选择信号GYNB使能，以使被选位线BL和被选字线WL中的残余电压放电。
因此，第二局部字线开关P5和第三放电开关P6可以被接通以形成字线WL和放电端子Vdis之间的第一放电路径D_a。另外，第二局部位线开关N5和第四放电开关N6可以被接通以形成位线BL和放电端子Vdis之间的第二放电路径D_b。其结果是，被选位线中的残余电压可以经由第二放电路径D_b被放电到放电端子Vdis。
第二子解码器SB2可生成第二层级位线结构150的第二局部位线选择信号LYN。即，当正向使能信号ENF、读/写使能信号RD/WT、存储垫选择信号MAT_EN和单元选择信号Cell-Select被使能且放电使能信号DIS_EN被禁止时，即，当施加正向电流时，第二子解码器SB2可以将第二局部位线选择信号禁止为低电平。在图中，被禁止为低电平的第二局部位线选择信号LYN可以表示为“LYNB”。因此，可以阻挡在第二层级位线结构150中生成导电路径。当正向使能信号ENF、读/写使能信号RD/WT、存储垫选择信号MAT_EN和放电使能信号DIS_EN被使能且单元选择信号Cell-Select被禁止时，即，当在施加正向电流之后进行放电时，第二子解码器SB2可以将第二局部位线选择信号LYN使能为高电平。因此，可以在第二层级位线结构150中形成第二放电路径D_b。即，示例性实施方式的第二子解码器SB2可以单独地控制第二局部位线选择信号LYN和第二全局位线选择信号GYN。
参照图18，第二方向设置块180可包括第二控制信号生成器182。第二控制信号生成器182可包括反向电流施加电路1810、第二放电驱动电路1820和第一子解码器SB1。
反向电流施加电路1810可接收从图17中的方向控制器172提供的反向使能信号ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN、单元选择信号Cell-Select和放电使能信号DIS_EN。模式设置电路105的反向确定单元105b可以响应于反向使能信号ENR向第二全局字线GWL2施加第一电压V1。可通过将正向使能信号ENF反相来形成反向使能信号ENR。
在示例性实施方式中，方向控制器172可以被提供到第一方向设置块170。可替代地，方向控制器172可以被提供到第二方向设置块180。在这种情况下，来自方向控制器172的输出信号可以被提供到第一方向设置块170。
当反向使能信号ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN和单元选择信号Cell-Select被使能且放电使能信号DIS_EN被禁止时，反向电流施加电路1810可以将第二全局字线选择信号GXPB、第二局部字线选择信号LXPB、第二局部位线选择信号LYN和第二全局位线选择信号GYN使能。反向电流施加电路1810可禁止其他信号。
第二放电驱动电路1820可接收反向使能信号ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN、单元选择信号Cell-Select和放电使能信号DIS_EN。当反向使能信号ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN和放电使能信号DIS_EN被使能且单元选择信号Cell-Select被禁止时，即，当施加反向电流时，第二放电驱动电路1820可以将第一控制信号CTRL1、第一局部位线选择信号LYPB、第一局部字线选择信号LXN和反相第一全局字线选择信号GXNB使能。
因此，第一局部位线开关P2和第一放电开关P3可以被接通，从而使位线BL的残余电压经由第三放电路径D_c放电到放电端子Vdis。另外，第一局部字线开关N2和第二放电开关N3可以被接通，以使字线WL的残余电压经由第四放电路径D_d放电到放电端子Vdis。
第一子解码器SB1可生成第一层级字线结构130的第一局部字线选择信号LXN。即，当反向使能信号ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN和单元选择信号Cell-Select被使能且放电使能信号DIS_EN被禁止时，即，当施加反向电流时，第一子解码器SB1可以将第一局部字线选择信号LXN禁止为低电平。在图中，被禁止为低电平的第一局部字线选择信号LXN可以由“LXNB”表示。因此，可以阻挡在第二层级位线结构150中生成导电路径。因此，可以容易地生成反向电流。
当反向使能信号ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN和放电使能信号DIS_EN被使能且单元选择信号Cell-Select被禁止时，即，当在施加反向电流之后进行放电时，第一子解码器SB1可以将第一局部字线选择信号LXN使能为高电平。因此，可以在第二层级位线结构150中形成第四放电路径D_d。即，示例性实施方式的第一子解码器SB1可以单独地控制第一局部字线选择信号LXN和第一全局字线选择信号GXN。
在图17和图18中，第二子解码器SB2可以由与第一控制信号生成器174分开的元件表示，且第一子解码器SB1也可以由与第二控制信号生成器182分开的元件表示。可替代地，第一子解码器SB1可以是第一放电驱动电路1730或反向电流施加电路1810的一部分，且第二子解码器SB2可以是第二放电驱动电路1820或正向电流施加电路1720的一部分。
图19是示出根据示例性实施方式的第一方向设置块的框图，且图20是示出根据示例性实施方式的第二方向设置块的框图。
参照图19，第一方向设置块170-1可响应于设置的方向来控制可控制存储单元MC的PMOS晶体管P1～P6的操作。
第一方向设置块170-1可被提供到副控制电路区域215a～215d中的每一个。第一方向设置块170-1可接收基本控制信号DC、RD/WT、MAT_EN、Cell-select和DIS_EN，这些信号是从命令处理器218通过从控制器300提供的命令ACT、ADD、DIR和DATA而生成的。
第一方向设置块170-1可包括方向控制器172、PMOS驱动电路1760和第一放电驱动电路1770。
方向控制器172可包括模式设置电路105和方向信号生成电路1710。方向控制器172可具有与图17中所示的基本相同的构造。因此，在本文中为简洁起见将省略对于方向控制器172的任何进一步说明。
PMOS驱动电路1760可以是用于驱动可变电阻存储器件100的PMOS晶体管P1至P6的电路。PMOS驱动电路1760可根据方向信号生成电路1710的输出信号ENF或ENR(以下称为方向信号)在情况1和情况2中输出不同的控制信号。
在情况1中，方向信号生成电路1710可输出正向使能信号ENF。在情况2中，方向信号生成电路1710可输出反向使能信号ENR。
PMOS驱动电路1760可接收方向信号生成电路1710的输出信号ENR或ENR(即，方向信号)、读/写使能信号RD/WT、存储垫选择信号MAT_EN、单元选择信号Cell-Select和放电使能信号DIS_EN。
例如，当读/写使能信号RD/WT、存储垫选择信号MAT_EN和单元选择信号Cell_Select被使能且放电使能信号DIS_EN被禁止时，PMOS驱动电路1760可接收正向使能信号ENF。在情况1中，PMOS驱动电路1760可以将第一全局位线选择信号GYPB和第一局部位线选择信号LYPB使能以生成正向电流FWD。因此，第一全局位线开关P1和第一局部位线开关P2可以被接通，以通过第一电压V1向位线BL传输正向电流FWD。
当读/写使能信号RD/WT、存储垫选择信号MAT_EN和单元选择信号Cell_Select被使能且放电使能信号DIS_EN被禁止时，PMOS驱动电路1760可接收反向使能信号ENR。在情况2中，PMOS驱动电路1760可以将第二全局字线选择信号GXPB和第二局部字线选择信号LXPB使能以生成反向电流RVS。因此，第二全局字线开关P4和第二局部字线开关P5可以被接通，以基于第一电压V1向字线WL传输反向电流RVS。
PMOS驱动电路1760可包括各种逻辑电路，其被配置成基于输入控制信号MAT_EN、单元选择信号Cell-Select、放电使能信号DIS_EN以及方向信号ENF和ENR的组合来选择性地将第一全局位线选择信号GYPB和第一局部位线选择信号LYPB或者第二全局字线选择信号GXPB和第二局部字线选择信号LXPB使能。
第一放电驱动电路1770可驱动在先前存储操作中其中可能没有电流流动的PMOS晶体管P1～P6中的任一个，以使位线BL或字线WL中的残余电压放电。第一放电驱动电路1770可接收读/写使能信号RD/WT、存储垫选择信号MAT_EN、单元选择信号Cell-Select和放电使能信号DIS_EN。第一放电驱动电路1770可响应于方向信号ENF或ENR来输出对将被导通的PMOS晶体管的选择信号。
例如，在通过使用正向电流FWD执行存储操作之后，第一放电驱动电路1770可以通过使用其中可能没有正向电流FWD流动的第二局部字线开关P5使被选字线WL的残余电压放电。即，在情况1中，当正向使能信号ENF、读/写使能信号RD/WT、存储垫选择信号MAT_EN和放电使能信号DIS_EN被使能且单元选择信号Cell_Select被禁止时，第一放电驱动电路1770可以将第二局部字线选择信号LXPB和第二控制信号CTRL2使能为低电平。因此，第二局部字线开关P5和第三放电开关P6可以被接通，以使连接到第二局部字线开关P5的被选字线WL的残余电压经由第一放电路径D_a放电到放电端子Vdis。
在通过使用反向电流RVS执行存储操作之后，第一放电驱动电路1770可以通过使用其中可能没有反向电流RVS流动的第一局部位线开关P2使被选位线BL的残余电压放电。即，在情况1中，当反向使能信号ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN和放电使能信号DIS_EN被使能且单元选择信号Cell_Select被禁止时，第一放电驱动电路1770可以将第一局部位线选择信号LYPB和第一控制信号CTRL1使能为低电平。因此，第一局部位线开关P2和第一放电开关P3可以被接通，以使连接到第一局部位线开关P2的被选位线BL的残余电压经由第一放电路径D_a放电到放电端子Vdis。
参照图20，第二方向设置块180-1可以响应于从第一方向设置块170-1生成的方向信号ENF和ENR来控制可控制存储单元MC的NMOS晶体管N1～N6的操作。
类似于图18中的第二方向设置块180，第二方向设置块180-1可被提供到副控制电路区域215a～215d中的每一个。如上所述，正向使能信号ENF可以在情况1中被使能，且反向使能信号ENR可以在情况2中被使能。
第二方向设置块180-1可包括NMOS驱动电路1850、第二放电驱动电路1860、第一子解码器SB1和第二子解码器SB2。
NMOS驱动电路1850可以是用于驱动可变电阻存储器件100的NMOS晶体管N1至N6的电路。NMOS驱动电路1850可接收方向信号ENF或ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN、单元选择信号Cell-Select和放电使能信号DIS_EN。
例如，当读/写使能信号RD/WT、存储垫选择信号MAT_EN和单元选择信号Cell_Select被使能且放电使能信号DIS_EN被禁止时，NMOS驱动电路1850可接收反向使能信号ENR。在情况1中，NMOS驱动电路1850可以将第一局部字线选择信号LXN和第一全局字线选择信号GXN使能以传输反向电流RVS。因此，第一局部字线开关N2和第一全局字线开关N1可以被接通以形成从被施加第二电压V2的第一全局字线GLW1到被选字线WL的导电路径。
由于在情况1中还可以通过第一方向设置块170-1的PMOS驱动电路1760在第一全局位线GBL1和被选位线BL之间形成导电路径，因此，在被选位线BL和被选字线WL之间的存储单元MC可以通过使用正向电流FWD执行存储操作。
当读/写使能信号RD/WT、存储垫选择信号MAT_EN和单元选择信号Cell_Select被使能且放电使能信号DIS_EN被禁止时，NMOS驱动电路1850可接收反向使能信号ENR。在情况2中，NMOS驱动电路1850可以将第二局部位线选择信号LYN和第二全局位线选择信号GYN使能以传输反向电流RVS。因此，第二局部位线开关N5和第二全局位线开关N4可以被接通以形成从第二全局位线GBL2到被选位线BL的导电路径。
由于在情况1中还可以通过第一方向设置块170-1的PMOS驱动电路1760在第二全局位线GBL2和被选字线WL之间形成导电路径，因此，在被选位线BL和被选字线WL之间的存储单元MC可以通过使用反向电流RVS执行存储操作。
第二放电驱动电路1860可选择性地驱动在先前存储操作中其中可能没有电流流动的NMOS晶体管N1～N6中的任一个，以使位线BL或字线WL中的残余电压放电。
例如，在情况2中，在通过使用正向电流FWD执行存储操作之后，当正向使能信号ENF、读/写使能信号RD/WT、存储垫选择信号MAT_EN和放电使能信号DIS_EN被使能且单元选择信号Cell_Select被禁止时，第二放电驱动电路1860可以将第二局部位线选择信号LYN和反相第二全局位线选择信号GYNB使能为高电平。因此，第二局部位线开关N5和第四放电开关N6可以被接通，以使被选位线BL的残余电压经由第二放电路径D_b放电。
在情况2中，在通过使用反向电流RVS执行存储操作之后，当反向使能信号ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN和放电使能信号DIS_EN被使能且单元选择信号Cell_Select被禁止时，第二放电驱动电路1860可以将第一局部字线选择信号LXN和反相第一全局字线选择信号GXNB使能为高电平。因此，第一局部字线开关N2和第二放电开关N3可以被接通以使被选字线WL的残余电压经由第四放电路径D_d放电。
第一子解码器SB1可接收方向信号ENF和ENR、读/写使能信号RD/WT、存储垫选择信号MAT_EN、单元选择信号Cell_Select和放电使能信号DIS_EN。
第一子解码器SB1可配置成控制第一局部字线选择信号LXN。当在情况1中施加正向电流FWD之后以及在情况2中施加反向电流RVS之后通过使用反向电流RVS执行放电操作时，第一子解码器SB1可以将第一局部字线选择信号LXN使能为高电平。相比而言，当在情况2中施加反向电流RVS之后以及在情况1中施加正向电流FWD之后通过使用正向电流FWD执行放电操作时，第一子解码器SB1可以将第一局部字线选择信号LXN禁止为低电平。
第二子解码器SB2可配置成控制第二局部位线选择信号LYN。当在情况2中施加反向电流RVS之后以及在情况1中施加正向电流FWD之后通过使用正向电流FWD执行放电操作时，第二子解码器SB2可以将第二局部位线选择信号LYN使能为高电平。相比而言，当在情况1中施加正向电流FWD之后以及在情况2中施加反向电流RVS之后执行第二放电操作时，第二子解码器SB2可以将第二局部位线选择信号LYN禁止为低电平。
在图20中，第一子解码器SB1和第二子解码器SB2可以与第二方向设置块180-1分开。可替代地，可以去除与NMOS驱动电路1850和第二放电驱动电路1860中的全局位线开关和全局字线开关并联连接的放电晶体管。双向电流驱动类型存储器件的放电晶体管可以仅连接到局部位线和局部字线。可以施加第一控制信号CTRL1作为具有PMOS晶体管的位线放电晶体管的栅极信号，以及施加第二控制信号CTRL2作为具有NMOS晶体管的字线放电晶体管的栅极信号，从而可以控制放电路径的方向。
另外，局部位线开关和局部字线开关之中的具有NMOS晶体管的局部位线开关和局部字线开关的栅极可以连接到第一子解码器SB1和第二子解码器SB2，以控制存储操作以及放电操作中的导电路径的方向。
此外，模式设置电路105可以选择性地控制与施加到全局位线和全局字线的编程电压对应的第一电压V1。
图21是示出根据示例性实施方式的通过存储垫向存储单元施加电流的操作的视图。
参照图13至图21，示例性实施方式的双向电流驱动类型的存储器件可以控制通过存储垫MAT1～MAT4施加到存储单元MC的电流，该电流具有不同的方向。
例如，奇数存储垫MAT1和MAT3中的存储单元MC可以通过在预定时间段内使用正向电流FWD来执行存储操作。在预定时间段之后，奇数存储垫MAT1和MAT3中的存储单元MC则可以通过使用反向电流RVS执行存储操作。
偶数存储垫MAT2和MAT4中的存储单元MC可通过在预定时间段内使用反向电流RVS来执行存储操作。在预定时间段之后，偶数存储垫MAT2和MAT4中的存储单元MC则可以通过使用正向电流FWD执行存储操作。
在示例性实施方式中，存储垫可以被分类为奇数存储垫和偶数存储垫。可替代地，相邻存储垫中的存储单元的电流施加方式可以基本相同或彼此不同。
相同存储垫中的存储单元还可以被施加具有不同方向的电流。例如，当第一存储垫MAT1中的存储单元被施加正向电流FWD临界次数之前时，第一存储垫MAT1中的第x存储单元可能通过不同于其他存储单元的频繁的选择而达到临界次数，使得第x存储单元可以在临界次数之后通过使用反向电流RVS执行存储操作。
图22是示出根据示例性实施方式的通过存储垫向存储单元施加电流的操作的时序图。
参照图22，例如，第一存储垫MAT1和第三存储垫MAT3中的特定存储单元MC可以通过使用正向电流FWD执行存储操作，直到特定存储单元达到临界次数为止。
当特定存储单元MC大于临界次数时，在执行存储操作时的电流的方向可以转变为反向方向。
类似地，第二存储垫MAT2和第四存储垫MAT4中的特定存储单元MC可通过使用反向电流RVS执行存储操作，直到特定存储单元达到临界次数为止。
图22中的参考标号Pn可以指示存储单元的临界次数区段。虚线可以指示放电操作的区段。如上所述，可以在施加用于存储操作的电流之后执行放电操作。可以利用在相比于用于存储操作的电流的方向为相反的方向上流动的电流来执行放电操作。
根据示例性实施方式，存储单元MC的电流方向可以在每个恒定的时段Pn之后交替地改变。可以在相比于用于存储操作的电流的方向为相反的方向上执行放电操作。因此，可以防止引起存储单元MC的操作特性的畸变的漂移。另外，用于驱动存储单元的晶体管也可交替地操作以防止晶体管劣化。
图23是示出根据示例性实施方式的控制器的框图。
参照图23，控制器300可包括计数器310和比较器320。
计数器310可从命令处理器218接收存储垫选择信号MAT_EN和单元选择信号Cell-select。计数器310可以对被选存储垫MAT中的存储单元MC的累计选择次数进行计数。计数器310可包括具有累计功能的通用计数器电路中的任一个。
计数器310还可包括具有存储功能的存储单元信息表。当在特定位置的存储单元被选择时，存储单元信息表可以累计并存储被选择次数。
比较器320可以将从计数器310输出的累计的计数与临界次数ref-th进行比较。当累计的计数与临界次数ref-th基本相同时，比较器320可输出方向命令DIR作为比较结果。例如，临界次数ref-th可以被设置为如下值，该值即基于特定量的劣化(诸如通过向存储单元MC连续施加具有相同方向的电流而发生的漂移)发生的点或者弱单元的另一特定确定标准考虑的、被选存储单元被确定为弱单元或失效单元之前的值。
临界次数ref-th可以存储在控制器300临时存储器中。可以在比较器320的比较操作中将临界次数ref-th作为输入信号来提供。比较器320可包括通用比较电路。
命令处理器218可根据方向命令DIR的改变生成方向控制信号DC。
在示例性实施方式中，计数器310和比较器320可布置在控制器300中。可替代地，计数器310和比较器320可布置在控制电路215中。
图24是示出根据示例性实施方式的双向电流驱动类型存储器件的操作的流程图。
参照图24，在步骤S1中，可以对位于特定地址的存储单元MC的被选择次数进行计数。例如，计数器310可以对按照存储垫的位于特定位置的存储单元MC的被选择次数进行计数。计数器310可以对被选择次数进行累计。
在步骤S2中，被选存储单元MC可通过使用第一电流执行存储操作。第一电流可包括正向电流FWD或反向电流RVS。
在步骤S3中，为了执行被选存储单元MC的下一存储操作，可以使连接到被选存储单元MC的位线BL和字线WL中的残余电压放电。可通过使用具有与第一电流的方向相比相反方向的第二电流来执行放电操作。可以参照图4A至图12来详细说明使用第一电流(正向电流)和第二电流(反向电流)的存储操作和放电操作。因此，在本文中为简洁起见将省略对于存储操作和放电操作的任何进一步说明。
在步骤S5中，可以将存储单元MC的累计选择次数与临界次数ref-th进行比较。比较器320可执行比较操作。
当被选存储单元MC的累计选择次数达到临界次数ref-th时，比较器320可以改变和输出方向命令DIR。因此，当存储单元MC下一次被选择时，在步骤S6中，存储单元MC可通过使用在相比于第一电流的方向相反的方向上流动的第二电流执行存储操作。
例如，当通过使用正向电流FWD执行先前的存储操作时，当前被选存储单元MC可通过使用反向电流RVS执行存储操作。相比而言，当通过使用反向电流RVS执行先前的存储操作时，当前被选存储单元MC可通过使用正向电流FWD执行存储操作。
当被选存储单元MC的累计选择次数未达到临界次数ref-th时，在步骤S2中，当前被选的存储单元MC可通过使用第一电流执行存储操作。
根据示例性实施方式，可以向存储单元施加双向电流以执行存储操作，从而减少电阻层的劣化。另外，可以减少操作一个存储单元的放电开关和子解码器的数量，从而减少存储垫的面积。
上述本发明的实施方式旨在示出而不是限制本发明。各种替代形式和等同形式是可行的。本发明不限于本文所描述的实施方式。而且，本发明不限于任何特定类型的半导体器件。在本公开的基础上，另外的添加、减除或修改是显而易见的，且应落入所附权利要求书的范围内。

Claims (40)

1.一种可变电阻存储器件，包括：
存储单元，包括第一电极、第二电极和存储层，所述存储层插置于所述第一电极和所述第二电极之间；
第一电流施加块，其向所述第一电极施加第一电流，所述第一电流从所述第一电极流向所述第二电极；
第二电流施加块，其向所述第二电极施加第二电流，所述第二电流从所述第二电极流向所述第一电极；以及
模式设置电路，其选择性地向所述第一电极和所述第二电极中的任一个提供第一电压，
其中，当所述存储单元被选择时，所述第一电流施加块和所述第二电流施加块之中的被选电流施加块被驱动，
其中，当所述第一电流施加块被选择时，第二电压被施加到所述第二电极，以及，当所述第二电流施加块被选择时，所述第二电压被施加到所述第一电极，以及
其中，所述第一电压比所述第二电压高出阈值电压。
2.根据权利要求1所述的可变电阻存储器件，其中，所述存储单元还包括电阻层，以及
其中，当所述第一电极和所述第二电极之间的电压差大于所述阈值电压时，在所述电阻层中形成导电路径。
3.根据权利要求1所述的可变电阻存储器件，其中，所述第一电极包括位线，以及，所述第二电极包括字线，
其中，所述第一电流施加块包括：
第一层级位线结构，连接在所述模式设置电路和所述位线之间；以及
第一层级字线结构，连接在所述字线和电压端子之间，所述第一层级字线结构接收所述第二电压。
4.根据权利要求3所述的可变电阻存储器件，其中，所述第一层级位线结构包括：
第一局部位线，其通过第一局部位线开关选择性地连接到所述位线；
第一全局位线，其通过第一全局位线开关选择性地连接到所述第一局部位线，所述第一全局位线接收所述第一电压；以及
第一放电开关，其连接在所述第一局部位线和放电端子之间，以响应于第一控制信号在所述第一层级位线结构中形成放电路径。
5.根据权利要求4所述的可变电阻存储器件，其中，所述第一控制信号被设置为在所述存储单元的存储操作通过使用所述第二电流而执行之后被使能，以及
其中，所述第一放电开关通过被使能的第一控制信号而接通。
6.根据权利要求4所述的可变电阻存储器件，其中，所述第一全局位线开关、所述第一局部位线开关和所述第一放电开关包括PMOS晶体管。
7.根据权利要求3所述的可变电阻存储器件，其中，所述第一层级字线结构包括：
第一局部字线，通过第一局部字线开关选择性地连接到所述字线；
第一全局字线，通过第一全局字线开关选择性地连接到所述第一局部字线，所述第一全局字线接收所述第二电压；以及
第二放电开关，连接在所述第一局部字线和放电端子之间，
其中，所述第二放电开关在所述第一全局字线开关关断时接通，以选择性地形成在所述第一层级字线结构中形成的放电路径。
8.根据权利要求7所述的可变电阻存储器件，其中，所述第一全局字线开关、所述第一局部字线开关和所述第二放电开关包括NMOS晶体管。
9.根据权利要求7所述的可变电阻存储器件，其中，所述第一层级字线结构还包括第一子解码器，所述第一子解码器控制输入到所述第一局部字线开关的栅极的第一局部字线选择信号，
其中，当通过使用所述第一电流执行存储操作时以及当通过使用所述第二电流完成存储操作之后执行放电操作时，所述第一子解码器将所述第一局部字线选择信号使能，以及
其中，当通过使用所述第二电流执行存储操作时以及当通过使用所述第一电流完成存储操作之后执行放电操作时，所述第一子解码器禁止所述第一局部字线选择信号。
10.根据权利要求1所述的可变电阻存储器件，其中，所述第一电极包括位线，以及，所述第二电极包括字线，
其中，所述第二电流施加块包括：
第二层级字线结构，连接在所述模式设置电路和所述字线之间；以及
第二层级位线结构，连接在所述位线和电压端子之间，所述第二层级位线结构接收所述第二电压。
11.根据权利要求10所述的可变电阻存储器件，其中，所述第二层级字线结构包括：
第二局部字线，其通过第二局部字线开关选择性地连接到所述字线；
第二全局字线，其通过第二全局字线开关选择性地连接到所述第二局部字线，所述第二全局字线从所述模式设置电路接收所述第一电压；以及
第三放电开关，其连接在所述第二局部字线和放电端子之间，以响应于第二控制信号在所述第二层级字线结构中形成放电路径。
12.根据权利要求11所述的可变电阻存储器件，其中，所述第二控制信号被设置为在所述存储单元的存储操作通过使用所述第一电流而执行之后被使能，以及
其中，所述第三放电开关通过被使能的第二控制信号而接通。
13.根据权利要求11所述的可变电阻存储器件，其中，所述第二全局字线开关、所述第二局部字线开关和所述第三放电开关包括PMOS晶体管。
14.根据权利要求10所述的可变电阻存储器件，其中，所述第二层级位线结构包括：
第二局部位线，其通过第二局部位线开关选择性地连接到所述位线；
第二全局位线，其通过第二全局位线开关选择性地连接到所述第二局部位线，所述第二全局位线接收所述第二电压；以及
第四放电开关，连接在所述第二局部位线和放电端子之间，
其中，所述第四放电开关在第二全局位线开关关断时接通，以选择性地形成在所述第二层级位线结构中形成的放电路径。
15.根据权利要求11所述的可变电阻存储器件，其中，所述第二全局字线开关、所述第二局部字线开关和所述第三放电开关包括NMOS晶体管。
16.根据权利要求14所述的可变电阻存储器件，其中，所述第二层级位线结构还包括第二子解码器，所述第二子解码器控制输入到所述第二局部位线开关的栅极的第二局部位线选择信号，
其中，当通过使用所述第二电流执行存储操作时以及当通过使用所述第一电流完成存储操作之后执行放电操作时，所述第二子解码器将所述第二局部位线选择信号使能，以及
其中，当通过使用所述第一电流执行存储操作时以及当通过使用所述第二电流完成存储操作之后执行放电操作时，所述第二子解码器禁止所述第二局部位线选择信号。
17.根据权利要求1所述的可变电阻存储器件，其中，所述模式设置电路包括：
正向确定单元，其响应于正向使能信号向所述第一电流施加块施加所述第一电压；以及
反向确定单元，其响应于反向使能信号向所述第二电流施加块施加所述第一电压，所述反向使能信号具有与所述正向使能信号相反的电平。
18.一种存储系统，包括：
控制器，其输出控制命令；以及
可变电阻存储器件，包括控制电路和多个存储垫，所述控制电路从所述控制器接收所述控制命令以生成控制信号，所述存储垫中的每一个包括多个存储单元，所述多个存储单元响应于所述控制信号通过使用正向电流或反向电流来执行存储操作和放电操作，
其中，所述存储单元定位在多个位线和多个字线的相交点处，
其中，所述多个位线中的每一个选择性地连接到第一层级位线结构和第二层级位线结构，所述第一层级位线结构接收第一电压，以及，所述第二层级位线结构接收低于所述第一电压的第二电压，
其中，所述多个字线中的每一个选择性地连接到第一层级字线结构和第二层级字线结构，所述第一层级字线结构接收所述第二电压，以及，所述第二层级字线结构接收所述第一电压，以及
其中，所述控制电路生成：用于选择所述存储垫和被选存储垫中的存储单元的控制信号、用于传输所述正向电流的控制信号、用于传输所述反向电流的控制信号、以及用于在所述放电操作期间使被选位线和被选字线放电的放电控制信号，以及
其中，用于所述放电操作的电流在相比于用于所述存储操作的电流方向的相反方向上流动。
19.根据权利要求18所述的存储系统，其中，所述控制器的所述控制命令包括方向命令，用于基于所述存储单元的被选择次数来改变流经所述存储单元的电流的方向。
20.根据权利要求18所述的存储系统，其中，所述控制器包括：
计数器，其：接收用于选择所述存储垫和所述存储单元的所述控制信号，以及，累计所述存储单元的选择次数；以及
比较器，其将从所述计数器提供的所述存储单元的累计选择次数与临界次数进行比较，所述比较器在所述累计选择次数与所述临界次数基本相同时，输出用于改变流经所述存储单元的电流的方向的方向命令。
21.根据权利要求19所述的存储系统，其中，所述控制电路包括命令处理器，所述命令处理器生成用于选择所述存储垫和所述存储单元的控制信号、用于传输所述正向电流的控制信号和用于传输所述反向电流的控制信号。
22.根据权利要求21所述的存储系统，其中，所述命令处理器：响应于从所述控制器提供的所述方向命令，来生成用于对用于传输所述正向电流的控制信号和用于传输所述反向电流的控制信号中的任一个进行选择的方向控制信号。
23.根据权利要求18所述的存储系统，其中，所述第一层级位线结构包括第一局部位线和第一全局位线，所述第一局部位线通过第一局部位线开关选择性地连接到所述位线，以及，所述第一全局位线通过第一全局位线开关选择性地连接到所述第一局部位线，所述第一全局位线选择性地接收所述第一电压，
其中，所述第一层级字线结构包括第一局部字线和第一全局字线，所述第一局部字线通过第一局部字线开关选择性地连接到所述字线，以及，所述第一全局字线通过第一全局字线开关选择性地连接到所述第一局部字线，所述第一全局字线选择性地接收所述第二电压，
其中，所述第二层级字线结构包括第二局部字线和第二全局字线，所述第二局部字线通过第二局部字线开关选择性地连接到所述字线，以及，所述第二全局字线通过第二全局字线开关选择性地连接到所述第二局部字线，所述第二全局字线选择性地接收所述第一电压，以及
其中，所述第二层级位线结构包括第二局部位线和第二全局位线，所述第二局部位线通过第二局部位线开关选择性地连接到所述位线，以及，所述第二全局位线通过第二全局位线开关选择性地连接到所述第二局部位线，所述第二全局位线选择性地接收所述第二电压。
24.根据权利要求23所述的存储系统，其中，所述第一层级位线结构还包括第一放电开关，所述第一放电开关连接在所述第一局部位线和放电端子之间以响应于与所述放电控制信号对应的第一控制信号而被驱动，
其中，所述第一层级字线结构还包括第二放电开关，所述第二放电开关连接在所述第一局部字线和所述放电端子之间以沿着与所述第一全局字线开关相反的方向被驱动，
其中，所述第二层级字线结构还包括第三放电开关，所述第三放电开关连接在所述第二局部字线和所述放电端子之间以响应于与所述放电控制信号对应的第二控制信号被驱动，所述第二控制信号具有与所述第一控制信号的电平相反的电平，以及
其中，所述第二层级位线结构还包括第四放电开关，所述第四放电开关连接在所述第二局部位线和所述放电端子之间以沿着与所述第二全局位线开关相反的方向被驱动。
25.根据权利要求24所述的存储系统，其中，用于控制所述正向电流的控制信号包括：用于选择性地向所述第一全局位线传输所述第一电压的正向使能信号、用于控制所述第一全局位线开关的第一全局位线选择信号、用于控制所述第一局部位线开关的第一局部位线选择信号、用于控制所述第一局部字线开关的第一局部字线选择信号、以及用于控制所述第一全局字线开关的第一全局字线选择信号，以及
其中，当所述正向电流施加到被选存储单元时，用于控制所述正向电流的全部控制信号被使能。
26.根据权利要求24所述的存储系统，其中，用于控制所述反向电流的控制信号包括：用于选择性地向所述第二全局字线传输所述第一电压的反向使能信号、用于控制所述第二全局字线开关的第二全局字线选择信号、用于控制所述第二局部字线开关的第二局部字线选择信号、用于控制所述第二局部位线开关的第二局部位线选择信号和用于控制所述第二全局位线开关的第二全局位线选择信号，以及
其中，当所述反向电流施加到被选存储单元时，用于控制所述反向电流的全部控制信号被使能。
27.根据权利要求24所述的存储系统，其中，所述控制电路在使用所述正向电流的被选存储单元的存储操作和使用所述反向电流的被选存储单元的存储操作完成之后，生成放电使能信号。
28.根据权利要求26所述的存储系统，其中，当在使用所述正向电流的被选存储单元的存储操作完成之后所述放电使能信号被使能时，所述第二控制信号、所述第二局部字线选择信号、所述第二局部位线选择信号和反相第二全局位线选择信号被使能为所述放电控制信号。
29.根据权利要求25所述的存储系统，其中，当在使用所述反向电流的被选存储单元的所述存储操作完成之后所述放电使能信号被使能时，所述第一控制信号、所述第一局部位线选择信号、所述第一局部字线选择信号和反相第一全局位线选择信号被使能为所述放电控制信号。
30.根据权利要求29所述的存储系统，还包括第一子解码器和第二子解码器，所述第一子解码器生成和控制所述第一局部字线选择信号，并且所述第二子解码器生成和控制所述第二局部位线选择信号，
其中，当所述正向电流被施加时以及当所述放电操作在施加所述反向电流之后被执行时，所述第一子解码器将所述第一局部字线选择信号使能，以及
其中，当所述反向电流被施加时以及当所述放电操作在施加所述正向电流之后被执行时，所述第二子解码器将所述第二局部位线选择信号使能。
31.根据权利要求23所述的存储系统，其中，所述第一层级位线结构中的所述第一全局位线开关、所述第一局部位线开关和所述第一放电开关以及所述第二层级字线结构中的所述第二全局字线开关、所述第二局部字线开关和所述第三放电开关包括上拉元件，以及
其中，所述第一层级字线结构中的所述第一全局字线开关、所述第一局部字线开关和所述第二放电开关以及所述第二层级位线结构中的所述第二全局位线开关、所述第二局部位线开关和所述第四放电开关包括下拉元件。
32.根据权利要求22所述的存储系统，还包括模式设置电路，所述模式设置电路响应于所述方向控制信号而向从所述第一全局位线和所述第二全局字线中选择的任一个施加第一电压。
33.根据权利要求20所述的存储系统，其中，所述临界次数基于被选存储单元的选择次数被设置为所述存储单元被确定为弱单元之前的值。
34.一种驱动可变电阻存储器件的方法，所述可变电阻存储器件包括：存储单元，其包括位线、电阻层和字线；第一层级位线结构，选择性地连接在所述位线和提供第一电压的第一电压端子之间；第二层级位线结构，连接在提供低于所述第一电压的第二电压的第二电压端子和所述位线之间；第一层级字线结构，连接在所述字线和所述第二电压端子之间；以及，第二层级字线结构，连接在所述字线和所述第一电压端子之间，所述方法包括以下步骤：
通过使用从所述第一层级位线结构经由所述存储单元流向所述第一层级字线结构的正向电流来执行所述存储单元的存储操作；
在完成使用所述正向电流的所述存储单元的所述存储操作之后，在所述第二层级字线结构和所述第二层级位线结构中形成放电路径，以使所述位线和所述字线中的残余电压放电；
通过使用从所述第二层级字线结构经由所述存储单元流向所述第二层级位线结构的反向电流来执行所述存储单元的存储操作；以及
在完成使用所述反向电流的所述存储单元的所述存储操作之后，在所述第一层级位线结构和所述第一层级字线结构中形成放电路径，以使所述位线和所述字线中的残余电压放电。
35.根据权利要求34所述的方法，其中，所述第一层级位线结构和所述第二层级字线结构包括放电开关，以及，所述第一层级位线结构和所述第二层级字线结构中的所述放电开关包括具有与所述第一层级位线结构和所述第二层级字线结构中的开关的类型基本相同的类型的晶体管，以及
其中，所述第一层级字线结构和所述第二层级位线结构包括放电开关，以及，所述第一层级字线结构和所述第二层级位线结构中的所述放电开关包括具有与所述第一层级字线结构和所述第二层级位线结构中的开关的类型基本相同的类型的晶体管。
36.根据权利要求34所述的方法，其中，将以下步骤重复执行临界次数：通过使用所述正向电流执行所述存储操作，以及，在所述第二层级字线结构和所述第二层级位线结构中形成所述放电路径以使所述位线和所述字线中的残余电压放电。
37.根据权利要求35所述的方法，其中，将以下步骤重复执行临界次数：通过使用所述反向电流执行所述存储操作，以及，在所述第一层级位线结构和所述第一层级字线结构中形成所述放电路径以使所述位线和所述字线中的残余电压放电。
38.根据权利要求37所述的方法，其中，所述临界次数基于被选存储单元的选择次数被设置为所述存储单元被确定为弱单元之前的值。
39.一种可变电阻存储器件，包括：
存储单元，包括位线、电阻层和字线；
第一层级位线结构，包括多个第一导电线、多个第一开关和第一放电开关，所述多个第一导电线选择性地连接在所述位线和第一电压端子之间，所述多个第一开关连接在所述第一导电线之间，以及，所述第一放电开关连接在所述第一导电线中的任一个和放电端子之间；
第一层级字线结构，包括多个第二导电线、多个第二开关和第二放电开关，所述多个第二导电线选择性地连接在所述字线和第二电压端子之间，所述多个第二开关连接在所述第二导电线之间，以及，所述第二放电开关连接在所述第二导电线中的任一个和所述放电端子之间；
第二层级字线结构，包括多个第三层级导电线、多个第三开关和第三放电开关，所述多个第三层级导电线选择性地连接在所述字线和所述第一电压端子之间，所述多个第三开关连接在所述第三层级导电线之间，以及，所述第三放电开关连接在所述第三层级导电线中的任一个和所述放电端子之间；以及
第二层级位线结构，包括多个第四层级导电线、多个第四开关和第四放电开关，所述多个第四层级导电线选择性地连接在所述位线和所述第二电压端子之间，所述多个第四开关连接在所述第四层级导电线之间，以及，所述第四放电开关连接在所述第四层级导电线中的任一个和所述放电端子之间，
其中，在从所述第一电压端子提供的第一电压和从所述第二电压端子提供的第二电压之间形成用于在所述电阻层中形成导电路径的电压差，
其中，所述第一层级位线结构中的所述第一开关和所述第一放电开关以及所述第二层级字线结构中的所述第三开关和所述第三放电开关包括第一导电类型晶体管，以及
其中，所述第一层级字线结构中的所述第二开关和所述第二放电开关以及所述第二层级位线结构中的所述第四开关和所述第四放电开关包括与所述第一导电类型晶体管相反的第二导电类型晶体管。
40.根据权利要求39所述的可变电阻存储器件，其中，所述第一电压比所述第二电压高出大于用于导通所述电阻层的阈值电压，
其中，所述第一导电类型晶体管包括PMOS晶体管，以及
其中，所述第二导电类型晶体管包括NMOS晶体管。
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