JP2007184086A - 相変化メモリ装置 - Google Patents

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Abstract

【課題】電流駆動能力が向上した相変化メモリ装置を提供すること
【解決手段】 複数のビットラインと第１のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第１のメモリブロックと、複数のビットラインと第２のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第２のメモリブロックと、第１及び第２のワードラインの電圧レベルをそれぞれプルダウンさせ、１つのノードを共有する第１及び第２のプルダウントランジスタを含む相変化メモリセルアレイ、及び第１及び第２のワードラインの電圧レベルをそれぞれプルアップさせる第１及び第２のプルアップトランジスタを備えるロードライバーを含む。
【選択図】図３

Description

本発明は相変化メモリ装置に係り、さらに詳細には、電流駆動能力が向上した相変化メモリ装置及びその製造方法に関する。
相変化メモリ装置（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＰＲＡＭ）は、加熱後冷却されながら結晶状態又は非晶質状態に変化されるカルコゲナイド合金のような相変化物質を用いてデータを格納する。すなわち、結晶状態の相変化物質は抵抗が低く、非晶質状態の相変化物質は抵抗が高いため、結晶状態はセット又は論理レベル０となり、非晶質状態はリセット又は論理レベル１とする。
相変化メモリ装置は、ビットラインとワードラインが交差する領域にそれぞれ形成された複数の相変化メモリセルを含む。ここで、相変化メモリセルは貫通電流によって抵抗の大きさが変化する相変化物質を含む可変抵抗素子と、相変化物質を流れる貫通電流を制御するアクセス素子（例えば、セルダイオード）を含む。
図１は、従来の相変化メモリ装置を説明するための回路図である。
図１を参照すれば、従来の相変化メモリ装置１は相変化メモリセルアレイ２とロードライバー６を含む。具体的には、相変化メモリセルアレイ２は複数のビットライン（ＢＬ０〜ＢＬｎ）とワードライン（ＷＬ０、ＷＬ１）との間にそれぞれ接続された複数の相変化メモリセル３を含む。ロードライバー６はプルアップトランジスタ７とプルダウントランジスタ８で構成されるインバータを備え、ローアドレス（ＸＳ０、ＸＳ１）に応答してワードライン（ＷＬ０、ＷＬ１）の電圧レベルを調節する。
相変化メモリセル３に格納されたデータを読み出したり、データを書き込んだりするとき、複数のビットライン（ＢＬ０〜ＢＬｎ）のうち一つのビットラインが選択され、複数のワードライン（ＷＬ０、ＷＬ１）のうち一つのワードラインが選択される。例えば、ビットライン（ＢＬｎ）とワードライン（ＷＬ１）と接続された相変化メモリセル３が選択されれば、図１に示すような貫通電流５が発生し、このような貫通電流５を用いて読み出し又は書き込みを行うようになる。
一方、このように電流パスに対応する各ワードライン（ＷＬ０、ＷＬ１）は固有抵抗（Ｒ＿ＷＬ０、Ｒ＿ＷＬ１）が大きいので、一つのワードラインに接続できる相変化メモリセル３の個数が制限される。また、固有抵抗（Ｒ＿ＷＬ０、Ｒ＿ＷＬ１）が大きいワードライン（ＷＬ０、ＷＬ１）を駆動するためにはロードライバー６の電流駆動能力が大きくならなければならない。
韓国公開特許第２００３−０１４６１３号
本発明が解決しようとする技術的課題は、電流駆動能力が向上した相変化メモリ装置を提供することにある。
本発明の技術的課題は上述した技術的課題に制限されず、言及されないまた他の技術的課題は以下の記載から当業者に明確に理解されることができることである。
前記技術的課題を達成するための本発明の一実施形態による相変化メモリ装置は、複数のビットラインと第１のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第１のメモリブロックと、複数のビットラインと第２のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第２のメモリブロックと、前記第１及び第２のワードラインの電圧レベルをそれぞれプルダウンさせ、１つのノードを共有する第１及び第２のプルダウントランジスタを含む相変化メモリセルアレイ、及び前記第１及び第２のワードラインの電圧レベルをそれぞれプルアップさせる第１及び第２のプルアップトランジスタを備えるロードライバーを含む。
前記技術的課題を達成するための本発明の他の実施形態による相変化メモリ装置は、複数のビットラインと第１のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第１のメモリブロック、複数のビットラインと第２のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第２のメモリブロック、及び第１及び第２のワードラインの電圧レベルをそれぞれプルダウンさせ、１つのノードを共有する第１及び第２のプルダウントランジスタを含む。
前記技術的課題を達成するための本発明のさらに他の実施形態による相変化メモリ装置は、半導体基板、半導体基板上に一方向に延長されて形成された第１及び第２のゲート電極と、第１及び第２のゲート電極の間の半導体基板内に形成された共通ジャンクション領域と、第１のゲート電極に対して共通ジャンクション領域の反対側に形成された第１のジャンクション領域と、第２のゲート電極に対して共通ジャンクション領域の反対側に形成された第２のジャンクション領域を含む第１及び第２のプルダウントランジスタ、半導体基板上に第１及び第２のゲート電極と交差されるように延長されて形成された第１の導電ライン、及び前記第１及び第２のジャンクション領域と第１の導電ラインとの間にそれぞれ形成された第１及び第２の相変化メモリセルを含む。
前記技術的課題を達成するための本発明のさらに他の実施形態による相変化メモリ装置は、第１のアクティブ領域と第２のアクティブ領域が定められた半導体基板、第１及び第２のアクティブ領域上に一方向に延長されて形成された第１及び第２のゲート電極と、第１及び第２のゲート電極の間の第１のアクティブ領域内に形成された第１の共通ジャンクション領域と、第１のゲート電極に対して第１の共通ジャンクション領域の反対側に形成された第１のジャンクション領域と、第２のゲート電極に対して第１の共通ジャンクション領域の反対側に形成された第２のジャンクション領域を含む第１及び第２のプルダウントランジスタ、半導体基板上に第１及び第２のゲート電極と交差されるように延長されて形成された第１の導電ライン、第１及び第２のジャンクション領域と第１の導電ラインとの間にそれぞれ形成された第１及び第２の相変化メモリセル、及び第１及び第２のゲート電極と、第１及び第２のゲート電極の間の第２のアクティブ領域内に形成された第２の共通ジャンクション領域と、第１のゲート電極に対して第２の共通ジャンクション領域の反対側に形成され、第１のジャンクション領域と電気的に接続された第３のジャンクション領域と、第２のゲート電極に対して第２の共通ジャンクション領域の反対側に形成され、第２のジャンクション領域と電気的に接続された第４のジャンクション領域を含む第１及び第２のプルアップトランジスタを含む。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
上述したように本発明の実施形態による相変化メモリ装置は、書き込み電流又は読み出し電流が固有抵抗が大きいワードラインを経ず相変化メモリセルアレイ内に設けられたプルダウントランジスタを経て接地電圧に流れ出すようになる。従って、ワードラインの固有抵抗によってワードラインに接続できる相変化メモリセルの個数が制限されず、ワードラインの固有抵抗を考慮しなくてもよいためロードライバーの電流駆動能力が向上するだけでなく、メモリブロックに対応して形成された第１及び第２のプルダウントランジスタが相変化メモリセルアレイ内に形成されるため、個別に形成された第１及び第２のプルダウントランジスタが相変化メモリセルアレイ内に形成される場合に比べて集積度が向上する。
本発明の利点及び特徴、そしてそれらを達成する方法は添付図面と共に詳細に後述している実施形態を参照すれば明確になるであろう。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、異なる多様な形態で具現され、特許請求の範囲の記載に基づいて定められなければならない。なお、明細書全体にわたって同一の参照符号は同様の構成要素を示すものとする。
図２は、本発明の好適な実施形態に係る相変化メモリ装置を説明するためのブロック図である。本発明の好適な実施形態では説明の便宜のため４個のメモリバンクを例に挙げるが、これに限定されない。
図２を参照すれば、相変化メモリ装置１０は、メモリバンク（１００＿１、１００＿２、１００＿３、１００＿４）、ローデコーダー（１２＿１、１２＿２）、ロードライバー（１５＿１、１５＿２、１５＿３、１５＿４）、カラムデコーダー（２０＿１、２０＿２）、入出力回路（３０＿１、３０＿２、３０＿３、３０＿４）を含む。
メモリバンク（１００＿１、１００＿２、１００＿３、１００＿４）は、それぞれマトリックス形態に配列された複数の相変化メモリセルを含む。
ローデコーダー（１２＿１、１２＿２）は、２個のメモリバンク（１００＿１、１００＿２又は１００＿３、１００＿４）に対応して配置されて、メモリバンク（１００＿１、１００＿２、１００＿３、１００＿４）でのローアドレスを指定する。例えば、ローデコーダー（１２＿１）は第１及び第２のメモリバンク（１００＿１、１００＿２）のローアドレスを選択できる。
ロードライバー（１５＿１、１５＿２、１５＿３、１５＿４）は、ローデコーダー（１２−１、１２＿２）から提供されたローアドレスに対応するワードラインの電圧レベルを調節する。
また、カラムデコーダー（２０＿１、２０＿２）は、２個のメモリバンク（１００＿１、１００＿３又は１００＿２、１００＿４）に対応して配置されて、メモリバンク（１００＿１、１００＿２、１００＿３、１００＿４）でのカラムアドレスを指定する。例えば、カラムデコーダー（２０＿１）は第１及び第３のメモリバンク（１００＿１、１００＿３）のカラムアドレスを選択できる。
入出力回路（３０＿１、３０＿２、３０＿３、３０＿４）は、各メモリバンク（１００＿１、１００＿２、１００＿３、１００＿４）に対応して配置されて、各メモリバンク（１００＿１、１００＿２、１００＿３、１００＿４）での書き込み及び／又は読み出し動作を行う。
図３は、本発明の好適な一実施形態に係る相変化メモリ装置を説明するための回路図である。ここで、説明の便宜上、第２のメモリバンク（１００＿２）及び第２のロードライバー（１５＿２）だけを示すが、他のメモリバンク（１００＿１、１００＿３、１００＿４）、他のロードライバー（１５＿１、１５＿３、１５＿４）にも同様に適用することができる。
図３を参照すれば、本発明の好適な一実施形態に係る相変化メモリ装置で第２のメモリバンク（１００＿２）は第１及び第２のメモリブロック（ＢＬＫ０、ＢＬＫ１）、複数の第１のプルダウントランジスタ（ＭＮ０１、ＭＮ０２、ＭＮ０３、ＭＮ０４）及び複数の第２のプルダウントランジスタ（ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４）を含み、第２のロードライバー（１５＿２）は第１及び第２のプルアップトランジスタ（ＭＰ０、ＭＰ１）を含む。
第１のメモリブロック（ＢＬＫ０）は、複数のビットライン（ＢＬ０〜ＢＬｎ）と第１のワードライン（ＷＬ０）との間にそれぞれ接続された複数の相変化メモリセル（Ｃｐ）を含み、第２のメモリブロック（ＢＬＫ１）は、複数のビットライン（ＢＬ０〜ＢＬｎ）と第２のワードライン（ＷＬ１）との間にそれぞれ接続された複数の相変化メモリセル（Ｃｐ）を含む。
ここで、相変化メモリセル（Ｃｐ）は、貫通電流によって結晶状態又は非晶質状態で変化し、各状態毎に互いに異なる少なくとも２つの抵抗値を有する相変化物質を含む可変抵抗素子（Ｒｐ）と、貫通電流を制御するアクセス素子（Ｄ）を含む。
具体的には、可変抵抗素子（Ｒｐ）はビットライン（ＢＬ０〜ＢＬｎ）とアクセス素子（Ｄ）との間に接続され、アクセス素子（Ｄ）としてはカソードがワードライン（ＷＬ０、ＷＬ１）に接続され、アノードが可変抵抗素子（Ｒｐ）と直列に接続されたセルダイオードを使用できる。また、図３とは違って実施形態によって可変抵抗素子（Ｒｐ）とアクセス素子（Ｄ）の位置は変えることができる。
一方、相変化物質は２つの元素を化合したＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、３つの元素を化合したＧｅＳｂＴｅ、ＧａＳｅＴｅ、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、４つの元素を化合したＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２など多様な種類の物質を使用できる。この中でゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）で構成されるＧｅＳｂＴｅを主に用いることができる。
複数の第１及び第２のプルダウントランジスタ（ＭＮ０１、ＭＮ０２、ＭＮ０３、ＭＮ０４、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４）は、第１及び第２のワードライン（ＷＬ０、ＷＬ１）の電圧レベルをそれぞれプルダウンさせる役割を果たす。
本発明の好適な一実施形態では、第１のメモリブロック（ＢＬＫ０）の相変化メモリセル（Ｃｐ）それぞれに対応するように複数の第１のプルダウントランジスタ（ＭＮ０１、ＭＮ０２、ＭＮ０３、ＭＮ０４）を配列し、第２のメモリブロック（ＢＬＫ１）の相変化メモリセル（Ｃｐ）それぞれに対応するように複数の第２のプルダウントランジスタ（ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４）を配列したが、これに限定されるものではない。具体的には、第１及び第２のメモリブロック（ＢＬＫ１）の相変化メモリセル（Ｃｐ）の所定個数（例えば、２個）単位のセルに対応するように第１及び第２のプルダウントランジスタ（ＭＮ０１、ＭＮ０２、ＭＮ０３、ＭＮ０４、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４）をそれぞれ配列できる。
特に、複数の第１及び第２のプルダウントランジスタ（ＭＮ０１とＭＮ１１、ＭＮ０２とＭＮ１２、ＭＮ０３とＭＮ１３、ＭＮ０４とＭＮ１４）はそれぞれ１つのノード（Ｎ１、Ｎ２、Ｎ３、Ｎ４）を共有する。各ノード（Ｎ１、Ｎ２、Ｎ３、Ｎ４）は接地電圧（ＶＳＳ）と接続できる。図３のように第１及び第２のプルダウントランジスタ（ＭＮ０１、ＭＮ０２、ＭＮ０３、ＭＮ０４、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４）がＮＭＯＳトランジスタである場合にはソースノードを共有できる。ここで、第１のプルダウントランジスタ（ＭＮ０２）と第２のプルダウントランジスタ（ＭＮ１２）が第２のノード（Ｎ２）を共有した構造を例に挙げて説明すれば、第１のプルダウントランジスタ（ＭＮ０２）は第１のワードライン（ＷＬ０）と第２のノード（Ｎ２）との間に接続され、第１のアドレス信号（ＸＳ０）に応答してゲートが制御され、第２のプルダウントランジスタ（ＭＮ１２）は第２のワードライン（ＷＬ１）と第２のノード（Ｎ２）との間に接続され、第２のアドレス信号（ＸＳ１）に応答してゲートが制御される。
一方、本発明の好適な一実施形態では、第１及び第２のプルアップトランジスタ（ＭＰ０、ＭＰ１）は、１つのノード（Ｎ５）を選択的に共有できる。第５のノード（Ｎ５）は電源電圧（ＶＤＤ）と接続できる。図３のように第１及び第２のプルアップトランジスタ（ＭＰ０、ＭＰ１）がＰＭＯＳトランジスタである場合にはソースノードを共有できる。具体的には、第１のプルアップトランジスタ（ＭＰ０）は第１のワードライン（ＷＬ０）と第５のノード（Ｎ５）との間に接続され、第１のアドレス信号（ＸＳ０）に応答してゲートが制御され、第２のプルアップトランジスタ（ＭＰ１）は第２のワードライン（ＷＬ１）と第５のノード（Ｎ５）との間に接続され、第２のアドレス信号（ＸＳ１）に応答してゲートが制御される。
以下、図３を参照して相変化メモリ装置１０の動作を説明する。
先ず、相変化メモリ装置１０の書き込み動作は、相変化物質（Ｒｐ）を融点（ｍｅｌｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｍ）以上に加熱した後、速く冷却させて論理レベル１の非晶質状態になるようにするか、或いは結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ；Ｔｘ）以上融点（Ｔｍ）以下の温度で加熱した後、一定時間の間その温度を維持した後、冷却させて論理レベル０の結晶状態になるようにする。ここで、相変化物質（Ｒｐ）を相変化させるためには相当に高いレベルの書き込み電流が相変化物質（Ｒｐ）を貫通するようになるが、例えばリセットさせるための書き込み電流は約１ｍＡ程度の大きさで提供され、セットさせるための書き込み電流の０．６ｍＡ〜０．７ｍＡ程度の大きさで提供される。
相変化メモリ装置１０の読み出し動作は、相変化物質（Ｒｐ）が相変化されないレベルの読み出し電流を相変化物質（Ｒｐ）に提供して格納されたデータを読み出すようになる。
このように相変化メモリセル（Ｃｐ）に格納されたデータを読み出したり、データを書き込んだりするとき、複数のビットライン（ＢＬ０〜ＢＬｎ）のうち一つのビットライン（例えば、ＢＬ１）が選択され、複数のワードライン（ＷＬ０、ＷＬ１）のうち一つのワードライン（例えば、ＷＬ１）が選択される。特に、選択されたワードライン（ＷＬ１）の電圧レベルはローレベルにならなければならないので、選択されたワードライン（ＷＬ１）に対応する第２のプルダウントランジスタ（ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４）はターンオンされる。参照符号Ｉ１のように書き込み回路（図示せず）又は読み出し回路（図示せず）から提供された書き込み電流又は読み出し電流はビットライン（ＢＬ１）、メモリセル（Ｃｐ）、第２のプルダウントランジスタ（ＭＮ１２）を通過して接地電圧（ＶＳＳ）に流れ出す。
本発明の好適な一実施形態に係る相変化メモリ装置は、書き込み電流又は読み出し電流が固有抵抗が大きいワードラインを経ず相変化メモリセルアレイ（１００＿２）内に設けられた第１又は第２のプルダウントランジスタ（ＭＮ０１、ＭＮ０２、ＭＮ０３、ＭＮ０４又はＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４）を経て接地電圧（ＶＳＳ）に流れ出すようになる。従って、ワードライン（ＷＬ０、ＷＬ１）の固有抵抗によってワードライン（ＷＬ０、ＷＬ１）に接続できる相変化メモリセル（Ｃｐ）の個数が制限されず、ワードライン（ＷＬ０、ＷＬ１）の固有抵抗を考慮しなくてもよいためロードライバー（１５＿２）の電流駆動能力が向上するだけでなく、１つのノード（Ｎ１、Ｎ２、Ｎ３、Ｎ４）を共有する第１及び第２のプルダウントランジスタ（ＭＮ０１、ＭＮ０２、ＭＮ０３、ＭＮ０４、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４）が相変化メモリセルアレイ（１００＿２）内に形成されるため、個別に形成された第１及び第２のプルダウントランジスタが相変化メモリセルアレイ内に形成される場合に比べて集積度が向上する。
図４は、本発明の好適な一実施形態に係る相変化メモリ装置を説明するためのレイアウト図であり、図５Ａは図４のＡ−Ａ’に沿って切断した断面図であり、図５Ｂは図４のＢ−Ｂ’に沿って切断した断面図であり、図５Ｃは図４のＣ−Ｃ’に沿って切断した断面図である。図６は本発明の好適な一実施形態に係る相変化メモリ装置を説明するための斜視図である。図６では、説明の便宜上、層間絶縁膜、メタル間絶縁膜などを省略して示す。
図３〜図６を参照すれば、第１の導電型（例えば、Ｐ型）の半導体基板１１０に素子分離領域１１２を形成して、第１及び第２のアクティブ領域（Ｎ ａｃｔｉｖｅ、Ｐａｃｔｉｖｅ）を定める。具体的には、相変化メモリセルアレイ領域（I）には複数の第１のアクティブ領域（Ｎ ａｃｔｉｖｅ）が定められ、ロードライバー領域（II）には第２のアクティブ領域（Ｐａｃｔｉｖｅ）が定められる。半導体基板１１０はシリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガリウム砒素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、又はディスプレイ用ガラス基板などを用いることができる。また、素子分離領域１１２は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）方法を用いたＦＯＸ（Ｆｉｅｌｄ ＯＸｉｄｅ）又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いることができる。
相変化メモリセルアレイ領域（I）には複数の第１及び第２のプルダウントランジスタ（ＭＮ０１、ＭＮ１１、ＭＮ０２、ＭＮ１２）が形成され、ロードライバー領域（II）には第１及び第２のプルアップトランジスタ（ＭＰ０、ＭＰ１）が形成される。
具体的には、第１及び第２のプルダウントランジスタ（ＭＮ０１、ＭＮ１１、ＭＮ０２、ＭＮ１２）は第１及び第２のアクティブ領域（Ｎ ａｃｔｉｖｅ、Ｐ ａｃｔｉｖｅ）上に一方向に延長されて形成された第１及び第２のゲート電極１２０、１２１と、第１及び第２のゲート電極１２０、１２１の間の第１のアクティブ領域（Ｎａｃｔｉｖｅ）内に形成された第１の共通ジャンクション領域１１４と、第１のゲート電極１２０に対して第１の共通ジャンクション領域１１４の反対側に形成された第１のジャンクション領域１１５と、第２のゲート電極１２１に対して第１の共通ジャンクション領域１１４の反対側に形成された第２のジャンクション領域１１６を含む。
ここで、第１の共通ジャンクション領域１１４は第１及び第２のプルダウントランジスタ（ＭＮ０１、ＭＮ１１、ＭＮ０２、ＭＮ１２）が共有する１つのノード（Ｎ１、Ｎ２）（すなわち、ソースノード）に対応し、第１のジャンクション領域１１５は第１のプルダウントランジスタ（ＭＮ０１、ＭＮ０２）のドレーンノードに対応し、第２のジャンクション領域１１６は第２のプルダウントランジスタ（ＭＮ１１、ＭＮ１２）のドレーンノードに対応する。
第１及び第２のプルアップトランジスタ（ＭＰ０、ＭＰ１）は、第１及び第２のゲート電極１２０、１２１と、第１及び第２のゲート電極１２０、１２１の間の第２のアクティブ領域（Ｐａｃｔｉｖｅ）内に形成された第２の共通ジャンクション領域１１７と、第１のゲート電極１２０に対して第２の共通ジャンクション領域１１７の反対側に形成された第３のジャンクション領域１１８と、第２のゲート電極１２１に対して第２の共通ジャンクション領域１１７の反対側に形成された第４のジャンクション領域１１９を含む。
ここで、第２の共通ジャンクション領域１１７は、第１及び第２のプルアップトランジスタ（ＭＰ０、ＭＰ１）が共有する１つのノード（図３のＮ５）（すなわち、ソースノード）に対応し、第３のジャンクション領域１１８は、第１のプルアップトランジスタ（ＭＰ０）のドレーンノードに対応し、第４のジャンクション領域１１９は第２のプルアップトランジスタ（ＭＰ１）のドレーンノードに対応する。
第１及び第２のゲート電極１２０、１２１の下部にはゲート絶縁膜が形成され、第１及び第２のゲート電極１２０、１２１の側壁にはスペーサが形成される。第１及び第２の共通ジャンクション領域１１４、１１７、第１〜第４のジャンクション領域１１５、１１６、１１８、１１９は、スペーサが形成されている第１及び第２のゲート電極１２０、１２１を自己整合されたイオン注入マスクとして用いて不純物をイオン注入して第１及び第２のアクティブ領域（Ｎａｃｔｉｖｅ、Ｐ ａｃｔｉｖｅ）内に形成される。
半導体基板１１０上には、第１及び第２の共通ジャンクション領域１１４、１１７、第１〜第４のジャンクション領域１１５、１１６、１１８、１１９が露出した複数のコンタクトホールを備えた層間絶縁膜（Ｉｎｔｅｒ−Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）１３０が形成される。ここで、層間絶縁膜１３０としては、ＦＯＸ（Ｆｌｏｗａｂｌｅ ＯＸｉｄｅ）、ＴＯＳＺ（ＴＯｎｅｎ ＳｉｌａＺｅｎｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜などを使用できる。層間絶縁膜１３０はＣＶＤ系列の方式を用いて形成できる。ここで、ＣＶＤ系列の方式はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などを含む。
複数のコンタクトホールには、第１及び第２の共通ジャンクション領域１１４、１１７にそれぞれ接続する第１及び第２のコンタクト（Ｃ１、Ｃ２）と、第１〜第４のジャンクション領域１１５、１１６、１１８、１１９にそれぞれ接続する第３〜第６のコンタクト（Ｃ３、Ｃ４、Ｃ５、Ｃ６）が形成される。
第１〜第６のコンタクト（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６）及び層間絶縁膜１３０上には一方向に延長されて形成された複数の第１の導電ライン（Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ１ｄ）が配置される。具体的には、第１ａの導電ライン（Ｍ１ａ）は第１のコンタクト（Ｃ１）と接続されて第１の共通ジャンクション領域１１４と接続され、第１ｂの導電ライン（Ｍ１ｂ）は第２のコンタクト（Ｃ２）と接続されて第２の共通ジャンクション領域１１７と接続され、第１ｃの導電ライン（Ｍ１ｃ）は第３及び第５のコンタクト（Ｃ３、Ｃ５）と接続されて第１及び第３のジャンクション領域１１５、１１８が互いに電気的に接続され、第１ｄの導電ライン（Ｍ１ｄ）は第４及び第６のコンタクト（Ｃ４、Ｃ６）と接続されて第２及び第４のジャンクション領域１１６、１１９が互いに電気的に接続される。第１ｃ及び第１ｄ導電ライン（Ｍ１ｃ、Ｍ１ｄ）はワードラインになる。このような複数の第１の導電ライン（Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ１ｄ）はアルミニウム、タングステンなどで形成することができる。
複数の第１の導電ライン（Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ１ｄ）及び層間絶縁膜１３０上には、複数の第１の導電ライン（Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ１ｄ）の所定領域の上面が露出した複数の開口部を備える第１のメタル間絶縁膜１４０が配置される。ここで、第１のメタル間絶縁膜１４０はシリコン酸化膜（ＳｉＯｘ）、例えばＦＯＸ（Ｆｌｏｗａｂｌｅ ＯＸｉｄｅ）、ＴＯＳＺ（ＴＯｎｅｎ ＳｉｌａＺｅｎｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜でありうる。
第１のメタル間絶縁膜１４０の各開口部は、第２の導電型（例えば、Ｎ型）を有する第１の半導体パターン１４２と、第１の半導体パターン１４２上に積層され、第１の導電型（例えば、Ｐ型）を有する第２の半導体パターン１４４が充填される。具体的には、第１及び第２の半導体パターン１４２、１４４は複数の開口部の位置に沿って、第１ｃ及び第１ｄの導電ライン（Ｍ１ｃ、Ｍ１ｄ）上に一方向に沿って分離して配列される。
このような第１及び第２の半導体パターン１４２、１４４はアクセス素子、すなわちセルダイオード（Ｄ）を構成する。第２の半導体パターン１４４の不純物濃度は第１の半導体パターン１４２より高いことができる。これは、セルダイオード（Ｄ）は逆バイアスが印加される場合、逆バイアスされたセルダイオードを通じて流れるリーク電流を減少させるためのものである。逆バイアスは、書き込み又は読み出し時に非選択された相変化メモリセルのセルダイオード（Ｄ）に印加できる。
図面では、第１のメタル間絶縁膜１４０の複数の開口部に第１及び第２の半導体パターン１４２、１４４が充填された場合だけを例に挙げるが、複数の開口部内の第２の半導体パターン１４４上に導電性プラグが選択的にさらに充填できる。このような導電性プラグは抵抗性接続を有する金属プラグであり、例えば導電性プラグはタングステンプラグでありうる。
複数のセルダイオード（Ｄ）及び第１のメタル間絶縁膜１４０上に複数のコンタクトホールを備える第２のメタル間絶縁膜１５０が配置される。第２のメタル間絶縁膜１５０は、酸化膜（ＳｉＯｘ）でありうる。各コンタクトホールには、下部電極コンタクト（Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄｅ Ｃｏｎｔａｃｔ；ＢＥＣ）が充填される。下部電極コンタクト（ＢＥＣ）は例えばＴｉＮを使用できる。
下部電極コンタクト（ＢＥＣ）及び第２のメタル間絶縁膜１５０上に各下部電極コンタクト（ＢＥＣ）と接続される複数の可変抵抗素子（ＧＳＴ）が配列される。このような可変抵抗素子（ＧＳＴ）を構成する相変化物質としては、２つの元素を化合したＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、３つの元素を化合したＧｅＳｂＴｅ、ＧａＳｅＴｅ、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、４つの元素を化合したＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２など多様な種類の物質を使用できる。この中でゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）で構成されるＧｅＳｂＴｅを主に用いることができる。
可変抵抗素子（ＧＳＴ）上にはバリヤー層１６２が配置できる。バリヤー層１６２は可変抵抗素子（ＧＳＴ）を構成する相変化物質と第２の導電ライン（Ｍ２ａ）の材料が互いに拡散されることを防止する。このようなバリヤー層１６２は例えばＴｉ／ＴｉＮを積層して構成できる。
図面では、可変抵抗素子（ＧＳＴ）と第２の導電ライン（Ｍ２ａ）がバリヤー層１６２を通じて接続されていることを例に挙げるが、可変抵抗素子（ＧＳＴ）上に上部電極コンタクトがさらに形成されて、可変抵抗素子（ＧＳＴ）と第２の導電ライン（Ｍ２ａ）が上部電極コンタクトを通じて接続されてもよい。
可変抵抗素子（ＧＳＴ）外の領域は第３のメタル間絶縁膜１６０に充填される。
一方、第１〜第３のメタル間絶縁膜１４０、１５０、１６０には複数のビアホールが形成され、複数のビアホールには第１ａの導電ライン（Ｍ１ａ）と第２ｂの導電ライン（Ｍ２ｂ）を接続する第１のビア（Ｖ１）と、第１ｂの導電ライン（Ｍ１ｂ）と第２ｃの導電ライン（Ｍ２ｃ）を接続する第２のビア（Ｖ２）が形成される。
可変抵抗素子（ＧＳＴ）と第３のメタル間絶縁膜１６０上には第１及び第２のゲート電極１２０、１２１と交差されるように延長されて形成された複数の第２の導電ライン（Ｍ２ａ、Ｍ２ｂ、Ｍ２ｃ）が配置される。具体的には、第２ａの導電ライン（Ｍ２ａ）は複数の可変抵抗素子（ＧＳＴ）と接続され、接地電圧（ＶＳＳ）が印加された第２ｂの導電ライン（Ｍ２ｂ）は第１のビア（Ｖ１）が接続されて第１の共通ジャンクション領域１１４と接続され、電源電圧（ＶＤＤ）が印加された第２ｃの導電ライン（Ｍ２ｃ）は第２のビア（Ｖ２）と接続されて第２の共通ジャンクション領域１１７と接続される。ここで、第２ａの導電ライン（Ｍ２ａ）はビットラインになる。このような複数の第２の導電ライン（Ｍ２ａ、Ｍ２ｂ、Ｍ２ｃ）はアルミニウム、タングステンなどで形成できる。
以下、図４及び図５Ｂを参照して相変化メモリ装置の動作を説明する。
相変化メモリセル（Ｃｐ）に格納されたデータを読み出したり、データを書き込んだりするためには、可変抵抗素子（ＧＳＴ）を貫通する読み出し電流又は書き込み電流が参照符号Ｉ２のような電流パスを通じて流れ出す。具体的には、第２ａの導電ライン(ビットライン)に沿って提供された読み出し電流又は書き込み電流が可変抵抗素子（ＧＳＴ）、下部電極コンタクト（ＢＥＣ）、セルダイオード（Ｄ）、第１ｄの導電ライン（Ｍ１ｄ）、第４のコンタクト（Ｃ４）、第２のプルダウントランジスタ（ＭＮ１１）、第１のコンタクト（Ｃ１）、第１ａの導電ライン（Ｍ１ａ）、第１のビア（Ｖ１）、第２ｂの導電ライン（Ｍ２ｂ）を通じて接地電圧（ＶＳＳ）に流れ出す。
図７は、本発明の好適な他の実施形態に係る相変化メモリ装置を説明するための回路図である。図３と実質的に同一の構成要素については同一の参照符号を使用し、共通する構成要素についての詳細な説明は省略する。
図７を参照すれば、本発明の好適な他の実施形態に係る相変化メモリ装置は一つの第１のプルダウントランジスタ（ＭＮ０）は、第１のメモリブロック（ＢＬＫ０）に対応して配置され、一つの第２のプルダウントランジスタ（ＭＮ１）は第２のメモリブロック（ＢＬＫ１）に対応して配置される。第１及び第２のプルダウントランジスタ（ＭＮ０、ＭＮ１）は１つのノード（Ｎ６）を共有し、第６のノード（Ｎ６）は接地電圧（ＶＳＳ）と接続できる。図７のように第１及び第２のプルダウントランジスタ（ＭＮ０、ＭＮ１）がＮＭＯＳトランジスタである場合にはソースノードを共有できる。
従って、第１及び第２のメモリブロック（ＢＬＫ０、ＢＬＫ１）に含まれる複数の相変化メモリセル（Ｃｐ）を貫通する電流はそれぞれ第１及び第２のプルダウントランジスタ（ＭＮ０、ＭＮ１）を通じて接地電圧（ＶＳＳ）に流れ出す。例えば、参照符号Ｉ３のように、書き込み回路（図示せず）又は読み出し回路（図示せず）から提供された書き込み電流又は読み出し電流はビットライン（ＢＬ１）、メモリセル（Ｃｐ）、第２のプルダウントランジスタ（ＭＮ１）を通過して接地電圧（ＶＳＳ）に流れ出す。
図８は、本発明の好適な他の実施形態に係る相変化メモリ装置を説明するためのレイアウト図であり、図９Ａは図８のＡ−Ａ’に沿って切断した断面図であり、図９Ｂは図８のＢ−Ｂ’に沿って切断した断面図であり、図９Ｃは図８のＣ−Ｃ’に沿って切断した断面図である。図１０は、本発明の好適な他の実施形態に係る相変化メモリ装置を説明するための斜視図である。図１０では説明の便宜上、層間絶縁膜、メタル間絶縁膜などを省略して示す。
図７〜図１０を参照すれば、第１の導電型（例えば、Ｐ型）の半導体基板１１０の相変化メモリセルアレイ領域（I）には第１のアクティブ領域（Ｎ ａｃｔｉｖｅ）が定められ、ロードライバー領域（II）には第２のアクティブ領域（Ｐａｃｔｉｖｅ）が定められる。
相変化メモリセルアレイ領域（I）には、第１及び第２のプルダウントランジスタ（ＭＮ０、ＭＮ１）が形成され、ロードライバー領域（II）には第１及び第２のプルアップトランジスタ（ＭＰ０、ＭＰ１）が形成される。ここで、第１及び第２のジャンクション領域（１１５ａ、１１６ａ）はそれぞれワードライン役割を果たす。
本発明の好適な他の実施形態では、第１及び第２のプルダウントランジスタ（ＭＮ０、ＭＮ１）はそれぞれ第１及び第２のメモリブロック（ＢＬＫ０、ＢＬＫ１）に対応して一つずつ形成されるため、一実施形態に比べて第１及び第２のプルダウントランジスタ（ＭＮ０、ＭＮ１）よりサイズが大きいことが分かる。
半導体基板１１０上には複数の開口部を備えた第１の層間絶縁膜２３０が形成される。第１の層間絶縁膜２３０の各開口部は第２の導電型（例えば、Ｎ型）を有する第１の半導体パターン２３２と、第１の半導体パターン２３２上に積層され、第１の導電型（例えば、Ｐ型）を有する第２の半導体パターン２３４が充填する。具体的には、第１及び第２の半導体パターン２３２、２３４は、複数の開口部の位置に沿って、第１のジャンクション領域１１５ａ及び第２のジャンクション領域１１６ａ上に一方向に沿って分離して配列される。このような第１及び第２の半導体パターン２３２、２３４はアクセス素子、すなわちセルダイオード（Ｄ）を構成する。
複数のセルダイオード（Ｄ）及び第１の層間絶縁膜２３０上に、複数のコンタクトホールを備える第２の層間絶縁膜２４０が配置される。各コンタクトホールには下部電極コンタクト（Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄｅ Ｃｏｎｔａｃｔ；ＢＥＣ）が充填される。
下部電極コンタクト（ＢＥＣ）及び第２の層間絶縁膜２４０上に、各下部電極コンタクト（ＢＥＣ）と接続される複数の可変抵抗素子（ＧＳＴ）が配列される。可変抵抗素子（ＧＳＴ）上にはバリヤー層２５２が配置できる。可変抵抗素子（ＧＳＴ）外の領域は第３の層間絶縁膜２５０で充填される。
一方、第１〜第３の層間絶縁膜２３０、２４０、２５０には複数のコンタクトホールが形成され、複数のコンタクトホールには第１の共通ジャンクション領域１１４ａと接続する第１のコンタクト（Ｃ１）と、第２の共通ジャンクション領域１１７と接続する第２のコンタクト（Ｃ２）と、第１のジャンクション領域（１１５ａ）と接続する第３のコンタクト（Ｃ３）と、第２のジャンクション領域（１１６ａ）と接続する第４のコンタクト（Ｃ４）と、第３のジャンクション領域１１８と接続する第５のコンタクト（Ｃ５）と、第４のジャンクション領域１１９と接続する第６のコンタクト（Ｃ６）が形成される。
複数の可変抵抗素子（ＧＳＴ）と第３の層間絶縁膜２５０上には第１及び第２のゲート電極１２０、１２１と交差されるように延長されて形成された複数の第１ａの導電ライン（Ｍ１ａ）が配置される。このような第１ａの導電ライン（Ｍ１ａ）はビットラインになる。
また、第１のコンタクト（Ｃ１）と接続する第１ｂの導電ライン（Ｍ１ｂ）が配置され、第２のコンタクト（Ｃ２）と接続する第１ｃ導電ライン（Ｍ１ｃ）が配置される。第３のコンタクト（Ｃ３）及び第５のコンタクト（Ｃ５）と接続して第１及び第３のジャンクション領域（１１５ａ、１１８）を接続する第１ｄの導電ライン（Ｍ１ｄ）と、第４のコンタクト（Ｃ４）及び第６のコンタクト（Ｃ６）が接続して第２及び第４のジャンクション領域（１１６ａ、１１９）を接続する第１ｅの導電ライン（Ｍ１ｅ）が配置される。
複数の第１の導電ライン（Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ１ｄ、Ｍ１ｅ）と第３の層間絶縁膜２５０上には、複数の第１の導電ライン（Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ１ｄ、Ｍ１ｅ）の所定領域の上面が露出した複数のビアホールを備えるメタル間絶縁膜２６０が配置される。
複数のビアホールには、第１ｂの導電ライン（Ｍ１ｂ）と接続する第１のビア（Ｖ１）と、第１ｃの導電ライン（Ｍ１ｃ）と接続する第２のビア（Ｖ２）が形成される。
複数のビア（Ｖ１、Ｖ２）とメタル間絶縁膜２６０上には複数の第２の導電ライン（Ｍ２ａ、Ｍ２ｂ）が形成される。具体的には、接地電圧（ＶＳＳ）が印加された第２ａの導電ライン（Ｍ２ａ）は第１のビア（Ｖ１）と接続されて第１の共通ジャンクション領域（１１４ａ）と接続され、電源電圧（ＶＤＤ）が印加された第２ｂの導電ライン（Ｍ２ｂ）は第２のビア（Ｖ２）と接続されて第２の共通ジャンクション領域１１７と接続される。
以下、図８及び図９Ｂを参照して相変化メモリ装置の動作を説明する。
相変化メモリセル（Ｃｐ）に格納されたデータを読み出したり、データを書き込んだりするためには、可変抵抗素子（ＧＳＴ）を貫通する読み出し電流又は書き込み電流が参照符号Ｉ４のような電流パスを通じて流れ出す。具体的には、第１ａの導電ライン(ビットライン)に沿って提供された読み出し電流又は書き込み電流が可変抵抗素子（ＧＳＴ）、下部電極コンタクト（ＢＥＣ）、セルダイオード（Ｄ）、第２のプルダウントランジスタ（ＭＮ１）、第１のコンタクト（Ｃ１）、第１ｂの導電ライン（Ｍ１ｂ）、第１のビア（Ｖ１）、第２ａの導電ライン（Ｍ２ａ）を通じて接地電圧（ＶＳＳ）に流れ出す。
図１１は、本発明の好適なさらに他の実施形態に係る相変化メモリ装置を説明するための斜視図である。図１０と実質的に同一の構成要素については同一の参照符号を使用し、共通する構成要素についての詳細な説明は省略する。
図１１を参照すれば、本発明の好適な他の実施形態に係る相変化メモリ装置は可変抵抗素子（ＧＳＴ）を構成する相変化物質が第１ａの導電ライン（Ｍ１ａ）、すなわちビットラインと平行に延長されて形成される。すなわち、相変化物質が各相変化メモリセル単位で配置されるものではなく、複数の相変化メモリセル単位で配置される。このように、相変化物質をストリップタイプにパターニングすれば、エッチング工程が簡単で正確性が高くなるため、相変化物質が受けるストレスが減って反復的な書き込み及び／又は読み出し動作に対してその特性を維持する耐久性に優れるようになる。
本発明の好適なさらに他の実施形態の製造方法では相変化物質がビットラインと完全に平行に延長された場合だけを説明したが、相変化物質の一部がビットラインと平行に延長される場合が可能なことは当業者に自明な事実である。また、相変化物質が相変化メモリ装置の特性によってワードラインと平行に延長されてもよい。また、図４のような形態の相変化メモリ装置で相変化物質がビットラインと平行に延長されて形成されてもよい。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須の特徴を変更することなく、他の具体的な形態で実施されうることを理解することができるであろう。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
従来の相変化メモリ装置を説明するための回路図である。 本発明の好適な実施形態に係る相変化メモリ装置を説明するためのブロック図である。 本発明の好適な一実施形態に係る相変化メモリ装置を説明するための回路図である。 本発明の好適な一実施形態に係る相変化メモリ装置を説明するためのレイアウト図である。 図４のＡ−Ａ’に沿って切断した断面図である。 図４のＢ−Ｂ’に沿って切断した断面図である。 図４のＣ−Ｃ’に沿って切断した断面図である。 本発明の好適な一実施形態に係る相変化メモリ装置を説明するための斜視図である。 本発明の好適な他の実施形態に係る相変化メモリ装置を説明するための回路図である。 本発明の好適な他の実施形態に係る相変化メモリ装置を説明するためのレイアウト図である。 図８のＡ−Ａ’に沿って切断した断面図である。 図８のＢ−Ｂ’に沿って切断した断面図である。 図８のＣ−Ｃ’に沿って切断した断面図である。 本発明の好適な他の実施形態に係る相変化メモリ装置を説明するための斜視図である。 本発明の好適なさらに他の実施形態に係る相変化メモリ装置を説明するための斜視図である。
符号の説明
１０：相変化メモリ装置
１２＿１、１２＿２：ローデコーダー
１５＿１、１５＿２、１５＿３、１５＿４：ロードライバー
２０＿１、２０＿２：カラムデコーダー
３０＿１、３０＿２、３０＿３、３０＿４：入出力回路
１００＿１、１００＿２、１００＿３、１００＿４：メモリバンク

Claims (26)

  1. 複数のビットラインと第１のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第１のメモリブロックと、複数のビットラインと第２のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第２のメモリブロックと、前記第１及び第２のワードラインの電圧レベルをそれぞれプルダウンさせ、１つのノードを共有する第１及び第２のプルダウントランジスタを含む相変化メモリセルアレイと、
    前記第１及び第２のワードラインの電圧レベルをそれぞれプルアップさせる第１及び第２のプルアップトランジスタを含むロードライバーを備えることを特徴とする相変化メモリ装置。
  2. 前記第１及び第２のプルダウントランジスタは、それぞれ前記第１及び第２のメモリブロック当り一つ以上のトランジスタを含むことを特徴とする請求項１に記載の相変化メモリ装置。
  3. 前記第１及び第２のプルダウントランジスタが共有するノードは接地電圧と接続されたことを特徴とする請求項１に記載の相変化メモリ装置。
  4. 前記第１及び第２プルアップトランジスタは、１つのノードを共有し、第１及び第２のプルアップトランジスタが共有するノードは電源電圧と接続されたことを特徴とする請求項１に記載の相変化メモリ装置。
  5. 前記第１及び第２のプルダウントランジスタはＮＭＯＳトランジスタであり、前記第１及び第２のプルアップトランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１に記載の相変化メモリ装置。
  6. 前記相変化メモリセルは、貫通電流に応じて少なくとも２つの抵抗値を有する相変化物質を含む可変抵抗素子と、前記貫通電流を制御するアクセス素子を含むことを特徴とする請求項１に記載の相変化メモリ装置。
  7. 前記アクセス素子は、前記可変抵抗素子と直列に接続されたセルダイオードであることを特徴とする請求項６に記載の相変化メモリ装置。
  8. 複数のビットラインと第１のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第１のメモリブロックと、
    前記複数のビットラインと第２のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第２のメモリブロックと、
    前記第１及び第２のワードラインの電圧レベルをそれぞれプルダウンさせ、１つのノードを共有する第１及び第２のプルダウントランジスタを含むことを特徴とする相変化メモリ装置。
  9. 前記第１及び第２のプルダウントランジスタは、それぞれ前記第１及び第２のメモリブロック当り一つ以上を含むことを特徴とする請求項８に記載の相変化メモリ装置。
  10. 前記第１及び第２のプルダウントランジスタが共有するノードは接地電圧と接続されたことを特徴とする請求項８に記載の相変化メモリ装置。
  11. 半導体基板と、
    前記半導体基板上に一方向に延長されて形成された第１及び第２のゲート電極と、前記第１及び第２のゲート電極の間の前記半導体基板内に形成された共通ジャンクション領域と、前記第１のゲート電極に対して前記共通ジャンクション領域の反対側に形成された第１のジャンクション領域と、前記第２のゲート電極に対して前記共通ジャンクション領域の反対側に形成された第２のジャンクション領域を含む第１及び第２のプルダウントランジスタと、
    前記半導体基板上に前記第１及び第２のゲート電極と交差されるように延長されて形成された第１の導電ラインと、
    前記第１及び第２のジャンクション領域と前記第１の導電ラインとの間にそれぞれ形成された第１及び第２の相変化メモリセルを含むことを特徴とする相変化メモリ装置。
  12. 前記半導体基板上に前記一方向に延長され、前記第１及び第２のジャンクション領域とそれぞれ電気的に接続された複数の第２の導電ラインをさらに含むことを特徴とする請求項１１に記載の相変化メモリ装置。
  13. 前記第１及び第２のジャンクション領域と前記第１の導電ラインとの間にそれぞれ形成された第１及び第２の相変化メモリセルは、前記複数の第２の導電ラインと前記第１の導電ラインとの間にそれぞれ形成された第１及び第２の相変化メモリセルを含むことを特徴とする請求項１２に記載の相変化メモリ装置。
  14. 前記第１の導電ラインは、前記半導体基板上に第１及び第２のゲート電極と交差されるように延長されて形成された複数の導電ラインを含むことを特徴とする請求項１１に記載の相変化メモリ装置。
  15. 前記第１の相変化メモリセルは、前記第１のジャンクション領域と前記複数の導電ラインとの間にそれぞれ形成され、前記第２の相変化メモリセルは前記第２のジャンクション領域と前記複数の導電ラインとの間にそれぞれ形成されたことを特徴とする請求項１４に記載の相変化メモリ装置。
  16. 前記共通ジャンクション領域は、接地電圧と電気的に接続されたことを特徴とする請求項１１に記載の相変化メモリ装置。
  17. 前記第１及び第２の相変化メモリセルは、それぞれ貫通電流に応じて少なくとも２つの抵抗値を有する相変化物質を含む可変抵抗素子と、前記貫通電流を制御するアクセス素子を含むことを特徴とする請求項１１に記載の相変化メモリ装置。
  18. 前記相変化物質は、前記第１の導電ラインの少なくとも一部と実質的に平行であることを特徴とする請求項１７に記載の相変化メモリ装置。
  19. 前記アクセス素子は、前記可変抵抗素子と直列に接続されたセルダイオードであることを特徴とする請求項１７に記載の相変化メモリ装置。
  20. 前記相変化物質は、ゲルマニウム、アンチモン、テルルを備えることを特徴とする請求項１７に記載の相変化メモリ装置。
  21. 第１のアクティブ領域と第２のアクティブ領域が定められた半導体基板と、
    前記第１及び第２のアクティブ領域上に一方向に延長されて形成された第１及び第２のゲート電極と、前記第１及び第２のゲート電極の間の前記第１のアクティブ領域内に形成された第１の共通ジャンクション領域と、前記第１のゲート電極に対して前記第１の共通ジャンクション領域の反対側に形成された第１のジャンクション領域と、前記第２のゲート電極に対して前記第１の共通ジャンクション領域の反対側に形成された第２のジャンクション領域を含む第１及び第２のプルダウントランジスタと、
    前記半導体基板上に前記第１及び第２のゲート電極と交差されるように延長されて形成された第１の導電ラインと、
    前記第１及び第２のジャンクション領域と前記第１の導電ラインとの間にそれぞれ形成された第１及び第２の相変化メモリセルと、
    前記第１及び第２のゲート電極と、前記第１及び第２のゲート電極の間の前記第２のアクティブ領域内に形成された第２の共通ジャンクション領域と、前記第１のゲート電極に対して前記第２の共通ジャンクション領域の反対側に形成され、前記第１のジャンクション領域と電気的に接続された第３のジャンクション領域と、前記第２のゲート電極に対して前記第２の共通ジャンクション領域の反対側に形成され、前記第２のジャンクション領域と電気的に接続された第４のジャンクション領域を含む第１及び第２のプルアップトランジスタを含むことを特徴とする相変化メモリ装置。
  22. 前記半導体基板上に前記一方向に延長され、前記第１及び第２のジャンクション領域とそれぞれ接続された複数の第２の導電ラインをさらに含むことを特徴とする請求項２１に記載の相変化メモリ装置。
  23. 前記第１及び第２のジャンクション領域と前記第１の導電ラインとの間にそれぞれ形成された第１及び第２の相変化メモリセルは、前記複数の第２の導電ラインと前記第１の導電ラインとの間にそれぞれ形成された第１及び第２の相変化メモリセルを含むことを特徴とする請求項２２に記載の相変化メモリ装置。
  24. 前記第１の導電ラインは、前記半導体基板上に第１及び第２のゲート電極と交差されるように延長されて形成された複数の導電ラインを含むことを特徴とする請求項２１に記載の相変化メモリ装置。
  25. 前記第１の相変化メモリセルは、前記第１のジャンクション領域と前記複数の導電ラインとの間にそれぞれ形成され、前記第２の相変化メモリセルは前記第２のジャンクション領域と前記複数の導電ラインとの間にそれぞれ形成されたことを特徴とする請求項２４に記載の相変化メモリ装置。
  26. 前記共通ジャンクション領域は、接地電圧と電気的に接続されたことを特徴とする請求項２１に記載の相変化メモリ装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004000A (ja) * 2007-06-19 2009-01-08 Elpida Memory Inc 相変化メモリ装置
JP2009071298A (ja) * 2007-08-21 2009-04-02 Elpida Memory Inc 相変化メモリ装置及び半導体記憶装置
WO2009057262A1 (ja) * 2007-10-30 2009-05-07 Panasonic Corporation 不揮発性半導体記憶装置およびその製造方法
WO2010090128A1 (ja) * 2009-02-09 2010-08-12 独立行政法人産業技術総合研究所 固体メモリ
JP2013527550A (ja) * 2010-04-27 2013-06-27 モサイド・テクノロジーズ・インコーポレーテッド １つおきの選択を伴う相変化メモリアレイブロック
WO2023008432A1 (ja) * 2021-07-29 2023-02-02 日本電気硝子株式会社 相変化材料

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
US7839672B1 (en) 2006-12-18 2010-11-23 Marvell International Ltd. Phase change memory array circuits and methods of manufacture
KR100881292B1 (ko) * 2007-01-23 2009-02-04 삼성전자주식회사 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 제어방법
US7684227B2 (en) 2007-05-31 2010-03-23 Micron Technology, Inc. Resistive memory architectures with multiple memory cells per access device
KR100985756B1 (ko) 2007-11-21 2010-10-06 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조 방법
US7933136B2 (en) * 2008-11-07 2011-04-26 Seagate Technology Llc Non-volatile memory cell with multiple resistive sense elements sharing a common switching device
US8351236B2 (en) 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
JP4908555B2 (ja) * 2009-08-05 2012-04-04 株式会社東芝 情報記録再生装置
US20120327698A1 (en) * 2010-03-12 2012-12-27 Frederick Perner Interconnection architecture for memory structures
US8441848B2 (en) * 2011-06-08 2013-05-14 Micron Technology, Inc. Set pulse for phase change memory programming
US8787095B2 (en) 2012-02-28 2014-07-22 Micron Technology, Inc. Systems, and devices, and methods for programming a resistive memory cell
KR20140117893A (ko) * 2013-03-27 2014-10-08 인텔렉추얼디스커버리 주식회사 상변화 메모리 소자 및 상변화 메모리 소자의 멀티 레벨 프로그램 방법
CN103915464B (zh) * 2014-03-13 2016-09-07 北京大学 基于透明rram栅控薄膜晶体管的1t1r阵列及其制备方法
JP2016072538A (ja) * 2014-09-30 2016-05-09 株式会社東芝 記憶装置及びその製造方法
KR102475446B1 (ko) * 2016-09-20 2022-12-08 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259644B1 (en) * 1997-11-20 2001-07-10 Hewlett-Packard Co Equipotential sense methods for resistive cross point memory cell arrays
US6567287B2 (en) * 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
JP4434527B2 (ja) 2001-08-08 2010-03-17 株式会社東芝 半導体記憶装置
US6667900B2 (en) 2001-12-28 2003-12-23 Ovonyx, Inc. Method and apparatus to operate a memory cell
US6831856B2 (en) * 2002-09-23 2004-12-14 Ovonyx, Inc. Method of data storage using only amorphous phase of electrically programmable phase-change memory element
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP2004185755A (ja) 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
US6912146B2 (en) * 2002-12-13 2005-06-28 Ovonyx, Inc. Using an MOS select gate for a phase change memory
US7381611B2 (en) * 2003-08-04 2008-06-03 Intel Corporation Multilayered phase change memory
KR20050046041A (ko) * 2003-11-13 2005-05-18 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및 그에따른 상변화 방법.
KR100520735B1 (ko) 2003-11-14 2005-10-12 현대자동차주식회사 수동 변속기의 동기 장치
KR100583115B1 (ko) * 2003-12-13 2006-05-23 주식회사 하이닉스반도체 상 변화 저항 셀, 이를 이용한 불휘발성 메모리 장치 및그 제어 방법
US7372726B2 (en) * 2004-04-08 2008-05-13 Renesas Technology Corp. Semiconductor memory
CN101673754B (zh) * 2004-05-25 2011-11-30 瑞萨电子株式会社 半导体器件
KR100647218B1 (ko) * 2004-06-04 2006-11-23 비욘드마이크로 주식회사 고집적 상변화 메모리 셀 어레이 및 이를 포함하는 상변화메모리 소자

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004000A (ja) * 2007-06-19 2009-01-08 Elpida Memory Inc 相変化メモリ装置
JP2009071298A (ja) * 2007-08-21 2009-04-02 Elpida Memory Inc 相変化メモリ装置及び半導体記憶装置
WO2009057262A1 (ja) * 2007-10-30 2009-05-07 Panasonic Corporation 不揮発性半導体記憶装置およびその製造方法
US8253136B2 (en) 2007-10-30 2012-08-28 Panasonic Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
US8389990B2 (en) 2007-10-30 2013-03-05 Panasonic Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
JP5284270B2 (ja) * 2007-10-30 2013-09-11 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
WO2010090128A1 (ja) * 2009-02-09 2010-08-12 独立行政法人産業技術総合研究所 固体メモリ
JP2010183017A (ja) * 2009-02-09 2010-08-19 National Institute Of Advanced Industrial Science & Technology 固体メモリ
JP2013527550A (ja) * 2010-04-27 2013-06-27 モサイド・テクノロジーズ・インコーポレーテッド １つおきの選択を伴う相変化メモリアレイブロック
WO2023008432A1 (ja) * 2021-07-29 2023-02-02 日本電気硝子株式会社 相変化材料

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