JP2008166771A - 互いに隣接するセルに共有された相変化物質パターンを備える相変化メモリ素子及びそれを備える電子製品 - Google Patents
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Abstract
【課題】互いに隣接するセルに共有された相変化物質パターンを備える相変化メモリ素子を提供する。
【解決手段】相変化メモリ素子は、行列に配された複数個の下部電極を備える。下部電極上に相変化物質パターンが配される。相変化物質パターンのストライプは、下部電極に電気的に接続される。各ストライプは、下部電極のうち、斜めに隣接する2つ以上の下部電極に電気的に接続する。
【選択図】図2
【解決手段】相変化メモリ素子は、行列に配された複数個の下部電極を備える。下部電極上に相変化物質パターンが配される。相変化物質パターンのストライプは、下部電極に電気的に接続される。各ストライプは、下部電極のうち、斜めに隣接する2つ以上の下部電極に電気的に接続する。
【選択図】図2
Description
本発明は、半導体メモリ素子に係り、特に互いに隣接するセルに共有された相変化物質パターンを備える相変化メモリ素子に関する。
相変化メモリ素子は、相変化物質の相変化による抵抗差を用いたメモリ素子であって、不揮発性メモリ素子である。このような相変化メモリ素子の単位セルは、1つのスイッチング素子と前記スイッチング素子に電気的に接続された相変化抵抗体を備え、前記相変化抵抗体は、相変化物質パターンを備える。
前記相変化物質パターンを形成するに当たって、基板全面に相変化物質膜を積層した後、パターニングする。前記パターニング過程で相変化物質膜は、損傷されうる。具体的に、前記相変化物質パターンの外郭部分は、形状、または組成が変化されうる。特に、前記相変化物質パターンを各単位セル別に分離された島(island)状に形成する場合、相変化物質パターンの4面がいずれも露出されるので、相変化物質パターンの損傷程度が最も大きい。
本発明が解決しようとする技術的課題は、相変化物質パターンの損傷を減らすと同時に互いに隣接するセル間に生成されうる電気的干渉を最小化させた相変化メモリ素子及びそれを備える電子製品を提供するところにある。
本発明の一実施形態によれば、相変化メモリ素子が提供される。前記相変化メモリ素子は、行列に配された複数個の下部電極を備える。前記複数個の下部電極上に相変化物質パターンが配される。前記相変化物質パターンは、複数個のストライプを備え、前記各ストライプは、前記複数個の下部電極のうち、斜めに隣接する2つ以上の下部電極に電気的に接続する。
本発明によれば、下部電極に連結された相変化物質パターンのストライプを斜線方向またはジグザグ方向に配することによって、前記1つのストライプを共有する相変化メモリセル間の電気的干渉を最小化しうる。また、相変化物質パターンのパターニング過程での損傷を減少させうる。
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されず、他の形にも具体化されうる。むしろ、ここで紹介される実施形態は開示された内容が徹底し、かつ完全になるように、そして当業者に本発明の思想が十分に伝えられるようにするために提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張されたものである。明細書全体にわたって同じ参照番号は、同じ構成要素を示す。
図1は、本発明の一部実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示す等価回路図(equivalent circuit diagram)である。
図1を参照すれば、前記相変化メモリ素子のセルアレイ領域は、複数個の第1信号線、すなわち、ワードラインWL及び前記ワードラインWLと交差する複数個の第2信号線、すなわち、ビットラインBLを備える。前記ビットラインBL及び前記ワードラインWLの交点(cross points)に複数個の相変化メモリセルCが各々配される。前記各相変化メモリセルCは、相変化抵抗体(phase change resistor;Rp)と垂直セルダイオード(vertical cell diode;D)を含む。前記垂直セルダイオードDは、例えば、p型半導体及びn型半導体を備えうる。前記相変化抵抗体Rpの一端は、前記ビットラインBLのうちいずれか1つに電気的に接続され、他端は、前記p型半導体に接続される。前記n型半導体は、前記ワードラインWLのうちいずれか1つに電気的に接続される。前記相変化抵抗体Rp及び前記垂直セルダイオードD間のノード(node)は、前記相変化抵抗体Rpの下部電極(bottom electrode;BE)に該当する。
図2は、図1の等価回路図に相応し、本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
図2を参照すれば、複数個の下部電極BEが行列形態で配される。ここで、図2に示されたように行列は、構成要素の2次元的配列のうち、四角形配列を意味する。したがって、行列の行は、列に垂直でありうる。この際、各行に配された下部電極BE間の間隔、すなわち、第1間隔d1は一定であり、各列に配された下部電極BE間の間隔、すなわち、第2間隔d2も一定であり得る。前記第1間隔d1と前記第2間隔d2は、互いに同一であるか、異なり得る。
前記下部電極BEの下部に、前記下部電極BEに各々電気的に接続される複数個の垂直セルダイオードDが配される。前記垂直セルダイオードDは、前記下部電極BEに整列されて配されるので、前記垂直セルダイオードDも行列形態に配されうる。前記垂直セルダイオードDの下部に前記垂直セルダイオードDに電気的に接続されるワードラインWLが配される。前記ワードラインWLは、前記垂直セルダイオードDの行に沿って各々配される。
前記下部電極(BE)上に相変化物質パターン35が位置する。前記相変化物質パターン35は、図1に示された相変化抵抗体Rpの一実施形態に該当する。前記相変化物質パターン35の各ストライプは、前記下部電極BEのうち、行と列とに対して斜線方向に隣接する2つ以上の下部電極BEに共通で電気的に接続する。すなわち、前記相変化物質パターン35は、斜線方向に配されたストライプからなる。本実施形態において、前記相変化物質パターン35の各ストライプは、図2に示されたように、前記斜線方向に隣接する1対の下部電極上に配される。これとは異なって、相変化物質パターン35の各ストライプは、図5に示されたように斜線方向に隣接する1対の下部電極BE上に形成され、相変化物質パターン35のストライプは、交互に配列されても良い。
前記相変化物質パターン35のストライプのうち、1つのストライプに電気的に接続する下部電極間の間隔、すなわち、第3間隔d3は、前記第1間隔d1及び前記第2間隔d2に比べて大きくてよい。一方、前記相変化物質パターン35の1つのストライプが水平に配された2つの下部電極BEまたは垂直に配された2つの下部電極BEに共通で接続する場合を仮定すれば、1つのストライプに電気的に接続する下部電極間の間隔は、前記第1間隔d1または前記第2間隔d2でありうる。整理すれば、斜線方向に配された相変化物質パターン35のストライプは、水平または垂直に配された相変化物質パターン35のストライプに比べて、それに電気的に接続する下部電極BE間の間隔を最大に増加させうる。この場合、1つの相変化物質パターン35のストライプを共有する相変化メモリセルCのうち、いずれか1つにデータを書込んだ後、他の1つにデータを書込む過程で、従来に書込まれたデータが撹乱される確率を低めることができる。言い換えれば、データの撹乱は、前記共有された相変化物質パターン35のストライプを通じた熱伝逹により発生しうるが、相変化物質パターン35を斜線方向に配することによって、素子動作時に熱伝逹経路を増大させ、これにより、前記相変化物質パターン35の1つのストライプを共有する相変化メモリセル間の電気的干渉を最小化しうる。
前記相変化物質パターン35上に前記相変化物質パターン35のストライプに電気的に接続するビットラインBLが配される。本実施形態において、前記ビットラインBLは、前記相変化物質パターン35のストライプに整列されて前記相変化物質パターン35のストライプの配置方向、すなわち、斜線方向に延びる。したがって、前記ビットラインBLのそれぞれは、斜線方向に連続的に隣接する多数個の前記ストライプに電気的に接続する。
図3は、図2のI−I’の断面図である。
図2及び図3を参照すれば、一方向に延びて互いに平行した複数個のワードラインWLが提供される。前記ワードラインWLは、半導体基板10内に形成され、n型の不純物でドーピングされた活性領域でありうる。前記ワードラインWLは、半導体基板10内に形成された素子分離膜10aにより互いに電気的に絶縁されうる。
前記ワードラインWL上に複数個の垂直セルダイオード(vertical cell diode;D)が電気的に接続される。前記垂直セルダイオードD上に整列されて前記垂直セルダイオードDに各々電気的に接続する複数個の下部電極BEが配される。
前記1つの垂直セルダイオードDと前記1つの下部電極BEは、積層構造体Sを形成する。前記積層構造体Sは、前記ワードラインWLを有する基板10上に提供された下部絶縁膜18により互いに絶縁される。具体的に、前記下部絶縁膜18を貫通するセルコンタクト18aの下部領域内に前記垂直セルダイオードDが配され、前記セルコンタクト18aの上部領域内に前記下部電極BEが配される。前記垂直セルダイオードDのそれぞれは順次に積層されたn型半導体21及びp型半導体23を備えられる。また、前記下部電極BEの側壁は、絶縁性スペーサ28により取り囲まれうる。前記絶縁性スペーサ28が提供される時、前記下部電極BEの上部面は、前記セルコンタクト18aの水平断面積(horizontal section areas)より小さな面積を有することができる。
前記下部電極BEは、チタン窒化膜(TiN)、チタンアルミニウム窒化膜(TiAlN)、タンタル窒化膜(TaN)、タングステン窒化膜(WN)、モリブデン窒化膜(MoN)、ニオブ窒化膜(NbN)、チタンシリコン窒化膜(TiSiN)、チタンホウ素窒化膜(TiBN)、ジルコニウムシリコン窒化膜(ZrSiN)、タングステンシリコン窒化膜(WSiN)、タングステンホウ素窒化膜(WBN)、ジルコニウムアルミニウム窒化膜(ZrAlN)、モリブデンアルミニウム窒化膜(MoAlN)、タンタルシリコン窒化膜(TaSiN)、タンタルアルミニウム窒化膜(TaAlN)、チタンタングステン膜(TiW)、チタンアルミニウム膜(TiAl)、チタン酸窒化膜(TiON)、チタンアルミニウム酸窒化膜(TiAlON)、タングステン酸窒化膜(WON)またはタンタル酸窒化膜(TaON)のような導電膜であり、前記絶縁性スペーサ28はシリコン窒化膜であり得る。
前記下部電極BE上に相変化物質パターン35が位置する。前記相変化物質パターン35上に前記相変化物質パターン35のストライプに自己整列された上部電極37が位置しうる。前記相変化物質パターン35のストライプ及び前記上部電極37は、多様な方法を使用して形成できるが、一例として前記下部電極BE及び前記下部絶縁膜18上に相変化物質膜及び上部電極膜を積層した後、前記上部電極膜上にフォトレジストパターン(図示せず)を形成し、前記フォトレジストパターンをマスクとして上部電極膜及び前記相変化物質膜を順次にエッチングすることで形成しうる。このようなパターニング過程で各単位セルCを基準とする時、前記相変化物質パターン35のストライプはその三側面のみが露出される。一方、前記相変化物質パターン35のストライプを各単位セル別に分離された島(island)状に形成する場合、パターニング過程で、前記相変化物質パターン35のストライプはその4側面がいずれも露出される。したがって、2つ以上の下部電極BEに共通で電気的に接続された相変化物質パターン35のストライプは、パターニング過程で損傷が減少しうる。
前記相変化物質パターン35のストライプは、ゲルマニウム(Ge)、アンチモン(Sb)及びテルル(Te)の合金膜、すなわち、GST合金膜のようなカルコゲナイド膜(chalcogenide layer)でありうる。GST合金膜以外にも、As−Sb−Te、As−Gb−Te、As−Gb−Sb−Te、Sn−Te、In−Sn−Sb−Te、Ag−In−Sb−Te膜などが適用されうる。前記上部電極37は、チタン窒化膜のような導電膜であり得る。
前記上部電極37上に前記上部電極37及び前記相変化物質パターン35のストライプを覆う上部絶縁膜40が提供される。前記上部絶縁膜40上に前記上部電極37に電気的に接続するビットラインBLが配される。具体的に、前記ビットラインBLは、前記上部絶縁膜40を貫通するコンタクトプラグ45により前記上部電極37に電気的に接続し、前記上部電極37を通じて前記相変化物質パターン35のストライプに電気的に接続する。
図2及び図3に示されたように、ビットラインBLは、前記相変化物質パターン35のストライプより狭くてよい。一方、図5に示されたように、ビットラインBLは、前記相変化物質パターン35のストライプより広くてよい。
図4は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図2及び図3を参照して説明した相変化メモリ素子と類似している。
図4を参照すれば、相変化物質パターン35上に位置して前記相変化物質パターン35のストライプに電気的に接続するビットラインBLが配される。前記ビットラインBLは、前記下部電極BEの列に沿って各々配され、列方向に隣接する前記相変化物質パターン35のストライプに電気的に接続する。
図6は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図2及び図3を参照して説明した相変化メモリ素子と類似している。
図6を参照すれば、相変化物質パターン35のストライプは、前記下部電極BEのうち、斜線方向に隣接する2つ以上の下部電極BEに電気的に接続する。すなわち、前記相変化物質パターン35のストライプは、斜線方向に配され、2つ以上の下部電極BE上で連続している。前記相変化物質パターン35のストライプは、斜線方向に延びて互いに平行した直線状に配される。この場合、前記相変化物質パターン35のパターニング過程で、各単位セルCを基準とする時、前記相変化物質パターン35のストライプは、その両側面、すなわち、2個の側面のみが露出される。したがって、本実施形態に係る相変化物質パターン35のストライプは、パターニング過程での損傷がさらに減少しうる。
図7は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図2及び図3を参照して説明した相変化メモリ素子と類似している。
図7を参照すれば、相変化物質パターン35のストライプは、斜線方向に隣接する2つ以上の下部電極BEに共通で電気的に接続し、ジグザグ状に配される。具体的に、前記相変化物質パターン35のストライプそれぞれは、第1斜線方向に延びて、曲がって第2斜線方向に延び、再び曲がって第1斜線方向に延びる。このような方式で、前記相変化物質パターン35のストライプは、ジグザグ状に延びる。ビットラインBLも前記相変化物質パターン35上にジグザグパターンで形成される。図7に示されたように、前記ビットラインBLは、前記相変化物質パターン35のストライプより狭い。
図8は、本発明の一部実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
図8を参照すれば、前記相変化メモリ素子のセルアレイ領域は、複数の第1信号線、すなわち、ワードラインWL及び前記ワードラインWLと交差する複数の第2信号線、すなわち、ビットラインBLを備える。前記ビットラインBL及び前記ワードラインWLの交差点に複数の相変化メモリセルCが各々配される。前記各相変化メモリセルCは、相変化抵抗体Rpと、ゲート電極、ソース領域及びドレイン領域を有するMOSトランジスタMを備える。前記相変化抵抗体Rpの一端は、前記ビットラインBLのうち、いずれか1つに電気的に接続され、他端は、前記MOSトランジスタMのドレイン領域に電気的に接続される。また、前記MOSトランジスタMの前記ゲート電極は、前記ワードラインWLのうち、いずれか1つに電気的に接続され、前記MOSトランジスタMの前記ソース領域は、共通ソースラインCSLに電気的に接続される。前記相変化抵抗体Rpと前記MOSトランジスタMのドレイン領域間のノードは、前記相変化抵抗体Rpの下部電極BEに該当されうる。
図9は、図8の等価回路図に相応し、本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
図9を参照すれば、複数個の下部電極BEが行列形態に配される。前記下部電極BEの下部に複数個の活性領域100bが形成され、前記複数個の活性領域100bは、前記下部電極BEに電気的に接続する。具体的に、前記活性領域100bのそれぞれは、前記下部電極BEのうち、列方向に互いに隣接する1対の下部電極BEの下部に形成され、前記1対の下部電極BEに電気的に接続する。この際、前記活性領域100bも行列形態に配されうる。
前記活性領域100bを複数個のワードラインWLが横切る。具体的に、前記活性領域100bのうち、1つの行内に位置した活性領域100bを一対のワードラインWLが横切る。その結果、前記ワードラインWLの各対は、前記1対の下部電極BEの間に配される。また、前記1対のワードラインWLの間に共通ソースラインCSLが位置して前記活性領域100bを横切る。
前記下部電極BE上に相変化物質パターン160が位置する。前記相変化物質パターン160は、図8に示された相変化抵抗体Rpの一実施形態に該当する。前記相変化物質パターン160のストライプそれぞれは、前記下部電極BEのうち、斜線方向に隣接する2つ以上の下部電極BEに電気的に接続する。すなわち、前記相変化物質パターン160のストライプは斜線方向に配される。本実施形態において、前記相変化物質パターン160のストライプそれぞれは、斜線方向に延びて互いに平行した実質的な直線状に配される。しかし、これに限定されず、前記相変化物質パターン160のストライプそれぞれは、切片に分離されて前記斜線方向に隣接する1対の下部電極BE上に配されてもよく(図2または図5を参照)、ジグザグ状に配されてもよい(図7参照)。
前記相変化物質パターン160のストライプそれぞれに電気的に接続する下部電極BE間の間隔d3は、各行に配された下部電極BE間の間隔d1及び各列に配された下部電極BE間の間隔d2に比べて大きい。したがって、相変化物質パターン160のストライプを斜線方向に配置することによって、前記相変化物質パターン160の各ストライプを共有する相変化メモリセルC間の電気的干渉を最小化しうる。
前記相変化物質パターン160上に前記相変化物質パターン160のストライプに電気的に接続するビットラインBLが配される。本実施形態で、前記ビットラインBLは、前記相変化物質パターン160のストライプに整列されて、前記相変化物質パターン160のストライプの配置方向、すなわち、斜線方向に延びる。
図10は、図9のII−II’の断面図である。
図9及び図10を参照すれば、半導体基板100内に形成された素子分離膜100aにより定義された複数個の活性領域100bが行列形態に配される。前記活性領域100bのうち、1つの行内に位置した活性領域100bを一対のワードラインWL110が横切る。前記ワードライン110と前記活性領域100bとの間にゲート絶縁膜104が介在される。前記1対のワードライン110間の前記活性領域100b内にソース領域100sが形成され、前記ソース領域100sの反対側に位置した前記活性領域100b内にドレイン領域100dが形成される。
前記ワードライン110を含む半導体基板100上に第1層間絶縁膜120が配される。前記第1層間絶縁膜120内に前記第1層間絶縁膜120を貫通して前記ソース/ドレイン領域100s、100dに接続するソース/ドレインコンタクトプラグ125s、125dが配される。前記ソース/ドレインコンタクトプラグ125s、125d上に第2層間絶縁膜130が配され、前記第2層間絶縁膜130内に前記ソース/ドレインコンタクトプラグ125s、125dに接続するドレインパッド135d及び共通ソースラインCSLが配される。前記共通ソースラインCSLは、前記ソースコンタクトプラグ125sを通じて前記ソース領域100sに電気的に接続し、前記ドレインパッド135dは、前記ドレインコンタクトプラグ125dを通じて前記ドレイン領域100dに電気的に接続する。
前記ドレインパッド135d及び前記共通ソースラインCSL上に第3層間絶縁膜140が配される。前記第3層間絶縁膜140内に前記第3層間絶縁膜140を貫通して前記ドレインパッド135dに接触する下部電極BEが配される。前記下部電極BEの側壁は、絶縁性スペーサ145により取り囲まれうる。
前記下部電極BE上に相変化物質パターン160のストライプが位置する。前記相変化物質パターン160上に前記相変化物質パターン160のストライプに自己整列された上部電極165が位置しうる。前記上部電極165上に前記上部電極165及び前記相変化物質パターン160を覆う第4層間絶縁膜170が提供される。前記第4層間絶縁膜170上に前記上部電極165に電気的に接続されるビットラインBLが配される。具体的に、前記ビットラインBLは、前記第4層間絶縁膜170を貫通するコンタクトプラグ175により前記上部電極165に電気的に接続し、前記上部電極165を通じて前記相変化物質パターン160のストライプに電気的に接続される。
図11は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図9及び図10を参照して説明した相変化メモリ素子と類似している。
図11を参照すれば、相変化物質パターン160上に位置して前記相変化物質パターン160のストライプに電気的に接続するビットラインBLが配される。前記ビットラインBLは、前記下部電極BEの列に沿って各々配され、列方向に隣接する前記相変化物質パターン160のストライプに電気的に接続される。
図12は、本発明の一部実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
図12を参照すれば、前記相変化メモリ素子のセルアレイ領域は、複数個の第1信号線、すなわち、ワードラインWLn、WLn+1及び前記ワードラインWLn、WLn+1と交差する複数個の第2信号線、すなわち、ビットラインBLを備える。前記ビットラインBL及び前記ワードラインWLn、WLn+1の交点に複数個の相変化メモリセルCが各々配される。前記各相変化メモリセルCは、相変化抵抗体RpとMOSトランジスタM1、M2を備える。前記MOSトランジスタM1、M2は、並列に連結される。前記相変化抵抗体Rpの一端は、前記ビットラインBLのうち、いずれか1つに電気的に接続され、他端は、前記MOSトランジスタM1、M2のドレイン領域に電気的に接続される。また、前記MOSトランジスタM1、M2のゲート電極は、前記ワードラインWLn、WLn+1のうち、いずれか1つに電気的に接続され、前記MOSトランジスタM1、M2のソース領域は、共通ソースラインCSLに電気的に接続される。前記相変化抵抗体Rpと前記MOSトランジスタM1、M2のドレイン領域との間のノードは、前記相変化抵抗体Rpの下部電極BEに該当する。
このような相変化メモリ素子は、1つの相変化抵抗体Rpに並列連結された1対のMOSトランジスタM1、M2が電気的に連結されることによって、図8に示した相変化メモリ素子に比べて単位セル面積を大きく増加させずとも、相変化抵抗体Rpに供給される電流の量を効率よく増加させうる。
図13は、図12の等価回路図に相応し、本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
図13を参照すれば、複数個の下部電極BEが行列形態に配される。前記下部電極BEの下部に複数個の活性領域100bが形成され、前記複数個の活性領域100bは、前記下部電極BEに電気的に接続される。前記活性領域100bは、列方向に延び、前記下部電極BEの列に各々電気的に接続される。前記活性領域100bを複数のワードラインWLn−1、WLn、WLn+1、WLn+2、WLn+3が横切るが、列方向に隣接する1対の下部電極BE間に1対のワードラインWLn−1−WLn、WLn−WLn+1、WLn+1−WLn+2が配される。前記1対のワードライン WLn−1−WLn、WLn−WLn+1、WLn+1−WLn+2間に共通ソースラインCSLが配されて前記活性領域100bを横切る。したがって、前記複数のワードライン WLn−1、WLn、WLn+1、WLn+2、WLn+3及び前記共通ソースラインCSLは行方向に配される。
前記下部電極BE上に相変化物質パターン160が位置する。前記相変化物質パターン160は、図12に示された相変化抵抗体Rpの一実施形態に該当する。前記相変化物質パターン160のストライプそれぞれは、前記下部電極BEのうち、斜線方向に隣接する2つ以上の下部電極BEに電気的に接続される。すなわち、前記相変化物質パターン160のストライプは、斜線方向に配される。本実施形態で、前記相変化物質パターン160のストライプは、斜線方向に延びて互いに平行した直線状に配される。しかし、これに限定されず、前記相変化物質パターン160のストライプそれぞれは、切片に分離されて前記斜線方向に隣接する1対の下部電極BE上に配されても(図2または図5参照)、ジグザグ状に配されても良い(図7参照)。
前記相変化物質パターン160のストライプの各々に電気的に接続される下部電極BE間の間隔d3は、各行に配された下部電極BE間の間隔d1及び各列に配された下部電極BE間の間隔d2に比べて大きい。したがって、相変化物質パターン160のストライプを斜線方向に配置することによって、前記相変化物質パターン160の1つのストライプを共有する相変化メモリセルC間の電気的干渉を最小化しうる。
前記相変化物質パターン160上に前記相変化物質パターン160のストライプに電気的に接続されるビットラインBLが配される。本実施形態で、前記ビットラインBLは、前記相変化物質パターン160のストライプに整列されて前記相変化物質パターン160のストライプの配置方向、すなわち、斜線方向に延びる。
図14は、図13のIII−III’の断面図である。
図13及び図14を参照すれば、半導体基板100内に形成された素子分離膜により定義された複数の活性領域100bがライン状に配される。前記活性領域100bを複数のワードライン110が横切る。前記ワードライン110と前記活性領域100bとの間にゲート絶縁膜105が介在される。前記1対のワードライン110間の前記活性領域100b内にソース領域100sが形成され、前記ソース領域100sの反対側に位置した前記活性領域100b内にドレイン領域100dが形成される。
前記ワードライン110を備える半導体基板100上に第1層間絶縁膜120が配される。前記第1層間絶縁膜120内に前記第1層間絶縁膜120を貫通して前記ソース/ドレイン領域100s、100dに接続するソース/ドレインコンタクトプラグ125s、125dが配される。前記ソース/ドレインコンタクトプラグ125s、125d上に第2層間絶縁膜130が配され、前記第2層間絶縁膜130内に前記ソース/ドレインコンタクトプラグ125s、125dに接続されるドレインパッド135d及び共通ソースラインCSLが配される。前記共通ソースラインCSLは、前記ソースコンタクトプラグ125sを通じて前記ソース領域100sに電気的に接続され、前記ドレインパッド135dは、前記ドレインコンタクトプラグ125dを通じて前記ドレイン領域100dに電気的に接続する。
前記ドレインパッド135d及び前記共通ソースラインCSL上に第3層間絶縁膜140が配される。前記第3層間絶縁膜140内に、前記第3層間絶縁膜140を貫通して前記ドレインパッド135dに接触される下部電極BEが配される。前記下部電極BEの側壁は、絶縁性スペーサ145により取り囲まれうる。
前記下部電極BE上に相変化物質パターン160のストライプが位置する。前記相変化物質パターン160上に前記相変化物質パターン160のストライプに自己整列された上部電極165が位置しうる。前記上部電極165上に前記上部電極165及び前記相変化物質パターン160を覆う第4層間絶縁膜170が提供される。前記第4層間絶縁膜170上に前記上部電極165に電気的に接続されるビットラインBLが配される。具体的に、前記ビットラインBLは、前記第4層間絶縁膜170を貫通するコンタクトプラグ175により前記上部電極165に電気的に接続され、前記上部電極165を通じて前記相変化物質パターン160のストライプに電気的に接続される。
図15は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図13及び図14を参照して説明した相変化メモリ素子と類似している。
図15を参照すれば、相変化物質パターン160上に位置して前記相変化物質パターン160のストライプに電気的に接続するビットラインBLが配される。前記ビットラインBLは、前記下部電極BEの列に沿って各々配され、列方向に隣接する前記相変化物質パターン160のストライプに電気的に接続される。
図16は、本発明の実施形態に係る相変化メモリ素子をデータ記録媒体として採択する電子製品の概略的なブロックダイアグラムである。
図16を参照すれば、電子製品200は、データ記録媒体の少なくとも1つの相変化メモリ素子210、前記相変化メモリ素子210に接続されたプロセッサー220及び前記プロセッサー220に接続された入/出力装置230を備える。ここで、前記相変化メモリ素子210は、図1ないし図15を参照して説明した相変化メモリセルアレイのうち、いずれか1つまたはそれ以上を備え得る。前記プロセッサー220は、前記相変化メモリ素子210を制御する機能を行える。また、前記電子製品200は、前記入/出力装置230を通じて他の電子製品とデータを交換しうる。前記プロセッサー220と前記相変化メモリ素子210との間のデータ通信と共に、前記プロセッサー220と前記入/出力装置230との間のデータ通信は、データバスラインを使用して行われうる。
前記電子製品200は、メモリカードなどのデータ保存装置、コンピュータなどの情報処理装置、デジタルカメラ、携帯電話またはその他の装置であり得る。
以上、本発明を実施形態に基づいて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によって多様な変形及び変更が可能である。
本発明は、相変化メモリ素子関連の技術分野に好適に適用されうる。
10 半導体基板
10a 素子分離膜
18 下部絶縁膜
18a セルコンタクト
21 n型半導体
23 p型半導体
28 絶縁性スペーサ
35 相変化物質パターン
37 上部電極
40 上部絶縁膜
45 コンタクトプラグ
WL ワードライン
BE 下部電極
D 垂直セルダイオード
S 積層構造体
10a 素子分離膜
18 下部絶縁膜
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40 上部絶縁膜
45 コンタクトプラグ
WL ワードライン
BE 下部電極
D 垂直セルダイオード
S 積層構造体
Claims (20)
- 行列に配された複数個の下部電極と、
前記複数個の下部電極上に形成された相変化物質パターンと、を備えるが、前記相変化物質パターンは、複数個のストライプを備え、前記各ストライプは、前記複数個の下部電極のうち、斜めに隣接する2つ以上の下部電極に電気的に接続する相変化メモリ素子。 - 前記斜めに隣接する下部電極間の間隔は、前記行列内で1つの行に配された複数個の下部電極のうち、連続する2つの下部電極間の間隔、及び前記行列内で1つの列に配された複数個の下部電極のうち、連続する2つの下部電極間の間隔に比べて大きい請求項1に記載の相変化メモリ素子。
- 前記複数個の下部電極は、複数個の行内で行分離間隔により一定に離隔され、複数個の列内で列分離間隔により一定に離隔された請求項1に記載の相変化メモリ素子。
- 前記相変化物質パターンの各ストライプは、前記複数個の下部電極のうち、斜めに隣接する1対の下部電極に接続する請求項1に記載の相変化メモリ素子。
- 前記相変化物質パターンの複数個のストライプは、前記複数個の下部電極の行列の斜線方向に延びた直線状に配された請求項1に記載の相変化メモリ素子。
- 前記相変化物質パターンの複数個のストライプは、ジグザグ状に配された請求項1に記載の相変化メモリ素子。
- 前記複数個の下部電極の下部に位置し、前記下部電極に各々電気的に接続する複数個の垂直セルダイオードをさらに備える請求項1に記載の相変化メモリ素子。
- 複数個の第1信号線をさらに備えるが、前記複数個の第1信号線は、前記複数個の垂直セルダイオードの行下部に各々位置し、前記複数個の垂直セルダイオードの行に各々電気的に接続する請求項7に記載の相変化メモリ素子。
- 前記複数個の第1信号線は、複数個のワードラインである請求項8に記載の相変化メモリ素子。
- 前記相変化物質パターン上に形成された複数個の第2信号線をさらに備えるが、各第2信号線は、前記相変化物質パターンの複数個のストライプのうち、いずれか1つに電気的に接続し、前記電気的に接続するストライプに整列されて前記行列の斜線方向に延びた請求項1に記載の相変化メモリ素子。
- 前記複数個の第2信号線は、複数個のビットラインである請求項10に記載の相変化メモリ素子。
- 前記相変化物質パターン上に形成された複数個の第2信号線をさらに備えるが、各第2信号線は、前記相変化物質パターンに電気的に接続し、前記下部電極の行列の列に沿って配された請求項1に記載の相変化メモリ素子。
- 複数個のトランジスタをさらに備えるが、前記各下部電極は、前記複数個のトランジスタのうち少なくとも1つと電気的に接続する請求項1に記載の相変化メモリ素子。
- 前記下部電極の下部に電気的に接続する複数個の活性領域、前記活性領域のそれぞれは列方向に隣接する1対の下部電極に接続し、
前記活性領域を横切る複数個のワードライン、前記ワードラインの各対は、前記1対の下部電極間に配され、
前記活性領域を横切る複数個の共通ソースライン、前記共通ソースラインのそれぞれは、前記1対のワードライン間に配された請求項13に記載の相変化メモリ素子。 - 前記相変化物質パターン上に形成された複数個のビットラインをさらに備えるが、各ビットラインは、前記相変化物質パターンの複数個のストライプのうち、いずれか1つに電気的に接続し、前記電気的に接続するストライプに整列されて前記行列の斜線方向に延びた請求項14に記載の相変化メモリ素子。
- 前記相変化物質パターン上に形成された複数個のビットラインをさらに備えるが、各ビットラインは、前記相変化物質パターンの複数個のストライプのうち、いずれか1つに電気的に接続し、前記下部電極の行列の列に沿って配された請求項14に記載の相変化メモリ素子。
- 前記複数個の下部電極の下部に電気的に接続する複数個の活性領域、前記活性領域は、前記複数個の下部電極の列に各々接続し、
前記活性領域を横切る複数個のワードライン、前記ワードラインの各対は、前記複数個の下部電極の1対の行間に配され、
前記活性領域を横切る複数個の共通ソースライン、前記共通ソースラインのそれぞれは前記1対のワードライン間に配された請求項13に記載の相変化メモリ素子。 - 前記相変化物質パターン上に形成された複数個のビットラインをさらに備えるが、各ビットラインは、前記相変化物質パターンの複数個のストライプのうち、いずれか1つに電気的に接続し、前記電気的に接続するストライプに整列されて前記行列の斜線方向に延びた請求項17に記載の相変化メモリ素子。
- 前記相変化物質パターン上に形成された複数個のビットラインをさらに備えるが、各ビットラインは、前記相変化物質パターンの複数個のストライプのうち、いずれか1つに電気的に接続し、前記下部電極の行列の列に沿って配された請求項17に記載の相変化メモリ素子。
- 相変化メモリ素子及び前記相変化メモリ素子に接続されたプロセッサーを備えるが、
前記相変化メモリ素子は行列に配された複数個の下部電極と、前記複数個の下部電極上に形成された相変化物質パターンと、を備え、前記相変化物質パターンは、複数個のストライプを備え、前記各ストライプは、前記複数個の下部電極のうち、斜めに隣接する2つ以上の下部電極に電気的に接続する電子製品。
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