KR20190124106A - 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자 - Google Patents

저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자 Download PDF

Info

Publication number
KR20190124106A
KR20190124106A KR1020180048200A KR20180048200A KR20190124106A KR 20190124106 A KR20190124106 A KR 20190124106A KR 1020180048200 A KR1020180048200 A KR 1020180048200A KR 20180048200 A KR20180048200 A KR 20180048200A KR 20190124106 A KR20190124106 A KR 20190124106A
Authority
KR
South Korea
Prior art keywords
layer
electrode
heat dissipation
variable resistance
resistance
Prior art date
Application number
KR1020180048200A
Other languages
English (en)
Other versions
KR102119306B1 (ko
Inventor
최병준
류성연
Original Assignee
서울과학기술대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울과학기술대학교 산학협력단 filed Critical 서울과학기술대학교 산학협력단
Priority to KR1020180048200A priority Critical patent/KR102119306B1/ko
Publication of KR20190124106A publication Critical patent/KR20190124106A/ko
Application granted granted Critical
Publication of KR102119306B1 publication Critical patent/KR102119306B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H01L45/06—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H01L45/1253—
    • H01L45/144—
    • H01L45/145—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Abstract

본 발명은 저항 스위칭 소자를 이용한 상변화 메모리 소자에 관한 것이다. 본 발명의 일 실시예에 따르면, 제 1 전극; 제 2 전극; 상기 제 1 전극과 제 2 전극 사이에 배치되고, 비용융 준안정상과 결정상 사이에 저항값 차이를 갖는 가변 저항층; 및 상기 가변 저항층의 측면의 적어도 일부를 둘러싸는 방열층을 포함하는 저항 스위칭 소자가 제공될 수 있다.

Description

저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자{Resistive switching device and phase change memory device using the same}
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자에 관한 것이다.
디지털 카메라, 스마트폰 및 태블릿 PC와 같은 휴대용 디지털 응용 기기들의 수요가 증가하고 종래의 하드 디스크가 SSD(solid-state drives)로 대체되면서, 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 상기 비휘발성 메모리 소자로서, 저비용으로 고집적이 가능한 낸드(NAND) 플래시 메모리 소자가 널리 상용화되고 있다.
상기 낸드 플래시 메모리 소자의 다운 스케일링이 갖는 한계를 극복하기 위해 다양한 구조의 3차원 낸드 플래시 메모리 셀 어레이 구조들이 제안되고 있다. 대표적으로, TCAT(Terabit Cell Array Transistor) 또는 BiCs(bit-Cost Scalable) 구조의 수직형 낸드 플래시 메모리 셀 어레이가 공지되어 있다. 그러나, 상기 낸드 플래시 메모리 소자는 프로그래밍 또는 소거 동작의 느린 속도와 높은 전력 소모율의 문제가 있다. 또한, 터널링 기반의 프로그래밍 및 소거 동작 메커니즘은 메모리 소자의 수명을 열화시키는 원인이 된다.
상기 낸드 플래시 메모리 소자를 대체할 수 있는 차세대 비휘발성 메모리 소자로서 상변화 메모리 소자(PCRAM, Phase-change random access memory)가 주목을 받고 있다. 상기 상변화 메모리 소자는 재료 자체의 물성을 정보 저장을 위한 요소로서 이용하는 것이므로 스케일링-다운 측면에서 유리하고 재기록 내성이 우수하고 저전력 소자를 구현할 수 있는 이점이 있다. 그러나, 비정질과 결정질 사이의 상변화를 통한 저항 변화 메커니즘은 리셋 전류가 높은 단점을 갖는다.
상기 리셋 전류를 감소시킬 수 있는 상변화 메모리 소자로서, 최근 초격자(super lattice) 구조를 이용하여 상변화에 수반되는 엔트로피 변화를 최소화하면서 저항 변화를 얻는 초격자 상변화 메모리 또는 계면형 상변화 메모리(interfacial Phase-Change Memory (iPCM))가 연구되고 있다. 이러한 초격자 상변화 메모리 소자는 종래의 비정질과 결정질 사이의 상변화를 이용한 저항 변화 메커니즘에 비해 전력 소모율을 90 % 이상 감소시키는 것으로 알려져 있다.
비특허문헌 1, 비특허문헌 2 및 일본특개 제2010－263131호 공보(특허문헌 1)에 의하면, GeTe(111)와 Sb2Te3(001)로 이루어지는 초격자를 사용하는 초격자 상변화 메모리는, 인가 전압이나 전류에 의해서, Ge 원자의 위치가 6 배위 중심 위치와 4 배위 중심 위치 사이에서 가역적으로 변화하는 것을 상변화 메커니즘으로 하고 있다. Ge 원자가 6 배위 중심 위치에 있는 경우 저저항 값을 가지며, Ge 원자가 4 배위 중심 위치에 있는 경우 고저항 값을 가지므로, 저저항 상태를 셋 상태로 하고, 고저항 상태를 리셋 상태로서 정의할 수 있다. 이 경우, 상기 초격자 상변화 메모리에 의하면, 상술한 저저항 상태와 고저항 상태의 각각에, 논리 값인 '0'과 '1'을 각각 대응시키는 것에 의해 정보가 기억될 수 있다.
전술한 것과 같이 상기 초격자 상변화 메모리의 상변화 메커니즘은 금속 원자의 중심 위치 변화라는 작은 엔트로피 변화를 수반하는 저항 스위칭 메커니즘이므로, 상기 저항 스위칭 변화는 매우 예민한 프로세스에 해당한다. 따라서, 상기 초격자 상변화 메모리의 신뢰성 있는 스위칭 구동과 수명을 얻기 위해서는 엔트로피 변화를 최대한 억제할 수 있는 셀 구조 및 이의 제조 방법이 요구된다.
[선행기술문헌]
[특허문헌]
[특허문헌 1] 일본 특개 제2010－263131호
[비특허문헌]
[비특허문헌 1] Simpson et al.,NatuVL Nanotechnology 6, 501 (2011)
[비특허문헌 2] Tominaga et al.,Proceeding of the IEEE International Electron Device Meeting, San Francisco (2010), pp.22.3.1-22.3.4
본 발명이 이루고자 하는 기술적 과제는, 초격자 상변화 재료를 이용하여 신뢰성 있는 가역적 스위칭 성능을 구현한 저항 스위칭 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 저항 스위칭 소자를 이용한 상변화 메모리 소자를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 저항 스위칭 소자는, 제 1 전극; 제 2 전극; 상기 제 1 전극과 제 2 전극 사이에 배치되고, 비용융 안정상 또는 비용융 준안정상과 결정상 사이에 저항 값의 차이를 갖는 가변 저항층; 및 상기 가변 저항층의 측면의 적어도 일부를 둘러싸는 방열층을 포함할 수 있다.
일 실시예에서, 상기 가변 저항층은 칼코지나이드계 재료층의 초격자 구조를 포함할 수 있다. 상기 초격자 구조는 GeTe 층과 Sb2Te3 층이 교대로 적층되어 형성된　초격자 층, (SxSeyTe1-x-y)Ge 층과 (AszSb1-z)2Se3 층 (여기서, 0≤x, y, z≤1)이 교대로 적층되어 형성된 초격자 층, SnTe 층과 Sb2Te3　층이 교대로 적층되어 형성된 초격자 층, 또는 (SnxSbyTe1-x-y) 층과 Sb2Te3 층이 교대로 적층되어 형성된 초격자 층을 포함할 수 있다. 상기 초격자 구조는 상기 비용융 안정상 및 상기 비용융 준안정상의 에너지 상태와 상기 결정상의 에너지 상태 사이의 자유 에너지 차이를 증가시키기 위한 도펀트를 더 포함할 수 있다.
일 실시예에서, 상기 방열층은 20 W/m·K 이상의 열전도도를 갖는 전기 절연체를 포함할 수 있다. 상기 방열층은 알루미늄 질화물(AlN), 갈륨 질화물(GaN), 붕소 질화물(BN), 베릴륨 산화물(BeO), 실리콘 탄화물(SiC) 또는 이의 조합을 포함할 수 있다. 상기 방열층은 상기 제 1 전극, 상기 가변 저항층 및 상기 제 2 전극의 측면을 모두 둘러쌀 수 있다.
일 실시예에서, 상기 방열층의 적어도 일부는 비트라인 또는 워드라인과 접촉할 수 있다. 상기 제 1 전극 및 상기 제 2 전극 중 어느 하나의 전극과 상기 가변 저항층 사이에 도전성 삽입층이 더 제공될 수 있다. 일 실시예에서, 상기 도전성 삽입층은 전기 전도도가 0.1 S/m 이상인 재료 중에서 선택될 수 있다. 또한, 상기 도전성 삽입층은 열 전도도가 50 W/m·W 이상인 재료 중에서 선택될 수 있다. 비제한적 실시예에서, 상기 도전성 삽입층은 그래핀, 4족(TiS2, ZrS2), 5족(NbS2), 또는 6족(WSe2, MoS2)의 화합물과 같은 전이금속　이차원　층상구조　물질, MoO3, V2O5, SiH, 블랙 인화합물(Black Phosphorus), HNbMoO6,　VOPO4,　HNb3O8,　또는 HCa2Nb3O10,　H2SrTa2O7　이차원 층상 구조　물질을 포함할 수 있다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따르면 상기 저항 스위칭 소자를 메모리 셀로서 포함하는 상변화 메모리 소자가 제공된다. 상기 상변화 메모리 소자에서, 상기 저항 스위칭 소자의 상기 비용융 안정상 또는 비용융 준안정상의 저항값과 상기 결정상의 저항값에 논리 정보가 할당될 수 있다.
본 발명의 일 실시예에 따르면, 가변 저항층과 접촉하여 상기 가변층으로부터 발생하는 열을 주위로의 방열을 촉진하는 방열층을 포함함으로써, 저항 스위칭을 위해 가변 저항층의 상변화 동안 발생하는 열을 상기 가변 저항층 외부로 효과적으로 방출하여 상기 가변 저항층 내 과도한 열 편차로 인한 가변 저항층의 부분적 용융을 방지함으로써 신뢰성 있는 가역적 스위칭 동작을 얻을 수 있으며, 이로 인해 수명이 향상된 상변화 메모리 소자를 제공할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 도전성 삽입층을 가변 저항층과 전극 사이에 배치함으로써 상기 가변 저항층에 전압 신호가 전체 전압 대비 충분히 분할 인가되도록 할 뿐만 아니라 방열 효과를 향상시켜 신뢰성 있는 가역적 스위칭 동작을 얻을 수 있으며, 이로 인해 수명이 향상된 상변화 메모리 소자를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 크로스포인트 어레이 구조를 갖는 상변화 메모리 소자의 사시도이며, 도 1b는 본 발명의 일 실시예에 따른 상변화 메모리 소자를 나타내는 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 저항 스위칭 소자를 도시하는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 저항 스위칭 소자를 도시하는 단면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 저항 스위칭 소자를 도시하는 단면도이다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 저항 스위칭 소자를 도시하는 단면도이다.
도 6은 저항 스위칭 소자에서 방열층의 열 전도도의 크기 변화에 따른 열 분포 시뮬레이션 결과를 도시한다.
도 7은 저항 스위칭 소자에서 제 1 및 제 2 도전성 삽입층의 열 전도도의 크기 변화에 따른 열 분포 시뮬레이션 결과를 도시한다.
도 8은 저항 스위칭 소자에서 제 1 및 제 2 도전성 삽입층의 전기 전도도의 크기 변화에 따른 열 분포 시뮬레이션 결과를 도시한다.
도 9a는 성능 평가를 위해 시뮬레이션을 수행하기 위한 본 발명의 일 실시예에 따른 단위 저항 스위칭 소자 모델의 단면도이며, 도 9b는 비교예에 따른 단위 저항 스위칭 소자 모델의 단면도이다.
도 10a 및 도 10b는 도 9a 및 도 9b에 도시된 단위 저항 스위칭 모델들에 대한 각각의 시뮬레이션 결과를 도시한다.
도 11은 본 발명의 또 다른 실시예들에 따른 상변화 메모리 소자를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 크로스포인트 어레이 구조를 갖는 상변화 메모리 소자(100)의 사시도이며, 도 1b는 본 발명의 일 실시예에 따른 상변화 메모리 소자를 나타내는 단면도이다.
도 1a를 참조하면, 상변화 메모리 소자(100)는 복수의 행들과 열들로 배열된 메모리 셀들(MC)의 어레이를 포함할 수 있다. 일 세트의 도전성 전극들(여기서는 워드라인들이라 함; WL1-WL4)이 메모리 셀들(MC)의 어레이의 일 단부 상으로 연장된다. 각 워드라인은 해당 행(row)의 메모리 셀들(MC)과 전기적으로 연결될 수 있다. 다른 세트의 도전성 전극들(여기서는 비트라인들이라 함; BL1-BL5)이 메모리 셀들(MC)의 어레이의 타 단부 상으로 연장될 수 있다. 각 비트라인은 해당 열(column)의 메모리 셀들(MC)과 전기적으로 연결될 수 있다.
상변화 메모리 소자(100)에서, 각 메모리 셀(MC)은 하나의 워드라인과 하나의 비트라인의 교차점에 배치될 수 있다. 특정 메모리 셀(선택된 메모리 셀이라 함)의 읽기 및 쓰기 동작은, 선택된 메모리 셀과 결합된 워드라인과 비트라인을 활성화시키는 것에 의해 수행될 수 있다.
상변화 메모리 소자(100)는 각각의 워드라인을 통해 메모리 셀들(MC)에 결합되고 선택된 메모리 셀의 읽기 또는 기록을 위해 선택된 워드라인을 활성화시키는 워드라인 제어 회로(미도시)를 더 포함할 수 있다. 일 실시예에서, 상기 워드라인 제어 회로는 워드라인들 중 특정 워드라인을 선택하기 워한 멀티플렉서(multiplexer, 미도시)를 포함할 수 있다. 상변화 메모리 소자(200)는 각각의 비트라인들(BL1- BL5)을 통해 메모리 셀들(MC)에 결합되는 비트라인 제어 회로(미도시)를 더 포함할 수 있다. 일 실시예에서, 상기 비트라인 제어 회로는 디멀티플렉서, 감지 회로, 및 입력/출력 (I/O) 패드를 포함할 수 있다. 상기 디멀티플렉서는 선택된 메모리 셀의 비트라인의 상기 감지 회로에 선택적으로 결합시키도록 구성될 수 있다.
상기 워드라인 제어 회로와 상기 비트라인 제어 회로는 선택된 메모리 셀에 결합된 해당 워드라인과 비트라인을 활성화시켜 개별적으로 메모리 셀들에 액세스할 수 있기 때문에 종래의 낸드 플래시 메모리보다 읽기 동작에서 더욱 빠른 구동이 가능하다. 기록 동작 동안 워드라인 제어 회로는 선택된 워드라인에 소정 전압을 인가함으로써 선택된 메모리 셀에 정보를 기록할 수 있다. 이 경우, 선택된 메모리 셀로 메모리 셀의 특성에 영향을 미치는 전류가 흐르면서 논리 값을 기록할 수 있다.
각각의 메모리 셀(MC)은 저항 스위칭 소자(RD) 및 상기 저항 스위칭 소자(RD)에 전기적으로 결합된 전류 스티어링 소자(또는 선택 소자라고도 지칭함, SD)를 포함할 수 있다. 저항 스위칭 소자(RD)는 가변 저항층(도 1b의 VL)을 포함하며, 가변 저항층(VL)의 저항 값의 변화에 의해 논리값이 저장될 수 있으며, 저항 값의 분별가능한 개수에 따라 멀티 비트의 논리 값 저장이 가능하다. 가변 저항층(VL)의 저항 값의 변화는 읽기 동작을 통해 검출될 수 있다. 일 실시예에서, 읽기 동작 동안, 상기 워드라인 제어 회로는 선택된 워드라인에 소정 전압을 인가하고 상기 디멀티플렉서는 선택된 비트라인을 감지 회로에 결합시킨다. 감지 회로에 의해 검출된 전류의 크기로 선택된 메모리 셀의 로직 값을 검출하고, 그 결과 값은 I/O 패드로 전송될 수 있다.
선택된 메모리 셀의 프로그램 또는 읽기를 위해 메모리 셀을 가로지르는 전압 펄스의 폭 그리고/또는 크기는 조절되고, 그에 따라 선택된 메모리 셀의 저항 값이 조절됨으로써 특정 논리 상태가 기록 또는 독출될 수 있다. 상기 읽기 동작은 선택된 다른 메모리 셀에 인접하는 메모리 셀들에 의해 발생하는 누설 전류(sneak current)에 영향을 받을 수 있기 때문에, 선택된 메모리 셀과 인접하는 비선택된 메모리 셀들 사이를 전기적으로 고립시킬 수 있는 전류 스티어링 소자(SD)가 필요할 수 있다. 전류 스티어링 소자(SD)는 PN 다이오드, P-I-N 다이오드 또는 제너 다이오드와 같은 다이오드, 또는 오보닉 스위칭 소자와 같은 비선형 거동을 통하여 스위칭 기능을 수행하는 여하의 소자일 수 있다. 전류 스티어링 소자(SD)는 도 1a에 도시된 것과 같이 워드라인(WL1 ~ WL4)과 저항 스위칭 소자(RD) 사이 또는, 다른 실시예에서는, 저항 스위칭 소자(RD)와 비트라인(BL1 ~ BL5) 사이에 결합될 수 있다. 도시된 크로스 포인트 구조에서 메모리 셀(MC)을 선택하는 것은 하프 셀렉트 방식(half selection method)에 의해 수행될 수 있으며, 본 발명이 이러한 예에 한정되는 것은 아니다.
다른 실시예에서, 전술한 저항 스위칭 소자(RD)가 셀프 정류 특성을 갖는 경우 저항 스위칭 소자(RD) 자체에서 구현될 수 있으며, 이 경우, 전류 스티어링 소자(SD)는 생략됨으로써 반도체 메모리 소자의 구성 및 제조는 더욱 단순화될 수 있다. 전술한 실시예에 따른 비휘발성 메모리 소자는 한 층의 메모리 셀 어레이를 갖고 있지만, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 2 이상의 메모리 셀 어레이들이 기판에 대해 수직 방향, 예를 들면, Z 방향으로 적층되어 집적화될 수 있다. 또한, 도 1a에서는 기판에 대해 수평 방향, 예를 들면 X-Y 평면 방향으로 확장된 메모리 셀 어레이를 예시하고 있지만, 반도체 기판에 대해 수직 방향으로 확장된 수직형 3 차원 메모리 셀 어레이를 가질 수도 있다.
도 1b를 참조하면, 일 실시예에서, 저항 스위칭 소자(RD)는 제 1 전극(EL1) 및 제 2 전극(EL2)을 포함할 수 있다. 전류 스티어링 소자(도 1a의 SD)는 도시되지 아니하였으나, 제 1 전극(EL1)과 워드라인(WL) 사이 또는 제 2 전극(EL2)과 비트라인(BL) 사이에 제공될 수 있다.
일 실시예에서, 제 1 전극(EL1) 및 제 2 전극(EL2)은 금속, 도핑된 반도체, 폴리실리콘, 상기 금속의 도전성 산화물, 예를 들면, 류테늄 산화물(RuO), 주석 산화물(SnO), 또는 인듐주석산화물(ITO), 도전성 질화물, 예를 들면 타이타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN)을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 본 명세서에서, 제 1 전극(EL1)은 하부 전극으로 지칭되고, 제 2 전극(EL2)은 상부 전극으로 지칭될 수 있으며, 본 발명이 이러한 용어에 한정되는 것은 아니다.
일 실시예에서, 제 1 전극(EL1) 및 제 2 전극(EL2)은 각각 워드라인 또는 비트라인에 전기적으로 결합될 수 있다. 제 1 전극(EL1)과 제 2 전극(EL2)은 메모리 셀마다 개별화되어 있지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제 1 전극(EL1) 및 제 2 전극(EL2)은 각각 워드라인 또는 비트라인을 따라 연장되거나 워드라인 또는 비트라인 자체에 의해 제공될 수도 있다. 이와 같이, 제 1 전극(EL1) 또는 제 2 전극(EL2)이 워드라인(WL)이나 비트라인(BL)을 따라 연장되는 경우 인접하는 메모리 셀들에 제 1 전극(EL1) 또는 제 2 전극(EL2)이 공유될 수도 있다.
가변 저항층(VL)은 제 1 전극(EL1)과 제 2 전극(EL2) 사이에 배치되며, 제 1 전극(EL1)과 제 2 전극(EL2) 사이의 전압 또는 전류 신호에 의해 가역적으로 변화가 가능한 2 가지 이상의 상을 가지면서, 각 상이 용융 단계를 겪지 않고 상변화되어 서로 구별되는 해당 상의 저항 값을 갖는 재료를 포함할 수 있다. 예를 들면, 가변 저항층(VL)은 제 1 상인 비용융 안정상 또는 비용융 준안정상과 제 2 상인 결정상 사이에서 가역적 상변화를 할 수 있다. 이 경우, 상기 비용융 안정상 또는 비용융 준안정상은 제 1 저항값을 가지며, 상기 결정상은 제 2 저항값을 가질 수 있다. 이 경우, 제 1 저항값은 제 2 저항값보다 상대적으로 높은 저항값을 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 그 반대의 경우도 성립될 수 있다. 상기 제 1 저항값과 제 2 저항값에 논리 정보가 할당되면, 저항 스위칭 소자(RD)는 메모리 셀로서 기능한다. 이러한 논리 정보는 재료의 물성에 기인하는 것이어서, 비휘발성 메모리 소자를 구현할 수 있다.
일 실시예에서, 상기 가변 저항층은 서로 다른 2 개의 층이 적층되어 형성된 초격자 층을 포함할 수 있다. 상기 초격자 층은 황(S), 셀레늄(Se) 또는 텔루륨(Te)을 포함하는 칼코지나이드계 재료층일 수 있으며, 예를 들면, GeTe 층과 Sb2Te3 층이 교대로 적층되어 형성된　초격자 층, (SxSeyTe1-x-y)Ge 층과 (AszSb1-z)2Se3 층 (여기서, 0≤x, y, z≤1)이 교대로 적층되어 형성된 초격자 층, SnTe 층과 Sb2Te3　층이 교대로 적층되어 형성된 초격자 층, 또는 (SnxSbyTe1-x-y) 층과 Sb2Te3 층이 교대로 적층되어 형성된 초격자 층일 수 있다.
상기 초격자 구조는 상기 비용융 준안정상의 에너지 상태와 상기 결정상의 에너지 상태 사이의 자유 에너지 차이를 더 증가시켜 저저항과 고저항 상태의 저항값 차이를 증가시킬 수 있다. 일부 실시예에서는, 이러한 저항값 차이를 증가시키기 위해 가변 저항층에 적절한 도펀트가 더 도핑될 수 있다. 상기 도펀트에 관하여는 공지 기술이 참조될 수 있다.
이들 구체적 재료들은 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 이들 상들의 가역적 상변화는 용융 단계를 겪지 않고 매우 작은 엔트로피 변화만을 수반하는 구조 변화를 통해 상변화가 되는 것이면 본 발명의 범위에 포함되며, 상변화 중 용융 단계를 수반하는 것은 본 발명의 범위에서 제외된다. 상기 초격자 층은, 스퍼터링, 증발법, 화학기상증착, 원자층 증착이나 원자빔 에피택시와 같은 다양한 기상 증착법을 통해 형성될 수 있다.
제 1 전극(EL1)과 제 2 전극(EL2) 사이에 인가되는 전압, 또는 전류 신호로부터 전달되는 에너지에 의해 가변 저항층(VL)이 용융되지 않고 온전히 매우 작은 엔트로피 변화만을 수반하는 구조 변화만을 겪도록, 가변 저항층의 측면의 적어도 일부를 둘러싸는 방열층(TDL)이 제공된다. 방열층(TDL)은 전기 절연체로서 층간 절연막(ILD1) 보다 높은 열전도도를 갖는 재료를 포함할 수 있다. 일 실시예에서, 방열층(TDL)은 20 W/m·K 이상의 열전도도를 갖는 재료이다. 방열층(TDL)의 열전도도가 20 W/m·K 미만일 경우에는 기판에 평행한 방향으로 방열이 이루어지지 않으면서 가변 저항층(VL)의 상변화시 가변 저항층(VL) 내에서 온도 산포가 발생하고, 고온 영역에서 가변 저항층(VL)의 용융이 발생하거나 초격자를 구성하는 원자의 층간 확산으로 인해 비가역성이 증대될 수 있다.
일 실시예에서, 방열층(TDL)은 실리콘 산화물, 또는 실리콘 질화물보다 더 큰 열전도도를 갖는 비도전성 알루미늄 질화물(AlN), 갈륨 질화물(GaN), 붕소 질화물(BN), 베릴륨 산화물(BeO), 실리콘 탄화물(SiC) 또는 이의 조합(예를 들면, 이들 재료들의 혼합물, 화합물 또는 적층 구조일 수 있음)을 포함할 수 있다. 상기 방열층(TDL)에는 방열 성능의 향상 또는 저항 증가를 위하여 인(P) 또는 산소(O)와 같은 불순물이 도핑될 수도 있다. 예를 들면, 방열층(TDL)은 GaPxN1-x (0 < x ≤1) 또는 AlPxN1-x (0 < x ≤1)를 포함할 수 있다.
일 실시예에서, 방열층(TDL)은, 도 1b에 도시된 것과 같이 제 1 전극(EL1), 가변 저항층(VL) 및 제 2 전극(EL2)의 측면을 모두 둘러쌀 수 있으며, 이 경우, 방열층(TDL)으로 둘러 싸여진 내부 영역에 저항 스위칭 소자(RD)가 형성되어 저항 스위칭 소자(RD)는 제한 구조(confined structure)를 가질 수 있다. 제 1 전극(EL1)이 히터 전극인 경우, 제 2 전극(EL2)의 크기는 가변 저항층(VL)의 크기의 50 % 이상 125 % 이하인 것이 방열 효과 측면에서 바람직하다.
일 실시예에서, 방열층(TDL)은 워드라인(WL) 및 비트라인(BL)과 적어도 일부가 접촉되어 가변 저항층(VL)에서 발생하는 열을 가변 저항층(VL)의 주변으로 그리고 워드라인(WL)과 비트라인(BL)을 통해 방열 소실시킬 수 있다. 다른 실시예에서, 방열층(TDL)은 제 1 전극(EL1)과 제 2 전극(EL2) 중 히터 전극으로 작동하는 측의 배선, 예를 들면 제 1 전극(EL1)이 히터 전극인 경우, 워드라인(WL)에만 접촉될 수 있다.
도 1b에 개시된 저항 스위칭 소자(RD)는 기판(10) 상에 워드라인(WL)과 워드라인(WL)을 전기적으로 고립시키는 층간 절연막(WL)을 형성하고, 제 1 전극(EL1)이 될 제 1 도전막, 가변 저항층(VL)이 될 가변 저항막, 및 제 2 전극(EL2)이 될 제 2 도전막을 순차 형성하고, 포토리소그래피 공정과 식각 공정을 통해 제 1 도전막, 가변 저항막 및 제 2 도전막을 연속적으로 패터닝하여 메모리 셀 영역마다 개별화된 저항 스위칭 스택들을 형성한다. 이후 상기 저항 스위칭 스택들 사이를 층간 절연막과 유사하게 방열층(TDL)으로 채우고 이후 제 2 전극(EL2)이 노출될 때까지 평탄화 공정을 한 후 비트라인(BL)을 형성하여 저항 스위칭 소자(RD)가 형성될 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 저항 스위칭 소자(200A, 200B)를 도시하는 단면도들이다. 전술한 실시예에 따른 개시 사항은 모순되지 않는 한 하기의 실시예에 관하여도 참조될 수 있다.
도 2a를 참조하면, 저항 스위칭 소자(200A)는 제 1 전극(EL1)과 가변 저항층(VL) 사이에 도전성 삽입층(TCL1)을 더 포함할 수 있다. 제 1 전극(EL1)이 히터 전극으로 사용되는 경우, 도전성 삽입층(TCL1)은 가변 저항층(VL)의 열을 제 1 전극(EL1) 쪽으로 발산하는 것을 촉진할 수 있다.
방열층(TDL)이 가변 저항층(VL)과 제 1 및 제 2 전극(EL1, EL2)을 둘러쌈으로써 제한 구조의 저항 스위칭 소자(200A)가 형성되고 방열층(TDL)의 적어도 일부가 워드라인(WL) 또는 비트라인(BL)과 접촉되어 방열 성능을 향상시킬 수 있다.
도전성 삽입층(TCL1)은 2 차원 물질일 수 있다. 상기 2 차원 물질은, 그래핀, 4족(TiS2, ZrS2), 5족(NbS2), 또는 6족(WSe2, MoS2)의 화합물과 같은 전이금속　이차원　층상구조　물질, MoO3, V2O5, SiH, 블랙 인화합물(Black Phosphorus), HNbMoO6,　VOPO4,　HNb3O8,　또는 HCa2Nb3O10,　H2SrTa2O7　이차원 층상 구조　물질을 포함할 수 있다.
전술한 재료는 예시적이며, 도 8을 참조하여 후술하는 시뮬레이션을 통하여 검사된 것과 같이, 도전성 삽입층(TCL1)은 전기 전도도가 0.1 S/m 이상인 재료 중에서 선택될 수 있다. 전기 전도도가 0.1 S/m 이상인 경우에 저항 스위칭 소자(RD)의 발열 효과가 효과적으로 방지되며, 그 이하에서는 저항 스위칭 소자(RD) 내부에서 발열이 초래될 수 있다. 또한, 도전성 삽입층(TCL1)의 열 전도도는 50 W/m ·W 이상인 경우에 방열 효과가 향상될 수 있다. 이러한 삽입층이 전기적으로 부도체인 경우 가변 저항층이 셋 상태일 때 이를 리셋 상태로 변경하기 위해서는 많은 에너지가 소모되며 이때 큰 발열이 일어날 수 있으므로 바람직하지 못하다. 전술한 도전성 삽입층(TLC1)은 발열 억제에 의해 가변 저항층의 원치 않은 용융을 방지할 뿐만 아니라 저항 스위칭 소자 내에 균일한 온도 분포를 제공할 수 있다. 또한, 도전성 삽입층(TLC1)은 가변 저항층(VL)과 제 1 전극(EL1) 사이의 원자 확산을 방지함으로써 저항 스위칭 소자의 열화를 방지할 수 있다.
도 2b를 참조하면, 도전성 삽입층(TCL2)이 가변 저항층(VL)과 제 2 전극층(EL2) 사이에도 제공될 수도 있다. 이와 같이, 도전성 삽입층(TCL1, TCL2)이 상부 전극과 하부 전극측에 모두 제공되면 방열 효과가 증대될 뿐만 아니라 가변 저항층(VL)과 전극들(EL1, EL2) 사이의 원자 확산에 따른 수명 열화가 억제될 수 있다.
도 2a 및 도 2b에 도시된 실시예에서는 제 1 전극(EL1)이 될 제 1 도전막을 형성하고, 상기 제 1 도전막 상에 도전성 삽입층(TCL1)이 될 제 1 도전성 삽입막을 형성하고, 상기 제 1 도전성 삽입막 상에 가변 저항막을 형성하고 상기 가변 저항막 상에 다시 도전성 삽입층(TCL2)이 될 제 2 도전성 삽입막을 형성하고, 이후 제 2 도전성 삽입막 상에 제 2 전극(EL2)이 될 제 2 도전막을 형성한 후 패터닝을 하여 가변 저항체 스택을 형성할 수 있다. 상기 가변 저항체 스택을 둘러싸는 방열층(TDL)을 형성하고, 이후 비트라인(BL)을 형성함으로써 저항 스위칭 소자(200A, 200B)가 형성될 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 저항 스위칭 소자(300A, 300B, 300C, 300D)를 도시하는 단면도이다.
도 3a를 참조하면, 제 1 전극(EL)의 크기는 가변 저항층(VL)의 크기보다 작을 수 있다. 제 1 전극(EL)은 층간 절연막(ILD2)을 관통하여 워드라인(WL)과 가변 저항층(VL)을 서로 전기적으로 연결한다. 가변 저항층(VL)의 측면에는 방열층(TDL)이 형성될 수 있다. 방열층(TDL) 사이에는 층간 절연막(ILD3)이 채워질 수 있다. 가변 저항층(VL) 상에는 제 2 전극(EL2)과 비트라인(EL2)이 형성될 수 있다.
저항 스위칭 소자(300A)는 패터닝된 가변 저항층(VL)을 형성한 후 가변 저항층(VL)이 측벽과 상부를 덮는 방열층(TDL)이 될 방열 절연막을 형성한 후 에치백 공정을 통해 가변 저항층(VL)의 상부와 층간 절연막(IDL2)의 표면을 노출시킨다. 이에 의해 가변 저항층(VL)의 측면을 둘러싸는 방열층(TDL)을 형성할 수 있다. 이후, 노출된 상부 표면을 갖는 가변 저항층(VL) 및 가변 저항층(VL)의 측면을 둘러싸는 방열층(TDL)이 형성된 결과물 상에 제 2 전극(EL2)이 될 도전층을 형성하고 패터닝하여 제 2 전극(EL2)을 형성한다. 이후 층간 절연막(ILD4)으로 제 2 전극(EL2) 사이를 전기적으로 고립시키고 비트라인(BL)을 형성한다.
도 3b를 참조하면, 방열층(TDL)이 가변 저항층(VL)의 측벽을 둘러싸면서 이웃하는 저항 스위칭 소자로 확장되어 형성된다. 이에 의해 메모리 셀 어레이 전체에 걸쳐 측방으로 방열 성능이 향상될 수 있다. 저항 스위칭 소자(300A)는 패터닝된 가변 저항층(VL)을 형성한 후 가변 저항층(VL)이 측벽과 상부를 덮는 방열층(TDL)이 될 방열 절연막을 형성한 후 에치백 공정을 통해 가변 저항층(VL)의 상부와 층간 절연막(IDL2)의 표면을 노출시킨다. 이에 의해 가변 저항층(VL)의 측면을 둘러싸고 인접하는 가변 저항층(VL)으로 연장된 방열층(TDL)을 형성할 수 있다. 이후, 노출된 상부 표면을 갖는 가변 저항층(VL) 및 가변 저항층(VL)의 측면을 둘러싸는 방열층(TDL)이 형성된 결과물 상에 층간 절연막(ILD3)을 형성한다. 이후 제 2 전극(EL2)이 될 도전층을 형성하고 패터닝하여 제 2 전극(EL2)을 형성한다. 이후 층간 절연막(ILD4)으로 제 2 전극(EL2) 사이를 전기적으로 고립시키고 비트라인(BL)을 형성한다. 다른 실시예에서는 방열층(TDL)이 제 2 전극(EL2)의 측벽까지 연장될 수도 있다. 이 경우, 제 3 층간 절연막(ILD3)과 제 4 층간 절연막(ILD4)은 일체화될 수도 있다.
도 3c 및 도 3d를 참조하면, 제 1 전극(EL1)과 가변 저항층(VL) 사이, 및/또는 제 2 전극(EL2)과 가변 저항층(VL) 사이에 도전성 삽입층(TCL1, TCL2)이 형성될 수 있다. 도전성 삽입층(TCL1, TCL2)은 제 1 전극(EL1)이 될 도전층 또는 제 2 전극(EL2)이 될 도전층과 연속적으로 성막되거나 패터닝되어 형성될 수 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 저항 스위칭 소자(400A, 400B)를 도시하는 단면도이다.
도 4a 및 도 4b를 참조하면, 도전성 삽입층(TCL1, TCL2)이 가변 저항층(VL)의 저면 또는 상면을 지나 방열층(TDL)의 저면이나 상면까지 연장된다. 이 경우, 방열층(TDL)을 통해 측방으로의 열 전달이 더욱 향상될 수 있다. 특히, 히터 전극으로 사용되는 제 1 전극(EL1)과 가변 저항층(VL)의 계면 및 가변 저항층(VL)의 그 주위 영역에서 발생되는 열이 도전성 삽입층(TCL1)을 따라 효과적으로 방열층(TDL)으로 전달될 수 있다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 저항 스위칭 소자를 도시하는 단면도이다.
도 5a를 참조하면, 제 2 도전성 삽입층(TCL2)이 비트라인(BL)을 따라, 예를 들면 Y 방향으로 연장되어 어레이 전체로 확장될 수 있다. 제 2 전극(도 4a의 EL2)이 제 2 도전성 삽입층(TCL2)과 가변 저항층(VL) 사이에 형성될 수 있지만, 도 5a에 도시된 것과 같이 제 2 전극(EL2)은 생략될 수도 있다. 이 경우, 비트라인(BL)과 제 2 도전성 삽입층(TCL2)이 저항 스위칭 소자(500A)의 상부 전극으로서 기능할 수 있다. 비트라인(BL)은 제 1 전극으로 지칭될 수도 있으며, 본 발명이 이에 의해 한정되는 것은 아니다.
도 5b를 참조하면, 제 2 도전성 삽입층(TCL2)이 비트라인(BL)을 따라 연장되어 어레이 전체로 확장될 뿐만 아니라, 뿐만 아니라 제 1 도전성 삽입층(TCL1)도 워드라인(WL)을 따라, 예를 들면 X 방향으로 연장되어 어레이 전체로 확장될 수 있다. 제 1 전극(도 4a의 EL1)이 제 1 도전성 삽입층(TCL1)과 가변 저항층(VL) 사이에 형성될 수 있지만, 도 5b에 도시된 것과 같이 제 1 전극(EL1)은 생략될 수도 있다. 이 경우, 워드라인(WL)과 제 1 도전성 삽입층(TCL1)이 저항 스위칭 소자(500B)의 하부 전극으로서 기능할 수 있다.
도 6은 저항 스위칭 소자(PCMa)에서 방열층(TDL)의 열 전도도의 크기 변화에 따른 열 분포 시뮬레이션 결과를 도시한다.
도 6을 참조하면, 방열층(TDL)의 열전도도의 크기를 1 W/m·K, 10 W/m·K, 20 W/m·K, 30 W/m·K, 50 W/m·K 및 100 W/m·K로 변화시켜가면서 방열 효과를 분석하기 위한 시뮬레이션이 수행되었다. 방열층(TDL)의 열전도도가 20 W/m·K 이상인 경우에 가변 저항층(VL) 내 온도 분포가 균일하여 일부의 과열이나 온도 편차에 의한 용융을 수반하는 비가역성이 억제될 수 있음을 알 수 있다.
도 7은 저항 스위칭 소자(PCMb)에서 제 1 및 제 2 도전성 삽입층(TCL1, TCL2)의 열 전도도의 크기 변화에 따른 열 분포 시뮬레이션 결과를 도시한다.
도 7을 참조하면, 도전성 삽입층(TCL1, TCL2)의 열 전도도가 10 W/m·K, 20 W/m·K, 50 W/m·K, 100 W/m·K, 200 W/m·K 및 600 W/m·K로 변화시켜가면서 방열 효과를 분석하기 위한 시뮬레이션이 수행되었다. 방열층(TDL)의 열전도도가 50 W/m·K 이상인 경우에 가변 저항층(VL) 내 온도 분포가 균일하여 일부의 과열이나 온도 편차에 의한 용융을 수반하는 비가역성이 억제될 수 있음을 알 수 있다.
도 8은 저항 스위칭 소자(PCMc)에서 제 1 및 제 2 도전성 삽입층(TCL1, TCL2)의 전기 전도도의 크기 변화에 따른 열 분포 시뮬레이션 결과를 도시한다.
도 8을 참조하면, 도전성 삽입층(TCL1, TCL2)의 전기 전도도가 0.001 S/m, 0.01 S/m, 0.1 S/m, 1 S/m, 10 S/m 및 100 S/m인 경우의 방열 효과를 분석하기 위한 시뮬레이션이 수행되었다. 도전성 삽입층(TCL1, TCL2)의 열전도도가 0.1 S/m 이상인 재료를 사용하였을 때 가변 저항층(VL) 내 온도 분포가 균일하게 이루어지는 방열 효과가 기재될 수 있다.
도 9a는 성능 평가를 위해 시뮬레이션을 수행하기 위한 본 발명의 일 실시예에 따른 단위 저항 스위칭 소자 모델(600)의 단면도이며, 도 9b는 비교예에 따른 단위 저항 스위칭 소자 모델(RE)의 단면도이다. 도 9a 및 도 9b의 구성 부재들에 관하여는 이의 참조 번호와 동일한 참조 번호를 갖는 부재들에 관한 전술한 개시 사항이 참조될 수 있다. 도 9a 및 도 9b에 표시된 치수들은 방열 및 열분포 시뮬레이션을 위한 단위 저항 스위칭 소자 모델의 구성 요소의 상대적 치수이다.
도 9a를 참조하면, 단위 저항 스위칭 소자 모델(600)은 가변 저항층(VL)을 둘러싸는 방열층(TDL) 및 제 1 및 제 2 도전성 삽입층(TCL1, TCL2)을 포함한다. 방열층(TDL)은 약 285 W/m·K의 열 전도도를 갖는 알루미늄 질화물(ALN)이며 원자층 증착 방법으로 형성되었다. 제 1 및 제 2 도전성 삽입층(TCL1, TCL2)은 약 100 S/m의 전기 전도도를 가지며 약 1 nm 두께의 2 차원 물질인 그래핀이며, 열 전도도는 약 600 W/m·K의 가변 저항층(VL)의 하부 및 상부 표면과 접촉할 뿐만 아니라 방열층(TDL)의 하부 및 상부 표면까지 연장된 구성을 갖는다. 도 9b를 참조하면, 단위 저항 스위칭 소자 모델(600)과 대조적으로, 비교예에 따른 단위 저항 스위칭 소자 모델(RE)은 방열층(TDL)이 결여되고 통상의 층간 절연막인 실리콘 산화물(SiO2)로 형성된 층간 절연막(IMD)에 의해 가변 저항층(VL)이 전기적으로 절연되어 있다. 실리콘 산화물(SiO2)은 약 1.3 W/m·K의 낮은 열 전도율을 가지며, 전기 전도도는 10-15 S/m이다.
양 모델들(600, RE)의 워드라인(WL), 하부전극(EL1), 및 상부 전극(EL2)은 공통되며, 각각 텅스텐(W), 텅스텐(W), 및 티타늄 질화물(TiN)으로 형성되었다. 텅스텐(W)의 전기 전도도 및 열 전도도는 각각 106 S/m 및 170 W/m·K이고, 티타늄 질화물(TiN)의 전기 전도도 및 열 전도도는 각각 250 S/m 및 29 W/m·K으로 설정되었다. 또한, 양 모델들(600, Re)에서 가변 저항층(VL)은 GeTe 층이며, GeTe 층의 전기 전도도 및 열 전도도는 각각 0.02 S/m 및 5.9 W/m·K로 설정되었다.
도 10a 및 도 10b는 도 9a 및 도 9b에 도시된 단위 저항 스위칭 모델들(600, RE)에 대한 각각의 시뮬레이션 결과를 도시한다.
도 10a를 참조하면, 50 W/m·K 이상의 600 W/m·K 의 열 전도도를 갖는 도전성 삽입층들(TCL1, TCL2)에 의하여 가변 저항층(VL)의 열이 방열층(TDL)과 인접 전도체들(EL1, EL2, WL)로 방열되어 가변 저항층(VL)의 중심부 온도가 낮고 주위 온도 분포가 균일한 것이 관찰된다. 50 W/m·K 미만의 열 전도도를 갖는 물질, 예를 들면, 티타늄 질화물(TiN)을 삽입층으로 적용한 경우 열이 하부로 방열되지 않는 현상이 관찰된다. 또한, 도전성 삽입층들(TCL1, TCL2)의 전기 전도도가 0.1 S/m 이상인 100 S/m 이어서 높은 전기 전도도를 가지므로 발열이 억제되는 것이 확인된다. 실제 도전성 삽입층으로서 전기 전도도가 0.1 S/m 미만인 경우 가변 저항층(VL)과 도전성 삽입층 사이에서 발열이 일어난다.
도 10b를 참조하면, 비교예에 따르면, 가변 저항층(VL)에서 발생한 열이 상부 및 하부로 불균일하게 방열이 일어나며, 특히 상부쪽으로 열이 집중되는 것을 확인할 수 있다. 가변 저항층(VL)의 불균일한 온도 분포는 가변 저항층(VL)을 국부적으로 용융시키는 요인이 되어 초격자 상변화 메모리 소자의 비가역성을 증가시킴으로써, 소자의 수명 열화와 신뢰성을 저하시킬 수 있다.
도 11은 본 발명의 또 다른 실시예들에 따른 상변화 메모리 소자(1000)를 나타내는 단면도이다.
도 11을 참조하면, 상변화 메모리 소자(1000)의 셀 어레이는 2 층의 메모리 스택들(ST1, ST2)이 적층된 3차원 수직 구조를 갖는다. 또한, 예시적으로, 제 1 전극(20B)과 제 2 전극(20B)는 각 메모리 셀마다 개별화되어 패터닝되어 있다.
상변화 메모리 소자(1000)에서, 제 1 메모리 스택과 제 2 메모리 스택은 비트라인(BL)을 서로 공유할 수도 있다. 이러한 3차원 수직 구조는 동일 면적에서 더 많은 데이터 저장 용량을 확보할 수 있는 이점이 있다. 일부 실시예에서, 제 1 메모리 스택(ST1)과 제 2 메모리 스택(ST2)은 도 11에 도시된 바와 같이, 모두 메모리 셀(MC1, MC2)과 이에 각각 연결된 전류 스티어링 소자(SE1, SE2)를 포함할 수 있다. 전류 스티어링 소자(SE1, SE2)로서 PN 접합 다이오드가 개시하고 있지만, 이는 예시적일 뿐, 쇼트키 장벽 다이오드 또는 오보닉 스위칭 소자와 같은 다른 다이오드들이 제공될 수도 있다.
도 11에 도시된 실시예에서, 제 1 및 제 2 메모리 스택(ST1, ST2)의 전류 스티어링 소자(SE1, SE2)와 메모리 셀들(MC1, MC2)의 적층 순서가 서로 반대이지만, 이들 적층 순서는 서로 역전될 수도 있으며, 동일한 순서를 가질 수도 있음을 이해할 수 있을 것이다. 또한, 도시하지는 않았지만, 셀 선택성을 얻을 수만 있다면, 다이오드이외의 다른 스위칭 소자가 적용되거나 생략될 수도 있다. 3차원 수직 구조를 갖는 상변화 메모리 소자(1000)의 신뢰성을 향상시키기 위하여 각 메모리 셀은 방열층(TDL)과 도전성 삽입층(TCL)을 포함할 수 있다. 구성 부재들 중 이전의 도면들의 구성 부재들의 참조 번호와 동일한 참조 번호를 갖는 구성 부재들에 대하여는 전술한 개시 사항이 참조될 수 있다.
본 명세서에 첨부된 도면들을 참조하여 개시된 다양한 상변화 메모리 소자들은 단일 메모리 장치로 구현되거나, 하나의 칩 내에서 다른 이종 장치들, 예를 들면, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 조합되어 형성되거나 저항 스위칭 소자 그 자체로 사용될 수도 있다. 또한, 이들 소자들은, 단일 칩 또는 SOC(system on chip)의 형태로 구현될 수도 있을 것이며, 또 다른 실시예에서는, 상변화 메모리 소자가 형성된 웨이퍼 칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합하고 이를 개별화함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (13)

  1. 제 1 전극;
    제 2 전극;
    상기 제 1 전극과 제 2 전극 사이에 배치되고, 비용융 안정상 또는 비용융 준안정상과 결정상 사이에 저항 값의 차이를 갖는 가변 저항층; 및
    상기 가변 저항층의 측면의 적어도 일부를 둘러싸는 방열층을 포함하는 저항 스위칭 소자.
  2. 제 1 항에 있어서,
    상기 가변 저항층은 칼코지나이드계 재료층의 초격자 구조를 포함하는 저항 스위칭 소자.
  3. 제 2 항에 있어서,
    상기 초격자 구조는 GeTe 층과 Sb2Te3 층이 교대로 적층되어 형성된　초격자 층, (SxSeyTe1-x-y)Ge 층과 (AszSb1-z)2Se3 층 (여기서, 0≤x, y, z≤1)이 교대로 적층되어 형성된 초격자 층, SnTe 층과 Sb2Te3　층이 교대로 적층되어 형성된 초격자 층, 또는 (SnxSbyTe1-x-y) 층과 Sb2Te3 층이 교대로 적층되어 형성된 초격자 층을 포함하는 저항 스위칭 소자.
  4. 제 1 항에 있어서,
    상기 초격자 구조는 상기 비용융 안정상 또는 상기 비용융 준안정상의 에너지 상태와 상기 결정상의 에너지 상태 사이의 자유 에너지 차이를 증가시키기 위한 도펀트를 더 포함하는 저항 스위칭 소자.
  5. 제 1 항에 있어서,
    상기 방열층은 20 W/m·K 이상의 열전도도를 갖는 전기 절연체를 포함하는 저항 스위칭 소자.
  6. 제 1 항에 있어서,
    상기 방열층은 알루미늄 질화물(AlN), 갈륨 질화물(GaN), 붕소 질화물(BN), 베릴륨 산화물(BeO), 실리콘 탄화물(SiC) 또는 이의 조합을 포함하는 저항 스위칭 소자.
  7. 제 1 항에 있어서,
    상기 방열층은 상기 제 1 전극, 상기 가변 저항층 및 상기 제 2 전극의 측면을 모두 둘러싸는 저항 스위칭 소자.
  8. 제 1 항에 있어서,
    상기 방열층의 적어도 일부는 비트라인 또는 워드라인과 접촉하는 저항 스위칭 소자.
  9. 제 1 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극 중 어느 하나의 전극과 상기 가변 저항층 사이에 도전성 삽입층을 더 포함하는 저항 스위칭 소자.
  10. 제 9 항에 있어서,
    상기 도전성 삽입층은 전기 전도도가 0.1 S/m 이상인 재료 중에서 선택되는 저항 스위칭 소자.
  11. 제 9 항에 있어서,
    상기 도전성 삽입층은 열 전도도가 50 W/m·W 이상인 재료 중에서 선택되는 저항 스위칭 소자.
  12. 제 9 항에 있어서,
    상기 도전성 삽입층은 그래핀, 4족(TiS2, ZrS2), 5족(NbS2), 또는 6족(WSe2, MoS2)의 화합물을 포함하는 전이금속　이차원　층상구조　물질, MoO3, V2O5, SiH, 블랙 인화합물(Black Phosphorus), HNbMoO6,　VOPO4,　HNb3O8,　HCa2Nb3O10,　H2SrTa2O7　또는 이의 조합을 포함하는 저항 스위칭 소자.
  13. 제 1 항 기재의 저항 스위칭 소자를 메모리 셀로서 포함하며,
    상기 비용융 안정상 또는 상기 비용융 준안정상의 제 1 저항값과 상기 결정상의 제 2 저항값에 논리 정보가 할당되는 상변화 메모리 소자.
KR1020180048200A 2018-04-25 2018-04-25 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자 KR102119306B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180048200A KR102119306B1 (ko) 2018-04-25 2018-04-25 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180048200A KR102119306B1 (ko) 2018-04-25 2018-04-25 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자

Publications (2)

Publication Number Publication Date
KR20190124106A true KR20190124106A (ko) 2019-11-04
KR102119306B1 KR102119306B1 (ko) 2020-06-04

Family

ID=68578390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180048200A KR102119306B1 (ko) 2018-04-25 2018-04-25 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자

Country Status (1)

Country Link
KR (1) KR102119306B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112717966A (zh) * 2020-12-07 2021-04-30 上海电力大学 二维黑磷-MoO3-x复合材料、其制备方法及应用
CN113346012A (zh) * 2021-04-30 2021-09-03 华中科技大学 一种非熔融超晶格相变薄膜材料
KR20220125465A (ko) * 2021-03-05 2022-09-14 경북대학교 산학협력단 3단자 시냅스 소자 및 그 제조 방법
KR20230034035A (ko) * 2021-09-02 2023-03-09 경북대학교 산학협력단 3단자 뉴로모픽 시냅스 소자 및 그 제조 방법
US11744167B2 (en) 2020-11-27 2023-08-29 Samsung Electronics Co., Ltd. Semiconductor apparatus including a phase change material layer having a first and a second chalcogen layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060059649A (ko) * 2004-11-29 2006-06-02 한국과학기술연구원 투명전도성 산화물 전극 접촉 재료를 갖는 상변화 메모리 셀
KR20070080603A (ko) * 2006-02-07 2007-08-10 키몬다 아게 상 변화 메모리 셀의 단열에 관한 메모리, 반도체 메모리디바이스 및 메모리 제조 방법
KR100830060B1 (ko) * 2006-12-15 2008-05-19 한국과학기술연구원 상변화 메모리 소자 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060059649A (ko) * 2004-11-29 2006-06-02 한국과학기술연구원 투명전도성 산화물 전극 접촉 재료를 갖는 상변화 메모리 셀
KR20070080603A (ko) * 2006-02-07 2007-08-10 키몬다 아게 상 변화 메모리 셀의 단열에 관한 메모리, 반도체 메모리디바이스 및 메모리 제조 방법
KR100830060B1 (ko) * 2006-12-15 2008-05-19 한국과학기술연구원 상변화 메모리 소자 및 그 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11744167B2 (en) 2020-11-27 2023-08-29 Samsung Electronics Co., Ltd. Semiconductor apparatus including a phase change material layer having a first and a second chalcogen layer
CN112717966A (zh) * 2020-12-07 2021-04-30 上海电力大学 二维黑磷-MoO3-x复合材料、其制备方法及应用
KR20220125465A (ko) * 2021-03-05 2022-09-14 경북대학교 산학협력단 3단자 시냅스 소자 및 그 제조 방법
CN113346012A (zh) * 2021-04-30 2021-09-03 华中科技大学 一种非熔融超晶格相变薄膜材料
KR20230034035A (ko) * 2021-09-02 2023-03-09 경북대학교 산학협력단 3단자 뉴로모픽 시냅스 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR102119306B1 (ko) 2020-06-04

Similar Documents

Publication Publication Date Title
KR102119306B1 (ko) 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자
US10546894B2 (en) Memory device
CN101221970B (zh) 具有在相邻单元之间共用的相变材料图案的相变存储器件和包括该相变存储器的电子产品
US7671356B2 (en) Electrically rewritable non-volatile memory element and method of manufacturing the same
US7729158B2 (en) Resistance change memory device
US8288752B2 (en) Phase change memory device capable of reducing disturbance and method of manufacturing the same
US7037762B2 (en) Phase changeable memory devices having multi-level data storage elements and methods of fabricating the same
CN109216542B (zh) 可变电阻存储器件及其制造方法
KR101180294B1 (ko) 고체-상태 메모리 디바이스, 데이터 프로세싱 시스템, 및 데이터 프로세싱 디바이스
US8129709B2 (en) Nonvolatile memory device
US9129830B2 (en) Three-dimensional semiconductor memory devices having double cross point array and methods of fabricating the same
JP5420436B2 (ja) 不揮発性記憶装置およびその製造方法
US20120211718A1 (en) Semiconductor storage device
US20090140233A1 (en) Nonvolatile semiconductor memory device
US7541607B2 (en) Electrically rewritable non-volatile memory element and method of manufacturing the same
US20140241050A1 (en) Nonvolatile semiconductor memory device
US20140063924A1 (en) Nonvolatile semiconductor memory device and operating method of the same
TW201301283A (zh) 記憶體單元
JP2004363586A (ja) 相変換メモリ装置
CN103855304A (zh) 可变电阻存储器件
JP2010087007A (ja) 相変化メモリ装置及びその製造方法
US20160149125A1 (en) Resistive memory device and fabrication method thereof
US7964935B2 (en) Phase change random access memory and semiconductor device
JP6602328B2 (ja) 半導体記憶装置
KR20090031105A (ko) 비휘발성 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right