KR101180294B1 - 고체-상태 메모리 디바이스, 데이터 프로세싱 시스템, 및 데이터 프로세싱 디바이스 - Google Patents

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쥰지 도미나가
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Abstract

고체-상태 메모리 디바이스는: 내부에 적층된 복수의 결정층들을 갖는 초격자 적층체로서, 결정층들은 상호 반대의 조성들을 갖는 제 1 결정층 및 제 2 결정층을 포함하는, 상기 초격자 적층체; 초격자 적층체의 적층 방향으로 제 1 표면 상에 제공된 하부 전극; 및 적층 방향으로 초격자 적층체의 제 2 표면 상에 제공된 상부 전극을 포함한다. 초격자 적층체 내에 포함된 제 1 결정층은 상변화 화합물로 이루어진다. 본 발명에 따르면, 상부 전극 및 하부 전극의 대향하는 방향들로 적층된 초격자 적층체는 이들 전극들 사이에 개재된다. 따라서, 이들 전극들을 통해 초격자 적층체에 전기 에너지가 인가되는 경우에, 초격자 적층체의 적층된 표면에 균일한 전기 에너지가 인가될 수 있다. 따라서, 정보가 반복적으로 재기록되는 경우에도 저항의 변동이 작으며, 결과로서 데이터가 안정적으로 판독될 수 있다.

Description

고체-상태 메모리 디바이스, 데이터 프로세싱 시스템, 및 데이터 프로세싱 디바이스{SOLID-STATE MEMORY DEVICE, DATA PROCESSING SYSTEM, AND DATA PROCESSING DEVICE}
본 발명은 고체-상태 메모리 디바이스에 관한 것으로, 특히 초격자 디바이스를 사용하는 고체-상태 메모리 디바이스에 관한 것이다. 본 발명은 또한, 그러한 고체-상태 메모리 디바이스를 포함하는 데이터 프로세싱 시스템 및 데이터 프로세싱 디바이스에 관한 것이다.
최근 몇 년 동안, PRAM (Phase change Random Access Memory) 이라 호칭되는 반도체 메모리가 주목받고 있다. PRAM은 기록층의 재료로서 상변화 재료를 사용하는 반도체 메모리 디바이스이고, 결정 상 (crystal phase) 에서의 전기 저항과 비결정 상 (amorphous phase) 에서의 전기 저항 사이의 차이를 사용하여 정보를 내부에 기록한다.
구체적으로, 상변화 화합물에 대해 칼코게나이드 화합물이 사용되는 경우에, 결정 상에서 전기 저항은 비교적 낮게 되고, 비결정 상에서 전기 저항은 비교적 높게 된다. 따라서, 판독 전류를 통과시킴으로써 상변화 화합물의 전기 저항이 검출되어, 저장된 데이터가 독출 (read out) 될 수 있다. 데이터 기록에 대하여는, 기록 전류를 통과시킴으로써 특정 시간 기간 이상 동안 상변화 화합물이 결정화 온도 이상 용융점 미만으로 가열되는 경우에 상변화 화합물의 상이 결정 상으로 변화될 수 있다. 반면에, 기록 전류를 통과시킴으로써 상변화 화합물이 용융점 이상으로 가열된 후 신속하게 냉각되는 경우에 상변화 화합물의 상이 비결정 상으로 변화될 수 있다.
그러나, 상변화 화합물의 상을 비결정 상과 결정 상 사이에서 변화시키기 위해서는 비교적 큰 에너지가 필요하다. 따라서, 종래의 PRAM은 데이터를 재기록할 때 큰 전류가 필요하다는 문제점을 갖는다. 이 문제점을 해소하기 위해, 미국 특허 공개 공보 제 2004/0188735 호는, 교번하여 적층된 상변화 재료 층 및 고저항 상변화 재료 층을 갖도록 기록층을 구성함으로써, 상을 변화시키는데 필요한 기록 전류를 감소시키는 기술을 설명한다.
그러나, 미국 특허 공개 공보 제 2004/0188735 호의 기술에 따르면, 기록층의 일부의 상이 비결정 상태와 결정 상태 사이에서 변화되기 때문에, 또한 상을 변화시키는데 요구되는 전류를 크게 감소시키는 것이 어렵다. 또한, 이 종래 기술은, 비결정 상태와 결정 상태 사이에서 변화시키는데 비교적 긴 시간이 요구되기 때문에, 느린 동작 속도의 문제점을 해소하지 않는다.
또한, 미국 특허 공개 공보 제 2004/0188735 호에 따르면, 교번하여 적층된 상변화 재료 층과 고저항 상변화 재료 층의 일부 (특허 문헌에서 "영역 A") 의 전체적인 상이 변화된다. 따라서, 데이터의 반복되는 재기록은 이들 재료들이 혼합되게 한다. 기록층의 막 품질의 그러한 변화는 기록층의 특성을 열화시키고, 또한 재기록 가능한 횟수를 감소시킨다.
기본적으로, 상변화 재료의 상이 비결정 상태와 결정 상태 사이에서 변화되는 경우에, 그 상태들 중 어느 상태도 균일한 상태로 제어하는 것은 어렵다. 예컨대, 결정 상태에서, 결정 결함들 및 디스오더링 (disorder) 된 결정-격자 배열들뿐만 아니라, 결정 경계 (crystal boundary) 영역들 등을 갖는 다수의 영역들이 생성되고, 이들 상태들은 상이 변화할 때마다 변화한다. 이 상태에서, 전극에 전압을 인가하여 전류가 통과되는 경우에, 결정 결함들 및 디스오더링된 결정-격자 배열들을 갖는 영역들, 및 결정 경계 영역들에서 전류가 흐른다. 결과로서, 전류가 균등하지 않게 되고, 상이 변화될 때마다 전류 경로가 변화한다. 결국, 상이 변화될 때마다 저항이 변하고, 이는 데이터가 정확하게 판독될 수 없게 하는 문제점을 발생시킨다.
본 발명은 그러한 문제점들을 해소하기 위해 달성되었다.
일 실시형태에서, 고체-상태 메모리 디바이스가 제공되며, 그 고체-상태 메모리 디바이스는: 제 1 방향으로 배열된 제 1 전극 및 제 2 전극; 및 제 1 전극과 제 2 전극 사이에 개재된 초격자 적층체로서, 초격자 적층체는 서로 적층된 복수의 결정층들을 갖고, 결정층들은 상호 상이한 조성들을 갖는 제 1 결정층 및 제 2 결정층을 포함하는, 상기 초격자 적층체를 포함하며, 초격자 적층체의 적어도 일부는 제 1 방향과 교차하는 제 1 결정층 및 제 2 결정층의 계면을 갖고, 초격자 적층체 내에 포함된 제 1 결정층은 상변화 재료를 포함한다. 또한, 일반적인 정의에 따르면, 초격자 구조라 함은 복수의 종류의 결정 격자의 중첩에 의해 그 주기 구조가 기본 단위 격자보다 길어진 결정 격자를 갖는 것을 일컫는 것으로, 본 발명에서 초격자 적층체는 제 1 결정층 및 제 2 결정층의 중첩에 의하여 기본 단위 격자와 비교하여 그 결정 격자의 주기가 길어지는 특성을 갖는다.
본 발명에서, 초격자 적층체 내에 포함된 제 1 결정층의 결정 상태는 제 1 전극 및 제 2 전극으로부터 전기 에너지를 인가함으로써 가역적으로 변화되는 것이 바람직하다. 특히, 초격자 적층체 내에 포함된 제 1 결정층의 구성 원자들의 위치들이 제 1 전극 및 제 2 전극으로부터 전기 에너지를 인가함으로써 가역적으로 대체되는 것이 더 바람직하다. 본 명세서에서, 설명을 위해, 결정 상태의 가역적인 변화를 포함하는 변화는 종종 넓은 의미에서 "상변화" 라 호칭된다.
주성분들로서 게르마늄 (Ge) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물은 구성 원자들의 위치들이 가역적으로 대체되는 재료로서 언급될 수 있다. 예컨대, 1:1 의 비율로 게르마늄 (Ge) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물의 경우에, 구성 원자들의 위치들은, 에너지 인가로 인한 게르마늄 원자의 이동에 기초하여, 4개의 텔루르 원자들로 배향된 1개의 게르마늄 원자를 갖는 제 1 결정 구조와, 6개의 텔루르 원자들로 배향된 1개의 게르마늄 원자를 갖는 제 2 결정 구조 사이에서 가역적으로 변화된다. 따라서, 상술된 재료는 제 1 결정층의 재료에 대해 적합하다.
주성분들로서 안티몬 (Sb) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물에 의해 재료가 개재되는 경우에, 제 1 결정층의 변경 동작이 보조된다. 따라서, 주성분들로서 안티몬 (Sb) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물은 제 2 결정층의 재료로서 적합하다.
본 발명에 따르면, 제 1 전극 및 제 2 전극의 대향하는 방향들로 적층된 초격자 적층체가 이들 전극들 사이에 개재된다. 따라서, 이들 전극들을 통해 초격자 적층체에 전기 에너지가 인가되는 경우에, 양호한 재현성 (reproducibility) 으로 초격자 적층체의 적층된 표면에 전기 에너지가 인가된다. 즉, 벌크-형상 재료들과 다르게, 초격자 적층체는 결정 결함들 및 디스오더링된 결정-격자 배열들을 갖는 영역들 또는 결정-경계 영역들을 거의 갖지 않는다. 따라서, 예컨대, 제 1 전극과 제 2 전극 사이에서 전류가 통과되는 경우에, 전류 경로는 이들 영역들에서의 불균등한 전류에 기인하는 불안정성을 갖지 않고, 전류는 양호한 재현성으로 실질적으로 균일하게 적층된 표면으로 흐른다. 따라서, 정보가 반복적으로 재기록되는 경우에도 그것의 저항은 매우 적은 변동들을 가질 것이고, 결과로서 데이터가 안정적으로 판독될 수 있다.
본 발명에서 초격자 적층체가 사용되기 때문에, 결정 상태를 가역적으로 변화시킴으로써 정보가 보유된다. 즉, 이 변화에서 비결정 상태가 존재하지 않기 때문에, 데이터 재기록을 반복하는 것에 의해 막 품질 등이 거의 변화되지 않는다. 결과로서, 종래 기술들에서의 재기록 가능한 횟수와 비교하여 재기록 가능한 횟수가 크게 증가될 수 있다.
도 1은 본 발명의 실시형태에 따른 반도체 메모리 디바이스 (10) 의 블록도.
도 2는 메모리 셀 어레이 (11) 의 일부를 상세히 도시하는 회로도.
도 3은 본 발명의 제 1 실시형태에 따른 초격자 적층체 (SL) 의 구성을 도시하는 단면도.
도 4a 및 도 4b는, 도 4a가 결정 구조 A 를 도시하고 도 4b가 결정 구조 B 를 도시하는, 1:1 의 비율로 게르마늄 (Ge) 및 텔루르 (Te) 를 갖는 칼코겐 화합물의 결정 구조들에서의 변화를 설명하기 위한 개략도들.
도 5a 내지 도 5c는, 도 5a가 결정 구조 A 를 도시하고 도 5b가 결정 구조 B 를 도시하며 도 5c가 결정 구조 A 로부터 결정 구조 B 로의 (또는 그 반대의) 전이에서의 결정 구조를 도시하는, 결정층 (1) 의 재료에 대해 GeTe가 사용되고 또한 결정층 (2) 의 재료에 대해 Sb2Te3이 사용되는 경우의 결정 구조에서의 변화를 설명하기 위한 개략도들.
도 6은 메모리 셀 (MC) 과 기록 회로 (26) 및 판독 회로 (27) 사이의 접속의 관계를 설명하기 위한 개략도.
도 7a 및 도 7b는, 도 7a가 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고 도 7b가 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도인, 제 1 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하는 도면들.
도 8a 및 도 8b는 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (실리콘 필라들 (100a) 을 형성하는) 프로세스도들.
도 9a 및 도 9b는 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (엘리먼트 분리 영역들 (102) 을 형성하는) 프로세스도들.
도 10a 내지 도 10c는 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (N-형 확산층들 (103) 을 형성하는) 프로세스도들.
도 11a 내지 도 11c는 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (게이트 전극들 (105) 을 형성하는) 프로세스도들.
도 12a 및 도 12b는 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (N-형 확산층 (106) 을 형성하는) 프로세스도들.
도 13은 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (접촉 플러그들 (108) 을 형성하는) 프로세스도.
도 14는 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (스루-홀들 (109a) 을 형성하는) 프로세스도.
도 15는 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (히터 전극들 (111) 을 형성하는) 프로세스도.
도 16은 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (초격자 적층체 (SL) 를 형성하는) 프로세스도.
도 17a 내지 도 17c는 제 1 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (상부 전극들 (112) 을 형성하는) 프로세스도들.
도 18은 분자-빔 에피택시 (molecular-beam epitaxy) 디바이스의 구성을 도시하는 개략적인 단면도.
도 19a는 c-축 배향된 결정층 (2) 을 도시하는 도면.
도 19b는 결정층 (1) 의 (111)-면을 도시하는 도면.
도 20a 내지 도 20c는, 도 20a가 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고 도 20b가 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이며 도 20c가 도 20a에 도시된 영역 (C) 의 확대된 개략적인 단면도인, 제 2 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하는 도면들.
도 21은 제 2 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (스루-홀들 (201a) 을 형성하는) 프로세스도.
도 22는 제 2 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (초격자 적층체 (SL) 를 형성하는) 프로세스도.
도 23a 내지 도 23c는, 도 23a가 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고 도 23b가 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이며 도 23c가 도 23a에 도시된 영역 (C) 의 확대된 개략적인 단면도인, 제 3 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하는 도면들.
도 24는 제 3 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (초격자 적층체 (SL) 및 상부 전극들 (202) 을 연마하는) 프로세스도.
도 25a 내지 도 25c는, 도 25a가 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고 도 25b가 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이며 도 25c가 도 25a에 도시된 영역 (C) 의 확대된 개략적인 단면도인, 제 4 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하는 도면들.
도 26은 제 4 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (초격자 적층체 (SL) 를 형성하는) 프로세스도.
도 27은 제 4 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (초격자 적층체 (SL) 를 연마하는) 프로세스도.
도 28a 내지 도 28c는, 도 28a가 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고 도 28b가 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이며 도 28c가 도 28a에 도시된 영역 (C) 의 확대된 개략적인 단면도인, 제 5 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하는 도면들.
도 29는 제 5 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (스루 홀들 (201a) 을 형성하는) 프로세스도.
도 30은 제 5 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (초격자 적층체 (SL) 를 형성하는) 프로세스도.
도 31a 내지 도 31c는, 도 31a가 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고 도 31b가 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이며 도 31c가 도 31b에 도시된 영역 (C) 의 확대된 개략적인 단면도인, 제 6 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하는 도면들.
도 32는 제 6 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (스루 홀들 (601a) 을 형성하는) 프로세스도.
도 33은 제 6 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (하부 전극들 (603) 을 형성하는) 프로세스도.
도 34는 제 6 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (리세스 영역들 (602a) 을 형성하는) 프로세스도.
도 35는 제 6 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (초격자 적층체 (SL) 를 형성하는) 프로세스도.
도 36a 및 도 36b는 제 6 실시형태에 따른 메모리 셀 (MC) 의 제조 프로세스를 도시하는 (초격자 적층체 (SL) 를 연마하는) 프로세스도들.
도 37a 및 도 37b는, 도 37a가 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이며 도 37b가 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도인, 제 7 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하는 도면들.
도 38은 고체-상태 메모리 (10) 를 사용하는 데이터 프로세싱 시스템 (800) 의 구성을 도시하는 블록도.
도 39는 도 3에 도시된 초격자 적층체 (SL) 를 결함-어드레스 저장 회로에 대해 사용하는 고체-상태 메모리 (900) 의 블록도.
도 40은 프로그램 영역에서 도 3에 도시된 초격자 적층체 (SL) 를 사용하는 데이터 프로세싱 디바이스 (1000) 의 블록도.
본 발명의 상기 특징들 및 장점들은 첨부 도면들과 함께 취해진 특정 바람직한 실시형태들의 다음의 설명으로부터 더 명백하게 될 것이다.
본 발명의 바람직한 실시형태들은 첨부 도면들을 참조하여 이하 상세히 설명될 것이다.
도 1은 본 발명의 실시형태에 따른 반도체 메모리 디바이스 (10) 의 블록도이다.
본 실시형태에 따른 반도체 메모리 디바이스 (10) 는 PRAM이고, 외부로부터 어드레스 신호 (ADD) 및 커맨드 (CMD) 를 입력함으로써, 다수의 메모리 셀들 (MC) 을 포함하는 메모리 셀 어레이 (11) 에 액세스할 수 있다. 즉, 커맨드 (CMD) 가 판독 동작을 나타내는 경우에, 어드레스 신호 (ADD) 에 의해 할당된 메모리 셀 (MC) 내에 보유된 데이터가 독출된다. 커맨드 (CMD) 가 기록 동작을 나타내는 경우에, 어드레스 신호 (ADD) 에 의해 할당된 메모리 셀 (MC) 내에 외부로부터 입력된 기록 데이터가 기록된다.
이를 더 구체적으로 설명한다. 반도체 메모리 디바이스 (10) 는 어드레스 신호 (ADD) 를 보유하는 어드레스 래치 회로 (21), 및 커맨드 (CMD) 를 디코딩하여 내부 커맨드 (ICMD) 를 생성하는 커맨드 디코더 (22) 를 갖는다. 어드레스 래치 회로 (21) 에 입력된 어드레스 신호들 (ADD) 중에서, 로우 어드레스 (RA) 는 로우-시스템 제어 회로 (23) 에 공급되고, 컬럼 어드레스 (CA) 는 컬럼-시스템 제어 회로 (24) 에 공급된다. 로우-시스템 제어 회로 (23) 는, 로우 어드레스 (RA) 및 내부 커맨드 (ICMD) 에 기초하여, 메모리 셀 어레이 (11) 내에 포함된 워드 라인 (WL) 을 선택하는 회로이다. 컬럼-시스템 제어 회로 (24) 는, 컬럼 어드레스 (CA) 및 내부 커맨드 (ICMD) 에 기초하여, 메모리 셀 어레이 (11) 내에 포함된 비트 라인 (BL) 을 선택하는 회로이다.
선택된 비트 라인 (BL) 은 데이터 입력/출력 회로 (25) 에 접속된다. 결과로서, 커맨드 (CMD) 가 판독 동작을 나타내는 경우에, 데이터 입력/출력 회로 (25) 를 통해, 어드레스 신호 (ADD) 에 의해 할당된 메모리 셀 (MC) 내에 보유된 판독 데이터 (DQ) 가 독출된다. 커맨드 (CMD) 가 기록 동작을 나타내는 경우에, 데이터 입력/출력 회로 (25) 를 통해, 어드레스 신호 (ADD) 에 의해 할당된 메모리 셀 (MC) 내에 외부로부터 입력된 기록 데이터 (DQ) 가 기록된다.
도 2는 메모리 셀 어레이 (11) 의 일부를 상세히 도시하는 회로도이다.
도 2에 도시된 바와 같이, 메모리 셀 어레이 (11) 에서, 복수의 워드 라인들 (WL) 이 X 방향으로 제공되고, 복수의 비트 라인들 (BL) 이 Y 방향으로 제공된다. 메모리 셀 (MC) 은 워드 라인 (WL) 과 비트 라인 (BL) 사이의 교차점들의 각각에서 배열된다. 이 배열로, 복수의 메모리 셀들 (MC) 은 매트릭스 형상으로 레이아웃된다. 도 2에 도시된 메모리 셀들 (MC) 의 각각은 메모리 엘리먼트로서 초격자 적층체 (SL) 를 포함하고, 스위칭 디바이스로서 MOS 트랜지스터 (T) 를 포함하며, 이들은 대응하는 비트 라인 (BL) 과 접지 라인 (Vss) 사이에 직렬로 접속된다. MOS 트랜지스터 (T) 의 게이트 전극은 대응하는 워드 라인 (WL) 에 접속된다. 도 2에 도시된 예에서, 초격자 적층체 (SL) 가 비트 라인 (BL) 측에 접속되고 MOS 트랜지스터 (T) 가 접지 라인 (Vss) 측에 접속되지만, 이들은 반대로 접속될 수 있다.
도 3은 본 발명의 제 1 실시형태에 따른 초격자 적층체 (SL) 의 구성을 도시하는 단면도이다.
도 3에 도시된 바와 같이, 제 1 실시형태에 따른 메모리 엘리먼트에 대해 사용된 초격자 적층체 (SL) 는 복수의 층들로 교번하여 적층된 결정층 (1) 및 결정층 (2) 을 갖는다. 초격자 적층체 (SL) 의 하나의 표면 (SLa) 상에 그 초격자 적층체의 적층 방향으로 하부 전극 (3) 이 제공되고, 초격자 적층체 (SL) 의 다른 표면 (SLb) 상에 그 초격자 적층체의 적층 방향으로 상부 전극 (4) 이 제공된다. 즉, 이들 전극들 (3 및 4) 사이에 초격자 적층체 (SL) 가 개재되고, 초격자 적층체 (SL) 의 적층 방향은 전극들 (3 및 4) 의 대향하는 방향들과 일치한다.
이 구성에서, 전극들 (3 및 4) 을 통해 초격자 적층체 (SL) 로 전류가 통과되는 경우에, 전류는 초격자 적층체 (SL) 의 적층 방향으로 흐른다. 벌크-형상 재료들과 다르게, 초격자 적층체 (SL) 는 결정 결함들 및 디스오더링된 결정-격자 배열들을 갖는 영역들 또는 결정 경계 영역들을 거의 갖지 않는다. 따라서, 이들 영역들에 불균등하게 존재하는 전류에 기인하는 불안정성을 갖지 않고, 전류는 양호한 재현성으로 실질적으로 균일하게 적층된 표면으로 흐른다.
전극들 (3 및 4) 은 도체들로 이루어진다. 특정 재료들로서, 알루미늄 (Al), 텅스텐 (W), 티타늄 (Ti) 과 같은 금속 재료들, 티타늄 질화물 (TiN) 및 텅스텐 질화물 (WN) 과 같은 금속 질화물, 티타늄 실리사이드 (TiSi) 및 코발트 실리사이드 (CoSi) 와 같은 금속 실리사이드, 및 n-형 또는 p-형 불순물이 도핑된 다결정 실리콘이 존재한다. 전극들 (3 및 4) 의 재료들이 동일할 필요는 없고, 서로 상이할 수도 있다.
결정층 (1) 은 상변화 화합물로 이루어진다. 특히, 결정층 (1) 이 상변화 재료이고 그 결정 상태가 에너지 인가로 인해 가역적으로 변화되는 것이 바람직하다. "결정 상태가 가역적으로 변화된다" 는, 결정 격자 그 자체가 변화하는 경우, 결정 격자의 기본 구조를 유지하면서 결정들 내에 포함된 원자들의 배위수 (coordination number) 가 변화하는 경우, 및 결정 격자의 기본 구조 및 원자들의 배위수가 변화하지 않음에도 미리 결정된 원자들 사이의 거리가 변화하는 경우를 포함하는 개념이다. 결정 상태가 적어도 노멀 온도에서 안정적인 2개 이상의 결정 구조들 사이에서 변화될 수 있으면 충분하다.
특히, 결정층 (1) 이 에너지 인가에 의해 가역적으로 대체되는 구성 원자들의 위치들을 갖는 것이 더 바람직하다. "가역적으로 대체되는 구성 원자들의 위치들" 은, 결정들 내에 포함된 원자들의 배위수가 결정 격자의 기본 구조를 유지하면서 변화하는 경우, 및 결정 격자의 기본 구조 및 원자들의 배위수가 변화하지 않음에도 미리 결정된 원자들 사이의 거리가 변화하는 경우를 포함하는 개념이다. 결정 상태가 적어도 노멀 온도에서 안정적인 2개 이상의 결정 구조들 사이에서 전이될 수 있다면 충분하다.
이 재료로서, 주성분으로서 게르마늄 (Ge) 을 함유하는 NaCl 입방 결정의 칼코겐 화합물이 언급된다. 적층된 표면이 (111)-배향되는 경우에, 구성 원자들의 위치들은 비교적 작은 에너지를 인가함으로써 가역적으로 대체된다.
주성분으로서 게르마늄 (Ge) 을 함유하는 NaCl-형 입방 결정의 칼코겐 화합물 내에 게르마늄 원자들의 복수의 안정적인 위치들이 존재한다. 따라서, 이 화합물에서, 게르마늄 원자들의 위치들은, 적층된 표면을 (111)-배향시켜서 에너지를 인가함으로써 가역적으로 이동될 수 있다. 구체적으로, 칼코겐 화합물이 게르마늄 (Ge) 및 텔루르 (Te) 를 주성분들로서 갖는 경우에, 칼코겐 화합물로의 에너지의 인가는 텔루르 원자들의 위치들을 실질적으로 변화시키지는 않지만 게르마늄 원자들의 위치들을 변화시킨다. 또한, 게르마늄 원자들의 위치 변화 이전의 결정들의 에너지 안정성과 위치 변화 이후의 결정들의 에너지 안정성 사이에 현저한 차이가 없기 때문에, 게르마늄 원자들의 위치들은 용이하게 가역적으로 이동될 수 있다. 이 현상은, 텔루르 (Te) 에 대한 게르마늄 (Ge) 의 비율이 1:1 이도록 설정되는 경우에 양호한 재현성으로 발생한다.
주성분으로서 알루미늄 (Al) 을 함유하는 NaCl-형 입방 결정의 칼코겐 화합물 (예컨대, AlTe) 이 결정층 (1) 의 재료로서 또한 사용될 수 있다. 주성분으로서 알루미늄 (Al) 을 함유하는 칼코겐 화합물은, 이 칼코겐 화합물에 에너지를 인가함으로써 변화된 그 칼코겐 화합물의 알루미늄 원자 위치들을 가질 수 있다. 양자 역학 계산에 기초한 시뮬레이션의 결과에 따르면, 알루미늄 원자들의 위치 변화 이전의 결정들의 에너지 안정성과 위치 변화 이후의 결정들의 에너지 안정성 사이의 차이는 비교적 크다. 따라서, 알루미늄 원자들의 위치들을 가역적으로 이동시키는데 비교적 큰 에너지의 인가가 필요한 것으로 고려된다.
더욱이, 양자 역학 계산에 기초한 시뮬레이션의 결과에 따르면, SiTe 및 CTe 등의 칼코겐 화합물은, 이들 원자들의 위치 변화 이전의 결정들의 에너지 안정성과 위치 변화 이후의 결정들의 에너지 안정성 사이에 현저히 큰 차이를 갖는다. 따라서, 실리콘 원자들 및 탄소 원자들의 위치들을 가역적으로 이동시키는 것은 어려운 것으로 고려된다. 따라서, SiTe 및 CTe 등의 칼코겐 화합물은 결정층 (1) 의 재료로서 적합하지 않다.
"주성분" 은 각각의 결정층의 기본 단위 격자를 형성하는 엘리먼트를 의미한다.
도 4a 및 도 4b는 1:1 의 비율로 게르마늄 (Ge) 및 텔루르 (Te) 를 갖는 칼코겐 화합물의 결정 구조들에서의 변화를 설명하기 위한 개략도들이며, 도 4a는 결정 구조 A 를 도시하고 도 4b는 결정 구조 B 를 도시한다.
도 4a에 도시된 바와 같이, 결정 구조 A 에서, 중심에 있는 1개의 게르마늄 원자가 NaCl-형 입방 격자를 구성하는 텔루르 원자들 중에서 전방, 후방, 좌측, 우측, 상측, 및 하측의 위치들에 있는 6개의 텔루르 원자들 (Te(1) 내지 Te(6)) 로 배향된다. 도 4a에서, Te(1) 은 격자의 전면 상에 위치된 텔루르 원자이고, Te(2) 는 격자의 후면 상에 위치된 텔루르 원자이고, Te(3) 은 격자의 좌면 상에 위치된 텔루르 원자이고, Te(4) 는 격자의 우면 상에 위치된 텔루르 원자이고, Te(5) 는 격자의 상부면 상에 위치된 텔루르 원자이며, Te(6) 은 격자의 하부면 상에 위치된 텔루르 원자이다. 이는 안정적인 구조이며, 이 구조는, 미리 결정된 에너지 이상의 에너지가 외부로부터 격자에 인가되지 않는 한 변화하지 않는다. 도 4에서, Te가 외부에 배열된 NaCl 형의 격자로서 칼코겐 화합물이 묘사된다. Ge의 이동을 분명하게 설명하기 위해, 중심에 있는 Ge 원자만이 묘사된다. 또한, Te와 Te를 연결시키는 팀버의 가운데에 위치된 Ge 원자, 즉 b-사이트 (b-site) 에 위치된 Ge 원자는 이해를 방해하지 않도록 생략된다. 도 4a에 도시된 결정 구조 A 에서, 전기 저항은 비교적 낮게 된다. PRAM에서, 칼코겐 화합물이 낮은 저항을 갖는 상태는 "세트 상태" 라 호칭된다. 따라서, 결정층 (1) 이 결정 구조 A 로 있는 상태가 또한 본 명세서에서 "세트 상태" 라 호칭된다.
반면에, 도 4b에 도시된 결정 구조 B 에서, 중심에 있는 1개의 게르마늄 원자는 4개의 텔루르 원자들 (Te) 로 배향된다. 구체적으로, 결정 구조 A 와 비교하면, 이 게르마늄 원자는 Te(1), Te(3), 및 Te(5) 로 배향되지 않고 Te(7) 로 배향된다. 도 4b에서, Te(7) 은 격자의 우하측 후방 코너에 위치된 텔루르 원자이다. 이 구조도 또한 안정적이며, 미리 결정된 에너지 이상의 에너지가 외부로부터 격자에 인가되지 않는 한 변화하지 않는다. 도 4b에 도시된 결정 구조 B 에서 전기 저항은 비교적 높게 된다. PRM에서, 칼코겐 화합물이 높은 저항을 갖는 상태는 "리세트 상태" 라 호칭된다. 따라서, 결정층 (1) 이 결정 구조 B 로 있는 상태가 또한 본 명세서에서 "리세트 상태" 라 호칭된다.
결정 구조 A 로부터 결정 구조 B 로의 전이 (리세트 동작), 및 결정 구조 B 로부터 결정 구조 A 로의 전이 (세트 동작) 는, 도 2에 도시된 비트 라인 (BL) 을 통해 격자에 전기 에너지를 인가함으로써 수행된다. 결정 구조 A 로부터 결정 구조 B 로의 전이는 비교적 높은 에너지를 요구한다. 실험들 및 시뮬레이션들의 결과들에 따르면, 이 전이를 위해 2.7 eV의 에너지가 필요하다. 반면에, 결정 구조 B 로부터 결정 구조 A 로의 전이는 비교적 낮은 에너지를 요구한다. 실험들 및 시뮬레이션들에 따르면, 이 전이를 위해 2.3 eV의 에너지가 필요하다. 즉, 결정 구조 A 로부터 결정 구조 B 로 변화시키는데 필요한 에너지가 E1이고, 또한 결정 구조 B 로부터 결정 구조 A 로 변화시키는데 필요한 에너지가 E2인 경우에, E1 > E2 의 관계가 성립된다. 따라서, 전이 이전의 결정 구조와 무관하게, E1을 초과하는 에너지가 인가되는 경우에 결정 구조 B 로의 전이의 가능성이 높게 되고, E2를 초과하고 E1 미만인 에너지가 인가되는 경우에 결정 구조 A 로의 전이의 가능성이 높게 된다.
다시 도 3을 참조하면, 결정층들 (2) 은 결정층들 (1) 의 조성들과 상이한 조성들을 가지며, 적층된 방향으로 결정층들 (2) 사이에 결정층 (1) 을 개재시킴으로써, 결정층들 (1) 이 상술된 전이 동작을 수행하는 것을 보조한다. 따라서, 결정층들 (2) 의 결정 구조는 변화할 필요가 없다. 결정층들 (2) 의 결정 구조에서 전이가 발생하는 경우에도 문제가 되지 않는다는 것을 주의한다.
결정층 (2) 의 결정 격자는 6각형 결정이고, 결정층 (2) 의 c-축은 적층된 방향으로 배향되는 것이 바람직하다. 이에 기초하여, 결정층 (1) 내에 포함된 원자들의 이동에 기여하는 캐비티 (cavity) 영역이 결정층 (2) 의 각각의 결정 격자 내에 형성되고, 상술된 결정층 (1) 의 전이 동작이 용이하게 된다. 구체적으로, 주성분으로서 안티몬 (Sb) 을 함유하는 칼코겐 화합물이 결정층 (2) 의 재료에 대해 언급될 수 있다. 결정층 (1) 이 게르마늄 (Ge) 및 텔루르 (Te) 를 주성분들로서 함유하는 칼코겐 화합물로 이루어지는 경우에, 결정층 (2) 은 주성분들로서 안티몬 (Sb) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물, 또는 주성분들로서 비스무트 (Bi) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물로 이루어지는 것이 바람직하다. 결정층 (2) 은 주성분들로서 안티몬 (Sb) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물로 이루어지는 것이 가장 바람직하다.
더 구체적으로, 1:1 의 비율로 게르마늄 (Ge) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물 (GeTe) 이 결정층 (1) 의 재료로서 사용되는 경우에, 2:3 의 비율로 안티몬 (Sb) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물 (Sb2Te3) 을 결정층 (2) 의 재료로서 사용하는 것이 바람직하다.
도 5a 내지 도 5c는, 결정층 (1) 의 재료에 대해 GeTe가 사용되고 또한 결정층 (2) 의 재료에 대해 Sb2Te3이 사용되는 경우의 결정 구조에서의 변화를 설명하기 위한 개략도들이며, 도 5a는 결정 구조 A 를 도시하고, 도 5b는 결정 구조 B 를 도시하며, 도 5c는 결정 구조 A 로부터 결정 구조 B 로의 (또는 그 반대의) 전이에서의 결정 구조를 도시한다.
도 5a에 도시된 바와 같이, 결정층 (1) 은 결정 구조 A 를 취하고, 게르마늄 원자들이 텔루르 원자들에 의해 구성된 NaCl-형 입방 격자의 중심으로부터 약간 벗어나게 위치된다. 따라서, NaCl-형 입방 격자의 코너들에 있는 텔루르 원자들과 게르마늄 원자들 사이에 캐비티 영역 (V1) 이 생성된다. 반면에, 도 5b에 도시된 바와 같이, 결정층 (1) 이 결정 구조 B 를 취하는 경우에, 게르마늄 원자들은, 코너들에 텔루르 원자들이 있고 이들 텔루르 원자들을 둘러싸는 3개의 표면들의 중심들에 텔루르 원자들이 위치된 정사면체 구조를 취하도록 위치되어 캐비티 영역들 (V2) 을 생성한다. 즉, 게르마늄 원자들의 위치들은 캐비티 영역들의 위치들과 대체된다. 이 방식으로, 결정 구조 B 의 게르마늄 원자들은 결정 구조 A 에서 생성되는 캐비티 영역 (V1) 내에 배열되고, 역으로, 결정 구조 A 의 게르마늄 원자들은 결정 구조 B 에서 생성되는 캐비티 영역들 (V2) 내에 배열된다. 이 배열로, 안정적인 결정 구조들이 서로 변경된다.
적층된 방향에서의 결정층들 (1 및 2) 의 각각의 결정 격자들의 수는, 그 수가 1 이상인 한 특별히 제한되지 않는다. 즉, 결정층들 (1 및 2) 의 각각은 1개의 층의 결정 격자에 의해 구성될 수 있거나, 또는 2개 이상의 층들의 결정 격자들에 의해 구성될 수 있다. 따라서, 결정층 (1) 을 구성하는 1개의 층의 결정 격자가 [1] 로서 표현되고 또한 결정층 (2) 을 구성하는 1개의 층의 결정 격자가 [2] 로서 표현되는 경우에, [12121212...] 과 같이 1개의 결정층이 교번하여 적층될 수 있거나, 또는 [11221122...] 과 같이 2개의 결정층들이 교번하여 적층될 수 있다.
적층된 방향에서의 각각의 결정층 (1) 내의 결정 격자들의 수는 적층된 방향에서의 각각의 결정층 (2) 내의 결정 격자들의 수와 매칭할 필요는 없다. 따라서, 결정층 (1) 과 결정층 (2) 사이의 결정 격자들의 수의 비율은 [122122122...] 과 같이 1:2 일 수 있고, 결정층 (1) 과 결정층 (2) 사이의 결정 격자들의 수의 비율은 [1222212222...] 과 같이 1:4 일 수 있다. 적층된 방향에서의 각각의 결정층 (1) 의 격자들의 수는 동일할 필요는 없고, 적층된 방향에서의 각각의 결정층 (2) 의 격자들의 수는 동일할 필요는 없다. 따라서, 이들 결정층들은, 예컨대 [122112122...] 의 순서로 적층될 수 있다.
그러나, 결정층 (1) 의 구성 원자들의 위치들이 가역적으로 대체되기 때문에, 적층된 방향에서의 각각의 결정층 (1) 의 결정 격자들의 수가 더 작은 경우에 코히어런스 (coherence) 가 우수하다. 결정 격자들의 더 작은 수로 고속 전이 동작이 수행될 수 있다. 이러한 특징을 고려하여, 각각의 결정층 (1) 은 1개의 층의 결정 격자들에 의해 구성되는 것이 바람직하다. 즉, 예컨대 [12121212...], [122122122...], 및 [1222212222...] 과 같이 각각의 결정층 (1) 을 배열하는 것이 바람직하다.
도 6은 메모리 셀 (MC) 과 기록 회로 (26) 및 판독 회로 (27) 사이의 접속의 관계를 설명하기 위한 개략도이다.
도 6에 도시된 바와 같이, 메모리 셀 (MC) 내에 포함된 초격자 적층체 (SL) 는 상부 전극 (4) 및 비트 라인 (BL) 을 통해 기록 회로 (26) 및 판독 회로 (27) 에 접속된다. 기록 회로 (26) 및 판독 회로 (27) 는 도 1에 도시된 데이터 입력/출력 회로 (25) 내에 포함된 회로 블록들이다.
기록 회로 (26) 는 리세트 회로 (26a) 및 세트 회로 (26b) 를 포함한다. 상술된 바와 같이, 결정층 (1) 이 결정 구조 A 로 있는 상태가 세트 상태이고, 결정층 (1) 이 결정 구조 B 로 있는 상태가 리세트 상태이다. 리세트 회로 (26a) 는 결정층 (1) 으로 하여금 결정 구조 A (세트 상태) 로부터 결정 구조 B (리세트 상태) 로 변화하게 한다. 반면에, 세트 회로 (26b) 는 결정층 (1) 으로 하여금 결정 구조 B (리세트 상태) 로부터 결정 상태 A (세트 상태) 로 변화하게 한다.
리세트 회로 (26a) 는, 결정층 (1) 이 결정 구조 A 로부터 결정 구조 B 로 변화하는데 필요한 E1을 초과하는 에너지를 초격자 적층체 (SL) 에 제공한다. 이 에너지는 리세트 전류 (Ireset) 에 의해 제공된다. 반면에, 세트 회로 (26b) 는, 결정층 (1) 이 결정 구조 B 로부터 결정 구조 A 로 변화하는데 필요한 E2를 초과하고 E1 미만인 에너지를 초격자 적층체 (SL) 에 제공한다. 이 에너지는 세트 전류 (Iset) 에 의해 제공된다. 초격자 적층체 (SL) 에 제공되는 에너지량은 초격자 적층체 (SL) 로 흘려지는 전류량에 의해 조정될 수 있다. 따라서, 이 예에서 Ireset > Iset 가 성립된다.
도 6에 도시된 바와 같이, 하부 전극 (3) 및 상부 전극 (4) 이 제공되어 적층된 방향으로 초격자 디바이스 (SL) 를 개재시키기 때문에, 트랜지스터 (T) 가 온 (on) 인 상태에서 기록 회로 (26) 를 사용함으로써 세트 전류 (Iset) 또는 리세트 전류 (Ireset) 가 초격자 적층체 (SL) 로 흐르는 경우에, 전류 흐름의 방향은 초격자 적층체 (SL) 의 적층된 방향에 평행하게 된다. 따라서, 에너지는 적층된 방향으로 초격자 적층체 (SL) 에 인가된다. 결과로서, 인가된 에너지는 결정 구조를 변화시키는데 효율적으로 사용된다.
한편, 종래의 벌크-형상 상변화 재료에 따르면, 인가된 에너지의 대부분은 엔트로피를 증가시키는데 소모되고, 적은 에너지만이 결정 구조를 변화시키는데 사용된다. 따라서, 종래의 고체-상태 메모리 디바이스는, 상변화를 야기하는데 비교적 큰 에너지가 필요하고 상변화를 위해 비교적 긴 시간이 필요하다는 문제점을 갖는다. 대조적으로, 본 실시형태에 따르면, 본 실시형태의 원자 배열이 코히어런스를 갖기 때문에, 인가된 에너지의 대부분이 결정 구조를 변화시키는데 사용된다. 따라서, 본 실시형태의 고체-상태 메모리 디바이스에 따르면, 결정 구조를 변화시키는데 필요한 에너지가 종래에 요구된 에너지보다 더 작다. 또한, 결정 구조를 변화시키는데 필요한 시간이 종래에 요구된 시간보다 더 짧다.
대략 70 nm의 히터 사이즈의 동일한 구조의 테스트 디바이스를 사용함으로써, 결정층 (1) 의 재료에 대해 GeTe를 사용하고 결정층 (2) 의 재료에 대해 Sb2Te3을 사용하는 초격자 적층체 (SL) 를 사용하는 경우, 및 종래의 벌크-형상 Ge2Sb2Te5 조성의 칼코게나이드 화합물을 사용하는 경우에 대해 각각 상변화 속도가 측정된다. 결과로서, 벌크-형상 칼코게나이드 화합물은 대략 200 내지 300 ns의 상변화 속도를 갖고, 초격자 적층체 (SL) 는 종래 속도의 대략 1/5 내지 1/8인 대략 30 내지 40 ns의 고성능을 갖는 것이 확인된다. 이 결과는, 초격자 적층체 (SL) 가 사용되는 경우에, 결정 구조 A 와 결정 구조 B 사이의 전이가, 종래의 벌크-형상 칼코게나이드 화합물이 사용되는 경우의 비결정과 결정 사이의 전이의 속도보다 현저히 더 높은 속도로 이루어지는 것을 나타낸다. 초격자 적층체 (SL) 를 사용하는 고체-상태 메모리 디바이스는 세트 시간 및 리세트 시간에서 전류 펄스 폭을 상당히 짧게 할 수 있고, 고속 동작을 달성할 수 있다. 따라서, 실질적인 전력 소모가 크게 감소될 수 있다.
판독 회로 (27) 는, 결정층 (1) 으로 하여금 결정 구조를 변화하게 하지 않으면서, 초격자 적층체 (SL) 에 판독 전류 (Iread) 를 흘리도록 기능한다. 상술된 바와 같이, 결정 구조 A 에서 전기 저항은 비교적 낮고, 결정 구조 B 에서 전기 저항은 비교적 높다. 따라서, 트랜지스터 (T) 가 온인 상태에서 초격자 적층체 (SL) 에 판독 전류 (Iread) 를 흘림으로써 전기 저항이 측정되는 경우에, 결정층 (1) 이 결정 구조 A 를 갖는지 또는 결정 구조 B 를 갖는지가 결정될 수 있다. 따라서, 판독 전류 (Iread) 에 의해 초격자 적층체 (SL) 에 제공되는 에너지는 E2 이하이도록 설정된다. 즉, 전류는 Iread << Iset 로서 설정된다. 따라서, 판독 전류 (Iread) 가 초격자 적층체 (SL) 로 흘려지더라도, 결정층 (1) 의 결정 구조는 변화되지 않는다. 즉, 비파괴적인 판독이 수행된다.
상술된 바와 같이, 제 1 실시형태에서, 복수의 메모리 셀들 (MC) 이 매트릭스 형상으로 레이아웃되고, 메모리 셀 (MC) 내에 포함된 메모리 엘리먼트로서 초격자 적층체 (SL) 가 적층 방향으로 전극들 (3 및 4) 사이에 개재된다. 따라서, 대-용량 고체-상태 메모리 디바이스가 DRAM (Dynamic Random Access Memory) 등의 방식과 유사한 방식으로 제공될 수 있다. 비트 라인 (BL) 을 통해 미리 결정된 에너지가 인가되지 않는 한 초격자 적층체 (SL) 내에 포함된 결정층 (1) 의 결정 구조가 전이되지 않기 때문에, DRAM과 다르게, 메모리는 비휘발성 데이터로서 데이터를 저장할 수 있다. 제 1 실시형태의 초격자 적층체 (SL) 에 따르면, 종래의 PRAM에 의해 요구되는 에너지보다 더 작은 에너지로 결정 구조가 고속으로 전이된다. 따라서, 저전력 소모 및 고속 동작 양자 모두가 달성될 수 있다.
다음으로, 메모리 셀들 (MC) 의 디바이스 구성이 설명된다.
도 7a 및 도 7b는 제 1 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하며, 도 7a는 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고, 도 7b는 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이다.
도 7a 및 도 7b에 도시된 메모리 셀들 (MC) 은, 반도체 기판 (100) 의 주면 (main surface) 에 수직한 방향으로 반도체 기판 (100) 의 일부로서 돌출된 실리콘 필라들 (100a) 을 채널들로서 갖는 수직형 MOS 트랜지스터들 (T), 및 그 트랜지스터 (T) 의 소스 또는 드레인 중 하나에 접속된 초격자 적층체들 (SL) 을 포함한다. P-형 불순물이 높이 방향으로 실리콘 필라들 (100a) 의 중심에서 도핑된다.
X 방향으로 인접한 실리콘 필라들 (100a) 은, Y 방향으로 연장된 엘리먼트 분리 영역들 (102) 및 게이트 전극들 (105) (워드 라인들 (WL)) 에 의해 분리된다. Y 방향으로 인접한 실리콘 필라들 (100a) 은 층간 절연막 (107) 에 의해 분리된다. 실리콘 필라들 (100a) 의 주위는 게이트 절연막들 (104) 을 통해 게이트 전극들 (105) 에 의해 커버된다. 이들 게이트 전극들 (105) 중에서, X 방향으로 인접한 실리콘 필라들 (100a) 을 커버하는 부분들은 서로 단락된다. 반면에, Y 방향으로 인접한 실리콘 필라들 (100a) 을 커버하는 부분들은 층간 절연막 (107) 에 의해 서로 분리된다.
Y 방향으로 연장된 N-형 확산층들 (103) 이 실리콘 필라들 (100a) 의 하부 부분들에 제공된다. X 방향으로 인접한 N-형 확산층들 (103) 은 엘리먼트 분리 영역들 (102) 에 의해 분리된다. N-형 확산층들 (106) 이 실리콘 필라들 (100a) 의 상부 부분들에 제공된다. 이 배열로, 미리 결정된 전압이 게이트 전극들 (105) 에 인가되는 경우에, 채널들로서 실리콘 필라들 (100a) 을 갖는 수직형 MOS 트랜지스터들 (T) 이 턴온되고, N-형 확산층들 (103) 및 N-형 확산층들 (106) 이 도전성 상태로 된다.
N-형 확산층들 (106) 의 상부면들은 접촉 플러그들 (108) 에 접속된다. 접촉 플러그들 (108) 및 층간 절연막 (107) 의 상부면들은 평탄한 표면을 구성한다. 층간 절연막 (107) 상에 층간 절연막 (109) 이 제공된다. 층간 절연막 (109) 내에 스루-홀들 (109a) 이 각각 형성되고, 측벽 절연막들 (110) 이 제공되어 스루-홀들 (109a) 의 내벽들을 각각 커버한다. 측벽 절연막들 (110) 에 의해 둘러싸인 원통형 영역들 내에 히터 전극들 (111) 이 각각 매립된다. 히터 전극들 (111) 의 각각은 도 3에 도시된 하부 전극 (3) 으로서 기능한다. 히터 전극들 (111) 의 하부 부분들은 접촉 플러그들 (108) 에 각각 접속된다.
층간 절연막 (109), 측벽 절연막들 (110), 및 히터 전극들 (111) 의 상부면은 평탄한 표면을 형성한다. Y 방향으로 연장된 상부 전극들 (112) (비트 라인들 (BL)) 및 초격자 적층체들 (SL) 이 층간 절연막 (109) 상에 제공된다. 제 1 실시형태에서, 초격자 적층체들 (SL) 의 적층된 표면의 각각은 평탄한 표면이고, 반도체 기판 (100) 의 주면과 실질적으로 평행하다. 상부 전극들 (112) 의 각각은 도 3에 도시된 상부 전극 (4) 에 대응한다. 상부 전극들 (112) 로 형성된 층간 절연막 (109) 의 전체 표면 상에 보호 절연막 (113) 이 제공된다. 보호 절연막 (113) 의 상부면 상에 층간 절연막 (114) 이 제공된다.
제 1 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성은 상술된 바와 같다. 제 1 실시형태에서, 초격자 적층체들 (SL) 의 적층된 표면이 평탄한 표면이기 때문에, 현저히 작은 수의 결정 디스오더들을 갖는 초격자 적층체들 (SL) 이 용이하게 형성될 수 있다. 측벽 절연막들 (110) 에 의해 둘러싸인 영역들 내에 히터 전극들 (111) 이 각각 매립되기 때문에, 히터 전극들 (111) 의 각각의 직경은 리소그래피의 해상도 제한보다 더 작게 이루어질 수 있다. 결국, 히터 전극 (111) 및 상부 전극 (112) 에 대향하는 영역에서 전류 경로가 제한될 수 있고, 상변화 영역이 작게 이루어질 수 있으며, 따라서 세트 전류 및 리세트 전류를 더 감소시킬 수 있다.
다음으로, 제 1 실시형태에 따른 메모리 셀들 (MC) 의 제조 프로세스가 설명된다.
도 8 내지 도 17은 제 1 실시형태에 따른 메모리 셀들 (MC) 의 제조 프로세스를 도시하는 프로세스도들이다. 도 8a, 도 9a, 도 10a, 및 도 11a는 개략적인 평면도들이고, 도 8b, 도 10b, 및 도 11b는 라인 A-A (Y 방향) 을 따르는 개략적인 단면도들이다. 도 9b, 도 10c, 및 도 11c는 라인 B-B (X 방향) 를 따르는 개략적인 단면도들이다.
먼저, P-형 불순물들이 도핑된 반도체 기판 (100) 이 준비되고, 도 8a 및 도 8b에 도시된 바와 같이 반도체 기판 (100) 의 표면 상에 아일랜드-형상 마스크 질화물 막들 (101) 이 형성된다. 바람직하게, 마스크 질화물 막 (101) 의 각각의 직경은 대략 50 nm이고, 서로 인접한 마스크 질화물 막들 (101) 사이의 간격은 대략 50 nm이다. 다음으로, 마스크 질화물 막들 (101) 을 사용함으로써 반도체 기판 (100) 이 대략 200 nm 만큼 에칭되어, 반도체 기판 (100) 상에 실리콘 필라들 (100a) 을 형성한다.
다음으로, 도 9a 및 도 9b에 도시된 바와 같이, X 방향으로 인접한 실리콘 필라들 (100a) 사이에 위치된 반도체 기판 (100) 내에 Y 방향으로 연장된 엘리먼트 분리 트렌치들이 형성된다. 이들 트렌치들이 실리콘 산화물 막들로 매립되어, 엘리먼트 분리 영역들 (102) 을 형성한다.
다음으로, 도 10a 내지 도 10c에 도시된 바와 같이, 인 (phosphorus) 과 같은 N-형 불순물들이 반도체 기판 (100) 에 이온 주입된다. 결과로서, 실리콘 필라들 (100a) 사이에 노출된 반도체 기판 (100) 의 표면 내에 N-형 확산층들 (103) 이 형성된다. 불순물에 대해 인이 사용되는 경우에, 대략 2×1015 atoms/cm2 의 도즈량이면 충분하다. 그 후, 활성 가열 프로세스가 수행되어, 반도체 기판 (100) 의 종방향 (두께 방향) 및 횡방향 (주면에 평행한 방향) 으로 N-형 불순물들을 확산시킨다. 결과로서, N-형 불순물들은 실리콘 필라들 (100a) 의 하부 부분으로 확산되고, Y 방향으로 연장된 N-형 확산층들 (103) 이 형성된다.
다음으로, 도 11a 내지 도 11c에 도시된 바와 같이, 열 산화 프로세스가 수행되어, 실리콘 필라들 (100a) 의 측면들 상에 실리콘 산화물 막으로 이루어진 게이트 절연막들 (104) 을 형성한다. 본 발명에서, 게이트 절연막들 (104) 의 재료에 대해 실리콘 산화물 막을 사용하는 것은 필수가 아니며, 실리콘 질화물 막과 같은 다른 절연 재료들 및 HfSiON과 같은 고유전율 막이 사용될 수 있다.
다음으로, N-형 불순물들이 도입된 다결정 실리콘 막이 전체 표면 상에 증착됨으로써, 실리콘 필라들 (100a) 사이에 다결정 실리콘 막이 매립된다. 다결정 실리콘 막이 에칭 백되어 마스크 질화물 막들 (101) 의 상부 부분을 노출시킨다. 또한, X 방향으로 연장된 마스크 패턴 (미도시) 을 사용함으로써 다결정 실리콘 막이 패터닝된다. 결과로서, X 방향으로 연장된 게이트 전극들 (105) 이 형성된다. Y 방향으로 인접한 게이트 전극들 (105) 사이의 간격은 대략 15 nm로 설정될 수 있다. 게이트 전극들 (105) 의 재료는 N-형 불순물들이 도입된 다결정 실리콘으로 제한되지 않고, 내화 금속 (refractory metal) 이 사용될 수 있다.
다음으로, 마스크 질화물 막들 (101) 이 제거되고, 도 12a 및 도 12b에 도시된 바와 같이, 인과 같은 N-형 불순물들이 이온 주입되며, 그 후 활성 가열 프로세스가 수행됨으로써, 실리콘 필라들 (100a) 의 상부 부분 상에 그리고 실리콘 필라들 (100a) 사이에 위치된 반도체 기판 (100) 의 표면 상에 N-형 확산층들 (106) 을 형성한다. 불순물에 대해 인이 사용되는 경우에, 대략 2×1015 atoms/cm2 의 도즈량이면 충분하다. 결과로서, 실리콘 필라들 (100a) 의 상부 부분 및 하부 부분에서 N-형 확산층들 (103 및 106) 이 형성되어 소스 또는 드레인이 된다. 도 12a는 Y 방향의 단면을 도시하고, 도 12b는 X 방향의 단면을 도시한다.
다음으로, 도 13에 도시된 바와 같이, 층간 절연막 (107) 이 전체 표면 상에 형성되고, 층간 절연막 (107) 내에 접촉 홀들 (107a) 이 형성됨으로써, N-형 확산층들 (106) 을 노출시킨다. 접촉 홀들 (107a) 의 내부를 포함하는 전체 표면 상에 티타늄 막, 티타늄 질화물 막, 및 텅스텐 막이 순차적으로 형성되고, 그 후 층간 절연막 (107) 상의 이들 도전성 막들은 CMP 방법을 이용함으로써 제거된다. 결과로서, N-형 확산층들에 접속된 접촉 플러그들 (108) 이 접촉 홀들 (107a) 내에 매립된다. N-형 도핑된 실리콘 막이 접촉 플러그들 (108) 의 재료에 대해 사용될 수 있다.
다음으로, 도 14에 도시된 바와 같이, 층간 절연막 (107) 상에 대략 40 nm의 막두께로 층간 절연막 (109) 이 형성된다. 층간 절연막 (109) 내에 스루-홀들 (109a) 이 형성됨으로써 접촉 플러그들 (108) 을 노출시킨다.
다음으로, 도 15에 도시된 바와 같이, 절연막이 전체 표면 상에 형성되고, 이 막이 에칭 백되어 스루-홀 (109a) 의 내벽들을 각각 커버하는 측벽 절연막들 (110) 을 형성한다. 실리콘 질화물 막 및 실리콘 산화물 막이 측벽 절연막들 (110) 의 재료에 대해 사용될 수 있고, 막두께는 대략 15 nm일 수 있다. 이 경우에, 스루-홀들 (109a) 의 개구 직경이 40 nm이면 측벽 절연막들 (110) 에 의해 둘러싸인 원통형 영역들 (110a) 의 직경이 10 nm가 된다.
다음으로, 측벽 절연막들 (110) 에 의해 둘러싸인 영역들 (110a) 을 포함하는 전체 표면 상에 티타늄 질화물 막이 형성되고, CMP 방법에 의해 이 막이 연마되어 층간 절연막 (109) 상의 티타늄 질화물 막을 제거한다. 결과로서, 접촉 플러그들 (108) 에 접속된 히터 전극들 (111) 이 영역들 (110a) 내에 각각 매립된다. 히터 전극들 (111) 의 재료는 티타늄 질화물 막으로 제한되지 않는다. 결국, 리소그래피의 해상도 제한의 직경보다 더 작은 직경을 갖는 히터 전극들 (111) 이 형성될 수 있다.
다음으로, 도 16에 도시된 바와 같이, 평탄화된 층간 절연막 (109) 의 표면들 상에 초격자 적층체 (SL) 가 적층된다. 초격자 적층체 (SL) 의 구성은 도 3을 참조하여 설명된 바와 같고, 결정층 (1) 및 결정층 (2) 이 교번하여 적층된다. 초격자 적층체 (SL) 의 막 형성은 도 18에 도시된 분자-빔 에피택시 디바이스를 사용함으로써 수행될 수 있다.
도 18은 분자-빔 에피택시 디바이스의 구성을 도시하는 개략적인 단면도이다.
도 18에 도시된 분자-빔 에피택시 디바이스는 진공 챔버 (30), 진공 챔버 (30) 의 내부를 감압시키는 감압 디바이스 (31), 진공 챔버 (30) 내에 제공되는 스테이지 (32), 및 2개의 소스들 (41 및 42) 을 포함한다. 소스 (41) 는 GeTe이고, 소스 (42) 는 Sb2Te3이다. 소스들 (41 및 42) 에 대해 셔터들 (41a 및 42a) 이 각각 제공됨으로써, 소스 화합물의 조사 (irradiation) 의 유무를 개별적으로 선택하는 것을 가능하게 한다. 소스들 (41 및 42) 의 각각과 반도체 기판 (100) 사이의 거리는 100 mm 이상인 것이 바람직하다. 이는, 소스들 (41 및 42) 의 각각과 반도체 기판 (100) 사이의 거리가 먼 경우에 조사 시간에 의한 적층량의 제어성이 개선되고, 적층된 막의 균일성이 개선되기 때문이다. 또한, 기판 표면 상의 원자 안정 위치에 대한 열 이동 효과 (thermal migration effect) 가 커지게 되고, 이는 각각의 층을 결정화하는데 유리하게 된다. 이 효과는, 소스들 (41 및 42) 의 각각과 반도체 기판 (100) 사이의 거리를 100 mm 이상으로 증가시킴으로써 다소 획득될 수 있고, 이 거리를 대략 200 mm로 증가시킴으로써 더 충분하게 획득될 수 있다. 그러나, 소스들 (41 및 42) 의 각각과 반도체 기판 (100) 사이의 거리가 커지게 되는 경우에는 디바이스가 커지게 된다. 따라서, 이점을 고려하여, 소스들 (41 및 42) 의 각각과 반도체 기판 (100) 사이의 거리는 50 내지 250 mm인 것이 이상적이다.
도 18에 도시된 분자-빔 에피택시 디바이스를 사용하는 초격자 적층체 (SL) 의 막 형성 방법은 다음과 같다.
먼저, 도 15에 도시된 프로세스 이후의 반도체 기판 (100) 이 스테이지 (32) 상에 탑재되고, 그 후 감압 디바이스 (31) 를 사용함으로써 진공 챔버 (30) 의 내부가 미리 결정된 진공도로 감압된다. 반도체 기판 (100) 의 온도는 100 ℃ 이상 400 ℃ 이하로 설정되는 것이 바람직하고, 대략 300 ℃인 것이 더 바람직하다. 이는, 온도가 100 ℃ 미만인 경우에는 Sb2Te3이 결정화되지 않고 비결정 상태로 되며, 온도가 400 ℃를 초과하는 경우에는 Sb2Te3과 같은 구성 원자가 승화하기 때문이다. 이 상태에서, 셔터 (42a) 가 열리고 셔터 (41a) 는 닫힌 상태로 유지된다. 따라서, 소스 (42) 의 Sb2Te3이 조사됨으로써, 층간 절연막 (109) 상에 Sb2Te3 화합물을 형성한다. 적층 방향으로의 Sb2Te3 화합물의 c-축의 배향은 막이 형성된 직후에는 충분하지 않다. 그러나, 막 두께가 증가할 때마다, 적층 방향으로의 c-축의 배향 강도가 강화된다. 막 두께가 5 nm 이상이 되는 경우에, 결정의 c-축은 적어도 표면 부분에서 적층 방향으로 배향된다. 결과로서, 제 1 층으로서의 결정층 (2) 의 막 형성이 완료된다.
다음으로, 셔터 (41a) 가 열리고 셔터 (42a) 가 닫힌다. 따라서, 소스 (41) 의 GeTe가 결정층 (2) 에 조사됨으로써, GeTe 화합물을 형성한다. 이때, 언더라잉 층이 되는 결정층 (2) 의 적어도 표면 부분에서 적층 방향으로 결정의 c-축이 배향되기 때문에, 결정층 (2) 의 표면 상에 형성된 GeTe 화합물의 막은 (111)-면이 된다. 이 방식으로 GeTe 화합물이 미리 결정된 막 두께로 형성되는 경우에, 제 1 층으로서의 결정층 (1) 의 막 형성이 완료된다. 결정층 (1) 의 결정 격자는 단지 1개의 층인 것이 바람직하다. 이 경우에, 막 두께는 대략 1.8 nm가 된다.
다음으로, 셔터 (42a) 가 열리고 셔터 (41a) 가 닫힌다. 따라서, 소스 (42) 의 Sb2Te3가 결정층 (1) 에 조사됨으로써, Sb2Te3 화합물을 형성한다. 이때, 언더라잉 층이 되는 결정층 (1) 의 적층된 표면이 (111)-배향되기 때문에, 적층된 표면의 표면 상에 형성된 Sb2Te3 화합물의 c-축의 막은 적층 방향으로 배향된다. 이 방식으로 Sb2Te3 화합물이 미리 결정된 막 두께로 형성되는 경우에, 제 2 층으로서의 결정층 (2) 의 막 형성은 완료된다. 제 2 층 이후의 결정층 (2) 의 결정 격자는 단지 1개의 층인 것이 바람직하다. 이 경우에, 막 두께는 대략 1.8 nm가 된다.
그 후, 결정층 (1) 의 막 형성 및 결정층 (2) 의 막 형성이 교번하여 수행된다. 결과로서, 층간 절연막 (109) 의 표면들 상에 교번하여 형성된 결정층 (1) 및 결정층 (2) 을 갖는 초격자 적층체 (SL) 가 형성된다. 초격자 적층체 (SL) 의 형성 방법은 분자-빔 에피택시 방법으로 제한되지 않고, ALD 방법 등이 또한 사용될 수 있다.
초격자 적층체 (SL) 의 막 형성은 결정층 (2) 으로부터 시작되고, 제 1 층이 되는 결정층 (2) 의 막 두께는 다른 결정층들의 막 두께보다 더 크게 설정된다. 이는, 결정층 (2) 을 구성하는 Sb2Te3의 c-축이 적층 방향으로 강하게 배향되도록 설정하는 목적을 위한 것이다. 이 설정은 이후 상세히 설명된다.
다음으로, 도 17a 및 도 17b에 도시된 바와 같이, 초격자 적층체 (SL) 의 표면 상에 티타늄 질화물 막이 형성되고, 그 후 패터닝이 수행되어, Y 방향으로 연장된 상부 전극들 (112) 을 형성한다. 상부 전극 (112) 은 도 3에 도시된 상부 전극 (4) 에 대응한다. X 방향으로 인접한 상부 전극들 (112) 은 대략 100 nm의 피치로 설정될 수 있다. 상부 전극들 (112) 의 막 두께는 30 nm일 수 있다. 막 형성을 위해 스퍼터링 방법이 사용될 수 있다. 이 경우에, 막 형성 온도는 대략 200 ℃로 억제될 수 있다. 상부 전극들 (112) 을 형성하기 위해 CVD 방법 및 ALD 방법이 사용될 수 있지만, 초격자 적층체 (SL) 를 손상시키는 것을 피하기 위해 상부 전극들 (112) 은 400 ℃ 이하의 온도에서 형성될 필요가 있다. 도 17a는 Y 방향의 단면을 도시하고, 도 17b는 X 방향의 단면을 도시한다.
도 17c는 도 17a의 영역 (C) 의 확대된 단면도이다.
도 17c에 도시된 바와 같이, 초격자 적층체 (SL) 의 적층 시작 표면으로서의 하부면이 히터 전극 (111) 과 접촉하고, 초격자 적층체 (SL) 의 적층 중단 표면으로서의 상부 표면이 상부 전극 (112) 과 접촉한다. 이 배열로, 이들 전극들을 통해 초격자 적층체 (SL) 로 전류가 통과되는 경우에, 전류는 초격자 적층체 (SL) 의 적층 방향으로 흐른다.
그 후, 도 7a 및 도 7b에 도시된 바와 같이, 실리콘 질화물 막으로 이루어진 보호 절연막 (113) 이 전체 표면 상에 형성되고, 실리콘 산화물 막으로 이루어진 층간 절연막 (114) 이 전체 표면 상에 형성됨으로써, 제 1 실시형태에 따른 메모리 셀 (MC) 을 완성한다. 보호 절연막 (113) 은, 초격자 적층체 (SL) 로의 산소의 진입을 방지함으로써 초격자 적층체 (SL) 의 열화를 방지하도록 기능한다. 초격자 적층체 (SL) 의 종단이 패터닝에 의해 노출된 이후에, 산화 분위기에서의 열 프로세스 및 실리콘 산화물 막으로서의 층간 막에 포함된 산소가 초격자 적층체 (SL) 에 진입하고, 적층 계면으로 확산하며, 초격자 적층체 (SL) 의 성능을 열화시킨다. 보호 절연막 (113) 에 대해 소량의 산소를 함유하는 막이 바람직하고, 치밀한 막 (dense film) 이 적합하다. 보호 절연막 (113) 을 형성하기 위해 플라즈마 CVD 방법이 사용되는 것이 바람직하다. 층간 절연막 (114) 의 재료로서 BPSG 막, SOD 막 등이 또한 사용될 수 있다. 어떠한 경우에도, 초격자 적층체 (SL) 가 형성된 이후에, 프로세스 온도는 400 ℃ 이하일 필요가 있다.
결정층 (2) 으로부터 시작하여 초격자 적층체 (SL) 를 형성하는 것의 중요성, 및 제 1 층으로서의 결정층 (2) 을 다른 결정층들의 두께보다 더 큰 두께로 설정하는 것의 중요성이 다음으로 설명된다.
제 1 층으로서의 결정층 (2) 은 입방 결정으로서의 결정층 (1) 의 적층된 표면을 (111)-배향시키는 기능을 갖는다. 적층된 표면이 (111)-배향되는 경우에 결정층 (1) 은 최소의 에너지로 전이한다. 따라서, 초격자 적층체 (SL) 를 포함하는 메모리 셀 (MC) 의 디바이스 특성을 증가시키기 위해, 입방 결정으로서의 결정층 (1) 의 적층된 표면은 (111)-배향될 필요가 있다. 그러나, 상술된 GeTe 화합물과 같은, 결정 구조가 전이하는 재료가, 스퍼터링 방법, 분자-빔 에피택시 (MBE) 방법, ALD 방법, 또는 CVD 방법과 같은 기체-상 성장 방법을 이용함으로써 증착되는 경우에도, 언더라잉 층의 상태에 따라 (111)-면이 적층된 표면이 되지 않는다. 이들 문제점들을 해소하기 위해, 초격자 적층체 (SL) 의 형성은 결정층 (2) 으로부터 시작되고, 제 1 층으로서의 결정층 (2) 은 다른 결정층들의 두께보다 더 큰 두께로 설정된다.
즉, 초격자 적층체 (SL) 의 형성이 결정층 (2) 으로부터 시작되고 또한 제 1 층으로서의 결정층 (2) 이 다른 결정층들의 두께보다 더 큰 두께로 설정되는 경우에, 결정층 (2) 은 결정층 (1) 에 대한 배향층으로서 기능하고, 결정층 (1) 의 적층된 표면은 (111)-면이 된다.
도 19a는 c-축 배향된 결정층 (2) 을 도시하고, 도 19b는 결정층 (1) 의 (111)-면을 도시한다.
도 19a에 도시된 바와 같이, 6각형 결정으로서 결정층 (2) (Sb2Te3) 이 c-축 배향되는 경우에, 적층된 표면 (2a) 은 6각형이 된다. 따라서, c-축 배향된 결정층 (2) 의 표면 상에 NaCl 입방 결정으로서 결정층 (1) (GeTe) 이 증착되는 경우에, 도 19b에 도시된 (111)-면은 적층된 표면 (1a) 이 된다. 즉, 도 19b에 도시된 바와 같이, 입방 결정의 (111)-면이 삼각형이기 때문에, 이 표면은, c-축 배향된 결정층 (2) 의 적층된 표면 (2a) 에 매칭한다 (도 19a에 도시된 참조 문자 (1a) 참조). 따라서, c-축 배향된 결정층 (2) 의 표면 상에 입방 결정으로서 결정층 (1) 이 증착되는 경우에, (111)-면이 적층된 표면 (1a) 이 된다. 반면에, 배향층으로서 기능하는 이 결정층 (2) 이 존재하지 않는 경우에, 결정층 (1) 은 예컨대 (100)-표면으로 배향된다. 이 경우에, 초격자 적층체 내에 다수의 격자 디스오더들이 형성된다.
Sb2Te3 화합물이 스퍼터링 방법, 분자-빔 에피택시 방법, ALD 방법, 또는 CVD 방법과 같은 기체-상 성장 방법에 의해 증착되는 경우에, c-축은 적층 방향으로 배향된다. 그러나, 막 형성 직후에, c-축은 적층 방향으로 만족스럽게 배향되지 않는다. 막 두께가 증가할 때마다, 적층 방향으로의 c-축의 배향 강도가 증가한다. 구체적으로, 제 1 층으로서의 결정층 (2) 의 막 두께는 3 nm 이상인 것이 바람직하고, 5 nm 이상인 것이 더 바람직하다. 이는, 제 1 층으로서의 결정층 (2) 의 막 두께가 3 nm 미만인 경우에, c-축에 대한 결정층 (2) 의 배향 강도가 불충분하게 되어, 결과로서, 결정층 (1) 의 적층된 표면을 (111)-배향시키는 기능이 충분하게 획득될 수 없기 때문이다. 제 1 층으로서의 결정층 (2) 의 막 두께가 5 nm 이상인 경우에, c-축에 대한 결정층 (2) 의 배향 강도가 충분하게 되고, 결과로서, 결정층 (1) 의 적층된 표면이 거의 완전하게 (111)-배향될 수 있다. 이 관점으로부터, 제 1 층으로서의 결정층 (2) 의 막 두께는 과도하게 클 필요가 없다. 따라서, 제 1 층으로서의 결정층 (2) 의 막 두께가 5 nm 이상이고 10 nm 이하인 것이 특히 바람직하다.
제 2 층 이후로서의 결정층 (2) 은 적층된 표면이 (111)-배향된 결정층 (1) 의 표면 상에 형성된다. 따라서, 결정층 (2) 은 즉시 c-축 배향된다. 결국, 제 2 층 이후로서의 결정층 (1) 은 또한 (111)-배향된 적층된 표면을 가질 수 있다.
본 발명에서, 초격자 적층체 (SL) 의 제 1 층이 Sb2Te3으로 이루어진 결정층 (2) 인 것은 필수적이지 않다.
본 발명의 제 2 실시형태에 따른 메모리 셀들 (MC) 의 구성이 다음으로 설명된다.
도 20a 내지 도 20c는 제 2 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하며, 도 20a는 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고, 도 20b는 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이며, 도 20c는 도 20a에 도시된 영역 (C) 의 확대된 단면도이다.
도 20a 및 도 20b에 도시된 메모리 셀들 (MC) 은, 층간 절연막 (109) 으로부터의 상부 부분의 구성에서, 도 7a 및 도 7b에 도시된 (제 1 실시형태에 따른) 메모리 셀들 (MC) 과 상이하다. 제 2 실시형태에 따른 메모리 셀들 (MC) 의 다른 특징들은 제 1 실시형태의 특징들과 동일하며, 유사한 엘리먼트들은 유사한 번호들에 의해 표시되고, 그 엘리먼트들의 불필요한 설명들은 생략될 것이다.
제 2 실시형태에서, 층간 절연막 (109) 상에 층간 절연막들 (201) 이 제공되고, 초격자 적층체 (SL) 의 부분들 및 상부 전극들 (202) 의 일부는 층간 절연막들 (201) 내에 제공된 스루-홀 (201a) 내에 매립된다. 더 구체적으로, 초격자 적층체 (SL) 의 각각의 적층된 표면은 스루-홀 (201a) 의 내벽 및 저면을 따라 제공된다. 또한, 초격자 적층체 (SL) 에 의해 둘러싸인 영역 내에 상부 전극 (202) 이 제공된다. 초격자 적층체 (SL) 및 상부 전극 (202) 은 Y 방향으로 연장된다.
제 2 실시형태에 따르면, 초격자 적층체 (SL) 의 적층된 표면들은 스루-홀 (201a) 의 내벽 및 저면을 따라 제공된다. 히터 전극 (111) 및 상부 전극 (202) 의 대향되는 영역을 더 감소시키고 이 영역에서 전류 경로를 제한시킴으로써, 전류 밀도가 증가될 수 있고 상변화 영역이 감소될 수 있다. 따라서, 더 소량의 전류를 사용함으로써 재기록이 고속으로 수행될 수 있다. 초격자 적층체 (SL) 가 건식 에칭에 의해 패터닝되는 경우에, 노출되는 부분은 때때로 손상된다. 그러나, 본 구성에서, 다른 셀들로부터 상부 전극 (202) 및 초격자 적층체 (SL) 를 분리시키기 위한 에칭 영역은 스루-홀 (201a) 의 높이 만큼 상변화 영역으로부터 멀리-위치된다. 따라서, 이는 노출되는 부분이 에칭에 의해 쉽게 영향을 받지 않는다는 장점을 갖는다.
제 2 실시형태에 따른 메모리 셀들 (MC) 의 제조 프로세스는 다음과 같다.
먼저, 도 8 내지 도 15에 도시된 프로세스들이 수행된 이후에, 도 21에 도시된 바와 같이, 실리콘 질화물 막으로 이루어진 층간 절연막들 (201) 이 형성되고, 패터닝이 수행되어 스루-홀들 (201a) 을 형성함으로써, 히터 전극들 (111) 의 상부면들을 노출시킨다. 층간 절연막 (201) 은 대략 40 nm의 막 두께를 갖고, 스루-홀들 (201a) 은 대략 30 nm의 직경 (D0) 을 갖는다.
다음으로, 도 22에 도시된 바와 같이, 스루-홀들 (201a) 의 내부를 포함하는 전체 표면 상에 초격자 적층체 (SL) 가 형성된다. 결과로서, 초격자 적층체 (SL) 는 스루-홀들 (201a) 의 저면 및 내벽을 따라 적층된다. 그러나, 제 2 실시형태에서, 초격자 적층체 (SL) 의 막 두께는 스루-홀들 (201a) 이 초격자 적층체 (SL) 로 완전히 매립되지 않도록 제어된다. 초격자 적층체 (SL) 의 막 두께는 대략 8 nm로 설정된다. 제 2 실시형태에서, 초격자 적층체 (SL) 는 ALD 방법에 의해 형성되는 것이 바람직하다. 기본 막 형성 방법은 제 1 실시형태에서 설명된 바와 같으며, 막 형성이 결정층 (2) 으로부터 시작되고 제 1 층으로서의 결정층 (2) 의 막 두께가 다른 결정층들의 막 두께보다 더 큰 것이 바람직하다.
도 20a 및 도 20b에 도시된 바와 같이, 초격자 적층체 (SL) 의 표면 상에 티타늄 질화물 막이 형성되고, 패터닝이 수행됨으로써, Y 방향으로 연장된 상부 전극들 (202) 을 형성한다. 상부 전극들 (202) 은 30 nm의 막 두께를 갖는다. 막 형성은 ALD 방법에 의해 수행될 수 있다. 따라서, 도시되지는 않았지만, 실리콘 질화물 막으로 이루어진 보호 절연막이 전체 표면 상에 형성된다. 그 후, 실리콘 산화물 막으로 이루어진 층간 절연막이 형성됨으로써, 제 2 실시형태에 따른 메모리 셀들 (MC) 을 완성한다.
본 발명의 제 3 실시형태에 따른 메모리 셀들 (MC) 의 구성이 다음으로 설명된다.
도 23a 내지 도 23c는 제 3 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하며, 도 23a는 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고, 도 23b는 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이며, 도 23c는 도 23a에 도시된 영역 (C) 의 확대된 개략적인 단면도이다.
도 23a 및 도 23b에 도시된 메모리 셀들 (MC) 은, 층간 절연막들 (201) 로부터의 상부 부분의 구성에서, 도 20a 및 도 20b에 도시된 (제 2 실시형태에 따른) 메모리 셀들 (MC) 과 상이하다. 제 3 실시형태에 따른 메모리 셀들 (MC) 의 다른 특징들은 제 2 실시형태의 특징들과 동일하며, 따라서 유사한 엘리먼트들은 유사한 참조 번호들에 의해 표시되며, 그 엘리먼트들의 불필요한 설명들은 생략될 것이다.
제 3 실시형태에서, 층간 절연막 (201) 의 상부면들은 평탄화되고, 평탄화된 층간 절연막 (201) 상에 제 2 상부 전극들 (301) (비트 라인들 (BL)) 이 제공된다. 제 2 상부 전극들 (301) 은, 스루-홀들 (201a) 내에 매립된 상부 전극들 (202) 및 초격자 적층체들 (SL) 과 접촉하고, Y 방향으로 연장된다. 제 2 실시형태의 방식과 유사한 방식으로, 전류 경로를 제한시킴으로써 전류 밀도가 증가될 수 있고 상변화 영역이 감소될 수 있다. 따라서, 더 소량의 전류를 사용함으로써 재기록이 고속으로 수행될 수 있다. 제 3 실시형태에서, 상부 전극들 (202) 및 초격자 적층체들 (SL) 은 CMP 방법에 의해 분리된다. 따라서, 에칭에 의한 분리와 비교하면, 에칭에 의해 생성되는 재료들의 제거가 요구되지 않는다. 또한, 초격자 적층체들 (SL) 이 제 2 상부 전극들 (301) 에 의해 커버되고 적층 단면 (적층 방향의 표면) 이 노출되지 않기 때문에, 초격자 적층체들 (SL) 의 열화를 방지하기 위한 보호 절연막이 생략될 수 있다.
제 3 실시형태에 따른 메모리 셀들 (MC) 의 제조 프로세스는 다음과 같다.
먼저, 도 8 내지 도 15, 그리고 도 21 및 도 22에 도시된 프로세스들이 수행된다. 그 후, 도 24에 도시된 바와 같이, 티타늄 질화물 막이 형성되고, 이 막이 CMP 방법에 의해 연마되어 층간 절연막들 (201) 의 상부면들을 노출시킨다. 이 배열로, 초격자 적층체들 (SL) 및 상부 전극들 (202) 은 스루-홀들 (201a) 내에 매립된다. 다음으로, 평탄화된 층간 절연막들 (201) 상에 티타늄 질화물 막이 대략 30 nm 만큼 형성되고, 그 막이 패터닝됨으로써, Y 방향으로 연장된 제 2 상부 전극들 (301) 을 형성한다. 따라서, 제 3 실시형태에 따른 메모리 셀들 (MC) 이 완성된다.
본 발명의 제 4 실시형태에 따른 메모리 셀들 (MC) 의 구성이 다음으로 설명된다.
도 25a 내지 도 25c는 제 4 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하며, 도 25a는 비트 라인 방향 (Y 방향) 에 따른 개략적인 단면도이고, 도 25b는 워드 라인 방향 (X 방향) 에 따른 개략적인 단면도이며, 도 25c는 도 25a에 도시된 영역 (C) 의 확대된 개략적인 단면도이다.
도 25a 및 도 25b에 도시된 메모리 셀들 (MC) 은, 스루-홀 (201a) 의 내부 부분의 구성에서, 도 23a 및 도 23b에 도시된 (제 3 실시형태에 따른) 메모리 셀들 (MC) 과 상이하다. 제 4 실시형태에 따른 메모리 셀들 (MC) 의 다른 특징들은 제 3 실시형태의 특징들과 동일하며, 유사한 엘리먼트들은 유사한 참조 번호들에 의해 표시되고, 그 엘리먼트들의 불필요한 설명들은 생략될 것이다.
제 4 실시형태에서, 층간 절연막들 (201) 내에 제공된 스루-홀들 (201a) 이 초격자 적층체들 (SL) 로 매립된다. 즉, 상부 전극들은 스루-홀들 (201a) 내에 존재하지 않는다. 제 4 실시형태에서, 초격자 적층체들 (SL) 이 스루-홀들 (201a) 내에 매립되고, 이들의 적층된 표면들은 스루-홀들 (201a) 의 내벽들 및 저면들을 따라 제공된다. 히터 전극 (111) 과 상부 전극 (301) 사이에서 전류가 통과되는 경우에, 전류는, 스루-홀 (201a) 의 저면 근처의 초격자 적층체 (SL) 의 적층된 표면의 영역 내의 초격자 적층체 (SL) 의 적층된 표면으로만 수직으로 흐르는데, 이는 이 적층된 표면이 수평 방향으로 있기 때문이다. 전류는, 초격자 적층체 (SL) 의 다른 영역들 내의 적층된 표면에 평행하게 흐른다. 전류가 적층된 표면에 수직하게 흐르는 경우에, 전류가 적층 계면을 횡단하는 방향으로 흐르기 때문에, 상변화를 위해 에너지가 효율적으로 사용된다. 반면에, 전류가 적층된 표면에 평행하게 흐르는 경우에, 전류는 비교적 낮은-저항 층에서 흐르기 때문에 적층 계면을 횡단하는 전류 성분이 매우 작고, 에너지는 상변화에 기여하지 않는다. 결과로서, 상변화 영역이 스루-홀 (201a) 의 저면 근처로 제한된다. 히터 전극 (111) 과 상부 전극 (301) 사이의 전류 경로를 스루-홀 (201a) 의 내부로 제한함으로써 전류 밀도가 증가되고 상변화 영역이 스루-홀 (201a) 의 저면 근처로 제한되기 때문에, 상변화는 저전류에서 고속으로 생성될 수 있다. 상부 전극이 스루-홀 (201a) 내에 형성되도록 요구되지 않기 때문에, 전극은 더 간단한 방법으로 형성될 수 있다. 상변화 영역으로부터 상부 전극 (301) 을 분리시킴으로써, 초격자 적층체 (SL) 의 상변화 영역을로부터의 열 확산이 방지될 수 있다.
제 4 실시형태에 따른 메모리 셀들 (MC) 의 제조 프로세스는 다음과 같다.
먼저, 도 8 내지 도 15, 그리고 도 22에 도시된 프로세스들이 수행된다. 다음으로, 도 26에 도시된 바와 같이, 스루-홀들 (201a) 의 내부를 포함하는 전체 표면 상에 초격자 적층체 (SL) 가 형성된다. 스루-홀들 (201a) 을 초격자 적층체 (SL) 로 완전히 매립하기 위해, 초격자 적층체 (SL) 의 막 두께가 대략 30 nm로 설정되면 충분하다.
다음으로, 도 27에 도시된 바와 같이, CMP 방법에 의해 초격자 적층체 (SL) 가 연마되어, 층간 절연막들 (201) 의 상부면들을 노출시킨다. 결국, 스루-홀들 (201a) 내에 매립된 초격자 적층체들 (SL) 은 메모리 셀들 (MC) 의 각각에 대해 분리된다. 다음으로, 평탄화된 층간 절연막들 (201) 상에 티타늄 질화물 막이 대략 30 nm로 형성됨으로써, Y 방향으로 연장된 상부 전극들 (301) 을 형성한다. 따라서, 제 4 실시형태에 따른 메모리 셀들 (MC) 이 완성된다.
본 발명의 제 5 실시형태에 따른 메모리 셀들 (MC) 의 구성이 다음으로 설명된다.
도 28a 내지 도 28c는 제 5 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하며, 도 28a는 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고, 도 28b는 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이며, 도 28c는 도 28a에 도시된 영역 (C) 의 확대된 개략적인 단면도이다.
도 28a 및 도 28b에 도시된 메모리 셀들 (MC) 은, 스루-홀들 (201a) 이 테이퍼링되는 것에서, 도 20a 및 도 20b에 도시된 (제 2 실시형태에 따른) 메모리 셀들 (MC) 과 상이하다. 제 5 실시형태에 따른 메모리 셀들 (MC) 의 다른 특징들은 제 2 실시형태의 특징들과 동일하며, 따라서 유사한 엘리먼트들은 유사한 참조 번호들에 의해 표시되고, 그 엘리먼트들의 불필요한 설명들은 생략될 것이다.
제 5 실시형태에서, 스루-홀들 (201a) 은, 스루-홀들 (201a) 의 내부 직경이 히터 전극들 (111) 을 향하여 더 작아지게 되도록 테이퍼링된다. 초격자 적층체들 (SL) 이 또한 테이퍼링된 스루-홀 (201a) 의 내벽들을 따라 형성되기 때문에, 초격자 적층체들 (SL) 의 적층된 표면들이 반도체 기판 (100) 의 주면에 대해 경사지게 된다. 그러나, 초격자 적층체들 (SL) 이 스루-홀들 (201a) 의 저부 상에 형성된 부분들에서, 적층된 표면들은 반도체 기판 (100) 의 주면에 실질적으로 평행하게 된다. 제 5 실시형태에 따르면, 상부 전극들 (202) 은 각각 히터 전극들 (111) 의 방향으로 돌출부들을 갖고, 정점 단부 (apical end) 들을 갖는다. 전류가 히터 전극 (111) 과 상부 전극 (202) 사이에서 통과되는 경우에, 전류는 상부 전극 (202) 의 정점 단부에 집중된다. 따라서, 전류 밀도가 현저히 증가될 수 있고, 상변화 영역이 상부 전극들 (202) 의 정점 단부들 근처로 제한될 수 있다. 에너지가 초격자 적층체들 (SL) 에 효율적으로 제공되고, 이는 고속 및 저전류 동작들에 기여한다.
제 5 실시형태에 따른 메모리 셀들 (MC) 의 제조 프로세스는 다음과 같다.
먼저, 도 8 내지 도 15에 도시된 프로세스들이 수행된다. 도 29에 도시된 바와 같이, 층간 절연막들 (201) 이 형성되고, 패터닝이 수행됨으로써, 테이퍼링된 스루-홀들 (201a) 을 형성한다. 테이퍼링된 스루-홀들은 대략 40 nm의 상부 직경 (D1) 을 갖고 대략 20 nm의 저부 직경 (D2) 을 가지면 충분하다. 테이퍼링된 형상으로 스루-홀들 (201a) 을 형성하기 위해, 습식 에칭과 같은 등방성 에칭이 수행되면 충분하다. 상부 전극들 (202) 의 정점 단부들은, 스루-홀들 (201a) 에 작은 직경들을 설정함으로써, 그리고 예컨대 스루-홀들 (201a) 의 내벽 상에 측벽을 제공하여 스루-홀들 (201a) 의 상부 부분을 라운딩 (round) 함으로써, 획득될 수 있다.
다음으로, 도 30에 도시된 바와 같이, 스루-홀들 (201a) 의 내부를 포함하는 전체 표면 상에 초격자 적층체 (SL) 가 형성된다. 이 배열로, 초격자 적층체 (SL) 는 스루-홀들 (201a) 의 내벽들 및 저면들을 따라 적층된다. 제 5 실시형태에서, 초격자 적층체 (SL) 의 막 두께는 스루-홀들 (201a) 이 초격자 적층체 (SL) 로 완전히 매립되지 않도록 제어된다. 초격자 적층체 (SL) 는 대략 7nm의 막 두께를 갖는다.
도 28a 및 도 28b에 도시된 바와 같이, 초격자 적층체 (SL) 의 표면 상에 티타늄 질화물 막이 형성되고, 패터닝이 수행됨으로써, Y 방향으로 연장된 상부 전극들을 형성한다. 상부 전극들 (202) 은 30 nm의 막 두께를 갖는다. 이 막을 형성하기 위해 ALD 방법이 이용될 수 있다. 그 후, 도시되지는 않았지만, 실리콘 질화물 막으로 이루어진 보호 절연막이 전체 표면 상에 형성되고, 실리콘 산화물 막으로 이루어진 층간 절연막이 전체 표면 상에 형성된다. 따라서, 제 5 실시형태에 따른 메모리 셀들 (MC) 이 완성된다.
본 발명의 제 6 실시형태에 따른 메모리 셀들 (MC) 의 구성이 다음으로 설명된다.
도 31a 내지 도 31c는 제 6 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하며, 도 31a는 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고, 도 31b는 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이며, 도 31c는 도 31b에 도시된 영역 (C) 의 확대된 개략적인 단면도이다.
도 31a 및 도 31b에 도시된 메모리 셀들 (MC) 은, 층간 절연막 (107) 으로부터의 상부 부분의 구성에서, 도 7a 및 도 7b에 도시된 (제 1 실시형태에 따른) 메모리 셀들 (MC) 과 상이하다. 제 6 실시형태에 따른 메모리 셀들 (MC) 의 다른 특징들은 제 1 실시형태의 특징들과 동일하며, 따라서 유사한 엘리먼트들은 유사한 참조 번호들에 의해 표시되고, 그 엘리먼트들의 불필요한 설명들은 생략될 것이다.
제 6 실시형태에서, 층간 절연막 (107) 상에 층간 절연막 (601) 이 제공되고, 층간 절연막들 (601) 내에 제공된 스루-홀들 (601a) 의 내벽들은 측벽 절연막들 (602) 에 의해 커버된다. 하부 전극들 (603) 및 초격자 적층체들 (SL) 은 측벽 절연막들 (602) 에 의해 둘러싸인 원통형 영역들 내에 매립된다. 구체적으로, 하부 전극들 (603) 이 원통형 영역들의 하부 부분들 내에 매립되고, 초격자 적층체들 (SL) 이 원통형 영역들의 상부 부분 내에 매립된다. 초격자 적층체들 (SL) 의 원통형 영역들의 저부들 상에 형성된 부분들에서, 적층된 표면은 반도체 기판 (100) 의 주면과 실질적으로 평행하다.
층간 절연막 (601) 의 상부면들은 평탄화되고, Y 방향으로 연장된 상부 전극들 (604) 이 층간 절연막 (601) 의 표면들 상에 제공된다. 제 6 실시형태에 따르면, 하부 전극들 (603) 및 초격자 적층체들 (SL) 은 얇은 원통형 영역들 내에 매립된다. 따라서, 하부 전극들 (603) 과 상부 전극들 (604) 사이의 전류 경로를 얇은 원통형 영역으로 제한하고 얇은 원통형 영역 내의 하부 전극들 (603) 과 초격자 적층체 (SL) 사이의 접촉면 근처로 상변화 영역을 제한함으로써, 전류 밀도를 증가시켜서 상변화가 고속 및 저전류로 생성될 수 있다. 초격자 적층체들 (SL) 이 CMP 방법에 의해 프로세싱되기 때문에, 에칭 프로세스에 의해 생성된 재료들의 제거가 요구되지 않는다. 또한, 초격자 적층체들 (SL) 이 상부 전극들 (604) 에 의해 커버되기 때문에, 그리고 적층 단면 (적층 방향의 표면) 이 노출되지 않기 때문에, 초격자 적층체들 (SL) 의 열화를 방지하기 위한 보호 절연막이 생략될 수 있다.
제 6 실시형태에 따른 메모리 셀들 (MC) 의 제조 프로세스는 다음과 같다.
먼저, 도 8 내지 도 13에 도시된 프로세스들이 수행된다. 그 후, 도 32에 도시된 바와 같이, 층간 절연막 (601) 이 대략 70 nm의 두께로 형성된다. 또한, 패터닝이 수행되어 스루-홀들 (601a) 을 형성함으로써, 접촉 플러그들 (108) 의 상부면들을 노출시킨다. 스루-홀들 (601a) 은 대략 40 nm의 직경 (D3) 을 갖는다.
다음으로, 절연막이 전체 표면 상에 형성되고, 이 막이 에칭 백됨으로써, 도 33에 도시된 바와 같이 스루-홀들 (601a) 의 내벽들을 커버하는 측벽 절연막들 (602) 을 형성한다. 측벽 절연막들 (602) 은 대략 10 nm의 막 두께를 갖는다. 이 경우에, 스루-홀들 (601a) 의 개구 직경이 40 nm인 경우에, 측벽 절연막들 (602) 에 의해 둘러싸인 원통형 영역들의 각각의 직경은 20 nm가 된다.
다음으로, 측벽 절연막들 (602) 에 의해 둘러싸인 원통형 영역들을 포함하는 전체 표면 상에 티타늄 질화물 막이 형성되고, CMP 방법에 의해 티타늄 질화물 막이 연마되어 층간 절연막 (107) 상의 티타늄 질화물 막을 제거한다. 이 배열로, 접촉 플러그들 (108) 에 접속된 히터 전극들 (603) 이 원통형 영역들 내에 매립된다. 결국, 리소그래피의 해상도 마진의 직경보다 더 작은 직경을 갖는 히터 전극들 (603) 이 형성될 수 있다.
다음으로, 도 34에 도시된 바와 같이, 히터 전극들 (603) 이 에칭 백됨으로써, 히터 전극들 (603) 의 상부면들이 층간 절연막들 (601) 의 상부면들로부터 리세스되게 한다. 리세스량은 대략 20 nm이면 충분하다. 이 배열로, 리세스 영역들 (602a) 이 형성된다.
다음으로, 도 35에 도시된 바와 같이 리세스 영역들 (602a) 의 내부를 포함하는 전체 표면 상에 초격자 적층체 (SL) 가 형성된다. 결과로서, 초격자 적층체 (SL) 는 리세스 영역들 (602a) 의 내벽 및 저면을 따라 적층된다. 제 6 실시형태에서, 초격자 적층체 (SL) 의 막 두께는 리세스 영역들 (602a) 이 초격자 적층체 (SL) 로 완전히 매립되도록 제어된다. 초격자 적층체 (SL) 가 대략 10 nm의 막 두께를 가지면 충분하다.
다음으로, 도 36a 및 도 36b에 도시된 바와 같이, CMP 방법에 의해 초격자 적층체 (SL) 가 연마되어 층간 절연막 (601) 의 상부면을 노출시킨다. 따라서, 리세스 영역들 (602a) 내에 매립된 초격자 적층체들 (SL) 은 메모리 셀들 (MC) 의 각각에 대해 분리된다. 그 후, 평탄화된 층간 절연막 (601) 상에 대략 30 nm 만큼 티타늄 질화물 막이 형성되고, 이 티타늄 질화물 막이 패터닝되어, Y 방향으로 연장된 상부 전극들 (604) 을 형성한다. 따라서, 제 6 실시형태에 따른 메모리 셀들 (MC) 이 완성된다.
다음으로, 본 발명의 제 7 실시형태에 따른 메모리 셀들 (MC) 의 구성이 다음으로 설명된다.
도 37a 및 도 37b는 제 7 실시형태에 따른 메모리 셀들 (MC) 의 디바이스 구성을 도시하며, 도 37a는 비트 라인 방향 (Y 방향) 을 따르는 개략적인 단면도이고, 도 37b는 워드 라인 방향 (X 방향) 을 따르는 개략적인 단면도이다.
도 37a 및 도 37b에 도시된 메모리 셀들 (MC) 은, 스위칭 디바이스들로서 MOS 트랜지스터들이 다이오드들로 대체되는 것에서, 도 7a 및 도 7b에 도시된 (제 1 실시형태에 따른) 메모리 셀들 (MC) 과 상이하다. 제 7 실시형태에 따른 메모리 셀들 (MC) 의 다른 특징들은 제 1 실시형태의 특징들과 동일하며, 따라서 유사한 엘리먼트들은 유사한 참조 번호들에 의해 표시되고, 그 엘리먼트들의 불필요한 설명들은 생략될 것이다.
제 7 실시형태에서, N-형 확산층들 (701) 이 실리콘 필라들 (100a) 의 하부 부분들에서 형성되고, P-형 확산층들 (702) 이 N-형 확산층들 (701) 의 상부 부분들에서 형성된다. 결과로서, P-형 확산층들 (702) 및 N-형 확산층들 (701) 은 PN-접합 다이오드들을 형성한다. 도 37a 및 도 37b에 도시된 바와 같이, PN-접합 다이오드들의 접합면들은 반도체 기판 (100) 의 주면에 평행하게 실리콘 필라들 (100a) 내에 제공된다. 제 7 실시형태에서, 스위칭 디바이스가 다이오드이기 때문에, 게이트 절연막들 및 게이트 전극들은 필요하지 않다.
제 7 실시형태에 따르면, 스위칭 디바이스들에 대해 다이오드들이 사용되기 때문에, MOS 트랜지스터들이 사용되는 경우에서보다 더 큰 ON 전류가 획득될 수 있다. 수직형 MOS 트랜지스터들의 제조 프로세스와 비교하여 제조 프로세스가 간략화될 수 있기 때문에, 제조 비용들이 또한 감소될 수 있다.
도 38은 도 1에 도시된 고체-상태 메모리 디바이스 (10) 를 사용하여 데이터 프로세싱 시스템 (800) 의 구성을 도시하는 블록도이다.
도 38에 도시된 데이터 프로세싱 시스템 (800) 은, 도 1에 도시된 고체-상태 메모리 (10) 및 데이터 프로세서 (820) 가 시스템 버스 (810) 를 통해 서로 접속되는 구성을 갖는다. 예컨대 마이크로프로세서 (MPU) 및 디지털 신호 프로세서 (DSP) 가 데이터 프로세서 (820) 로서 언급되지만, 디지털 프로세서는 이에 제한되지 않는다. 도 38에서, 도면을 간략화하기 위해, 데이터 프로세서 (820) 및 고체-상태 메모리 디바이스 (10) 가 시스템 버스 (810) 를 통해 서로 접속되지만, 데이터 프로세서 (820) 및 고체-상태 메모리 디바이스 (10) 는 시스템 버스 (810) 를 사용하지 않고 로컬 버스를 통해 서로 접속될 수 있다.
도면을 간략화하기 위해 시스템 버스 (810) 의 1개의 세트만이 도 38에 도시되지만, 시스템 버스 (810) 는 커넥터들 등을 통해 직렬로 또는 병렬로 또한 제공될 수 있다. 도 38에 도시된 데이터 프로세싱 시스템 (800) 에서, 저장 디바이스 (840), I/O 디바이스 (850), 및 ROM (860) 이 시스템 버스 (810) 에 접속되지만, 본 발명에서 반드시 필수적인 구성 엘리먼트들은 존재하지 않는다.
하드 디스크 드라이브, 광학 디스크 드라이브, 및 플래시 메모리는 저장 디바이스 (840) 로서 언급된다. 액정 디스플레이와 같은 디스플레이 디바이스, 및 키보드 및 마우스와 같은 입력 디바이스는 I/O 디바이스 (850) 로서 언급된다. 입력 디바이스 및 출력 디바이스 중 어느 하나가 I/O 디바이스 (850) 로서 충분하다. 도 38에서 간략화를 위해 구성 엘리먼트들의 각각이 도시되지만, 그 수는 1개에 제한되지 않으며, 1개 또는 복수의 구성 엘리먼트들이 또한 제공될 수 있다.
도 39는 도 3에 도시된 초격자 적층체 (SL) 를 결함-어드레스 저장 회로에 대해 사용하는 고체-상태 메모리 디바이스 (900) 의 블록도이다.
도 39에 도시된 고체-상태 메모리 디바이스 (900) 는, 사용자 영역 (910) 내에 포함된 결함 어드레스를 저장하는 결함-어드레스 저장 회로 (920) 에 대해 전극들 (3 및 4) 사이에 개재된 초격자 적층체 (SL) 를 사용한다. 사용자 영역 (910) 은 사용자에 의해 재기록 가능한 메모리 영역이다. DRAM 셀, SRAM 셀, 및 플래시 메모리가 메모리 셀들의 종류들로서 언급된다. 결함 어드레스는 제조 스테이지에서 이들 메모리 셀들에서 때때로 발견된다. 검출된 결함 메모리 셀에 대응하는 메모리 셀은 리던던트 메모리 셀 (911) 로 대체된다. 이에 의해 결함 어드레스가 경감된다. 결함-어드레스 저장 회로 (920) 는 이 결함 어드레스를 저장한다. 도 39에 도시된 예에서, 결함-어드레스 저장 회로 (920) 를 구성하는 메모리에 대해 초격자 적층체 (SL) 가 사용된다. 이 초격자 적층체 (SL) 를 사용하는 메모리 셀은 사용자 영역 (910) 이외에서 메모리 셀에 대해 사용될 수 있다.
도 40은 프로그램 영역에서 도 3에 도시된 초격자 적층체 (SL) 를 사용하는 데이터 프로세싱 디바이스 (1000) 의 블록도이다.
도 40에 도시된 데이터 프로세싱 디바이스 (1000) 는 CPU와 같은 데이터 프로세싱 회로 (1010) 내에 제공된 프로그램 영역 (1020) 을 포함한다. 데이터 프로세싱 회로 (1010) 는 프로그램 영역 (1020) 내에 보유된 프로그램에 기초하여 미리 결정된 동작을 수행한다. 도 40에 도시된 데이터 프로세싱 디바이스 (1000) 는 프로그램 영역 (1020) 을 구성하는 메모리 셀에 대해 전극들 (3 및 4) 사이에 개재된 초격자 적층체 (SL) 를 사용한다. 상술된 바와 같이, 초격자 적층체 (SL) 를 사용하는 메모리 셀은 메모리 디바이스 이외의 디바이스 내에 포함된 메모리 셀에 대해 또한 사용될 수 있다.
본 발명이 상기 실시형태들에 제한되지 않고, 본 발명의 범위 및 사상으로부터 벗어나지 않으면서 변형 및 변경될 수도 있다는 것이 명백하다.
또한, 상기 실시형태에 따른 초격자 적층체 (10) 가 결정층 (1) 및 결정층 (2) 이 교변하여 적층되는 구성을 갖지만, 적층된 층들의 수는 특별히 제한되지 않는다. 적어도, 결정층 (1) 의 언더라잉 층이 배향층 (3) 이고 또한 결정층 (1) 의 상부면 상에 결정층 (2) 이 형성되면 충분하다. 따라서, 결정층 (1) 및 결정층 (2) 의 각각은 1개의 층으로 있을 수 있다.
또한, "상부 전극" 및 "하부 전극" 의 명칭들은 임의의 물리적인 위치 관계를 정의하지 않는다. 단지 편의를 위해, 전력 소스가 접속되는 전극이 "상부 전극" 이라 호칭되고, 접지되는 전극이 "하부 전극" 이라 호칭된다. 따라서, "상부 전극" 은 단순히 전극들의 쌍 중 하나를 의미하고, "하부 전극" 은 단순히 전극들의 쌍 중 다른 하나를 의미한다.
11 : 메모리 셀 어레이
25 : 데이터 입력/출력 회로
26 : 기록 회로
27 : 판독 회로

Claims (24)

  1. 제 1 방향으로 배열된 제 1 전극 및 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 개재된 초격자 적층체 (superlattice laminate) 로서, 상기 초격자 적층체는 서로 적층된 복수의 결정층들을 갖고, 상기 결정층들은 상호 상이한 조성들을 갖는 제 1 결정층 및 제 2 결정층을 포함하며, 상기 초격자 적층체는 상기 제 1 결정층 및 상기 제 2 결정층의 중첩에 의해 기본 단위 격자보다 긴 주기의 결정 격자를 갖는, 상기 초격자 적층체를 포함하며,
    상기 초격자 적층체의 적어도 일부는 상기 제 1 방향과 교차하는, 상기 제 1 결정층과 상기 제 2 결정층의 계면을 갖고,
    상기 초격자 적층체 내에 포함된 상기 제 1 결정층은 상변화 재료 (phase change material) 를 포함하는, 고체-상태 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 전극이 매립된 제 1 층간 절연막을 더 포함하며,
    상기 초격자 적층체는 상기 제 1 층간 절연막 상에 제공되는, 고체-상태 메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 층간 절연막 내에 형성된 제 1 스루-홀의 내벽을 커버하는 측벽 절연막을 더 포함하며,
    상기 제 1 전극은 상기 측벽 절연막에 의해 둘러싸인 영역 내에 제공되는, 고체-상태 메모리 디바이스.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 초격자 적층체의 적층된 표면은 평탄한 표면인, 고체-상태 메모리 디바이스.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 층간 절연막 상에 제공된 제 2 층간 절연막을 더 포함하며,
    상기 제 2 층간 절연막은 제 2 스루-홀을 갖고,
    상기 초격자 적층체의 적층된 표면은 상기 제 2 스루-홀의 저면 및 내벽을 따라 제공되는, 고체-상태 메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 제 2 전극의 적어도 일부는 상기 초격자 적층체에 의해 둘러싸인 영역 내에 제공되는, 고체-상태 메모리 디바이스.
  7. 제 5 항에 있어서,
    상기 제 2 스루-홀은 상기 초격자 적층체로 채워지는, 고체-상태 메모리 디바이스.
  8. 제 5 항에 있어서,
    상기 제 2 스루-홀은 내부 직경이 상기 제 1 전극을 향하여 더 작아지게 되도록 테이퍼링된 형상을 갖는, 고체-상태 메모리 디바이스.
  9. 제 1 항에 있어서,
    제 1 스루-홀을 갖는 제 1 층간 절연막; 및
    상기 제 1 스루-홀의 내벽을 커버하는 측벽 절연막을 더 포함하며,
    상기 제 1 전극 및 상기 초격자 적층체는 상기 측벽 절연막에 의해 둘러싸인 영역 내에 제공되는, 고체-상태 메모리 디바이스.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 전극의 적어도 일부는 상기 제 1 전극에 가장 근접한 부분에서 직경이 가장 작게 되도록 볼록한 형상을 갖는, 고체-상태 메모리 디바이스.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 초격자 적층체의 적층된 표면을 따르는 방향으로 종단면을 커버하는 보호 절연막을 더 포함하는, 고체-상태 메모리 디바이스.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 초격자 적층체 내에 포함된 상기 제 1 결정층은 상기 제 1 전극 및 상기 제 2 전극으로부터 제공되는 전기 에너지에 의해 가역적으로 변화되는 결정 상태를 갖는, 고체-상태 메모리 디바이스.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 초격자 적층체 내에 포함된 상기 제 1 결정층은 상기 제 1 전극 및 상기 제 2 전극으로부터 제공되는 전기 에너지에 의해 가역적으로 대체되는 구성 원자들의 위치들을 갖는, 고체-상태 메모리 디바이스.
  14. 제 13 항에 있어서,
    상기 제 1 결정층은 주성분들로서 게르마늄 (Ge) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물을 포함하는, 고체-상태 메모리 디바이스.
  15. 제 14 항에 있어서,
    상기 제 1 결정층은 1:1 의 비율로 게르마늄 (Ge) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물을 포함하고, 상기 제 1 결정층의 결정 상태는, 에너지 인가로 인한 게르마늄 원자의 이동에 기초하여, 1개의 게르마늄 원자가 4개의 텔루르 원자들로 배향되는 제 1 결정 구조와, 1개의 게르마늄 원자가 6개의 텔루르 원자들로 배향되는 제 2 결정 구조 사이에서 가역적으로 전이되는, 고체-상태 메모리 디바이스.
  16. 제 13 항에 있어서,
    상기 제 2 결정층은 주성분들로서 안티몬 (Sb) 및 텔루르 (Te) 를 함유하는 칼코겐 화합물을 포함하는, 고체-상태 메모리 디바이스.
  17. 제 16 항에 있어서,
    상기 초격자 적층체는 상기 제 1 결정층 및 상기 제 2 결정층이 복수회 반복적으로 교번하여 적층되는 구성을 가지며,
    상기 제 2 결정층들 중에서, 상기 제 1 전극에 가장 근접한 제 2 결정층은 다른 제 2 결정층들의 막 두께보다 더 큰 막 두께를 갖는, 고체-상태 메모리 디바이스.
  18. 제 13 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극을 통해 상기 초격자 적층체로 기록 전류를 흘림으로써, 상기 제 1 결정층의 구성 원자의 위치를 이동시키는 기록 회로; 및
    상기 제 1 결정층의 구성 원자의 위치를 이동시키지 않으면서, 상기 제 1 전극 및 상기 제 2 전극을 통해 상기 초격자 적층체로 판독 전류를 흘리는 판독 회로를 더 포함하는, 고체-상태 메모리 디바이스.
  19. 제 18 항에 있어서,
    상기 기록 회로는, 상기 제 1 결정층으로 하여금 제 1 결정 구조로부터 제 2 결정 구조로 변화하게 하는 세트 회로, 및 상기 제 1 결정층으로 하여금 상기 제 2 결정 구조로부터 상기 제 1 결정 구조로 변화하게 하는 리세트 회로를 포함하는, 고체-상태 메모리 디바이스.
  20. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 전극에 전기적으로 접속된 스위칭 디바이스를 더 포함하며,
    상기 스위칭 디바이스는 채널 영역으로서 기능하는 실리콘 필라 (silicon pillar) 를 갖는 수직형 MOS 트랜지스터를 포함하며,
    상기 실리콘 필라는 반도체 기판의 주면 (main surface) 에 수직한 방향으로 돌출되는, 고체-상태 메모리 디바이스.
  21. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 전극에 전기적으로 접속된 스위칭 디바이스를 더 포함하며,
    상기 스위칭 디바이스는 실리콘 필라 내에 형성된 애노드 및 캐소드 중 적어도 하나를 갖는 다이오드를 포함하며,
    상기 실리콘 필라는 반도체 기판의 주면에 수직한 방향으로 돌출되는, 고체-상태 메모리 디바이스.
  22. 고체-상태 메모리 디바이스;
    데이터 프로세서; 및
    상기 고체-상태 메모리 디바이스를 상기 데이터 프로세서에 접속시키는 시스템 버스를 포함하고,
    상기 고체-상태 메모리 디바이스 내에 포함된 메모리 셀은,
    제 1 방향으로 배열된 제 1 전극 및 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 개재된 초격자 적층체로서, 상기 초격자 적층체는 서로 적층된 복수의 결정층들을 갖고, 상기 결정층들은 상호 상이한 조성들을 갖는 제 1 결정층 및 제 2 결정층을 포함하며, 상기 초격자 적층체는 상기 제 1 결정층 및 상기 제 2 결정층의 중첩에 의해 기본 단위 격자보다 긴 주기의 결정 격자를 갖는, 상기 초격자 적층체를 포함하며,
    상기 초격자 적층체의 적어도 일부는 상기 제 1 방향과 교차하는, 상기 제 1 결정층과 상기 제 2 결정층의 계면을 갖고,
    상기 초격자 적층체 내에 포함된 상기 제 1 결정층은 상변화 재료를 포함하는, 데이터 프로세싱 시스템.
  23. 데이터-재기록 가능한 사용자 영역; 및
    상기 사용자 영역 내에 포함된 결함 어드레스를 저장하는 결함-어드레스 저장 회로를 포함하고,
    상기 결함-어드레스 저장 회로 내에 포함된 메모리 셀은,
    제 1 방향으로 배열된 제 1 전극 및 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 개재된 초격자 적층체로서, 상기 초격자 적층체는 서로 적층된 복수의 결정층들을 갖고, 상기 결정층들은 상호 상이한 조성들을 갖는 제 1 결정층 및 제 2 결정층을 포함하며, 상기 초격자 적층체는 상기 제 1 결정층 및 상기 제 2 결정층의 중첩에 의해 기본 단위 격자보다 긴 주기의 결정 격자를 갖는, 상기 초격자 적층체를 포함하며,
    상기 초격자 적층체의 적어도 일부는 상기 제 1 방향과 교차하는, 상기 제 1 결정층과 상기 제 2 결정층의 계면을 갖고,
    상기 초격자 적층체 내에 포함된 상기 제 1 결정층은 상변화 재료를 포함하는, 고체-상태 메모리.
  24. 프로그램 영역; 및
    상기 프로그램 영역 내에 저장된 프로그램에 따라 미리 결정된 동작을 수행하는 데이터 프로세싱 회로를 포함하고,
    상기 프로그램 영역 내에 포함된 메모리 셀은,
    제 1 방향으로 배열된 제 1 전극 및 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 개재된 초격자 적층체로서, 상기 초격자 적층체는 서로 적층된 복수의 결정층들을 갖고, 상기 결정층들은 상호 상이한 조성들을 갖는 제 1 결정층 및 제 2 결정층을 포함하며, 상기 초격자 적층체는 상기 제 1 결정층 및 상기 제 2 결정층의 중첩에 의해 기본 단위 격자보다 긴 주기의 결정 격자를 갖는, 상기 초격자 적층체를 포함하며,
    상기 초격자 적층체의 적어도 일부는 상기 제 1 방향과 교차하는, 상기 제 1 결정층과 상기 제 2 결정층의 계면을 갖고,
    상기 초격자 적층체 내에 포함된 상기 제 1 결정층은 상변화 재료를 포함하는, 데이터 프로세싱 디바이스.
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