TWI407608B - 固態記憶體裝置、資料處理系統、及資料處理裝置 - Google Patents

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Description

固態記憶體裝置、資料處理系統、及資料處理裝置
本發明係關於一種固態記憶體裝置，更特別是關於一種使用超晶格裝置的固態記憶體裝置。本發明亦關於包括這種固態記憶體裝置的資料處理系統和資料處理裝置。
近年來，稱為PRAM(相變隨機存取記憶體，Phase change Random Access Memory)的半導體記憶體已經引起注意。PRAM是使用相變材料作為記錄層材料的半導體記憶體裝置，並且藉由使用結晶相中的電阻和非晶相中的電阻之間的差異來在其中記錄資料。
特別是，當硫屬(chalcogenide)化合物被用於相變化合物時，在結晶相中的電阻會變得相對較低，並且在非晶相中的電阻會變得相對較高。因此，當藉由通過讀取電流來偵測相變化合物的電阻時，可讀出儲存資料。關於資料寫入，當藉由通過寫入電流，以等於或高於結晶溫度並且低於熔點的溫度來加熱相變化合物一定時間以上時，相變化合物的相能夠變成結晶相。另一方面，當藉由通過寫入電流，以等於或高於熔點的溫度來加熱相變化合物並且隨後快速冷卻時，相變化合物的相能夠變成非晶相。
然而，需要相對較大的能量來使相變化合物的相在非晶狀態和結晶狀態之間變化。因此，習知PRAM具有在重寫資料時需要大電流的問題。為解決此問題，美國專利申請案公開號第2004/0188735號描述了藉由使記錄層具有交替層疊之相變材料層和高電阻相變材料層，來減少相變化所需之寫入電流的技術。
然而，根據美國專利申請案公開號第2004/0188735號的技術，亦難以大幅減少相變化所需之電流，因為部份記錄層之相會在非晶狀態和結晶狀態之間改變。而且，此習知技術未解決低操作速度的問題，因為需要相對長的時間在非晶狀態和結晶狀態之間做改變。
此外，根據美國專利申請案公開號第2004/0188735號的技術，改變了交替層疊之相變材料層和高電阻相變材料之部份(此專利申請案中之「區域A」)的總相。因此，資料的重複重寫會造成這些材料的混合。在記錄層薄膜質量中的這種改變會降低其特性，亦會減少其可重寫次數。
基本上，當在非晶狀態和結晶狀態之間改變相變材料的相時，難以將任一相狀態控制於均相狀態中。例如，在結晶狀態中，會生成具有結晶缺陷和無序晶格排列的許多區域，以及晶界區域或其類似物，並且每次相變時，這些狀態會改變。在此狀態中，當藉由對電極施加電壓而通過電流時，此電流會在具有結晶缺陷和無序晶格排列的區域中，以及在晶界區域中流動。所以，電流會變得不均勻，並且每次相變時，電流路徑會改變。因此，每次相變時，電阻會不同，這會導致不能正確讀取資料等問題。
已經實現本發明來解決這些問題。
在一實施例中，提供一種固態記憶體裝置，包括：以第一方向排列之第一和第二電極；以及夾在第一和第二電極間之超晶格疊層，此超晶格疊層具有互相層疊之複數個結晶層，此結晶層包括互相具有不同成分之第一和第二結晶層，其中此超晶格疊層的至少一部分具有與此第一方向交叉之第一和第二結晶層的界面，並且被包含在此超晶格疊層中的第一結晶層包括相變材料。
在本發明中，較佳是藉由從第一和第二電極施加電能來可逆地改變包括在超晶格疊層中的第一結晶層的結晶狀態。特別較佳是藉由從第一和第二電極施加電能來可逆地替換包括在超晶格疊層中的第一結晶層之組成原子的位置。在本說明書中，為了說明的方便，包括結晶狀態可逆改變之改變有時在寬泛意義上稱為「相變」。
可將包含鍺(Ge)和碲(Te)作為主要成分之硫屬化合物稱為在其中能可逆地替換組成原子位置之材料。例如，在含有比例為1：1之鍺(Ge)和碲(Te)的硫屬化合物的情況下，基於能量施加所導致之鍺原子的移動，會可逆地改變在第一結晶結構(具有一個鍺原子與四個碲原子相配位)和第二結晶結構(具有一個鍺原子與六個碲原子相配位)之間組成原子的位置。因此，上述材料適用於第一結晶層的材料。
當以含有銻(Sb)和碲(Te)作為主要成分的硫屬化合物夾住此材料時，會幫助第一結晶層的改變操作。因此，包含銻(Sb)和碲(Te)作為主要成分的硫屬化合物適合用作第二結晶層的材料。
依據本發明，依第一和第二電極的反方向層疊之超晶格疊層被夾在這些電極之間。因此，當經由這些電極對超晶格疊層施加電能時，此電能會以良好再現性被施加到超晶格疊層的層疊表面。即，不同於塊狀材料，超晶格疊層幾乎不會有含結晶缺陷和無序晶格排列的區域或晶界區域。因此，例如，當電流通過第一和第二電極之間時，電流路徑不會有歸因於非均勻存在於這些區域中之電流的不穩定性，並且電流會以良好再現性而實質上均勻地流向層疊表面。因此，即使當重複地重寫資料時，其電阻會具有非常小的波動，因此能穩定地讀取資料。
因為在本發明中使用了超晶格疊層，藉由可逆地改變結晶狀態來保持資料。即，因為在改變中沒有非晶狀態，薄膜質量或其類似物幾乎不會由重複資料重寫而改變。所以，與習知技術中可重寫次數相比，能大幅增加可重寫次數。
本發明之較佳實施例將參照隨附之圖式加以詳細說明如下。
圖1為依據本發明之實施例，固態記憶體裝置10的方塊圖。
依據此實施例之固態記憶體裝置10是PRAM，並且能夠藉由從外部輸入位址信號ADD和命令CMD來存取包括許多記憶體單元MC之記憶體單元陣列11。即，當命令CMD指示讀取操作時，會讀出保持在由位址信號ADD指定之記憶體單元MC中的資料。當命令CMD指示寫入操作時，從外部輸入的寫入資料會被寫入由位址信號ADD指定之記憶體單元MC中。
以下是更具體的說明。固態記憶體裝置10具有用以保持位址信號ADD的位址閂鎖電路21，以及用以藉由解碼命令CMD而產生內部命令ICMD的命令解碼器22。在輸入到位址閂鎖電路21的位址信號ADD中，列位址RA被提供給列系統控制電路23，並且欄位址CA被提供給欄系統控制電路24。列系統控制電路23是基於列位址RA和內部命令ICMD來選擇包含在記憶體單元陣列11中的字元線WL的電路，欄系統控制電路24是基於欄位址CA和內部命令ICMD來選擇包含在記憶體單元陣列11中的位元線BL的電路。
選擇的位元線BL被連接到資料輸入/輸出電路25。所以，當命令CMD指示讀取操作時，會經由資料輸入/輸出電路25讀出保持在由位址信號ADD指定之記憶體單元MC中的讀取資料DQ。當命令CMD指示寫入操作時，會經由資料輸入/輸出電路25將從外部輸入的寫入資料DQ寫入由位址信號ADD指定之記憶體單元MC中。
圖2為詳細展示部份記憶體單元陣列11的電路圖。
如圖2所示，在記憶體單元陣列11中，依X方向設置複數個字元線WL，且依Y方向設置複數個位元線BL。在字元線WL和位元線BL之間的每個交叉處佈置記憶體單元MC。依此佈置，將複數個記憶體單元MC以矩陣形狀而佈局。圖2所示之每一記憶體單元MC包括作為記憶體元件的超晶格疊層SL，以及作為切換裝置的MOS電晶體T，他們被串聯在相對應之位元線BL和地線Vss之間。MOS電晶體T的閘極與相對應之字元線WL連接。在圖2所示的例子中，儘管超晶格疊層SL與位元線BL側連接，且MOS電晶體T與地線Vss側連接，但是這些能夠反向連接。
圖3為依據本發明的第一實施例，展示超晶格疊層SL之結構的橫剖面圖。
如圖3所示，依據第一實施例，用於記憶體元件的超晶格疊層SL具有交替層疊成複數層之結晶層1和結晶層2。在超晶格疊層SL的一個表面SLa上依其層疊方向而提供下電極3，並且在超晶格疊層SL的另一表面SLb上依其層疊方向而提供上電極4。即，超晶格疊層SL被夾在這些電極3和4之間，並且超晶格疊層SL的層疊方向與電極3和4的反方向一致。
在此結構中，當電流經由電極3和4通過超晶格疊層SL時，電流流向超晶格疊層SL的層疊方向。與塊狀材料不同，超晶格疊層SL幾乎不具有含結晶缺陷和無序晶格排列的區域或晶界區域。因此，電流路徑不會因非均勻地存在於這些區域中之電流而產生不穩定性，並且電流會以良好再現性而實質上均勻地流向層疊表面。
電極3和4由導體製成。特定材料如金屬材料(例如鋁(Al)、鎢(W)、鈦(Ti))、金屬氮化物(例如氮化鈦(TiN)和氮化鎢(WN))、金屬矽化物(例如矽化鈦(TiSi)和矽化鈷(CoSi))、以及摻雜有N型或P型雜質的多晶矽。電極3和4的材料不需要是相同的，並且能彼此不同。
結晶層1由相變化合物製成。特別較佳是，結晶層1為相變材料，其結晶狀態會由於能量施加而可逆地改變。「結晶狀態會可逆地改變」為包括下述情況之概念：晶格本身改變的情況；晶體中所含之原子配位數改變，同時維持晶格之基本結構的情況；以及儘管晶格基本結構和原子配位數不改變，但預定原子之間的距離改變的情況。使結晶狀態可在至少一正常溫度下，在兩個以上穩定的結晶結構之間改變是足夠的。
特別較佳是，結晶層1具有藉由能量施加能可逆替換之組成原子位置。「可逆替換之組成原子位置」是包含下述情況之概念：在晶體中所含之原子配位數改變，同時維持晶格基本結構的情況；以及儘管晶格基本結構和原子配位數不改變，但預定原子之間的距離改變的情況。使結晶狀態可在至少一正常溫度下，在兩個以上穩定的結晶結構之間轉變是足夠的。
此材料被提到為包含鍺(Ge)作為主要成分的NaCl立方晶體硫屬化合物。當層疊表面為(111)配向時，組成原子位置會藉由施加相對小的能量而可逆地替換。
在包含鍺(Ge)作為主要成分的NaCl型立方晶體硫屬化合物中，存在複數個鍺原子的穩定位置。因此，在此化合物中，藉由使層疊表面呈(111)配向而施加能量，能夠可逆地移動鍺原子的位置。特別是，當硫屬化合物具有鍺(G)和碲(Te)作為主要成分時，對硫屬化合物的能量施加基本上不會改變碲原子的位置，但會改變鍺原子的位置。另外，因為在鍺原子位置改變前之結晶能穩定性和位置改變後之結晶能穩定性之間沒有顯著的差異，所以鍺原子的位置能輕易被可逆地移動。當鍺(Ge)對碲(Te)的比例被設定為1：1時，此現象有良好的再現性。
包含鋁(Al)作為主要成分的NaCl型立方晶體硫屬化合物(例如AlTe)亦可作為結晶層1的材料。此包含鋁(Al)作為主要成分的硫屬化合物可藉由將能量施加到此硫屬化合物來改變其鋁原子位置。根據基於量子力學計算的模擬結果，在鋁原子的位置改變前的結晶能穩定性和在位置改變後的結晶能穩定性之間的差異是相對較大的。因此，要施加相對較大的能量以可逆地移動鋁原子的位置被認為是必要的。
除此之外，根據基於量子力學計算的模擬結果，SiTe和CTe及其類似物的硫屬化合物，在這些原子的位置改變前的結晶能穩定性和在位置改變後的結晶能穩定性之間具有非常大的差異。因此，一般認為難以可逆地移動矽原子和碳原子的位置。所以，SiTe和CTe及其類似物的硫屬化合物不適合作為結晶層1的材料。
「主要成分」是指用以形成每一結晶層之基本單元晶格的元素。
圖4A和4B是用以說明硫屬化合物(具有比例為1:1之鍺(Ge)和碲(Te))之結晶結構變化的示意圖，其中，圖4A展示結晶結構A，以及圖4B展示結晶結構B。
如圖4A所示，在結晶結構A中，中心處的一個鍺原子與用以構成NaCl型立方晶格之碲原子中的六個碲原子Te(1)至Te(6)在前、後、左、右、上和下的位置相配位。在圖4A中，Te(1)是位於晶格的前表面的碲原子，Te(2)是位於晶格的後表面的碲原子，Te(3)是位於晶格的左表面的碲原子，Te(4)是位於晶格的右表面的碲原子，Te(5)是位於晶格的上表面的碲原子，並且Te(6)是位於晶格的下表面的碲原子。這是穩定的結構，並且此結構不會改變，除非從外部對晶格施加一預定能量或一更高之能量。在圖4中，硫屬化合物被描述為NaCl型晶格，其中Te被佈置在外部。為清楚地說明Ge的移動，僅描述中心處的Ge原子。此外，省略位於連接Te和Te之橫樑中間的Ge原子(即位於b位置的Ge原子)以便不干擾理解。在圖4A所示之結晶結構A中，電阻會變得相對較低。在PRAM中，硫屬化合物具有低電阻的狀態稱為「設定(set)狀態」。因此，在本說明書中，結晶層1處於結晶結構A的狀態亦稱為「設定狀態」。
另一方面，在圖4B所示之結晶結構B中，中心處的一個鍺原子與四個碲原子Te相配位。特別是，與結晶結構A相比，此鍺原子不與Te(1)、Te(3)和Te(5)相配位，而與Te(7)相配位。在圖4B中，Te(7)是位於晶格的後方右下角的碲原子。此結構也是穩定的，並且不會改變，除非從外部對晶格施加一預定能量或一更高之能量。在圖4B所示之結晶結構B中，電阻會變得相對較高。在PRAM中，硫屬化合物具有高電阻的狀態稱為「重置(reset)狀態」。因此，在本說明書中，結晶層1處於結晶結構B的狀態亦稱為「重置狀態」。
藉由經過圖2所示之位元線BL對晶格施加電能，來執行從結晶結構A至結晶結構B之轉變(重置操作)，以及從結晶結構B到結晶結構A之轉變(設定操作)。從結晶結構A至結晶結構B之轉變需要相對較高的能量。根據試驗和模擬的結果，此轉變需要2.7 eV的能量。另一方面，從結晶結構B到結晶結構A的轉變則需要相對較低的能量。根據試驗和模擬的結果，此轉變需要2.3 eV的能量。即，當從結晶結構A至結晶結構B的轉變所需的能量為E1，並且當從結晶結構B至結晶結構A的轉變所需的能量為E2時，會成立E1>E2之關係。因此，不論轉變前的結晶結構為何，當施加超出E1的能量時，轉變為結晶結構B的可能性會變高，並且當施加超過E2並低於E1的能量時，轉變為結晶結構A的可能性會變高。
回頭參照圖3，結晶層2具有不同於結晶層1的成分，並且藉由在層疊方向將結晶層1夾在結晶層2之間，來幫助結晶層1執行上述之轉變操作。因此，結晶層2的結晶結構不需要改變。應注意如果出現結晶層2的結晶結構轉變也不會有問題。
結晶層2的晶格是六方晶體，且結晶層2的c軸較佳是朝向層疊方向。基於此，在結晶層2的每一晶格中，形成用以促成結晶層1所含之原子的移動的空腔區，並且上述結晶層1的轉變操作會變得較容易。特別是，包含銻(Sb)作為主要成分的硫屬化合物可被提到為結晶層2的材料。當由包含鍺(Ge)和碲(Te)作為主要成分之硫屬化合物來製成結晶層1時，較佳是由包含銻(Sb)和碲(Te)作為主要成分之硫屬化合物或包含鉍(Bi)和碲(Te)作為主要成分之硫屬化合物來製成結晶層2。最佳是，由包含銻(Sb)和碲(Te)作為主要成分之硫屬化合物來製成結晶層2。
更特別是，當使用包含比例為1：1之鍺(Ge)和碲(Te)之硫屬化合物(GeTe)作為結晶層1的材料時，較佳是使用含有比例為2：3之銻(Sb)和碲(Te)之硫屬化合物(Sb2 Te3 )作為結晶層2的材料。
圖5A至5C是用以說明當使用GeTe為結晶層1的材料以及當使用Sb2 Te3 為結晶層2的材料時，結晶結構變化的示意圖，其中圖5A展示結晶結構A，圖5B展示結晶結構B，而圖5C展示處於從結晶結構A至結晶結構B(或反之亦然)之轉變狀態的結晶結構。
如圖5A所示，當結晶層1採用結晶結構A時，鍺原子的位置會稍微偏離由碲原子構成之NaCl型立方晶格的中心。因此，在NaCl型立方晶格角落之碲原子與鍺原子之間會產生空腔區V1。另一方面，如圖5B所示，當結晶層1採用結晶結構B時，鍺原子被定位成具有碲原子位於角落以及碲原子位於圍繞這些碲原子之三個表面的中心處的正四面體結構，藉此產生空腔區V2。即，用空腔區的位置來替換鍺原子的位置。用這種方式，在結晶結構A產生之空腔區V1中，佈置結晶結構B的鍺原子，且相反地，在結晶結構B中產生之空腔區V2中，佈置結晶結構A的鍺原子。以此佈置，穩定的結晶結構可彼此互換。
在層疊方向之每一個結晶層1和2的晶格數目並未特別限定，只要此數目等於或大於1。即，可由一層晶格或由兩層以上之晶格來構成每一個結晶層1和2。因此，當構成結晶層1之一層晶格被表示為[1]以及當構成結晶層2之一層晶格被表示為[2]時，能交替地層疊一個結晶層，例如[12121212...]，或能交替地層疊兩個結晶層，例如[11221122...]。
在層疊方向之每一個結晶層1中的晶格數目不需要與在層疊方向之每一個結晶層2的晶格數目相匹配。因此，結晶層1和結晶層2之間的晶格數目比率可為1：2，例如[122122122...]，且結晶層1和結晶層2之間的晶格數目比率可為1：4，例如[1222212222...]。在層疊方向之每一個結晶層1的晶格數目不需要是相同的，並且在層疊方向之每一個結晶層2的晶格數目不需要相同。因此，例如，這些結晶層能夠按[122112122...]的順序層疊。
然而，因為可逆地替換結晶層1之組成原子的位置，所以當在層疊方向之每一個結晶層1的晶格數目較小時，一致性會很好。可以較少數目的晶格來執行高速轉變操作。考慮這一特徵，較佳是藉由一層晶格來構成每一個結晶層1。即，例如，較佳是將每一個結晶層1安排成[12121212...]、[122122122...]和[1222212222...]等等。
圖6是用以說明記憶體單元MC與寫入電路26和讀取電路27之間的連接關係的示意圖。
如圖6所示，將包含於記憶體單元MC中之超晶格疊層SL經由上電極4和位元線BL與寫入電路26和讀取電路27相連接。寫入電路26和讀取電路27為包括在圖1所示之資料輸入/輸出電路25中的電路方塊。
寫入電路26包括重置電路26a和設定電路26b。如上所述，結晶層1處於結晶結構A的狀態為設定狀態，且結晶層1處於結晶結構B的狀態為重置狀態。重置電路26a促使結晶層1從結晶結構A(設定狀態)改變成結晶結構B(重置狀態)。另一方面，設定電路26b促使結晶層1從結晶結構B(重置狀態)改變成結晶結構A(設定狀態)。
重置電路26a給予超晶格疊層SL超過E1(使結晶層1從結晶結構A改變成結晶結構B所需之能量)的能量。藉由重置電流Ireset而給予此能量。另一方面，設定電路26b給予超晶格疊層SL超過E2(使結晶層1從結晶結構B改變成結晶結構A所需之能量)並低於E1的能量。藉由設定電流Iset而給予此能量。藉由流向超晶格疊層SL的電流量可調整提供給超晶格疊層SL的能量。因此，在此實施例中，會成立Ireset>Iset之關係。
如圖6所示，因為提供下電極3和上電極4在層疊方向來夾住超晶格疊層SL，所以當藉由在電晶體T(其被連接在超晶格疊層SL和板狀電極PL之間)啟動狀態下使用寫入電路26使設定電流Iset或重置電流Ireset流向超晶格疊層SL時，電流流動的方向會變成與超晶格疊層SL的層疊方向平行。因此，在層疊方向對超晶格疊層SL施加能量。所以，有效地使用施加的能量來改變結晶結構。
同時，根據習知塊狀相變材料，大部分施加的能量被消耗來增加熵，並且只有很少的能量被用來改變結晶結構。因此，習知固態記憶體裝置會有需要相對較大的能量與相對較長的時間來造成相變的問題。相反的，依據本實施例，因為其原子排列具有一致性(coherence)，所以大部分施加的能量會被用來改變結晶結構。因此，依據本實施例中之固態記憶體裝置，改變結晶結構所需的能量會小於習知所需之能量。此外，改變結晶結構所需的時間會短於習知所需之時間。
藉由在尺寸為約70 nm的加熱器中，使用相同結構的測試裝置來分別量測以下兩種情況之相變速度：使用GeTe為結晶層1材料和使用Sb2 Te3 為結晶層2材料之超晶格疊層SL；以及習知塊狀Ge2 Sb2 Te5 合成物之硫屬化合物。所以，確認了塊狀硫屬化合物之相變速度為約200至300 ns，而超晶格疊層SL具有相變速度為約30至40 ns(約為習知速度的1/5至1/8)的高性能。此結果表示，當使用超晶格疊層SL時結晶結構A和結晶結構B之間的轉變速度，會明顯高於當使用習知塊狀硫屬化合物時非晶態和結晶態之間的轉變速度。使用超晶格疊層SL之固態記憶體裝置能顯著地縮短在設定時間和重置時間的電流脈衝寬度，並且能實現高速操作。因此，能大幅減小實際功耗。
讀取電路27作用來使讀取電流Iread流向超晶格疊層SL，而不會造成結晶層1改變結晶結構。如上所述，在結晶結構A中電阻是相對較低的，而在結晶結構B中電阻是相對較高的。因此，當藉由在電晶體T啟動狀態下使讀取電流Iread流向超晶格疊層SL來量測電阻時，能確定結晶層1具有結晶結構A或是結晶結構B。將給予超晶格疊層SL之能量藉由讀取電流Iread而設定為等於或小於E2。即，將電流設定為Iread<<Iset。因此，即使當讀取電流Iread流向超晶格疊層SL時，也不會改變結晶層1的結晶結構。即，會執行非破壞性讀取。
如上所說明，在第一實施例中，將複數個記憶體單元MC以矩陣形狀來佈局，且在層疊方向將超晶格疊層SL夾在電極3和4之間，作為包含在記憶體單元MC中之記憶體元件。因此，能以與DRAM(動態隨機存取記憶體)或其類似物相似之方式來提供大容量固態記憶體裝置。因為包含在超晶格疊層SL中之結晶層1的結晶結構不會改變，除非經由位元線BL施加一預定能量，所以此記憶體能將資料儲存為非暫存性(nonvolatile)資料，不同於DRAM。依據第一實施例之超晶格疊層SL，結晶結構會以比習知PRAM所需更小的能量而高速轉變。因此，能實現低功耗和高速操作兩者。
接下來說明記憶體單元MC的裝置結構。
圖7A和7B展示依據第一實施例，記憶體單元MC的裝置結構，其中，圖7A為沿位元線方向(Y方向)的示意橫剖面圖，而圖7B為沿字元線方向(X方向)的示意橫剖面圖。
圖7A和7B中所示的記憶體單元MC包含具有作為通道之矽柱100a(為半導體基板100的一部分，在垂直於半導體基板100主表面之方向上凸出)的垂直MOS電晶體T；以及與電晶體T之源極或汲極其中之一連接的超晶格疊層SL。在高度方向，將P型雜質摻雜在矽柱100a的中心。
藉由以Y方向延伸之元件隔離區102和閘極105(字元線WL)來隔離在X方向上相鄰之矽柱100a。藉由層間絕緣膜107來隔離在Y方向上相鄰之矽柱100a。經由閘極絕緣膜104以閘極105覆蓋矽柱100a周圍。在這些閘極105中，覆蓋在X方向上相鄰之矽柱100a的部分為彼此短路。另一方面，覆蓋在Y方向上相鄰之矽柱100a的部分則藉由層間絕緣膜107彼此隔離。
在矽柱100a的下部設置以Y方向延伸之N型擴散層103。藉由元件隔離區102來隔離在X方向上相鄰之N型擴散層103。在矽柱100a的上部設置N型擴散層106。以此佈置，當對閘極105施加一預定電壓施加時，會啟動具有作為通道之矽柱100a的垂直MOS電晶體T，且N型擴散層103和N型擴散層106會變成導電狀態。
N型擴散層106的上表面與接觸栓塞108連接。接觸栓塞108的上表面和層間絕緣膜107構成一平坦表面。在層間絕緣膜107上設置層間絕緣膜109。在層間絕緣膜109中分別形成通孔109a，且分別設置側壁絕緣膜110來覆蓋通孔109a的內壁。將加熱器電極111分別埋置於由側壁絕緣膜110環繞之圓柱區中。每一個加熱器電極111作用為圖3所示之下電極。加熱器電極111下部則分別與接觸栓塞108連接。
層間絕緣膜109、側壁絕緣膜110和加熱器電極111的上表面形成一平坦表面。在層間絕緣膜109上設置以Y方向延伸之超晶格疊層SL和上電極112(位元線BL)。在第一實施例中，每一個超晶格疊層SL的層疊表面為一平坦表面，且實質上平行於半導體基板100的主表面。每一個上電極112對應於圖3所示之上電極4。在形成有上電極112之層間絕緣膜109的整個表面上設置保護絕緣膜113。在保護絕緣膜113的上表面之上設置層間絕緣膜114。
依據第一實施例之記憶體單元MC的裝置結構說明如上。在第一實施例中，因為超晶格疊層SL的層疊表面為一平坦表面，所以能輕易形成具有非常少量結晶無序之超晶格疊層SL。因為將加熱器電極111分別埋置於由側壁絕緣膜110環繞之區域中，所以能使每個加熱器電極111直徑小於微影解析度極限值。因此，可將電流路徑限制在與加熱器電極111和上電極112相對的區域中，且可使相變區變小，藉此進一步減小設定電流和重置電流。
接下來說明依據第一實施例之記憶體單元MC的製程。
圖8至圖17為依據第一實施例，展示記憶體單元MC製程的處理圖。圖8A、9A、10A和11A為示意平面圖，而圖8B和10B以及11B為沿A-A線(Y方向)的示意橫剖面圖。圖9B、10C和11C為沿B-B線(X方向)的示意橫剖面圖。
首先，製備摻雜有P型雜質的半導體基板100，且在半導體基板100的表面上形成島狀遮罩氮化物膜101，如圖8A和8B所示。較佳是，每一遮罩氮化物膜101的直徑為約50 nm，且彼此相鄰之遮罩氮化物膜101之間的間隔為約50 nm。接著，藉由使用遮罩氮化物膜101，蝕刻半導體基板100約200 nm，藉此在半導體基板100上形成矽柱100a。
接著，如圖9A和9B所示，在位於X方向上相鄰的矽柱100a之間的半導體基板100中形成以Y方向延伸之元件隔離槽。這些槽埋置有氧化矽膜，藉此形成元件隔離區102。
接著，如圖10A至10C所示，將N型雜質(例如磷)離子佈植在半導體基板100中。所以，在矽柱100a之間暴露的半導體基板100表面中，形成N型擴散層103。當使用磷為雜質時，約2×1015 原子/cm2 的劑量是足夠的。此後，執行活化加熱處理，藉此使N型雜質在半導體基板100的縱向(厚度方向)和側向(平行於主表面的方向)上擴散。所以，使N型雜質擴散到矽柱100a下部，並且形成以Y方向延伸之N型擴散層103。
接著，如圖11A至11C所示，執行熱氧化處理以在矽柱100a側表面上形成由氧化矽膜製成的閘極絕緣膜104。在本發明中，使用氧化矽膜為閘極絕緣膜104之材料並非必要的，且能使用其他絕緣材料，例如氮化矽膜和高介電常數膜(例如HfSiON)。
接著，在整個表面上沉積摻入有N型雜質之多晶矽膜，藉此在矽柱之間埋置多晶矽膜。回蝕多晶矽膜以暴露遮罩氮化物膜101的上部。此外，藉由使用以X方向延伸之遮罩圖案(如中未示)來圖案化多晶矽膜。所以，形成以X方向延伸之閘極105。可將在Y方向相鄰之閘極105之間的間隔設定為約15 nm。閘極105的材料不限於摻入有N型雜質的多晶矽，且可為耐火金屬。
接著，移除遮罩氮化物膜101，且如圖12A和12B所示，離子佈植N型雜質(例如磷)，且於此後執行活化加熱處理，藉此在矽柱100a上部以及位於矽柱100a之間之半導體基板100表面上方，形成N型擴散層106。當使用磷為雜質時，約2×1015 原子/cm2 的劑量是足夠的。所以，形成N型擴散層103和106以成為在矽柱100a上部和下部之源極或汲極。圖12A展示在Y方向之截面，而圖12B展示在X方向之截面。
接著，如圖13所示，在整個表面上形成層間絕緣膜107，且在層間絕緣膜107中形成接觸孔107a，藉此暴露N型擴散層106。在包含有接觸孔107a內部的整個表面上，順序形成鈦膜、氮化鈦膜和鎢膜，且於此後藉由使用CMP方法來移除層間絕緣膜107上之這些導電膜。所以，在接觸孔107a中埋置與N型擴散層連接之接觸栓塞108。可使用N型摻雜矽膜為接觸栓塞108的材料。
接著，如圖14所示，在層間絕緣膜107上，形成膜厚度約為40 nm之層間絕緣膜109。在層間絕緣膜109中形成通孔109a，藉此暴露接觸栓塞108。
接著，在整個表面上形成絕緣膜，且回蝕此膜以分別形成覆蓋通孔109a內壁之側壁絕緣膜110，如圖15所示。可使用氮化矽膜和氧化矽膜為側壁絕緣膜110的材料，且膜厚度可為約15 nm。在這種情況下，當通孔109a的開口直徑為40 nm時，由側壁絕緣膜110環繞之圓柱區110a的直徑會變為10 nm。
接著，在含有由側壁絕緣膜110環繞之圓柱區110a的整個表面上形成氮化鈦膜，且藉由CMP方法來拋光此膜，以移除在層間絕緣膜109上之氮化鈦膜。所以，在圓柱區110a中，分別埋置與接觸栓塞108連接之加熱器電極111。加熱器電極111的材料不限於氮化鈦膜。因此，可形成直徑小於微影解析度極限值之加熱器電極111。
接著，如圖16所示，在平坦化層間絕緣膜109的表面上層疊超晶格疊層SL。超晶格疊層SL的結構已參照圖3加以說明，且交替地層疊結晶層1和結晶層2。藉由使用圖18所示之分子束磊晶裝置可執行超晶格疊層SL之薄膜形成。
圖18為展示分子束磊晶裝置結構之示意橫剖面圖。
圖18所示之分子束磊晶裝置包括真空室30、用以減壓真空室30內部之減壓裝置31、配置於真空室30內之載台32、以及兩個源極41和42。源極41是GeTe，而源極42是Sb2 Te3 。分別為源極41和42提供擋板41a和42a，藉此能夠分別選擇有或沒有來源化合物的照射。每一個源極41和42與半導體基板100之間的距離較佳是等於或大於100 mm。這是因為當每一個源極41和42與半導體基板100之間的距離較大時，會改善照射時間對層疊量的控制性，且改善層疊膜的均勻度。此外，對基板表面上之原子穩定位置的熱遷移效應會變大，且這樣對結晶每一層是有利的。藉由使每一個源極41和42與半導體基板100之間的距離增加到等於或大於100 mm，能在某個程度上獲得此效果；且藉由使此距離增加到約200 mm，能更充分地獲得此效果。然而，當每一個源極41和42與半導體基板100之間的距離變大時，裝置會變大。因此，考慮到這一點，每一個源極41和42與半導體基板100之間的距離較理想為50至250 mm。
使用圖18所示之分子束磊晶裝置之超晶格疊層SL的薄膜形成方法如下。
首先，將經圖15所示之處理後的半導體基板100安裝在載台32上，且於此後藉由使用減壓裝置31，將真空室30內部減壓到一預定程度的真空。較佳是將半導體基板100的溫度設定為等於或高於100℃，且等於或低於400℃，並且更佳是設定為約300℃。這是因為當此溫度低於100℃時，Sb2 Te3 不會結晶且會變成處於非晶狀態，而當此溫度超過400℃時，組成元素(例如Sb2 Te3 )會昇華。在這種狀態下，將擋板42a打開，並且將擋板41a保持關閉。因此，照射出源極42的Sb2 Te3 ，藉此在層間絕緣膜109上形成Sb2 Te3 化合物。在形成薄膜後立刻使Sb2 Te3 化合物的c軸朝向層疊方向是不夠的。然而，每次當薄膜厚度增加時，會提高c軸朝層疊方向的配向強度。當薄膜厚度變為等於或大於5 nm時，至少在表面部分會使結晶的c軸朝向層疊方向。所以，完成作為第一層之結晶層2的薄膜形成。
接著，將擋板41a打開，且將擋板42a關閉。因此，將源極41的GeTe照射到結晶層2，藉此形成GeTe化合物。此時，因為至少在變為下方層之結晶層2的表面部分，使結晶的c軸朝向層疊方向，所以在結晶層2表面上形成之GeTe化合物薄膜會變為(111)結晶面。當以這種方式形成一預定薄膜厚度之GeTe化合物時，完成了作為第一層之結晶層1的薄膜形成。結晶層1的晶格較佳是只有一層。在這種情況下，膜厚度會變為約1.8 nm。
接著，將擋板42a打開，且將擋板41a關閉。因此，將源極42的Sb2 Te3 照射到結晶層1，藉此形成Sb2 Te3 化合物。此時，因為變為下方層之結晶層1的層疊表面為(111)配向，所以在層疊表面上形成膜之Sb2 Te3 化合物的c軸係朝向層疊方向。當以這種方式形成一預定薄膜厚度之Sb2 Te3 化合物時，完成了作為第二層之結晶層2的薄膜形成。此後第二層中之結晶層2的晶格較佳是只有一層。在這種情況下，膜厚度會變為約1.8 nm。
此後，交替執行結晶層1的薄膜形成和結晶層2的薄膜形成。所以，在層間絕緣膜109的表面上，形成了具有交替形成之結晶層1和結晶層2的超晶格疊層SL。超晶格疊層SL的形成方法不限於分子束磊晶方法，亦可使用ALD方法或其類似方法。
從結晶層2開始超晶格疊層SL的薄膜形成，且將變為第一層之結晶層2的薄膜厚度設定為大於其他結晶層的薄膜厚度。這是為了達成將構成結晶層2之Sb2 Te3 的c軸設定為強力朝向層疊方向的目的。在下文中，詳述此設定。
接著，如圖17A和17B所示，在超晶格疊層SL表面上形成氮化鈦膜，且於此後執行圖案化以形成依Y方向延伸之上電極112。上電極112對應於圖3所示之上電極4。可依約100 nm的極距來設置在X方向相鄰之上電極112。上電極112之薄膜厚度可為30 nm。可將濺射方法使用於薄膜形成。在這種情況下，薄膜形成溫度能被抑制在約200℃。儘管可使用CVD方法和ALD方法來形成上電極112，但是上電極112需要在400℃或更低溫度下形成，以避免損傷超晶格疊層SL。圖17A展示在Y方向之橫剖面圖，而圖17B展示在X方向之橫剖面圖。
圖17C為圖17A中之區域C的放大橫剖面圖。
如圖17C所示，作為超晶格疊層SL之層疊開始表面的下表面與加熱器電極111接觸，且作為超晶格疊層SL之層疊結束表面的上表面與上電極112接觸。以此佈置，當電流經由這些電極通過超晶格疊層SL時，電流會流向超晶格疊層SL的層疊方向。
此後，如圖7A和7B所示，在整個表面上形成由氮化矽膜製成之保護絕緣膜113，且在整個表面上形成由氧化矽膜製成之層間絕緣膜114，藉此完成依據第一實施例之記憶體單元MC。保護絕緣膜113作用來藉由防止氧進入超晶格疊層SL而防止超晶格疊層SL的劣化。藉由圖案化來暴露超晶格疊層SL之一端部以後，包含在氧化氣體環境下之熱處理中以及在為二氧化矽膜之層間膜中的氧，由端部進入超晶格疊層SL，擴散通過層疊界面，並劣化超晶格疊層SL的表現。較佳是以包含少量氧之薄膜為保護絕緣膜113，且緻密膜是合適的。較佳是使用電漿CVD方法來形成保護絕緣膜113。亦可使用BPSG膜、SOD膜或其類似物作為層間絕緣膜114之材料。在任一情況下，在形成超晶格疊層SL之後，製程溫度須為400℃或更低。
以下說明從結晶層2開始形成超晶格疊層SL的重要性，以及將作為第一層之結晶層2的厚度設定為比其他結晶層厚度更大的重要性。
作為第一層之結晶層2具有使為立方結晶之結晶層1的層疊表面呈(111)配向的功能。當層疊表面呈(111)配向時，結晶層1會以最小的能量來轉變。因此，為了增加含有超晶格疊層SL之記憶體單元MC的裝置特性，需要使為立方結晶之結晶層1的層疊表面呈(111)配向。然而，即使當藉由使用氣相成長方法(例如濺射方法、分子束磊晶(MBE)方法、ALD方法或CVD方法)來沉積其結晶結構會改變之材料(例如上述之GeTe化合物)時，(111)結晶面不會變為取決於下方層狀態之層疊表面。從結晶層2開始形成超晶格疊層SL，且將作為第一層之結晶層2之厚度設定為大於其他結晶層之厚度，以便解決這些問題。
即，當從結晶層2開始形成超晶格疊層SL時，以及當作為第一層之結晶層2的厚度被設定為大於其他結晶層的厚度時，結晶層2作用為結晶層1的配向層，且結晶層1之層疊表面會變為(111)結晶面。
圖19A展示朝向c軸之結晶層2，且圖19B展示結晶層1的(111)結晶面。
如圖19A所示，當為六方晶體之結晶層2(Sb2 Te3 )朝向c軸時，層疊表面2a會變為六邊形。因此，當在朝向c軸之結晶層2表面上沉積為NaCl立方晶體之結晶層1(GeTe)時，圖19B所示之(111)結晶面會變為層疊表面1a。即，因為立方晶體的(111)結晶面是三角形，如圖19B所示，所以此表面與朝向c軸之結晶層2的層疊表面2a相匹配(參照圖19A所示之元件符號1a)。因此，當在朝向c軸之結晶層2表面上沉積為立方晶體之結晶層1時，(111)結晶面會變為層疊表面1a。另一方面，當作用為配向層之此結晶層2不存在時，例如，結晶層1朝向(100)結晶面。在這種情況下，在超晶格疊層中會形成許多晶格無序。
當藉由使用氣相成長方法(例如濺射方法、分子束磊晶方法、ALD方法或CVD方法)來沉積Sb2 Te3 化合物時，使c軸朝向層疊方向。然而，在薄膜形成後當下，c軸不會符合理想地朝向層疊方向。每次當薄膜厚度增加時，c軸朝向層疊方向的強度會增加。特別是，作為第一層之結晶層2的薄膜厚度較佳是等於或大於3 nm，最佳是等於或大於5 nm。這是因為當作為第一層之結晶層2的薄膜厚度小於3 nm時，結晶層2朝向c軸的強度會變得不足，所以不能充分地獲得結晶層1之層疊表面呈(111)配向之功效。當作為第一層之結晶層2的薄膜厚度等於或大於5 nm時，結晶層2朝向c軸的配向強度會變為足夠，所以結晶層1之層疊表面能幾乎完全呈(111)配向。從這一觀點，作為第一層之結晶層2的薄膜厚度不需要過分地大。因此，特別較佳是，作為第一層之結晶層2的薄膜厚度為等於或大於5 nm，且等於或小於10 nm。
在其層疊表面呈(111)配向之結晶層1表面上，形成作為後續第二層之結晶層2。因此，結晶層2會立即朝向c軸。因此，作為後續第二層之結晶層1亦可具有呈(111)配向之層疊表面。
在本發明中，超晶格疊層SL之第一層是由Sb2 Te3 製成之結晶層2並非必需的。
接下來說明依據本發明之第二實施例的記憶體單元MC的結構。
圖20A至20C展示依據第二實施例之記憶體單元MC的裝置結構，其中，圖20A為沿位元線方向(Y方向)的示意橫剖面圖，圖20B為沿字元線方向(X方向)的示意橫剖面圖，而圖20C為圖20A所示之區域C的放大示意橫剖面圖。
圖20A和20B所示之記憶體單元MC與圖7A和7B所示之記憶體單元MC(依據第一實施例)之不同點在於從層間絕緣膜109以上部份的結構。依據第二實施例之記憶體單元MC的其他特徵部與第一實施例相同，因此用相同的參照符號標示相同的元件，並且將省略它們的冗長說明。
在第二實施例中，在層間絕緣膜109上設置層間絕緣膜201，並且在配置於層間絕緣膜201中之通孔201a之中埋置部份超晶格疊層SL和部份上電極202。更特別的是，沿著通孔201a的底面和內壁設置每一個超晶格疊層SL之層疊表面。此外，在由超晶格疊層SL環繞之區域內設置上電極202。超晶格疊層SL和上電極202以Y方向延伸。
依據第二實施例，沿著通孔201a的底面和內壁設置超晶格疊層SL的層疊表面。藉由進一步減小加熱器電極111和上電極202的相對區域，以及藉由在此區域中限定電流路徑，可增加電流密度和減小相變區域。因此，可藉由使用較少電流量而以高速執行重寫。當藉由乾刻蝕而圖案化超晶格疊層SL時，有時會損傷暴露部分。然而，在本結構中，用以將上電極202和超晶格疊層SL與其他單元隔離之蝕刻區，係藉由通孔201a的高度而設置成遠離相變區。因此，這具有使暴露區不易受蝕刻影響的優點。
依據第二實施例之記憶體單元MC的製程如下。
首先，在執行圖8至15所示之處理後，如圖21所示，形成由氮化矽膜製成之層間絕緣膜201，且執行圖案化以形成通孔201a，藉此暴露加熱器電極111的上表面。層間絕緣膜201之薄膜厚度為約40 nm，且通孔201a之直徑D0為約30 nm。
接下來，如圖22所示，在含有通孔201a內部之整個表面上形成超晶格疊層SL。所以，沿著通孔201a的底面和內壁來層疊超晶格疊層SL。然而，在第二實施例中，控制超晶格疊層SL的薄膜厚度，使得通孔201a未完全埋置有超晶格疊層SL。將超晶格疊層SL的薄膜厚度設定為約8 nm。在第二實施例中，較佳是藉由ALD方法來形成超晶格疊層SL。在第一實施例中描述了基本薄膜形成方法，且較佳是從結晶層2開始薄膜形成，並且作為第一層之結晶層2的薄膜厚度大於其他結晶層的薄膜厚度。
如圖20A和20B所示，在超晶格疊層SL表面上形成氮化鈦膜，且執行圖案化，藉此形成以Y方向延伸之上電極202。上電極202之薄膜厚度為30 nm。可藉由ALD方法來執行薄膜形成。此後，儘管圖中未示，在整個表面上形成由氮化矽膜製成之保護絕緣膜。此後，形成由氧化矽膜製成之層間絕緣膜，藉此完成依據第二實施例之記憶體單元MC。
以下說明依據本發明第三實施例之記憶體單元MC的結構。
圖23A至23C展示依據第三實施例之記憶體單元MC的裝置結構，其中，圖23A為沿位元線方向(Y方向)的示意橫剖面圖，圖23B為沿字元線方向(X方向)的示意橫剖面圖，而圖23C為圖23A所示之區域C的放大示意橫剖面圖。
圖23A和23B所示之記憶體單元MC與圖20A和20B所示之記憶體單元MC(依據第二實施例)的不同點在於從層間絕緣膜201以上部份的結構。依據第三實施例之記憶體單元MC的其他特徵部與第二實施例相同，因此用相同的參照符號標示相同的元件，並且將省略它們的冗長說明。
在第三實施例中，平坦化層間絕緣膜201的上表面，且在平坦化層間絕緣膜201上設置第二上電極301(位元線BL)。第二上電極301與埋置於通孔201a中之超晶格疊層SL和上電極202相接觸，並以Y方向延伸。以與第二實施例類似的方式，藉由限定電流路徑，可增加電流密度和減小相變區。因此，可藉由使用較少電流量而以高速執行重寫。在第三實施例中，藉由CMP方法來隔離上電極202和超晶格疊層SL。因此，與藉由蝕刻來隔離相比，不需要移除由蝕刻產生之材料。此外，因為藉由第二上電極301來覆蓋超晶格疊層SL以及因為不暴露疊層橫截面(在層疊方向上之表面)，所以能省去用以防止超晶格疊層SL劣化之保護絕緣膜。
依據第三實施例之記憶體單元MC的製程如下。
首先，執行圖8至15以及圖21和22所示之處理。此後，如圖24所示，形成氮化鈦膜，且藉由CMP方法拋光此薄膜以暴露層間絕緣膜201的上表面。以此佈置，在通孔201a內埋置超晶格疊層SL和上電極202。接著，在平坦化層間絕緣膜201上形成約30 nm的氮化鈦膜，且圖案化此薄膜，藉此形成以Y方向延伸之第二上電極301。因此完成依據第三實施例之記憶體單元MC。
接下來說明依據本發明第四實施例之記憶體單元MC的結構。
圖25A至25C展示依據第四實施例之記憶體單元MC的裝置結構，其中，圖25A為沿位元線方向(Y方向)的示意橫剖面圖，圖25B為沿字元線方向(X方向)的示意橫剖面圖，而圖25C為圖25A所示之區域C的放大示意橫剖面圖。
圖25A和25B所示之記憶體單元MC與圖23A和23B所示之記憶體單元MC(依據第三實施例)的不同點在於通孔201a內部的結構。依據第四實施例之記憶體單元MC的其他特徵部與第三實施例相同，因此用相同的參照符號標示相同的元件，並且將省略它們的冗長說明。
在第四實施例中，配置在層間絕緣膜201中之通孔201a埋置有超晶格疊層SL。即，在通孔201a中沒有上電極。在第四實施例中，在通孔201a中埋置超晶格疊層SL，且沿著通孔201a的底面和內壁來設置其層疊表面。當使電流通過加熱器電極111和上電極301之間時，電流僅在通孔201a底面附近的超晶格疊層SL層疊表面的區域中，垂直於超晶格疊層SL層疊表面而流動，因為此層疊表面是處於水平方向。在超晶格疊層SL的其他區域中，電流平行於層疊表面而流動。當電流垂直於層疊表面而流動時，能量會有效地用於相變，因為電流會在與層疊界面交叉之方向流動。另一方面，當電流平行於層疊表面而流動時，與層疊界面交叉之電流分量非常小，因為電流會在相對低電阻層中流動，並且此能量不用於相變。所以，會使相變區限定在通孔201a底面附近。因為藉由將加熱器電極111和上電極301之間的電流路徑限定在通孔201a的內部來增加電流密度，以及因為將相變區限定在通孔201a底面附近，所以能在低電流下以高速產生相變。因為不需要在通孔201a內形成上電極，所以能以較簡單的方法來形成電極。藉由將上電極301與相變區分離，可防止來自超晶格疊層SL相變區的熱擴散。
依據第四實施例之記憶體單元MC的製程如下。
首先，執行圖8至15和圖22所示之處理。接著，如圖26所示，在包含有通孔201a內部的整個表面上形成超晶格疊層SL。為了完全地以超晶格疊層SL埋置通孔201a，將超晶格疊層SL的薄膜厚度設定為約30 nm是足夠的。
接下來，藉由CMP方法來拋光超晶格疊層SL，以暴露層間絕緣膜201的上表面，如圖27所示。因此，對於每一個記憶體單元MC而言，隔離了埋置於通孔201a中之超晶格疊層SL。接下來，在平坦化層間絕緣膜201上，形成約30 nm的氮化鈦膜，藉此形成延伸至Y方向之上電極301。因此完成了依據第四實施例之記憶體單元MC。
以下說明依據本發明第五實施例之記憶體單元MC的結構。
圖28A至28C展示依據第五實施例之記憶體單元MC的裝置結構，其中，圖28A為沿位元線方向(Y方向)的示意橫剖面圖，圖28B為沿字元線方向(X方向)的示意橫剖面圖，而圖28C為圖28A所示之區域C的放大示意橫剖面圖。
圖28A和28B所示之記憶體單元MC與圖20A和20B所示之記憶體單元MC(依據第二實施例)的不同點在於通孔201a為錐狀。依據第五實施例之記憶體單元MC的其他特徵部與第二實施例相同，因此由相同的參照符號標示相同的元件，並且將省略它們的冗長說明。
在第五實施例中，通孔201a為錐狀，使得通孔201a的內徑朝加熱器電極111而變小。因為亦沿著錐狀通孔201a內壁來形成超晶格疊層SL，所以超晶格疊層SL的層疊表面會相對於半導體基板100的主表面呈傾斜。然而，層疊表面在形成於通孔201a底部上之超晶格疊層SL的部份會變為實質上平行於半導體基板100的主表面。依據第五實施例，上電極202分別具有朝向加熱器電極111之凸出部，且具有尖端。當使電流通過加熱器電極111和上電極202之間時，電流會集中在上電極202的尖端。因此，可顯著地增加電流密度，並且可將相變區限定在上電極202的尖端附近。將能量有效地給予超晶格疊層SL，且這樣有助於在高速和低電流下之操作。
依據第五實施例之記憶體單元MC的製程如下。
首先，執行圖8至15所示之處理。如圖29所示，形成層間絕緣膜201，且執行圖案化，藉此形成錐狀通孔201a。錐狀通孔201a之上直徑D1為約40 nm且下直徑D2為約20 nm是足夠的。為了以錐狀形成通孔201a，執行等向性蝕刻(例如濕蝕刻)是足夠的。藉由將通孔201a設定為小直徑，以及藉由(例如)在通孔201a內壁上設置側壁來圓化通孔201a的上部，可獲得上電極202的尖端。
接著，如圖30所示，在包含有通孔201a內部的整個表面上形成超晶格疊層SL。以此佈置，沿著通孔201a的底面和內壁而層疊超晶格疊層SL。在第五實施例中，控制超晶格疊層SL的薄膜厚度，使得通孔201a並未完全埋置有超晶格疊層SL。此超晶格疊層SL的薄膜厚度為約7 nm。
如圖28A和28B所示，在超晶格疊層SL表面上形成氮化鈦膜，且執行圖案化，藉此形成以Y方向延伸之上電極202。上電極202的薄膜厚度為30 nm。能使用ALD方法來形成此膜。此後，儘管圖中未示，在整個表面上形成由氮化矽膜製成的保護絕緣膜，且在整個表面上形成由氧化矽膜製成的層間絕緣膜。因此完成依據第五實施例之記憶體單元MC。
接下來說明依據本發明第六實施例之記憶體單元MC的結構。
圖31A至31C展示依據第六實施例之記憶體單元MC的裝置結構，其中，圖31A為沿位元線方向(Y方向)的示意橫剖面圖，圖31B為沿字元線方向(X方向)的示意橫剖面圖，而圖31C為圖31B所示之區域C的放大示意橫剖面圖。
圖31A和31B所示之記憶體單元MC與圖7A和7B所示之記憶體單元MC(依據第一實施例)的不同點在於從層間絕緣膜107以上部份的結構。依據第六實施例之記憶體單元MC的其他特徵部與第一實施例相同，因此由相同的參照符號標示相同的元件，並且將省略它們的冗長說明。
在第六實施例中，在層間絕緣膜107上設置層間絕緣膜601，且由側壁絕緣膜602來覆蓋配置於層間絕緣膜601中之通孔601a的內壁。在由側壁絕緣膜602環繞之圓柱區中埋置下電極603和超晶格疊層SL。特別是，在圓柱區下部中埋置下電極603，且在圓柱區上部中埋置超晶格疊層SL。層疊表面在形成於圓柱區底部之上之超晶格疊層SL的部份為實質上平行於半導體基板100的主表面。
平坦化層間絕緣膜601的上表面，且在層間絕緣膜601表面上設置以Y方向延伸之上電極604。根據第六實施例，在薄的圓柱區中埋置下電極603和超晶格疊層SL。因此，藉由將下電極603和上電極604之間的電流路徑限制於薄的圓柱區來增加電流密度，以及藉由將相變區限制於薄的圓柱區中之下電極603和超晶格疊層SL之間的接觸面附近，可在高速和低電流下產生相變。因為藉由CMP方法來處理超晶格疊層SL，所以不需要移除由蝕刻處理產生之材料。此外，因為由上電極604來覆蓋超晶格疊層SL，以及因為未暴露疊層橫截面(在層疊方向上之表面)，所以可省去用以防止超晶格疊層SL劣化之保護絕緣膜。
依據第六實施例之記憶體單元MC的製程如下。
首先，執行圖8至13所示之處理。此後，如圖32所示，形成厚度為約70 nm之層間絕緣膜601。此外，執行圖案化以形成通孔601a，藉此暴露接觸栓塞108的上表面。通孔601a之直徑D3為約40 nm。
接著，在整個表面上形成絕緣膜，且回蝕此膜，藉此形成覆蓋通孔601a內壁之側壁絕緣膜602，如圖33所示。側壁絕緣膜602之薄膜厚度為約10 nm。在這種情況下，當通孔601a的開口直徑為40 nm時，每一個由側壁絕緣膜602環繞之圓柱區的直徑會變為20 nm。
接著，在包含有由側壁絕緣膜602環繞之圓柱區的整個表面上形成氮化鈦膜，且藉由CMP方法來拋光此氮化鈦膜，以移除層間絕緣膜107上的氮化鈦膜。以此佈置，在圓柱區中埋置與接觸栓塞108連接之下電極603。因此，能形成直徑小於微影解析度極限值之下電極603。
接著，如圖34所示，回蝕下電極603，藉此造成下電極603上表面從層間絕緣膜601上表面凹陷。凹陷量為約20 nm是足夠的。以此佈置，形成凹陷區602a。
接著，在包含有凹陷區602a內部之整個表面上形成超晶格疊層SL，如圖35所示。所以，沿著凹陷區602a的底面和內壁，層疊超晶格疊層SL。在第六實施例中，控制超晶格疊層SL的薄膜厚度，使得凹陷區602a完全埋置有超晶格疊層SL。超晶格疊層SL的薄膜厚度為約10 nm是足夠的。
接著，藉由CMP方法來拋光超晶格疊層SL，以暴露層間絕緣膜601的上表面，如圖36A和36B所示。因此，對每一個記憶體單元MC，隔離了埋置於凹陷區602a中之超晶格疊層SL。然後，在平坦化層間絕緣膜601上，形成約30 nm的氮化鈦膜，且圖案化此氮化鈦膜以形成以Y方向延伸之上電極604。因此完成依據第六實施例之記憶體單元MC。
接下來說明依據本發明第七實施例之記憶體單元MC的結構。
圖37A和37B展示依據第七實施例之記憶體單元MC的裝置結構，其中，圖37A為沿位元線(Y方向)的示意橫剖面圖，而圖37B為沿字元線方向(X方向)的示意橫剖面圖。
圖37A和37B所示之記憶體單元MC與圖7A和7B所示之記憶體單元MC(依據第一實施例)的不同點在於由二極體來取代作為切換裝置之MOS電晶體。依據第七實施例之記憶體單元MC的其他特徵部與第一實施例相同，因此由相同的參照符號標示相同的元件，並省略它們的冗長說明。
在第七實施例中，在矽柱100a下部形成N型擴散層701，且在N型擴散層701上部形成P型擴散層702。所以，P型擴散層702和N型擴散層701形成了P-N接面二極體。如圖37A和37B所示，將P-N接面二極體之接面平行於半導體基板100主表面而配置在在矽柱100a內。在第七實施例中，因為切換裝置是二極體，所以不需要閘極絕緣膜和閘極。
根據第七實施例，因為使用二極體為切換裝置，可獲得比當使用MOS電晶體時更大的開啟電流(ON current)。因為與垂直MOS電晶體相比，能簡化製程，所以亦可降低製造成本。
圖38為展示利用圖1所示之固態記憶體裝置10之資料處理系統800之結構的方塊圖。
圖38所示之資料處理系統800具有使資料處理器820和圖1所示之固態記憶體裝置10經由系統匯流排810互相連接之構造。例如，微處理器(MPU)和數位訊號處理器(DSP)被提到為資料處理器820，但數位處理器未限定於此。在圖38中，儘管為了簡化圖示，使資料處理器820和固態記憶體裝置10經由系統匯流排810互相連接，亦可使資料處理器820和固態記憶體裝置10不使用系統匯流排810而經由區域匯流排(local bus)互相連接。
儘管為了簡化圖示，圖38僅展示了一組系統匯流排810，亦可經由連接器或其類似物在串聯或並聯下提供系統匯流排810。在圖38所示之資料處理系統800中，儘管儲存裝置840、I/O裝置850和ROM 860與系統匯流排810相連接，但在本發明中，這些並不需要是必要組成元件。
硬碟驅動器、光碟驅動器和快閃記憶體被提到為儲存裝置840。顯示裝置(例如液晶顯示器)與輸入裝置(例如鍵盤和滑鼠)被提到為I/O裝置850。輸入裝置和輸出裝置之任一個足以作為I/O裝置850。儘管為了簡化在圖38中展示個別單一的組成元件，但其數量並非限定於一個，且亦可提供一個或多個組成元件。
圖39為使用圖3所示之超晶格疊層SL為缺陷位址儲存電路之固態記憶體裝置900的方塊圖。
圖39所示之固態記憶體裝置900使用夾在電極3和4之間的超晶格疊層SL作為用以儲存包含於使用者區910中之缺陷位址的缺陷位址儲存電路920。使用者區910是可由使用者重寫的記憶體區。DRAM單元、SRAM單元和快閃記憶體被提到為記憶體單元的類型。有時在製造階段會在這些記憶體單元中發現缺陷位址。由冗餘記憶體單元911取代對應於所偵測之缺陷記憶體單元的記憶體單元。由此能解除缺陷位址。缺陷位址儲存電路920會儲存此缺陷位址。在圖39所示之實施例中，使用超晶格疊層SL為構成缺陷位址儲存電路920之記憶體。使用此超晶格疊層SL的記憶體單元可被用在除了使用者區910以外的區域中之記憶體單元。
圖40為在程式區中使用圖3所示之超晶格疊層SL之資料處理裝置1000的方塊圖。
圖40所示之資料處理裝置1000包括伴隨著資料處理電路1010(例如CPU)而設置之程式區1020。資料處理電路1010基於在程式區1020中保存的程式，執行一預定操作。圖40所示之資料處理裝置1000使用夾在電極3和4之間的超晶格疊層SL作為構成程式區1020之記憶體單元。如上所說明，使用超晶格疊層SL之記憶體單元亦可被用作除了儲存裝置以外的裝置中所包含的記憶體單元。
顯然的是，本發明並未限定於上述實施例，而是可在不偏離本發明之範疇和精神的情況下加以修改和變化。
此外，儘管根據上述實施例之超晶格疊層SL具有結晶層1和結晶層2交替層疊之結構，但並未特別限定層疊數目。至少在結晶層1的上下形成結晶層2即足夠。因此，只要有一層結晶層1以及夾有此結晶層1之兩層結晶層2即足夠。
此外，「上電極」和「下電極」的名稱並未限定於任何實體位置關係。僅為了方便，與電源連接之電極被稱為「上電極」，而接地之電極被稱為「下電極」。因此，「上電極」單純表示一對電極中的一個，而「下電極」單純表示此對電極中的另一個。
1．．．結晶層
1a．．．層疊表面
2．．．結晶層
2a．．．層疊表面
3．．．下電極
4．．．上電極
10．．．固態記憶體裝置
11．．．記憶體單元陣列
21．．．位址閂鎖電路
22．．．命令解碼器
23．．．列系統控制電路
24．．．欄系統控制電路
25．．．資料輸入/輸出電路
26．．．寫入電路
26a．．．重置電路
26b．．．設定電路
27．．．讀取電路
30．．．真空室
31．．．減壓裝置
32．．．載台
41．．．源極
41a．．．擋板
42．．．源極
42a．．．擋板
100．．．半導體基板
100a．．．矽柱
101．．．遮罩氮化物膜
102．．．元件隔離區
103．．．N型擴散層
104．．．閘極絕緣膜
105．．．閘極
106．．．N型擴散層
107．．．層間絕緣膜
107a．．．接觸孔
108．．．接觸栓塞
109．．．層間絕緣膜
109a．．．通孔
110．．．側壁絕緣膜
110a．．．圓柱區
111．．．加熱器電極
112．．．上電極
113．．．保護絕緣膜
114．．．層間絕緣膜
201．．．層間絕緣膜
201a．．．通孔
202．．．上電極
301．．．第二上電極
601．．．層間絕緣膜
601a．．．通孔
602．．．側壁絕緣膜
602a．．．凹陷區
603．．．下電極
604．．．上電極
701．．．N型擴散層
702．．．P型擴散層
800．．．資料處理系統
810．．．系統匯流排
820．．．資料處理器
840．．．儲存裝置
850．．．I/O裝置
860．．．ROM
900．．．固態記憶體裝置
910．．．使用者區
911．．．冗餘記憶體單元
920．．．缺陷位址儲存電路
1000．．．資料處理裝置
1010．．．資料處理電路
1020．．．程式區
ADD．．．位址信號
BL．．．位元線
CA．．．欄位址
CMD．．．命令
D0．．．直徑
D1．．．上直徑
D2．．．下直徑
D3．．．直徑
DQ．．．資料
ICMD．．．內部命令
Iread．．．讀取電流
Ireset．．．重置電流
Iset．．．設定電流
MC．．．記憶體單元
PL．．．板狀電極
RA．．．列位址
SL．．．超晶格疊層
SLa．．．表面
SLb．．．表面
T．．．MOS電晶體
V1．．．空腔區
V2．．．空腔區
Vss．．．地線
WL．．．字元線
本發明之上述特徵和優點當從以上某些較佳實施例之敘述連同隨附之圖式而更加明白，其中：
圖1為依據本發明之實施例，固態記憶體裝置10的方塊圖；
圖2為詳細展示部份記憶體單元陣列11的電路圖；
圖3為依據本發明之第一實施例，展示超晶格疊層SL結構的橫剖面圖；
圖4A和4B為用於說明在含有比例為1：1之鍺(Ge)和碲(Te)的硫屬化合物的結晶結構中之改變的示意圖，其中，圖4A展示結晶結構A，而圖4B展示結晶結構B。
圖5A至5C為用於說明當GeTe用於結晶層1的材料以及當Sb2 Te3 用於結晶層2的材料時，在結晶結構中之改變的示意圖，其中，圖5A展示結晶結構A，圖5B展示結晶結構B，而圖5C展示處於從結晶結構A到結晶結構B(或反之亦然)之轉變的結晶結構；
圖6為用於說明記憶體單元MC與寫入電路26和讀取電路27之間連接關係的示意圖；
圖7A和7B展示依據第一實施例之記憶體單元MC的裝置結構，其中，圖7A為沿位元線方向(Y方向)的示意橫剖面圖，而圖7B是沿字元線方向(X方向)的示意橫剖面圖；
圖8A和8B為展示依據第一實施例之記憶體單元MC製程之處理圖(形成矽柱100a)；
圖9A和9B為展示依據第一實施例之記憶體單元MC製程之處理圖(形成元件隔離區102)；
圖10A至10C為展示依據第一實施例之記憶體單元MC製程之處理圖(形成N型擴散層103)；
圖11A至11C為展示依據第一實施例之記憶體單元MC製程的處理圖(形成閘極105)；
圖12A和12B為展示依據第一實施例之記憶體單元MC製程的處理圖(形成N型擴散層106)；
圖13為展示依據第一實施例之記憶體單元MC製程的處理圖(形成接觸栓塞108)；
圖14為展示依據第一實施例之記憶體單元MC製程的處理圖(形成通孔109a)；
圖15為展示依據第一實施例之記憶體單元MC製程的處理圖(形成加熱器電極111)；
圖16為展示依據第一實施例之記憶體單元MC製程的處理圖(形成超晶格疊層SL)；
圖17A至17C為展示依據第一實施例之記憶體單元MC製程的處理圖(形成上電極112)；
圖18為展示分子束磊晶裝置之構造的示意橫剖面圖；
圖19A展示朝向c軸之結晶層2；
圖19B展示結晶層1之(111)結晶面；
圖20A到20C展示依據第二實施例之記憶體單元MC的裝置結構，其中圖20A為沿位元線方向(Y方向)的示意橫剖面圖，圖20B為沿字元線方向(X方向)的示意橫剖面圖，而圖20C為圖20A所示之區域C的放大示意橫剖面圖；
圖21為展示依據第二實施例之記憶體單元MC製程的處理圖(形成通孔201a)；
圖22為展示依據第二實施例之記憶體單元MC製程的處理圖(形成超晶格疊層SL)；
圖23A至23C展示依據第三實施例之記憶體單元MC的裝置結構，其中圖23A為沿位元線方向(Y方向)的示意橫剖面圖，圖23B為沿字元線方向(X方向)的示意橫剖面圖，而圖23C為圖23A所示之區域C的放大示意橫剖面圖；
圖24為展示依據第三實施例之記憶體單元MC製程的處理圖(拋光超晶格疊層SL和上電極202)；
圖25A到25C展示依據第四實施例之記憶體單元MC的裝置結構，其中，圖25A為沿位元線方向(Y方向)的示意橫剖面圖，圖25B為沿字元線方向(X方向)的示意橫剖面圖，而圖25C為圖25A所示之區域C的放大示意橫剖面圖；
圖26為展示依據第四實施例之記憶體單元MC製程的處理圖(形成超晶格疊層SL)；
圖27為展示依據第四實施例之記憶體單元MC製程的處理圖(拋光超晶格疊層SL)；
圖28A至28C展示依據第五實施例之記憶體單元MC的裝置結構，其中，圖28A為沿位元線方向(Y方向)的示意橫剖面圖，圖28B為沿字元線方向(X方向)的示意橫剖面圖，而圖28C為圖28A所示之區域C的放大示意橫剖面圖；
圖29為展示依據第五實施例之記憶體單元MC製程的處理圖(形成通孔201a)；
圖30為展示依據第五實施例之記憶體單元MC製程的處理圖(形成超晶格疊層SL)；
圖31A到31C展示依據第六實施例之記憶體單元MC的裝置結構，其中，圖31A是沿位元線方向(Y方向)的示意橫剖面圖，圖31B是沿字元線方向(X方向)的示意橫剖面圖，而圖31C是圖31B所示之區域C的放大示意橫剖面圖；
圖32為展示依據第六實施例之記憶體單元MC製程的處理圖(形成通孔601a)；
圖33為展示依據第六實施例之記憶體單元MC製程的處理圖(形成下電極603)；
圖34為展示依據第六實施例之記憶體單元MC製程的處理圖(形成凹陷區602a)；
圖35為展示依據第六實施例之記憶體單元MC製程的處理圖(形成超晶格疊層SL)；
圖36A和36B為展示依據第六實施例之記憶體單元MC製程的處理圖(拋光超晶格疊層SL)；
圖37A和37B展示依據第七實施例之記憶體單元MC的裝置結構，其中，圖37A是沿位元線方向(Y方向)的示意橫剖面圖，並且圖37B是沿字元線方向(X方向)的示意橫剖面圖；
圖38為展示使用固態記憶體裝置10之資料處理系統800之組成的方塊圖；
圖39為將圖3所示之超晶格疊層SL用於缺陷位址儲存電路的固態記憶體裝置900的方塊圖；以及
圖40為在程式區中使用圖3所示之超晶格疊層SL的資料處理裝置1000的方塊圖。
1．．．結晶層
2．．．結晶層
3．．．下電極
4．．．上電極
SL．．．超晶格疊層
SLa．．．表面
SLb．．．表面

Claims (24)

  1. 一種固態記憶體裝置，包括：第一和第二電極，以一第一方向排列；以及一超晶格疊層，夾在該第一和第二電極之間，該超晶格疊層具有互相層疊之複數個結晶層，該結晶層包括彼此具有不同成分之第一和第二結晶層，其中該超晶格疊層之至少一部分具有與該第一方向交叉之該第一和第二結晶層之一界面，並且包含於該超晶格疊層中之該第一結晶層包括一相變材料。
  2. 如申請專利範圍第1項所述之固態記憶體裝置，更包括一第一層間絕緣膜，埋置有該第一電極，其中該超晶格疊層被設置在該第一層間絕緣膜上。
  3. 如申請專利範圍第2項所述之固態記憶體裝置，更包括一側壁絕緣膜，覆蓋形成於該第一層間絕緣膜中之一第一通孔的內壁，其中係將該第一電極設置於由該側壁絕緣膜所環繞之區域中。
  4. 如申請專利範圍第2或3項所述之固態記憶體裝置，其中該超晶格疊層之一層疊表面為一平坦表面。
  5. 如申請專利範圍第2或3項所述之固態記憶體裝置，更包括一第二層間絕緣膜，設置於該第一層間絕緣膜上，其中該第二層間絕緣膜具有一第二通孔，且沿著該第二通孔之底面和內壁來設置該超晶格疊層之一層疊表面。
  6. 如申請專利範圍第5項所述之固態記憶體裝置，其中係將該第二電極之至少一部分設置於由該超晶格疊層所環繞之區域中。
  7. 如申請專利範圍第5項所述之固態記憶體裝置，其中該第二通孔填充有該超晶格疊層。
  8. 如申請專利範圍第5項所述之固態記憶體裝置，其中該第二通孔為錐狀，使得內徑朝該第一電極而逐漸變小。
  9. 如申請專利範圍第1項所述之固態記憶體裝置，更包括：一第一層間絕緣膜，具有一第一通孔；以及一側壁絕緣膜，覆蓋該第一通孔之內壁，其中係將該第一電極和該超晶格疊層設置於由該側壁絕緣膜所環繞之區域中。
  10. 如申請專利範圍第1至3項之任一項所述之固態記憶體裝置，其中該第二電極之至少一部分為錐狀，使得在最接近該第一電極之部分的直徑變得最小。
  11. 如申請專利範圍第1至3項之任一項所述之固態記憶體裝置，更包括一保護絕緣膜，其以沿著該超晶格疊層之一層疊表面的方向覆蓋一端面。
  12. 如申請專利範圍第1至3項之任一項所述之固態記憶體裝置，其中包含於該超晶格疊層中之該第一結晶層的結晶狀態，係藉由從該第一和第二電極給予之電能來可逆地改變。
  13. 如申請專利範圍第1至3項之任一項所述之固態記憶體裝置，其中包含於該超晶格疊層中之該第一結晶層之組成原子的位置，係藉由從該第一和第二電極給予之電能來可逆地替換。
  14. 如申請專利範圍第13項所述之固態記憶體裝置，其中該第一結晶層包括含有鍺(Ge)和碲(Te)作為主要成分之一硫屬(chalcogen)化合物。
  15. 如申請專利範圍第14項所述之固態記憶體裝置，其中該第一 結晶層包括含有實質上比例為1：1之鍺(Ge)和碲(Te)之該硫屬化合物；且基於能量施加所導致的鍺原子移動，使該第一結晶層的結晶狀態在一第一結晶結構與一第二結晶結構之間可逆地轉變，其中在該第一結晶結構中，一個鍺原子與四個碲原子相配位，而在該第二結晶結構中，一個鍺原子與六個碲原子相配位。
  16. 如申請專利範圍第13項所述之固態記憶體裝置，其中該第二結晶層包括含有銻(Sb)和碲(Te)作為主要成分之一硫屬化合物。
  17. 如申請專利範圍第16項所述之固態記憶體裝置，其中該超晶格疊層之結構為使該第一結晶層和該第二結晶層重複複數次地交替層疊，且在該第二結晶層當中，最接近該第一電極之第二結晶層的薄膜厚度大於其他第二結晶層之薄膜厚度。
  18. 如申請專利範圍第13項所述之固態記憶體裝置，更包括：一寫入電路，藉由使一寫入電流經由該第一和第二電極而流至該超晶格疊層，來移動該第一結晶層之組成原子的位置；以及一讀取電路，使一讀取電流經由該第一和第二電極而流向該超晶格疊層，而未移動該第一結晶層之組成原子的位置。
  19. 如申請專利範圍第18項所述之固態記憶體裝置，其中該寫入電路包括：一設定電路，使得該第一結晶層從一第一結晶結構變成一第二結晶結構；以及一重置電路，使得該第一結晶層從該第二結晶結構變成該第一結晶結構。
  20. 如申請專利範圍第1至3項之任一項所述之固態記憶體裝置，更包括一切換裝置，與該第一電極電性連接，其中該切換裝置包 括一垂直MOS電晶體，具有作為通道區之一矽柱，且該矽柱在垂直於一半導體基板之主表面的方向上凸出。
  21. 如申請專利範圍第1至3項之任一項所述之固態記憶體裝置，更包括一切換裝置，與該第一電極電性連接，其中該切換裝置包括一二極體，具有形成於一矽柱中之陽極和陰極其中至少一個，且該矽柱在垂直於一半導體基板之主表面的方向上凸出。
  22. 一種資料處理系統，包括：一固態記憶體裝置；一資料處理器；以及一系統匯流排，連接該固態記憶體裝置與該資料處理器，其中該固態記憶體裝置包含一記憶體單元，該記憶體單元包括：第一和第二電極，以一第一方向排列；以及一超晶格疊層，夾在該第一和第二電極之間，該超晶格疊層具有互相層疊之複數個結晶層，該結晶層包括彼此具有不同成分之第一和第二結晶層，其中該超晶格疊層之至少一部分具有與該第一方向交叉之該第一和第二結晶層之一界面，並且包含於該超晶格疊層中之該第一結晶層包括一相變材料。
  23. 一種固態記憶體裝置，包括：一資料可重寫使用者區；以及一缺陷位址儲存電路，儲存包含在該使用者區中之一缺陷位址，其中該缺陷位址儲存電路包含一記憶體單元，該記憶體單元包括：第一和第二電極，以一第一方向排列；以及一超晶格疊層，夾在該第一和第二電極之間，該超晶格疊層具有互相層疊之複數個結晶層，該結晶層包括彼此具有不同成分之第一和第二結晶層，其中該超晶格疊層之至少一部分具有與該第一方向交叉之該第一和第二結晶層之一界面，並且包含於該超 晶格疊層中之該第一結晶層包括一相變材料。
  24. 一種資料處理裝置，包括：一程式區；以及一資料處理電路，依照儲存在該程式區中之程式來執行一預定操作，其中該程式區包含一記憶體單元，該記憶體單元包括：第一和第二電極，以一第一方向排列；以及一超晶格疊層，夾在該第一和第二電極之間，該超晶格疊層具有互相層疊之複數個結晶層，該結晶層包括彼此具有不同成分之第一和第二結晶層，其中該超晶格疊層之至少一部分具有與該第一方向交叉之該第一和第二結晶層之一界面，並且包含於該超晶格疊層中之該第一結晶層包括一相變材料。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010263131A (ja) * 2009-05-08 2010-11-18 Elpida Memory Inc 超格子デバイス及びその製造方法、並びに、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置
US8766227B1 (en) * 2010-11-10 2014-07-01 Contour Semiconductor, Inc. Pinched center resistive change memory cell
CN102142517B (zh) * 2010-12-17 2017-02-08 华中科技大学 一种低热导率的多层相变材料
JP2012182242A (ja) * 2011-02-28 2012-09-20 National Institute Of Advanced Industrial & Technology 固体メモリ
US9673102B2 (en) * 2011-04-01 2017-06-06 Micron Technology, Inc. Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby
JP2012219330A (ja) * 2011-04-08 2012-11-12 Ulvac Japan Ltd 相変化メモリの形成装置、及び相変化メモリの形成方法
US8946666B2 (en) * 2011-06-23 2015-02-03 Macronix International Co., Ltd. Ge-Rich GST-212 phase change memory materials
JP5705689B2 (ja) * 2011-09-05 2015-04-22 株式会社アルバック 相変化メモリの形成方法、及び相変化メモリの形成装置
CN102447061B (zh) * 2011-12-12 2014-08-27 华中科技大学 一种高速低功耗相变存储器的制备方法
JP5750791B2 (ja) * 2012-02-21 2015-07-22 国立研究開発法人産業技術総合研究所 スピン電子メモリ及びスピン電子回路
JP2013175570A (ja) * 2012-02-24 2013-09-05 National Institute Of Advanced Industrial & Technology 半導体記憶装置およびその製造方法
US8737114B2 (en) 2012-05-07 2014-05-27 Micron Technology, Inc. Switching device structures and methods
JP5957375B2 (ja) * 2012-11-30 2016-07-27 株式会社日立製作所 相変化メモリ
CN103855301B (zh) * 2012-12-05 2016-09-14 中国科学院上海微系统与信息技术研究所 多级电阻转换存储单元及存储器
JP5934086B2 (ja) 2012-12-27 2016-06-15 株式会社東芝 記憶装置
JP5826779B2 (ja) 2013-02-27 2015-12-02 株式会社東芝 不揮発性半導体記憶装置
JP6014521B2 (ja) * 2013-03-11 2016-10-25 株式会社日立製作所 相変化メモリおよび半導体記録再生装置
US8956939B2 (en) * 2013-04-29 2015-02-17 Asm Ip Holding B.V. Method of making a resistive random access memory device
WO2015129021A1 (ja) 2014-02-28 2015-09-03 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
CN103794723A (zh) * 2014-03-04 2014-05-14 中国科学院上海微系统与信息技术研究所 一种相变存储器单元及其制备方法
JP6238495B2 (ja) * 2014-05-12 2017-11-29 国立研究開発法人産業技術総合研究所 結晶配向層積層構造体、電子メモリ及び結晶配向層積層構造体の製造方法
WO2016009472A1 (ja) * 2014-07-14 2016-01-21 株式会社日立製作所 相変化メモリおよび半導体装置
US9812639B2 (en) 2014-09-10 2017-11-07 Toshiba Memory Corporation Non-volatile memory device
US9564214B2 (en) * 2015-03-13 2017-02-07 Kabushiki Kaisha Toshiba Memory device
CN104795494B (zh) * 2015-04-27 2018-04-13 江苏理工学院 用于高速相变存储器的GeTe/Sb类超晶格相变薄膜材料及其制备方法
JP6143830B2 (ja) * 2015-11-06 2017-06-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
CN107797755B (zh) 2016-09-05 2021-01-08 上海宝存信息科技有限公司 固态硬盘系统的原子写入方法以及使用该方法的装置
US9857989B1 (en) * 2016-10-01 2018-01-02 Intel Corporation Solid state memory component
US10510598B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
DE102017118475B4 (de) * 2016-11-29 2022-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Selbstjustierte abstandshalter und verfahren zu deren herstellung
JP7416382B2 (ja) * 2018-07-10 2024-01-17 国立研究開発法人産業技術総合研究所 積層構造体及びその製造方法並びに半導体デバイス

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200733379A (en) * 2005-12-22 2007-09-01 Mears R J Llc Electronic device including a poled superlattice having a net electrical dipole moment

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198225B1 (en) * 1999-06-07 2001-03-06 Symetrix Corporation Ferroelectric flat panel displays
US7087919B2 (en) 2002-02-20 2006-08-08 Micron Technology, Inc. Layered resistance variable memory device and method of fabrication
KR100543445B1 (ko) * 2003-03-04 2006-01-23 삼성전자주식회사 상변화 기억 소자 및 그 형성방법
US7718987B2 (en) * 2004-02-19 2010-05-18 Agency For Science, Technology And Research Electrically writable and erasable memory medium having a data element with two or more multiple-layer structures made of individual layers
US20070045606A1 (en) * 2005-08-30 2007-03-01 Michele Magistretti Shaping a phase change layer in a phase change memory cell
JP2007073779A (ja) * 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
KR100829602B1 (ko) * 2006-10-20 2008-05-14 삼성전자주식회사 상변화 물질층 형성 방법 및 상변화 메모리 장치의 제조방법
US7759764B2 (en) * 2006-10-31 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Elevated bipolar transistor structure
US20080265239A1 (en) * 2007-04-26 2008-10-30 Jan Boris Philipp Integrated circuit including spacer material layer
JP4595125B2 (ja) * 2007-08-31 2010-12-08 独立行政法人産業技術総合研究所 固体メモリ
JP4621897B2 (ja) * 2007-08-31 2011-01-26 独立行政法人産業技術総合研究所 固体メモリ
JP2010171196A (ja) * 2009-01-22 2010-08-05 Elpida Memory Inc 固体メモリ及び半導体装置
JP2010263131A (ja) * 2009-05-08 2010-11-18 Elpida Memory Inc 超格子デバイス及びその製造方法、並びに、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200733379A (en) * 2005-12-22 2007-09-01 Mears R J Llc Electronic device including a poled superlattice having a net electrical dipole moment
TW200746237A (en) * 2005-12-22 2007-12-16 Mears R J Llc Method for making an electronic device including a poled superlattice having a net electrical dipole moment

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JP2010287744A (ja) 2010-12-24
TW201110438A (en) 2011-03-16
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