JP5750791B2 - スピン電子メモリ及びスピン電子回路 - Google Patents
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Description
このため、前記コンピュータには、冷却用のファンが必要である。また、前記ジュール熱によって入力エネルギーの一部が情報の記録・消去には利用できず、エネルギーロスが発生する。つまり、前記電子の散乱を抑制することが、前記電子デバイスの省電力化に向けた中心的技術課題であることは疑う余地はない。
しかし、この方法を用いた場合には、前記電子デバイスを数ケルビンの温度まで冷却する必要があり、このために費やすエネルギーを忘れてはならない。また、このような極低温状態を利用する電子デバイスを一般化して実用化することは、困難である。そのため、室温で前記電子散乱を抑えられる手段としては、満足できるものが存在していない状況にある。
即ち、この電子の作用(スピン−軌道相互作用)によって、前記電子が形成するバンド構造のハミルトニアンにスピン−軌道相互作用の項が追加され、バンド構造とエネルギー固有値に変化が生じる。このとき、ある特殊な物質においては、真空表面での価電子帯の最上層部のバンドと伝導帯の最下部のバンドとが結合するが、他方、物質内部ではバンドが開いたままの特殊なバンド構造が形成されることがある。
その結果、前記物質の表面あるいは界面では伝導体となるが、物質内部ではバンドがあるため絶縁体となるという、それまでに知られていなかった特殊な物性が出現する。このような特性をもつ物質を「トポロジカル絶縁体」と称す(非特許文献1参照)。
これは裏返せば、不純物などによる散乱を受けないという重要な性質をもっていることと同じである。また、例えば、前記時間反転対称性を壊すような外部磁場がなければ、この特性は、非常に強固に保存される。なお、前記トポロジカル絶縁体の名称は、こうした前記電子バンド構造が有する特性が数学のトポロジー多面体論と類似した性質をもつことに由来する(非特許文献1)。
ただ、確認すべきことは、ゲルマニウムとテルルからなる前記結晶合金層が、真空時のバンドと同様の作用を持っているか否かであるが、量子力学を用いた第一原理計算によって、この結晶合金層が真空時のバンドと同等の役割をなすことをシミュレーションによって確認した(図1(a)及び図1(b))。なお、図1(a)及び図1(b)は、量子力学を用いた第一原理計算によって、シミュレートしたバンド構造図であり、図1(a)は、Sb2Te3の合金層の積層構造体を対象にした場合の結果、図1(b)は、GeTeの合金層とSb2Te3の合金層の積層構造体を対象にした場合の結果を示す。
即ち、図1(a)及び図1(b)に示すように、逆格子空間内のある点ガンマ点(図中Xで示す点)において、フェルミバンド近傍で伝導帯の最下部と価電子帯の最上部のバンドが接するように一点でクロスすることが確認できる。この現象は、前記トポロジカル絶縁体のもつ特異的な特徴であり、実空間において、このガンマ点は、ちょうどゲルマニウム−テルル結晶合金層の中心対称点にあたる。つまり、この層が前記電子の非散乱層となり、前記電子が二次元で自由に移動できる層であることの知見を得た。
しかし、2ブロックより薄い層では、前記トポロジカル絶縁体にならない代わりに、逆格子空間内のガンマ点においてバンドの縮退が解かれ、異なるエネルギー状態を持つ二つのスピンバンドに分裂する、いわゆるラシュバ効果が現れることを発見した。
この超格子型相変化膜がもつ前記ラシュバ効果は、これまで知られていた如何なる材料に比較して驚くほど大きく、第一原理計算によるシミュレーションでは、それらのスピンバンドの差で200meVにも達する。この大きさは、室温でさえスピン特性の違いを観測できるほど大きい。
この結果から明らかなように、前記ラシュバ効果は、2nmより薄い前記アンチモン−テルル合金層の場合に顕著で、それ以上の厚みでは、スピン分裂による反射率の差が小さい。これは逆を言えば、これ以上の厚みの前記超格子型相変化膜では、前記ラシュバ効果が小さく、前記トポロジカル絶縁体となっているものと結論づけられる。
つまり、前記ゲルマニウム−テルル結晶合金層と、厚みが2nmより薄いアンチモン−テルル結晶合金層からなる積層膜は、前記ラシュバ効果を持つスピン流発生層となり、前記ゲルマニウム−テルル結晶合金層と、厚みが2nm以上の前記アンチモン−テルル結晶合金層からなる積層膜は、スピン流を蓄積できるスピン流蓄積層となり得ることの知見を得た。
<1> 少なくとも、一対の電極と、前記電極間に配され、厚みが0nmより厚く2nm未満であり、Sb2Te3又はBi2Te3を主成分とする合金層Aと、前記合金層Aに隣接して積層され、GeTeを主成分とする合金層Bとを有し、前記電極からの電圧印加に基づき、前記合金層A中で異なるスピン状態をとる2つのスピン電子に密度差を発生させるスピン流発生層と、前記電極間に配され、厚みが2nm以上10nm以下であり、Sb 2 Te 3 及びBi 2 Te 3 のいずれかを主成分とする合金層Cと、前記合金層Cに隣接して積層され、GeTeを主成分とする合金層Dとを有し、前記電極からの電圧印加に基づき、前記スピン流発生層から流れ込む密度の高い方のスピン電子を、少なくともその表面の一部に蓄積させるスピン流蓄積層と、が設けられ、密度の高い方の前記スピン電子を利用してメモリ動作を行うことを特徴とするスピン電子メモリ。
<2> 合金層Aが六方晶の結晶構造を有するとともに合金層Bが立方晶の結晶構造を有し、前記合金層Aのc軸が積層方向に配向され、前記合金層Bの(111)面が前記合金層Aとの隣接面に配向される前記<1>に記載のスピン電子メモリ。
<3> スピン流発生層が合金層Aと合金層Bとが交互に複数繰り返して積層される構造を有する前記<1>から<2>のいずれかに記載のスピン電子メモリ。
<4> 合金層Cが六方晶の結晶構造を有するとともに合金層Dが立方晶の結晶構造を有し、前記合金層Cのc軸が積層方向に配向され、前記合金層Dの(111)面が前記合金層Cとの隣接面に配向される前記<1>から<3>のいずれかに記載のスピン電子メモリ。
<5> スピン流蓄積層が合金層Cと合金層Dとが交互に複数繰り返して積層される構造を有する前記<1>から<4>のいずれかに記載のスピン電子メモリ。
<6> スピン流発生層とスピン流蓄積層とが、合金層Aと合金層Dとを隣接させるように積層される前記<1>から<5>のいずれかに記載のスピン電子メモリ。
<7> 合金層B及び合金層Dの厚みが、それぞれ0nmより厚く4nm以下である前記<1>から<6>のいずれかに記載のスピン電子メモリ。
<8> 更に、スピン流発生層又はスピン流蓄積層の下地として配され、これに積層される前記スピン流発生層の合金層B又は前記スピン流蓄積層の合金層Dの積層面を(111)面に配向させる配向層を有する前記<1>から<7>のいずれかに記載のスピン電子
メモリ。
<9> 配向層が合金層A及び合金層Cと同じ組成を有し、かつ、同じ結晶構造を有する前記<1>から<8>のいずれかに記載のスピン電子メモリ。
<10> 更に、磁場を発生させる磁場発生部を有する前記<1>から<9>のいずれかに記載のスピン電子メモリ。
<11> 更に、スピン流発生層にスピン電子を供給するスピン電子供給層を有する前記<1>から<10>のいずれかに記載のスピン電子メモリ。
<12> 前記<1>から<11>のいずれかに記載のスピン電子メモリを有することを特徴とするスピン電子回路。
本発明のスピン電子メモリは、一対の電極と、スピン流発生層とを有し、更に、スピン流蓄積層、配向層、磁場発生部及びスピン電子供給層を適宜配して構成される。
前記スピン流発生層は、前記電極間に配され、合金層Aと、前記合金層Aに隣接して積層される合金層Bとを有する。
このスピン流発生層は、前記ラシュバ効果が発現可能で、前記電極からの電圧印加に基づき、前記合金層A中で異なるスピン状態をとる2つのスピン電子に密度差を発生させる。
即ち、前記合金層Bは、バンドギャップを有しており、また、前記合金層Aがその結晶の逆格子空間上の前記合金層Bとの界面において時間反転対称性を有し、かつ前記時間反転対称中心点を除いてバンド縮退が解かれ、フェルミ準位直上の二つのスピンバンドにエネルギー差が生じることで、前記スピン流発生層は、前記ラシュバ効果を発生させる。その結果、前記合金層A中で異なるスピン状態をとる2つのスピン電子に密度差が生じ、スピン流の発生が可能となる。
また、前記合金層Aの厚みは、0nmより厚く2nm未満とされる。このような厚みであると、前記ラシュバ効果の発現が可能とされる。
このような結晶構造を有すると、その次に膜を積層する上でこの層が下地層として配向を生み出すテンプレートとなって、これらの積層体の超格子構造が得られやすい。
前記合金層Bの厚みとしては、0nmより厚く4nm以下であることが好ましい。
前記厚みが4nmを超えると、独立した固有の特性を示すことがある。
このような結晶構造を有すると、その次に膜を積層する上でこの層が下地層として配向を生み出すテンプレートとなって、これらの積層体の超格子構造が得られやすい。
このような構造を有すると、繰り返し数に応じて、大きな前記ラシュバ効果が得られやすい。
前記スピン電子メモリは、前記トポロジカル絶縁体を配することで、前記スピン電子を利用したメモリ動作が可能とされる。
ここでは、前記トポロジカル絶縁体として、前記電極間に配され、合金層Cと、前記合金層Cに隣接して積層される合金層Dとを有する前記スピン流蓄積層を提案する。
即ち、前記スピン流蓄積層は、前記トポロジカル絶縁体としての特性を有し、前記電極からの電圧印加に基づき、前記スピン流発生層から流れ込む密度の高い方のスピン電子を、少なくともその表面の一部に蓄積させる。
即ち、前記スピン流蓄積層においては、前記合金層Dは、バンドギャップを有し、また、前記合金層Cがその結晶の逆格子空間上の前記合金層Bとの界面において、時間反転対称性を有し、かつ時間反転対称中心点を除いてバンド縮退が解かれ、フェルミ準位直上の二つのスピンバンドが、フェルミ準位直下の価電子帯の最上部の縮退が解かれたスピンバンドと、逆空間における時間反転対称中心を境に互いに交差して連結することで前記トポロジカル絶縁体としての特性を発現させる。その結果、前記スピン流発生層から流れ込む密度の高い方のスピン電子を前記合金層Cと前記合金層Dとの界面又は前記合金層Dに蓄積させることが可能となる。
ただし、前記合金層Cの厚みは、前記合金層Aと異なり、2nm以上10nm以下とされる。前記厚みが2nm未満であると、前記ラシュバ効果の発現が可能とされる一方で、前記トポロジカル絶縁体としての特性を示さず、10nmを超える場合も、前記トポロジカル絶縁体としての特性を得難い。
このような結晶構造を有すると、その次に膜を積層する上でこの層が下地層として配向を生み出すテンプレートとなって、これらの積層体の超格子構造が得られやすい。
また、前記合金層Cとしては、前記合金層Aと同様の方法で形成することができる。
また、その厚み、結晶構造及び形成方法についても、前記合金層Bについて説明した事項を適用することができる。
このような構造を有すると、繰り返し数に応じて、大きな前記スピン流を蓄積させることができる。
前記スピン電子メモリにおいては、Sb2Te3又はBi2Te3を主成分として形成される前記合金層A及び前記合金層Cの結晶構造がc軸に配向され、GeTeを主成分として形成される前記合金層B及び前記合金層Dの(111)面が、それぞれ前記合金層A又は前記合金層Cとの隣接面に配向される超格子構造を有すると、前記ラシュバ効果及び前記トポロジカル絶縁体としての特性が得られやすい。
前記合金層A及び前記合金層Cは、下地に制限なく、c軸配向体として得られやすいが、前記合金層B及び前記合金層Dは、このc軸配向体を下地として積層させないと、前記超格子構造が得られにくい。
そのため、前記合金層B又は前記合金層Dを前記合金層A及び前記合金層Cを下地として形成しない場合には、前記スピン流発生層又は前記スピン流蓄積層の下地として配され、これに積層される前記スピン流発生層の前記合金層B又は前記スピン流蓄積層の前記合金層Dの積層面を(111)面に配向させる配向層を設けることが好ましい。
なお、こうした観点から、前記スピン電子メモリとしては、前記合金層A(又は前記合金層C)を下地として、前記合金層B(又は前記合金層D)を積層させるよりも、これらの層の結晶構造を安定化させるため、前記配向層を下地として前記合金層B(又は前記合金層D)を積層させて作製することが好ましい。
図3(a)は、Sb2Te3又はBi2Te3を主成分として形成される六方晶の結晶合金層51を示す図であり、図3(b)は、GeTeを主成分として形成される立方晶の結晶合金層52を示す。
前記電極としては、特に制限はなく、目的に応じて適宜選択することができ、公知の半導体素子に用いられる電極を公知の方法により配して形成することができる。
前記スピン流発生層は、それ自身でも電圧を加えて内部磁場を発生させ、前記スピン電子に密度差を発生させることが可能であるが、外部から補助的な磁場を加えることにより、前記ラシュバ効果を増幅させることができる。
そのため、前記スピン電子メモリとしては、更に磁場を発生させる磁場発生部を有することが好ましい。
前記磁石及び前記磁性層としては、特に制限はなく、目的に応じて適宜選択することができ、公知のものを公知の方法により配して形成することができる。
ただし、前記磁性層としては、前記スピン流発生層及び前記スピン流蓄積層におけるメモリ動作を損なわないよう、これらの層間には配さず、これらの層と電極との間に配することが好ましい。
前記スピン流発生層は、前述の通り、それ自身でも電圧を加えて内部磁場を発生させ、前記スピン電子に密度差を発生させることが可能であるが、外部から前記スピン電子を供給することで、前記ラシュバ効果を増幅させることができる。
そのため、前記スピン電子メモリとしては、前記スピン流発生層に前記スピン電子を供給するスピン電子供給層を有することが好ましい。
また、前記スピン流発生層及び前記スピン流蓄積層としては、これらを直接隣接させて超格子構造を持たせることが好ましく、この場合、前記スピン電子供給層としては、前記スピン流発生層の前記スピン流蓄積層が配される面と反対側の面又は前記スピン流蓄積層の前記スピン流発生層が配される面と反対側の面に隣接して配されることが好ましい。
前記スピン電子メモリは、電子がもつ二つのスピン状態のそれぞれを制御して、そのスピン状態の違いを保存してメモリとするものであり、これによって、例えばこれまで電流のオン−オフといった0、1的な二値のメモリ動作から、スピンアップ、ダウンの有無のによる四値によるメモリ動作ができるため、メモリ容量を数倍にできるだけでなく、スピン同士の干渉を用いた量子コンピュータの実現に繋がる可能性をもっている。
前記スピン電子メモリのメモリ動作について、ここでは、その基本原理を提唱するにとどまるが、前記スピン流発生層と前記スピン流蓄積層が積層された積層構造体の上下に電極を配置し、パルス電圧を加えると、どちらの層も大きなスピン軌道相互作用をもつため、電場の変化に応じて内部磁場を発生させることができる。
従来、磁性体薄膜を用いたり、外部磁場を用いることでしか達成できなかった前記スピン流発生が、前記スピン軌道相互作用を利用する前記スピン電子メモリを用いれば、これらを用いることなしに達成することができる。
より具体的には、前記スピン電子メモリにパルス電圧を加えることで、前記スピン流発生層でバンドギャップが僅かに拡大し、前記スピン流発生層の空間対称性の破れから、一方の状態のスピンが他方に比べて多く発生する。この状態変化は、前記電圧を加える方向で逆転できる。前記スピン流発生層で生成したスピン流に関し、前記電圧が切られた瞬間、前記スピン流発生層のバンドギャップが不安定になるが、隣接する前記スピン蓄積層が前記トポロジカル絶縁体であるため、この界面に流れ込む。なぜなら、前記トポロジカル絶縁体ではその表面にのみ前記スピン流を流すことができるためである。
しかし、前記電圧が加えられた方向には、バンドギャップがあるため、電子は前記スピン流蓄積層の厚さ方向には逃げることができない。
つまり、前記スピン電子メモリは、前記スピン流蓄積層の表面(例えば、前記スピン流発生層が配される側の面)に前記スピン流が蓄積されることでメモリとして機能する。また、消去、あるいはもう一方のスピン状態からなるスピン流を蓄積するには逆電圧をもったパルスを用いれば良い。前記電圧の大きさを制御するだけで、消去とメモリ動作ができるのが、前記スピン電子メモリの特徴である。
スピン電子メモリ100は、下部電極1上に、配向層2、スピン流発生層3、スピン流蓄積層4及び上部電極5がこの順で配されて構成されている。
スピン流発生層3は、GeTeを主成分とする合金層Bと、厚みが0nmより厚く2nm未満であり、Sb2Te3又はBi2Te3を主成分とする合金層Aとが、交互に4回繰り返して積層される積層構造体として構成されている。
また、スピン流蓄積層4は、GeTeを主成分とする合金層Dと、厚みが2nm以上10nm以下であり、Sb2Te3又はBi2Te3を主成分とする合金層Cとが、交互に3回繰り返して積層され、更に最上部に合金層Dをもう一層積層させる積層構造体として構成されている。
蓄積された密度の高い方のスピン電子で構成されるスピン流は、外部に開放しない限り、保存可能であり、また、逆方向からの電圧印加により、消去させることができる。
その結果、スピン電子メモリ100は、スピン電子のスピン状態に基づくメモリ動作を行うことができる。このようなメモリ動作によれば、前記電圧印加に利用される電流のエネルギーをジュール熱に変換することなく、そのまま前記スピン流の形成に利用することができるため、大幅な省電力化を実現することができる。
スピン電子メモリ200は、スピン流蓄積層4と上部電極5の間に層状の磁場発生部6が配されている点で、スピン電子メモリ100と異なる構成を有する。
その結果、スピン電子メモリ200は、大きなスピン流を発生させることができ、スピン電子のスピン状態に基づくメモリ動作を安定的に行うことができる。
スピン電子メモリ300は、スピン流蓄積層4と磁場発生部6の間にスピン電子供給層7が配されている点で、スピン電子メモリ200と異なる構成を有する。
その結果、スピン電子メモリ300は、更に大きなスピン流を発生させることができ、スピン電子のスピン状態に基づくメモリ動作を安定的に行うことができる。
本発明のスピン電子回路は、本発明の前記スピン電子メモリを有する。
前記スピン電子メモリを有する前記スピン電子回路の回路構成としては、特に制限はなく、目的に応じて適宜選択することができ、公知の半導体回路を用いた回路構成とすることができる。
この例において、前記スピン電子回路は、任意の回路基板上に前記スピン電子メモリを有する。また、該スピン電子メモリに併設され、前記スピン流蓄積層を有して構成されるスピン流蓄積素子を有する。
このスピン電子回路においては、前記スピン電子メモリの前記スピン流発生層から供給されるスピン状態に密度差があるスピン流は、前記スピン電子メモリの前記スピン流蓄積層に供給されるが、このスピン流蓄積層では、トポロジカル特性を維持し易いよう層内のスピン密度差を無くし、欠乏している一方のスピンを何処からか補充しようとする。このため、前記スピン流蓄積層を有する前記スピン流蓄積素子を前記スピン電子メモリに併設すれば、前記スピン電子メモリの前記スピン流蓄積層に、欠乏したスピンを供給できる。
逆に併設させた前記スピン流素子の前記スピン流蓄積層内では、一方のスピン密度が低下するため、例えば、その隣に更に前記スピン流蓄積層を有する前記スピン流蓄積素子を併設すれば、そこからスピンが供給される。これを繰り返せば、片方のスピン流を流すことができるスピン電子回路も実現することができる。
<スピン流発生層の作製>
先ず、清浄な面をもつSi基板上に、スパッタリング装置(アルバック社製、ヘリコン波型スパッタリング装置)を用いて、SbとTeをターゲット(組成比2:3)としてスパッタリングし、Sb2Te3の結晶合金層からなり、c軸の結晶方位が積層方向に配向された配向層を5nmの厚みで形成した。
次に、前記配向層を下地として、前記スパッタリング装置を用いたGeとTeをターゲット(組成比1:1)とするスパッタリングを行い、GeTeの結晶合金層からなり、結晶の(111)面が前記配向層との隣接面に配向された合金層Bを1nmの厚みで形成した。
次に、前記合金層B上に、前記スパッタリング装置を用いたSbとTeをターゲット(組成比2:3)とするスパッタリングを行い、Sb2Te3の結晶合金層からなり、c軸の結晶方位が積層方向に配向された合金層Aを1nmの厚みで形成した。
更に、同様の方法で、これら合金層Bと合金層Aをこの順で交互に19回ずつ積層させ、前記合金層A及び前記合金層Bの積層体で構成されるスピン流発生層を有する試験試料1を作製した。
なお、前記配向層、前記合金層A及び前記合金層Bを形成する際の条件としては、真空状態とし、スパッタ温度は、250℃とした。また、前記配向層、前記合金層A及び前記合金層Bの結晶構造の解析は、モデルに基づく第一原理計算結果とX線回折結果を比較すること、また最終的には断面の高分解能透過電子線像を撮影して観察することで行った。
なお、前記反射率測定に使用した光の波長は、633nmとし、外部磁場の大きさは、0.2テスラ(T)とした。また、外部磁場は、磁石を用いて加えることとし、該磁石のN極を接近させた場合とS極を接近させた場合とで、2回前記反射率測定を行い、それぞれの磁場方向による反射率差を算出するようにした。
その結果、前記磁場方向による反射率差は、1.2%であり、前記スピン流発生層は、大きなラシュバ効果をもつことを確認した。
即ち、作製された前記スピン流発生層は、非磁性元素を用いなくとも磁気的性質を有することから、前記ラシュバ効果によって前記スピン流発生層中に前記スピン流を発生させる。これにより、前記スピン流が光と応答し、その反射率が前記スピン流の密度と比例して変化することが確認できた。
前記スピン流発生層の作製と同様に、先ず、清浄な面をもつSi基板上に、スパッタリング装置を用いて、SbとTeをターゲット(組成比2:3)としてスパッタリングし、Sb2Te3の結晶合金層からなり、c軸の結晶方位が積層方向に配向された配向層を5nmの厚みで形成した。
次に、前記配向層を下地として、前記スパッタリング装置を用いたGeとTeをターゲット(組成比1:1)とするスパッタリングを行い、GeTeの結晶合金層からなり、結晶の(111)面が前記配向層との隣接面に配向された合金層Dを1nmの厚みで形成した。
次に、前記合金層D上に、前記スパッタリング装置を用いたSbとTeをターゲット(組成比2:3)とするスパッタリングを行い、Sb2Te3の結晶合金層からなり、c軸の結晶方位が積層方向に配向された合金層Cを4nmの厚みで形成した。
更に、同様の方法で、これら合金層Dと合金層Cをこの順で交互に9回ずつ積層させ、前記合金層C及び前記合金層Dの積層体で構成されるスピン流蓄積層を有する試験試料2を作製した。
なお、この試験試料2における前記配向層、前記合金層C及び前記合金層Dのスパッタリング方法及び結晶構造の解析方法は、試験試料1における前記配向層、前記合金層A及び前記合金層Bのスパッタリング方法及び結晶構造の解析方法と同様とした。
その結果、磁場方向による反射率差は、0.1%未満であり、前記スピン流蓄積層は、前記ラシュバ効果をもたないことを確認した。
即ち、前記スピン流発生層と前記スピン流蓄積層とは、結晶構造は同じでも、前記スピン流発生層の前記合金層Aの厚みを前記スピン流蓄積層の前記合金層Cのように変更することによって、前記スピン流蓄積層を有する前記試験試料2では、空間対称性が高くなり、その結果、前記ラシュバ効果に差が無くなり、前記スピン流が発生しても、二つのスピン状態からなるそれぞれのスピン流の密度が同じとなって反射率に差が生じない。
つまり、この試験試料2における前記合金層C及び前記合金層Dの積層膜である前記スピン流蓄積層は、前記トポロジカル絶縁体になっており、前記試験試料1に係るスピン流発生層との比較において、間接的ではあるが、前記スピン流を前記試験試料2に係るスピン流蓄積層に存在させることができることを確認した。
また、このことは、前記スピン流蓄積層における第一原理の計算結果が図1(b)に示す態様で確認され、界面においてバンドが閉じた前記トポロジカル絶縁体の特性を示していることからも確認することができる。
前記スピン流発生層の作製と同様に、先ず、清浄な面をもつSi基板上に、スパッタリング装置を用いて、SbとTeをターゲット(組成比2:3)としてスパッタリングし、Sb2Te3の結晶合金層からなり、c軸の結晶方位が積層方向に配向された配向層を5nmの厚みで形成した。
次に、前記配向層を下地として、前記スパッタリング装置を用いたGeとTeをターゲット(組成比1:1)とするスパッタリングを行い、GeTeの結晶合金層からなり、結晶の(111)面が前記配向層との隣接面に配向された合金層Fを5nmの厚みで形成した。
次に、前記合金層F上に、前記スパッタリング装置を用いたSbとTeをターゲット(組成比2:3)とするスパッタリングを行い、Sb2Te3の結晶合金層からなり、c軸の結晶方位が積層方向に配向された合金層Eを15nmの厚みで形成した。
更に、同様の方法で、これら合金層Fと合金層Eをこの順で交互に2回ずつ積層させ、前記合金層E及び前記合金層Fの積層体を有する比較試料を作製した。
なお、この比較試料における前記配向層、前記合金層E及び前記合金層Fのスパッタリング方法及び結晶構造の解析方法は、試験試料1における前記配向層、前記合金層A及び前記合金層Bのスパッタリング方法及び結晶構造の解析方法と同様とした。
その結果、磁場方向による反射率差は、0.0%未満であり、前記スピン流蓄積層は、ラシュバ効果をもたないことを確認した。
また、第一原理の計算結果では、クロスバンドをもたない単にギャップをもった半導体の特性を示した。
予めW(タングステン)製の柱状電極(直径200nm)が埋め込まれたSi回路基板上に、スパッタリング装置を用いて、SbとTeをターゲット(組成比2:3)としてスパッタリングし、Sb2Te3の結晶合金層からなり、c軸の結晶方位が積層方向に配向された配向層を5nmの厚みで形成した。
次に、前記配向層を下地として、前記スピン流発生層の作製方法と同様にして、スピン流発生層を積層させた。ただし、このスピン流発生層は、前記試験試料1における前記スピン流発生層の構成に対し、更に最上層として前記合金層Bを一層積層させたものとした。
次に、前記スピン流蓄積層の作製方法と同様にして、このスピン流発生層上に、真空状態を切らさず連続してスピン流蓄積層を積層させた。
更に、上部電極として前記スパッタリング装置を用いてWをターゲットとしてスパッタリングし、電極層を20nmの厚みで形成し、実施例1に係るスピン電子メモリを作製した。なお、前記電極層も試験試料1における諸層のスパッタリング方法と同様の方法で形成した。
その結果、最大電流として60μAの電流が流れた直後に0μAとなることが確認された。即ち、実施例1に係るスピン電子メモリにおいては、下部電極からの電圧印加に基づき、内部にスピン流を発生させ、これを外部に開放しない限り、蓄積可能であることを確認できた。
その結果、電流は、0.0μAで測定できなかった。即ち、実施例1に係るスピン電子メモリにおいては、内部に一旦蓄積させたスピン流を消去可能であることを確認できた。
その結果、最大電流として150μAの電流が流れた直後に0μAとなることが確認された。このことから、外部磁場を加えない場合に前記ラシュバ効果で発生するスピン電流は、最大で60μAであり、前記外部磁場を加えた場合には前記ラシュバ効果に更に前記外部磁場によるバンドの拡大効果から、前記外部磁場を加えない場合に対して、約2.5倍となる150μAのスピン流を蓄積可能であることが確認できた。
実施例1のスピン電子メモリの作製において、Si回路基板としてW製の柱状電極(直径200nm)が隣接した状態で予め2つ埋め込まれたものを用いたこと、該Si回路基板上に一様に前記配向層、前記スピン流発生層、前記スピン流蓄積層及び前記上部電極を形成した後、イオンミリングを用いて2つの前記柱状電極(下部電極)上に積層された諸積を5nmの間隔をもって真空で隔離し、2つのスピン電子メモリA1とA2が近接する配置をもった実施例2に係るスピン電子メモリを作製した。
その結果、最大電流として150μAの電流が流れた直後に0μAとなることが確認された。
次に、もう一方のスピン電子メモリA2に対して、前記下部電極から0.5Vの直流電圧を加えたままで、同様にスピン電子メモリA1に500nsのパルス電圧1.0Vを加えた。すると、スピン電子メモリA2に直列に繋いだ電流計の値は、瞬間的に150μAの値を記録した後、初期の70μA程度に戻った。その後、スピン電子メモリA1及びスピン電子メモリA2に対する電圧印加を止め、1分後にスピン電子メモリA1の両端の電流を測定した。その結果、最大電流として320μAが流れた直後に0μAとなった。この結果から、電流が真空バリアを越えて、スピン電子メモリA2からスピン電子メモリA1に流れ込んだことが確認できた。
2 配向層
3 スピン流発生層
4 スピン流蓄積層
5 上部電極
6 磁場発生部
7 スピン電子供給層
A,B,C,D 合金層
X バンドクロス
Claims (12)
- 少なくとも、一対の電極と、
前記電極間に配され、厚みが0nmより厚く2nm未満であり、Sb2Te3又はBi2Te3を主成分とする合金層Aと、前記合金層Aに隣接して積層され、GeTeを主成分とする合金層Bとを有し、前記電極からの電圧印加に基づき、前記合金層A中で異なるスピン状態をとる2つのスピン電子に密度差を発生させるスピン流発生層と、前記電極間に配され、厚みが2nm以上10nm以下であり、Sb 2 Te 3 及びBi 2 Te 3 のいずれかを主成分とする合金層Cと、前記合金層Cに隣接して積層され、GeTeを主成分とする合金層Dとを有し、前記電極からの電圧印加に基づき、前記スピン流発生層から流れ込む密度の高い方のスピン電子を、少なくともその表面の一部に蓄積させるスピン流蓄積層と、が設けられ、
密度の高い方の前記スピン電子を利用してメモリ動作を行うことを特徴とするスピン電子メモリ。 - 合金層Aが六方晶の結晶構造を有するとともに合金層Bが立方晶の結晶構造を有し、
前記合金層Aのc軸が積層方向に配向され、前記合金層Bの(111)面が前記合金層
Aとの隣接面に配向される請求項1に記載のスピン電子メモリ。 - スピン流発生層が合金層Aと合金層Bとが交互に複数繰り返して積層される構造を有する請求項1から2のいずれかに記載のスピン電子メモリ。
- 合金層Cが六方晶の結晶構造を有するとともに合金層Dが立方晶の結晶構造を有し、
前記合金層Cのc軸が積層方向に配向され、前記合金層Dの(111)面が前記合金層
Cとの隣接面に配向される請求項1から3のいずれかに記載のスピン電子メモリ。 - スピン流蓄積層が合金層Cと合金層Dとが交互に複数繰り返して積層される構造を有する請求項1から4のいずれかに記載のスピン電子メモリ。
- スピン流発生層とスピン流蓄積層とが、合金層Aと合金層Dとを隣接させるように積層される請求項1から5のいずれかに記載のスピン電子メモリ。
- 合金層B及び合金層Dの厚みが、それぞれ0nmより厚く4nm以下である請求項1から6のいずれかに記載のスピン電子メモリ。
- 更に、スピン流発生層又はスピン流蓄積層の下地として配され、これに積層される前記スピン流発生層の合金層B又は前記スピン流蓄積層の合金層Dの積層面を(111)面に配向させる配向層を有する請求項1から7のいずれかに記載のスピン電子メモリ。
- 配向層が合金層A及び合金層Cと同じ組成を有し、かつ、同じ結晶構造を有する請求項1から8のいずれかに記載のスピン電子メモリ。
- 更に、磁場を発生させる磁場発生部を有する請求項1から9のいずれかに記載のスピン電子メモリ。
- 更に、スピン流発生層にスピン電子を供給するスピン電子供給層を有する請求項1から10のいずれかに記載のスピン電子メモリ。
- 請求項1から11のいずれかに記載のスピン電子メモリを有することを特徴とするスピン電子回路。
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