JP6466564B2 - マルチフェロイック素子の初期化方法 - Google Patents

マルチフェロイック素子の初期化方法 Download PDF

Info

Publication number
JP6466564B2
JP6466564B2 JP2017506161A JP2017506161A JP6466564B2 JP 6466564 B2 JP6466564 B2 JP 6466564B2 JP 2017506161 A JP2017506161 A JP 2017506161A JP 2017506161 A JP2017506161 A JP 2017506161A JP 6466564 B2 JP6466564 B2 JP 6466564B2
Authority
JP
Japan
Prior art keywords
phase
electrode
alloy layer
magnetic field
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017506161A
Other languages
English (en)
Other versions
JPWO2016147802A1 (ja
Inventor
富永　淳二
淳二 富永
雄太 齊藤
雄太 齊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Publication of JPWO2016147802A1 publication Critical patent/JPWO2016147802A1/ja
Application granted granted Critical
Publication of JP6466564B2 publication Critical patent/JP6466564B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23H—WORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
    • B23H5/00—Combined machining
    • B23H5/04—Electrical discharge machining combined with mechanical working
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mechanical Engineering (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、素子動作を実行させる前に予め行うマルチフェロイック素子の初期化方法に関する。
現代文明を支えるコンピューターは、電子の流れである電流によって動作する。この電流を操作し、情報の記録・消去に応用した電子デバイスは、半導体によって構成されている。前記半導体中を流れる電子は、不純物やクーロン力による散乱を受けてジュール熱を発生させる。
このため、コンピューターには、冷却用のファンが必要である。また、前記ジュール熱によって入力エネルギーの一部が情報の記録・消去には利用できず、エネルギーロスが発生する。つまり、前記電子の散乱を抑制することが、前記電子デバイスの省電力化に向けた中心的な技術開発課題であることは疑う余地はない。
その一つの解決策として、従来から前記電子デバイスを極低温で動作させ、前記電子の散乱を抑制する方法がある。例えば、超伝導体を用いることがそれに相当する。前記超伝導体では電子散乱はゼロになるので、電気抵抗がなくジュール熱も発生しない。したがって、前記電子散乱が発生しない。
しかし、この方法を用いた場合には、前記電子デバイスを数ケルビンの温度まで冷却する必要があり、このために費やすエネルギーを忘れてはならない。また、このような極低温状態を利用する電子デバイスを一般化して実用化することは困難である。そのため、室温で前記電子散乱を抑えられる手段としては、満足できるものが存在していない状況にある。
しかしながら、２００７年ごろから状況が変わりつつある。物理学の理論として、トポロジカル絶縁体の理論的なモデルが提案されたためである。前記トポロジカル絶縁体とは、物体表面あるいは界面に生じる特殊な電子状態を利用した絶縁体であり、原子番号が比較的大きな元素の内核電子が光速に近い速さで運動するために生じる相対論的効果に基づいて説明される。
即ち、この電子の作用（スピン−軌道相互作用）によって、前記電子が形成するバンド構造のハミルトニアンにスピン−軌道相互作用の項が追加され、バンド構造とエネルギー固有値に変化が生じる。このとき、ある特殊な物質においては、真空表面での価電子帯の最上部のバンドと伝導帯の最下部のバンドとが結合するが、他方、前記物質の内部ではバンドが開いたままの特殊なバンド構造が形成されることがある。
その結果、前記物質の表面あるいは界面では伝導体となるが、内部ではバンドがあるため絶縁体となるという、それまでに知られていなかった特殊な物性が出現する。このような特性をもつ物質を「トポロジカル絶縁体」と称す (非特許文献１参照）。
前記トポロジカル絶縁体が持つ特殊な電子バンド構造は、時間反転対称性によって、前記物質の表面あるいは界面に存在する電子がスピンの異なる２つの電子スピン流に別れ、電圧を加えることなく流れ続けるという奇妙な特徴をもつ。このことは、裏返せば、前記不純物などによる前記電子散乱を受けないという重要な性質をもっていることと同じである。また、例えば、前記時間反転対称性を壊すような外部磁場がなければ、この特性は、非常に強固に保存される。なお、前記トポロジカル絶縁体の名称は、こうした前記電子バンド構造の有する特性が数学のトポロジー多面体論と類似した性質をもつことに由来する（非特許文献１参照)。
前記トポロジカル絶縁体の存在が理論的に予言されて以来、実際にこの奇妙な性質をもつ材料の探索が始まった。その結果、結晶性の高いビスマス−テルル合金、アンチモン−テルル合金などが光電子分光法による実験から確認されたが、これらの実験に用いた単結晶は、熔融合金の冷却法等によって作製されたものであり、前記電子デバイスに直ちに応用できるものではない(非特許文献２参照)。
他方、本発明者は、前記トポロジカル絶縁体とは全く関係なく、相変化型固体メモリの消費電力削減化に向けて、アンチモン−テルルからなる結晶合金層とゲルマニウム−テルルからなる結晶合金層とを、それぞれの結晶合金層が有する（１１１）面軸とｃ軸とを整合させて積層させた超格子型相変化膜とし、ゲルマニウム原子の配列構造を結晶成長軸方向にスイッチさせてメモリ動作を可能にした超格子型相変化固体メモリを提案している（特許文献１、２及び非特許文献３、４参照）。
また、本発明者らは、この超格子型相変化固体メモリが、理想的なトポロジカル絶縁体になり得ることを利用し、垂直方向に電場を加え電子を注入することで発生させたスピン流を蓄積可能なスピンメモリを提供している(特許文献３参照)。
更に、本発明者らは、超格子型相変化固体メモリが備える超格子構造をゲートとして電圧を印可し、その面内に流れる電流（スピン流）を制御するトランジスタを提案している(特許文献４参照)。
アンチモン原子とテルル原子の比率が２：３の結晶方位が揃った結晶合金層（以下、「Ｓｂ２Ｔｅ３層」と称することがある）と、ゲルマニウム原子とテルル原子とからなる結晶方位の揃った結晶合金層（以下、「ＧｅＴｅ層」と称することがある）とが繰り返し積層された超格子構造は、セット及びリセットと呼ばれる二つの異なる結晶形態（相）から構成されている（非特許文献５参照）。
前記リセット相は、空間反転対称性と時間反転対称性の２つを有するため、各スピンバンドが縮退し、磁性をもたない。
前記セット相は、対をなすゲルマニウム原子の一個がＳｂ２Ｔｅ３層側に反転するために空間反転対称性を失うが、時間反転対称性を維持するため、ラシュバ効果と呼ばれるスピン分裂バンドが形成される。
このスプリットしたバンドでは、エネルギー（Ｅ）・運動量（ｋ）が作るバンド空間で時間反転対称性保存則からＥ（ｋ，ダウンスピン）＝Ｅ（−ｋ，アップスピン）が成立し、勝手にスピン状態を取ることができない。つまり、電子散乱が大きく制約される。
また、前記ＧｅＴｅ層では、前記セット相の状態でバンドがスピン分裂しているため、外部磁場を加えると磁化する。更に、電場を加えると磁場を発生させる。逆に、磁場を加えると電場を発生させる。
即ち、前記超格子構造は、電場を加えると磁場を発生させ、磁場を加えると電場を発生させるという、電気双極子と磁気モーメントとを同時に有する。この電気双極子と磁気モーメントとを同時に有する特性をマルチフェロイックと呼ぶ。
前記マルチフェロイックを発現する材料としては、極低温で発現するものが知られているが（非特許文献６）、前記超格子構造は、室温以上の温度条件下でマルチフェロイックを発現することから、実用性の高いマルチフェロイック材料といえる。
特許第４６２１８９７号公報 特許第４６３５２３６号公報 国際公開第２０１３／１２５１０１号 特開２０１５− ３５４７８号公報
H. Zhang et al. Nature Physics, 5, 438 (2009). Y. Xia et al. Nature Physics, 5, 398 (2009). J. Tominaga et al. Nature Nanotechnology, 6, 501 (2011). J. Tominaga et al. Applied Physics Letter, 99, 152105 (2011). J. Tominaga et al. Sci. Technol. Adv. Mater. 16, 014402 (2015). 有馬孝尚著、「マルチフェロイクス 物質中の電磁気学の最前線」、共立出版、2014年
その後の研究において、本発明者らがこれまで提供してきたマルチフェロイック機能を有するスピンメモリ及びトランジスタ（マルチフェロイック素子）を動作させたときに、期待通りに機能する素子もあれば、構造が同じでありながら機能しない素子も確認された。そのため、マルチフェロイック素子を安定的に動作させるための方法が必要となる。
本発明者らは、こうした問題を解決するため、鋭意検討を行い、以下の知見を得た。
即ち、前記超格子構造を構成する各層は、２００℃〜２５０℃の高温で成膜されるが、成膜温度から室温まで冷却される過程において、大半が前記セット相から前記リセット相に相転移する。これは熱力学的に前記リセット相の方が１５０℃以下の温度で安定なためであるが、冷却の速度が速いと前記ＧｅＴｅ層に前記セット相も残留してしまう。
前記セット相とされる前記ＧｅＴｅ層では、例えば、ゲルマニウム原子とテルル原子との分子結合を上下に屈曲させて表現したときに、−ゲルマニウム（下）−テルル（上）−ゲルマニウム（下）−テルル（上）−と表現できる第１セット相と、前記第１セット相の上下関係を反転させた、−ゲルマニウム（上）−テルル（下）−ゲルマニウム（上）−テルル（下）−と表現できる第２セット相とが同時に同じ量だけ存在することが熱力学的に許される。
ここで、ゲルマニウム原子は僅かに正に帯電し、逆に、ゲルマニウム原子と対をなすテルル原子は負に帯電している。したがって、前記セット相が前記第１セット相と前記第２セット相とのいずれか１つの相で構成される場合、強誘電体として電子分極を発現させることができる。
しかしながら、前記リセット相に前記第１セット相と前記第２セット相との双方が残留していると、前記リセット相を前記セット相に相転移させたときに、これら残留した前記第１セット相と前記第２セット相とを核として２つの前記セット相が発生してしまい、互いの電気双極子が相殺して全体としての強誘電性が低下してしまう。
この電気双極子の相殺は、低温相である前記リセット相に残留し、前記セット相を形成する核となる前記第１セット相及び前記第２セット相を予めいずれか一方に揃えるように初期化することで解消することができる。そして、前記セット相−前記リセット相間の相転移温度である１５０℃以上の温度状態下で、前記超格子構造に電場及び磁場の少なくともいずれかを加えることで前記第１セット相及び前記第２セット相をいずれか一方に揃えるように予め初期化することができ、延いては、電気双極子の相殺を抑制して、前記超格子構造を有する前記マルチフェロイック素子に大きな電気分極を発現させることができ、更に、前記スピンバンドの縮退の乖離によって、ある方向に磁気モーメントをもった強磁性も発現させることができることの知見を得た。
本発明は、従来技術における前記諸問題を解決し、安定した素子動作を得るためのマルチフェロイック素子の初期化方法を提供することを目的とする。
本発明は、前記知見に基づくものであり、前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ アンチモン−テルル、ビスマス−テルル、及びビスマス−セレンのいずれかを主成分として形成される第１合金層と、前記第１合金層上に積層されるとともに下記一般式（１）で表される化合物を主成分として形成され、電気分極が生じないリセット相と前記電気分極が生ずるセット相との間で相転移する第２合金層とを含む積層構造体を有するマルチフェロイック素子に対し、前記第２合金層の前記リセット相を前記セット相に相転移させる相転移温度以上の温度条件下で電場及び磁場の少なくともいずれかを加え、前記セット相に含まれ、かつ、前記電気分極の方向が異なる第１セット相及び第２セット相の２つの相をいずれか一方の相に揃えることを特徴とするマルチフェロイック素子の初期化方法。
ただし、前記式（１）中、Ｍは、ゲルマニウム、アルミニウム及びシリコンのいずれかの原子を示し、ｘは、０．５以上１未満の数値を示す。
＜２＞ マルチフェロイック素子が、アンチモン−テルル、ビスマス−テルル、及びビスマス−セレンのうち、原子組成比が２：３されたＳｂ２Ｔｅ３、Ｂｉ２Ｔｅ３及びＢｉ２Ｓｅ３のいずれかの化合物を主成分として形成され、結晶方位が一定の方位に配向される第１合金層と、ゲルマニウム−テルル及びシリコン−テルルのいずれかの化合物を主成分として形成され、結晶方位が一定の方位に配向される第２合金層とが交互に積層された超格子構造を有する前記＜１＞に記載のマルチフェロイック素子の初期化方法。
＜３＞ 積層方向の上下位置に上部電極及び下部電極が配される積層構造体に対して、前記上部電極−前記下部電極間に一方向の電圧を加え、かつ、外部磁場を前記積層方向に加える前記＜１＞から＜２＞のいずれかに記載のマルチフェロイック素子の初期化方法。
＜４＞ 一の面上に第１電極と磁性を有する第２電極とが配される積層構造体に対して、前記第１電極−前記第２電極間に電圧を加え、かつ、外部磁場を積層方向に加える前記＜１＞から＜２＞のいずれかにマルチフェロイック素子の初期化方法。
＜５＞ 一の面上に更に第２電極からみて第１電極と反対の位置に第３の電極が配される積層構造体に対して、前記第１電極−前記第２電極間及び前記第３の電極−前記第２電極間のいずれかに電圧を加え、かつ、外部磁場を積層方向に加える前記＜４＞に記載のマルチフェロイック素子の初期化方法。
＜６＞ 積層構造体の積層方向の厚み１ｎｍあたり、０．２５Ｖ以下の電圧を加える前記＜３＞から＜５＞のいずれかに記載のマルチフェロイック素子の初期化方法。
＜７＞ ５．０Ｔ以下の大きさの外部磁場を加える前記＜１＞から＜６＞のいずれかに記載のマルチフェロイック素子の初期化方法。
＜８＞ 第１合金層及び第２合金層を構成する化合物の融点未満の温度条件下で電場及び磁場の少なくともいずれかを加える前記＜１＞から＜７＞のいずれかに記載のマルチフェロイック素子の初期化方法。
本発明によれば、従来技術における前記諸問題を解決することができ、安定した素子動作を得るためのマルチフェロイック素子の初期化方法を提供することができる。
積層構造体の構成例を示す断面図である。 第２合金層がリセット相であるときの状況を示す説明図である。 第２合金層が第１セット相であるときの状況を示す説明図である。 第２合金層が第２セット相であるときの状況を示す説明図である。 初期化方法の実施状況を説明する説明図である。 初期化方法の他の実施状況を説明する説明図である。
先ず、初期化対象となるマルチフェロイック素子について説明をする。
前記マルチフェロイック素子は、第１合金層と、前記第１合金層上に積層される第２合金層とを含む積層構造体を有する。
前記第１合金層は、アンチモン−テルル、ビスマス−テルル、及びビスマス−テルルのいずれかを主成分として形成される層である。これらの中でも、アンチモン−テルル、ビスマス−テルル、及びビスマス−セレンのうち、原子組成比が２：３されたＳｂ２Ｔｅ３、Ｂｉ２Ｔｅ３及びＢｉ２Ｓｅ３のいずれかの化合物を主成分として形成される層を好適に挙げることができる。
また、前記第１合金層の厚みとしては、２ｎｍ以上１０ｎｍ以下とされる。
このように形成される前記第１合金層は、前記トポロジカル絶縁体として作用する。
なお、本明細書において「主成分」とは、層の基本単位格子を形成する元素であることを示す。
前記第１合金層としては、特に制限はないが、結晶方位が一定の方位に配向される層が好ましく、中でも、六方晶の結晶構造を有するとともに、そのｃ軸が積層方向に配向されていることがより好ましい。
このような結晶構造を有すると、その次に積層される層が、この層を下地として配向を生み出すテンプレートとなって、これら積層体の超格子構造が得られやすい。
前記第１合金層の形成方法としては、特に制限はないが、ｃ軸配向の前記結晶構造が得られやすいことから、例えば、スパッタリング法、分子線エピタキシー法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが好ましい。
前記第２合金層は、下記一般式（１）で表される化合物を主成分として形成される。
この第２合金層は、Ｍの配置によって、層の中心に空間反転対称性を持ち、電気分極が生じないリセット相と、前記空間反転対称性が崩れ、前記電気分極が生ずるセット相とに相転移可能とされる。前記リセット相は、強磁性体の磁気特性を有さず、前記セット相は、前記強磁性体の磁気特性を有する。
ただし、前記式（１）中、Ｍは、ゲルマニウム、アルミニウム及びシリコンのいずれかの原子を示し、ｘは、０．５以上１未満の数値を示す。
前記一般式（１）で表される合金としては、中でも、誘電率の大きさから、ＧｅＴｅが好ましい。
前記第２合金層の厚みとしては、特に制限はないが、０を超え４ｎｍ以下であることが好ましい。前記厚みが４ｎｍを超えると、独立した固有の特性を示すことがあり、前記第１合金層との積層構造体の特性に影響を及ぼすことがある。
前記第２合金層としては、特に制限はないが、結晶方位が一定の方位に配向される層が好ましく、中でも、立方晶の結晶構造を有するとともに、その（１１１）面が前記第１合金層との隣接面に配されていることが好ましい。中でも、面心立方晶の結晶構造を有するとともに、その（１１１）面が前記第１合金層との隣接面に配されていることがより好ましい。
このような結晶構造を有すると、その次に積層される層が、この層を下地として配向を生み出すテンプレートとなって、これら積層体の超格子構造が得られやすい。
前記第２合金層の形成方法としては、特に制限はないが、ｃ軸配向の前記結晶構造が得られやすいことから、例えば、スパッタリング法、分子線エピタキシー法、ＡＬＤ法、ＣＶＤ法等が好ましい。
前記積層構造体の構成例を図１に示す。なお、図１は、積層構造体の構成例を示す断面図である。
積層構造体１は、適当な基板２上に、例えば、結晶方位が一定の方位に配向されたＳｂ２Ｔｅ３の第１合金層（Ｓｂ２Ｔｅ３層）３と、結晶方位が一定の方位に配向されたＧｅＴｅの第２合金層（ＧｅＴｅ層）４とが、交互に積層された超格子構造を有する。なお、図中、符号３，４で示された箇所は、第１合金層３と第２合金層４とが交互に積層された積層構造の繰り返しを示す。
このように形成される積層構造体１では、第２合金層４中の前記リセット相が、例えば、比較的弱い電圧を加えることで前記セット相に相転移可能とされる一方、前記セット相が、例えば、比較的強い電圧を加えることで前記リセット相に相転移可能とされる。これらの特性を利用することで、マルチフェロイック素子としての素子動作が期待される。
ここで、第２合金層４には、製造時、積層構造体１を高温で作製した後の冷却過程において、前記リセット相に相転移できない前記セット相が残留する。本発明者らは、このセット相に、更に、電気分極の方向が異なる、例えば、積層構造体１の積層方向に対して上向き第１セット相と、下向きの第２セット相の２つの相が発現し得ることの知見を得た。前記第１セット相及び前記第２セット相が混在すると、前記素子動作時において、前記リセット相を前記セット相に相転移させる際、前記第１セット相及び前記第２セット相の電気双極子が相殺され、前記リセット相の前記セット相への相転移が妨げられることとなる。
これら各相について、図２（ａ）〜（ｃ）を参照しつつ、より具体的に説明をする。なお、図２（ａ）は、第２合金層がリセット相であるときの状況を示す説明図であり、図２（ｂ）は、第２合金層が第１セット相であるときの状況を示す説明図であり、図２（ｃ）は、第２合金層が第２セット相であるときの状況を示す説明図である。
先ず、前記リセット相では、図２（ａ）中の符号４ａとして示すように、Ｇｅ−Ｔｅの２つの結合ボンド間で正に帯電するＧｅ原子と負に帯電するＴｅ原子とが対向する位置を取り、第２合金層４に電気分極が生じない状態とされる。
次に、前記第１セット相では、図２（ｂ）中の符号４ｂとして示すように、Ｇｅ−Ｔｅの２つの結合ボンド間で正に帯電するＧｅ原子同士、負に帯電するＴｅ原子同士が対向する位置を取り、第２合金層４に電気分極が生じ、図中、第２合金層４の上側が正に帯電し、下側が負に帯電する状態とされる。
次に、前記第２セット相では、図２（ｃ）中の符号４ｃとして示すように、Ｇｅ−Ｔｅの２つの結合ボンド間で正に帯電するＧｅ原子同士、負に帯電するＴｅ原子同士が対向する位置を取り、第２合金層４に電気分極が生じ、図中、第２合金層４の上側が負に帯電し、下側が正に帯電する状態とされる。つまり、前記第２セット相では、電気分極の方向が前記第１セット相から反転した状態とされる。
そのため、前記マルチフェロイック素子に期待される素子動作を安定的に発現させるためには、積層構造体１を高温で作製後、冷却過程で相転移できなかった前記セット相の核が持つ電気分極の方向を一方の方向、例えば、積層方向に対して上向きか下向きのどちらかに予め揃えて初期化しておくことが肝要となる。
なお、本明細書において、初期化とは、前記第２合金層中の前記リセット相に混在する前記第１セット相及び前記第２セット相を前記第１セット相及び前記第２セット相のいずれか一方の相に揃えることを意味する。
そして、一旦、初期化を行えば、前記セット相が前記第１セット相及び前記第２セット相のいずれか一方の相に揃えられた状態で、素子動作時に前記リセット相−前記セット相間の相転移を生じさせることができ、この相転移現象を利用した前記マルチフェロイック素子の安定した素子動作が可能となる。
また、前記リセット相は、前記セット相よりも電気抵抗が大きいことが知られており（前掲の非特許文献３，４参照）、電気抵抗を測定し、その大きさを比較することで、前記第２合金層の相の状態を確認することができる。
前記初期化は、前記第２合金層の前記リセット相を前記セット相に相転移させる相転移温度以上の温度条件下で電場及び磁場の少なくともいずれかを加えることで行うことができ、特に、反転する前記セット相が生ずることを効果的に抑制するため前記電場及び前記磁場の双方を加えて行うことが好ましい。
また、前記初期化としては、特に制限はなく、例えば、前記マルチフェロイック素子の出荷前の段階で行ってもよく出荷後に行ってもよいが、出荷前の前記積層構造体の作製時、成膜直後で前記相転移温度以上の高温状態にある前記積層構造体に対し、前記電場及び前記磁場を加えながら冷却を行うことが好ましい。
前記電場を加える方法としては、特に制限はなく、外部電場を加えてもよく、前記積層構造体に電極を取り付けて電圧を加えることとしてもよい。
後者については、（１）前記積層方向の上下位置に上部電極及び下部電極が配される積層構造体に対して、前記上部電極−前記下部電極間に一方向の電圧を加える方法、（２）一の面上に２つの電極が配される前記積層構造体に対して、両電極間に一方向の電圧を加える方法、（３）一の面上に第１電極と磁性を有する第２電極とが配される積層構造体に対して、前記第１電極−前記第２電極間に電圧を加える方法、（４）一の面上に更に前記第２電極からみて前記第１電極と反対の位置に第３の電極が配される前記積層構造体に対して、前記第１電極−前記第２電極間及び前記第３の電極−前記第２電極間のいずれかに電圧を加える方法等が挙げられる。
なお、前記（１）の方法に関し、前記上部電極及び前記下部電極は、前記積層構造体の上面、下面のほか、積層構造体中に電極層として配されていてもよい。また、前記（１）〜（４）の方法に関し、前記マルチフェロイック素子用に形成された電極を利用して電圧を加えることとしてもよい。
電極間に電圧を加える前記（１）〜（４）の方法に関し、加える電圧の大きさとしては、特に制限はないが、大きすぎると、前記積層構造体が溶融を起こしマルチフェロイックな機能を失うことがあり、前記積層構造体の積層方向の厚み１ｎｍあたり、０．２５Ｖ以下であることが好ましく、０．１Ｖ程度が最適である。例えば、前記積層構造体の積層方向の厚みが２０ｎｍである場合には、５．０Ｖ以下であることが好ましく、２．０Ｖ程度が最適である。
なお、加える電圧の大きさの下限としては、０．１Ｖ程度である。
前記磁場を加える方法としては、特に制限はなく、公知の外部磁場発生部を配して前記積層構造体に外部磁場を加える方法等が挙げられる。
前記外部磁場としては、前記積層構造体の積層方向に加えることが好ましい。
また、前記外部磁場の大きさとしては、特に制限はないが、５．０Ｔ以下が好ましく、０．１Ｔ〜１Ｔがより好ましい。前記外部磁場の大きさが５．０Ｔを超えると、前記積層構造体中の残留磁化が大きくなり、前記セット相が前記リセット相に容易に戻らなくなることがある。
なお、前記温度条件としては、前記第２合金層の前記相転移温度以上、例えば、ＧｅＴｅで前記第２合金層が形成される場合には、１５０℃程度以上であれば、特に制限はないが、上限として前記第１合金層及び前記第２合金層を構成する化合物の融点未満の温度条件とする必要がある。
また、前記リセット相−前記セット相間の相転移は、前記初期化時に温度変化を加えること、前記素子動作時に電圧を加えること等で生じる。即ち、前記温度変化以外に電場や磁場の変化等でも生じる。本明細書において、前記相転移温度とは、電場や磁場等の相転移条件を加えない状態で、前記リセット相−前記セット相間で相転移を生じさせる温度を意味し、本発明の前記マルチフェロイック素子の初期化方法は、前記積層構造体を前記相転移温度以上の温度条件下に置くことで、前記第２合金層において前記セット相が支配的となる状態とし、この状態で前記積層構造体に前記電場及び前記磁場の少なくともいずれかを加えることで、前記セット相に含まれる前記第１セット相及び前記第２セット相を前記第１セット相及び前記第２セット相のいずれか一方の相に揃えることとする。
前記初期化方法の例を図面を参照しつつ説明する。
前記（１）の方法では、図１に示す積層構造体１の上下に電極を配して実施することができる。
また、前記（２）の方法では、図３に示すように、基板１２上に形成された積層構造体１０の一の面上に２つの電極２０，２１を配して実施することができる。なお、図３は、初期化方法の実施状況を説明する説明図であり、図中の矢印は、前記外部磁場を加える方向を示し、図中の上下いずれかの方向とすることができる。
また、前記（３）の方法では、図４に示す、電極２０と磁性を有する電極２２とを配して実施することができる。なお、図４は、初期化方法の他の実施状況を説明する説明図であり、図中の矢印は、前記外部磁場を加える方向を示し、図中の上下いずれかの方向とすることができる。
また、前記（４）の方法では、同図４に示す、電極２０，２１と磁性を有する電極２２とを配して実施することができる。
なお、図４に示す態様は、特に積層構造体１０上にゲート絶縁膜及びゲート電極を形成してトランジスタ素子を形成する場合を想定するものである。
（第１試料の作製）
マグネトロンスパッタリング装置を用いて、次の通り、超格子構造を有する試料を作製した。
先ず、清浄で平坦なガラス基板上にアモルファスシリコン層を５ｎｍの厚みで形成した。
次に、ＳｂとＴｅをターゲット（組成比２：３）とするスパッタリングを行い、Ｓｂ２Ｔｅ３の結晶合金層からなり、ｃ軸の結晶方位が積層方向に配向された配向層を５ｎｍの厚みで積層させた。
次に、前記配向層を下地として、前記スパッタリング装置を用いて、ＧｅとＴｅをターゲット（組成比１：１）とするスパッタリングを行い、ＧｅＴｅの結晶合金層からなり、結晶の（１１１）面が前記配向層との隣接面に配向された第２合金層を１ｎｍの厚みで積層させた。
次に、前記第２合金層上に、前記スパッタリング装置を用いて、ＳｂとＴｅをターゲット（組成比２：３）とするスパッタリングを行い、Ｓｂ２Ｔｅ３の結晶合金層からなり、ｃ軸の結晶方位が積層方向に配向された第１合金層を４ｎｍの厚みで積層させた。
引き続き、同条件で前記第２合金層と前記第１合金層とをこの順で交互に３層ずつ積層させ、前記配向層上に合計で４層ずつ前記第２合金層と前記第１合金層とを交互に積層させた。なお、前記配向層、前記第１合金層及び前記第２合金層の成膜は、２３０℃で行った。
以上により、前記第１合金層及び前記第２合金層を有する超格子構造を作製した。
次に、室温まで冷却した後、金属マスクを使って２つのＷ電極をスパッタリング法により前記超格子構造上に形成した。Ｗ電極の厚さは１００ｎｍとし、電極間距離は５００μｍとした。
最後に、前記Ｗ電極が露出する状態で、前記超格子構造上に、酸化防止層としてのＳｉＮ層をスパッタリング法により厚み２０ｎｍで形成した。ＳｉＮ層形成時のガス圧は、０．５Ｐａであり、キャリアガスとしては、アルゴンガスを用いた。
以上により、前記超格子構造を有する第１試料を作製した。
（実施例１）
作製した前記第１試料に対し、室温（２５℃）で前記電極間に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加え、連続的に抵抗を測定したところ、抵抗値は、６．０ｋΩで直線的なオーミック抵抗を示した。
この結果は、前記第１セット相と第２セット相が同等に混在しているか、又は、これらのセット相がどちらも存在しないかの状態であることを示しており、後に説明する別の測定結果から、前者の状態をとることで、電圧変化に対して強誘電性が現れていないためと推察される。
また、前記超格子構造の一方の積層方向に０．５Ｔの大きさの外部磁場を一分間加えた後、同様に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加えて抵抗を測定したところ、抵抗値は、６．０ｋΩのままで前記外部磁場を加える前の値と変化はなかった。
この結果から、前記超格子構造を有する前記第１試料は、作製しただけの状態では磁気特性を持たないことが確認される。
次に、前記第１試料に対し、前記電極間に＋１．５Ｖの電圧を加え、かつ、前記超格子構造の一方の積層方向に０．２Ｔの大きさの外部磁場を加えながらゆっくりと加熱昇温し、前記超格子構造中の前記第２合金層におけるセット相が安定になる１５０℃以上を超え、２００℃まで昇温させた後、室温まで冷却させた（初期化処理）。前記初期化処理した前記第１試料の抵抗値を同様に＋０．１Ｖから＋１．０Ｖまで電圧を変化させながら測定したところ、抵抗値は、＋０．１Ｖの印加時点で６．０ｋΩから２．５ｋΩへと変化した。
前記リセット相に比較して前記セット相は、抵抗が低いことから、前記初期化処理後、前記リセット相よりも前記セット相が大きな割合を前記超格子構造内で占めることで、抵抗値が低くなったものと推察される。また、この結果は、電圧及び磁場を加えながら加熱処理を行い室温まで冷却すると、室温においても印加した電圧方向に応じて電気分極した前記セット相を前記超格子構造内に保持させることができることを示している。
２．５ｋΩの抵抗値に変化した状態の前記第１試料に対し、今度は電圧の極性を反転させ、−０．１Ｖから−１．０Ｖまで電圧を変化させながら抵抗を測定すると、抵抗値は、−０．１Ｖの印加時点から６．０ｋΩに回復した。この値は、−１．０Ｖの印加時点まで変わらなかった。
この結果は、一方の方向から電圧を加えて初期化させた前記超格子構造内の前記セット相（ここでは、このセット相を第１セット相とする）に反対方向の電圧を加えたことによって、前記セット相が不安定となって前記リセット相に戻った結果、抵抗が大きくなったものと推察される。また、室温では前記リセット相が安定であるため、−１．０Ｖの電圧では、前記初期化処理で前記第１セット相のみに揃えられた状態の前記セット相を含む前記リセット相を、前記第１セットと電気分極方向が反対の前記第２セット相に相転移させるには至らなかったものと推察される。
また、６．０ｋΩの抵抗値に回復した状態の前記第１試料に対し、＋１．５Ｖの電圧を加えると、抵抗値は、２．５ｋΩを示した。
前記リセット相が安定的に存在する前記超格子構造に対して、前記第１セット相に初期化させた方向と同じ方向で比較的大きな電圧を加えることで、前記リセット相が前記第１セット相に相転移したものと推察される。
更に、２．５ｋΩの抵抗値を示す状態の前記第１試料に対し、初期化のために加えた０．２Ｔの大きさの前記外部磁場を１８０°反転させて一分間印加した後に、抵抗を再び＋０．１Ｖから＋１．０Ｖの電圧で測定したところ、抵抗値は、＋０．１Ｖ印加時点で２．５ｋΩから元の６．０ｋΩへと変化した。
この結果は、外部磁場の方向に対する強磁性効果が反転するため、前記セット相（第１セット相）が不安定になり、前記リセット相に戻ったものと推察される。
以上の実施例１における測定結果は、前記セット相と前記リセット相との間の相転移が、電圧の印加方向のみならず外部磁場の印加方向に対しても影響を受けることを示しており、前記超格子構造を有する前記第１試料にマルチフェロイックな特性を発現させることができたと結論づけることができる。
（実施例２）
実施例１で用いたものとは別に作製した前記第１試料に対し、室温（２５℃）で前記電極間に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加え、連続的に抵抗を測定したところ、抵抗値は、実施例１での測定結果と同様に、６．０ｋΩで直線的なオーミック抵抗を示した。
また、前記超格子構造の一方の積層方向に０．５Ｔの大きさの外部磁場を一分間加えた後、同様に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加えて抵抗を測定したところ、抵抗値は、実施例１での測定結果と同様に、６．０ｋΩのままで前記外部磁場を加える前の値と変化はなかった。
次に、前記第１試料に対し、前記超格子構造の一方の積層方向に０．２Ｔの大きさの外部磁場のみを加えながらゆっくりと加熱昇温し、前記超格子構造中の前記第２合金層におけるセット相が安定になる１５０℃以上を超え、２００℃まで昇温させた後、室温まで冷却させた（初期化処理）。前記初期化処理した前記第１試料の抵抗値を同様に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加えて測定したところ、抵抗値は、＋０．１Ｖの印加時点で６．０ｋΩから４．０ｋΩへと変化した。
この結果から、電圧と外部磁場との双方を加えた実施例１における前記初期化処理に比べて抵抗値の変化量（６．０ｋΩから２．５ｋΩに変化）が小さい、即ち、室温における前記リセット相に対する前記セット相の保持割合が小さいものの、外部磁場だけの前記初期化処理においても、ある程度、前記セット相を室温でも前記超格子構造内に保持させることができるものと推察される。
４．０ｋΩの抵抗値に変化した状態の前記第１試料に対し、今度は電圧の極性を反転させ、−０．１Ｖから−１．０Ｖまで変化させながら電圧を加えて抵抗を測定すると、抵抗値は、実施例１での測定結果と同様に、−０．１Ｖの印加時点から６．０ｋΩに回復した。この値は、−１．０Ｖの印加時点まで変わらなかった。
また、６．０ｋΩの抵抗値に回復した状態の前記第１試料に対し、＋１．５Ｖの電圧を加えると、抵抗値は、４．０ｋΩを示した。
実施例１と同様に、前記リセット相が安定的に存在する前記超格子構造に対して、初期化させた方向と同じ方向で比較的大きな電圧を加えることで、前記リセット相が前記セット相（第１セット相）に相転移したものと推察される。
更に、４．０ｋΩの抵抗値を示す状態の前記第１試料に対し、初期化のために加えた０．２Ｔの大きさの前記外部磁場を１８０°反転させて一分間印加した後に、抵抗を再び＋０．１Ｖから＋１．０Ｖの電圧で測定したところ、抵抗値は、＋０．１Ｖ印加時点で４．０ｋΩから、実施例１での測定結果と同様に元の６．０ｋΩへと変化した。
（実施例３）
実施例１及び２で用いたものとは別に作製した前記第１試料に対し、室温（２５℃）で前記電極間に＋０．１Ｖから＋１．０Ｖの電圧を変化させながら加え、連続的に抵抗を測定したところ、抵抗値は、実施例１，２での測定結果と同様に、６．０ｋΩで直線的なオーミック抵抗を示した。
また、前記超格子構造の一方の積層方向に０．５Ｔの大きさの外部磁場を一分間加えた後、同様に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加えて抵抗を測定したところ、抵抗値は、実施例１，２での測定結果と同様に６．０ｋΩのままで前記外部磁場を加える前の値と変化はなかった。
次に、前記第１試料に対し、前記電極間に＋１．５Ｖの電圧のみを加えながらゆっくりと加熱昇温し、前記超格子構造中の前記第２合金層におけるセット相が安定になる１５０℃以上を超え、２００℃まで昇温させた後、室温まで冷却させた（初期化処理）。前記初期化処理した前記第１試料の抵抗値を同様に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加えて測定したところ、抵抗値は、＋０．１Ｖの印加時点で６．０ｋΩから３．０ｋΩへと変化した。
この結果から、電圧と外部磁場との双方を加えた実施例１における前記初期化処理に比べて抵抗値の変化量（６．０ｋΩから２．５ｋΩに変化）が小さい、即ち、室温における前記リセット相に対する前記セット相の保持割合が小さいものの、電圧だけの前記初期化処理においても、ある程度、前記セット相を室温でも前記超格子構造内に保持させることができ、かつ、この初期化処理では、外部磁場だけ加えた実施例２における前記初期化処理に比べ、前記セット相の保持割合を大きくすることができるものと推察される。
更に、３．０ｋΩの抵抗値に変化した状態の前記第１試料に対し、前記超格子構造の一方の積層方向に０．２Ｔの大きさで一分間加えた後に、抵抗を再び＋０．１Ｖから＋１．０Ｖの電圧で測定したところ、抵抗値は、３．０ｋΩから元の６．０ｋΩへと変化した。
（第２試料の作製）
前記第１試料の電極形成を次のように変更して、第２試料を作製した。即ち、前記第１試料の作製方法と同様に、２つのＷ電極を前記超格子構造上に形成した後、金属マスクを用いたスパッタリング法により、これらＷ電極間に３つ目の電極としてＴｂＦｅＣｏ強磁性体薄膜を厚み１００ｎｍで形成した。
（実施例４）
前記第２試料の前記Ｗ電極間に、室温（２５℃）で＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加え、連続的に抵抗を測定したところ、抵抗値は、実施例１〜３での測定結果と同様に、６．０ｋΩで直線的なオーミック抵抗を示した。
次に、１つの前記Ｗ電極と前記ＴｂＦｅＣｏ強磁性体薄膜との間の抵抗値を同様に測定したところ、６．０ｋΩでやはりオーミックな特性を示した。
また、前記超格子構造の一方の積層方向に０．５Ｔの大きさの外部磁場を一分間加えた後、同様に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加えて抵抗を測定したところ、抵抗値は、実施例１〜３での測定結果と同様に、６．０ｋΩのままで前記外部磁場を加える前の値と変化はなかった。
この状態では、３つ目の電極であるＴｂＦｅＣｏ強磁性体薄膜が磁化しているが、前記外部磁場を加える前後で抵抗値に変化がないとする結果は、非磁性な前記リセット相、磁性を持つ前記第１セット相及び反対の磁性を持つ前記第２セット相が前記超格子構造内に存在し、前記第１セット相と前記第２セット相が前記超格子構造の作製後、熱力学の平衡状態に基づいて等量存在するか、又は、これらセット相がどちらも存在しないかの状態であることを示しており、後に説明する別の測定結果から、前者の状態をとるものと推察される。
次に、１つの前記Ｗ電極と前記ＴｂＦｅＣｏ強磁性体薄膜との間に＋１．５Ｖの電圧のみを加えながらゆっくりと加熱昇温し、前記超格子構造中の前記第２合金層におけるセット相が安定になる１５０℃以上を超え、２００℃まで昇温させた後、室温まで冷却させた（初期化処理）。前記初期化処理した前記第１試料の抵抗値を同様に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加えて測定したところ、抵抗値は、＋０．１Ｖ印加時点で６．０ｋΩから０．５ｋΩへと変化した。
この結果は、３つ目の電極としての前記ＴｂＦｅＣｏ強磁性体薄膜が０．５Ｔの磁場を加えた時点で磁化して残留磁化を持ち、その状態を維持したまま１．５Ｖの電圧を加えて前記初期化処理を行ったため、実施例１より強い磁場の中で初期化されたこととなり、抵抗値が２．５ｋΩよりさらに低い０．５ｋΩに低下したものと推察され、実施例１より多くの前記セット相が前記超格子構造内に形成されたものと推察される。
０．５ｋΩの抵抗値に変化した状態の前記第２試料に対し、今度は電圧の極性を反転させ、１つの前記Ｗ電極と前記ＴｂＦｅＣｏ強磁性体薄膜との間に−０．１Ｖから−１．０Ｖまで変化させながら電圧を加えて抵抗を測定すると、抵抗値は、−０．１Ｖから−１．０Ｖ間で変化せず０．５ｋΩを示し、回復しなかった。
この結果については、前記初期化処理で形成された前記セット相（前記第１セット相）の量が多く、また、前記ＴｂＦｅＣｏ強磁性体薄膜には前記セット相を安定させるための残留磁化が維持されているため、反対の電圧を加えても、前記セット相（前記第１セット相）は、ある程度の大きさの電圧まで安定であり、よって、実施例１のように６．０ｋΩを回復できなかったものと推察される。
更に、０．５ｋΩの抵抗値を示す状態の前記第２試料に対し、０．５Ｔの大きさの前記外部磁場を１８０°反転させて一分間印加した後、１つの前記Ｗ電極と前記ＴｂＦｅＣｏ強磁性体薄膜との間に再び＋０．１Ｖから＋１．０Ｖまでの電圧を加えて抵抗を測定したところ、抵抗値は、０．５ｋΩから元の６．０ｋΩへと変化した。
この結果は、１８０°反転させた前記外部磁場を加えること、及び、この外部磁場が加わることで前記ＴｂＦｅＣｏ強磁性体薄膜の磁化の方向が反転されたことに基づき、前記セット相（前記第１セット相）が不安定になり、前記リセット相に相転移したものと推察される。
次に、６．０ｋΩの抵抗値に変化した状態の前記第２試料に対し、１つの前記Ｗ電極と前記ＴｂＦｅＣｏ強磁性体薄膜との間に−０．１Ｖから−１．０Ｖまでの負電圧を加えて抵抗の測定を行ったところ、−０．８Ｖ印加時点で突然、抵抗値が０．５ｋΩに低下し、以降、−１．０Ｖまで０．５ｋΩを維持した。
この結果は、先の１８０°反転させた前記外部磁場を加えたことで磁化の方向が反転したスピン電流が前記第２合金層に流入することにより、前記超格子構造内部の磁化の方向と、前記初期化により第１セット相に揃えられた前記セット相の電気分極方向とが逆転（前記第１セット相の電気分極方向から前記第２セット相の電気分極方向）したため、前記リセット相から前記第２セット相に相転移しやすくなって、実施例１と異なり、−０．８Ｖの電圧で相転移が生じたものと推察される。即ち、本実施例４における処理では、前記初期化処理後、前記第１セット相、前記リセット相を経て、前記第２セット相が現れたものと推察される。なお、前記第１セット相及び前記第２セット相として現れる前記セット相は、前記初期化処理前と異なり、抵抗変化が確認されることから、前記初期化処理により、いずれか一方の相に揃えられていると推察される。
６．０ｋΩの抵抗値に変化した状態の前記第２試料に対し、１つの前記Ｗ電極と前記ＴｂＦｅＣｏ強磁性体薄膜との間に−０．１Ｖから−１．０Ｖまでの負電圧を加え、かつ、前記超格子構造の上下一方の積層方向に０．１０Ｔの大きさの外部磁場を加えて抵抗の測定を行った。また、同様の測定を外部磁場の大きさを０．１５Ｔから０．５０Ｔまで０．０５Ｔ刻みで変更して行った。
その結果、加える磁場の大きさが大きいほど、大きな負電圧で抵抗値が０．５ｋΩに遷移することが分かった。
本測定で加えた前記外部磁場の方向は、前記第１セット相を誘発する方向であり、逆に、本測定で加えた電圧の方向は、前記第２セット相を誘発する方向であったことから、前記外部磁場が強くなると前記第２セット相ができにくくなり、前記リセット相を前記第２セット相に相転移させるために、より大きな負電圧が必要になったものと推察される。
また、６．０ｋΩの抵抗値に変化した状態の前記第２試料に対し、先の負電圧と外部磁場とを加えて行う抵抗の測定を、２つの前記Ｗ電極間で行った。その結果、実施例１とほぼ同じ結果が得られ、１つの前記Ｗ電極と前記ＴｂＦｅＣｏ強磁性体薄膜との間に負電圧を加えた場合に確認された、外部磁場に依存した急峻な抵抗の遷移は、確認されなかった。
この結果から、急峻な抵抗の遷移が確認された先の測定では、前記ＴｂＦｅＣｏ強磁性体薄膜と前記超格子構造との接続において、前記ＴｂＦｅＣｏ強磁性体薄膜に残留する磁場の効果が大きな影響を与えていたものと推察される。
（参考例）
実施例１〜３で用いたものとは別に作製した前記第１試料に対し、室温（２５℃）で前記電極間（２つのＷ電極間）に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加え、連続的に抵抗を測定したところ、抵抗値は、実施例１での測定結果と同様に、６．０ｋΩで直線的なオーミック抵抗を示した。
また、前記超格子構造の一方の積層方向に０．５Ｔの大きさの外部磁場を一分間加えた後、同様に＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加えて抵抗を測定したところ、抵抗値は、実施例１での測定結果と同様に、６．０ｋΩのままで前記外部磁場を加える前の値と変化はなかった。
次に、前記第１試料に対し、前記電極間に＋６．０Ｖの電圧を加え、前記超格子構造の一方の積層方向に０．２Ｔの大きさの外部磁場のみを加えながらゆっくりと加熱昇温し、前記超格子構造中の前記第２合金層におけるセット相が安定になる１５０℃以上を超え、２００℃まで昇温させた後、室温まで冷却させた。前記外部磁場中で熱処理した前記第１試料の抵抗値を同様に＋０．１Ｖから＋１．０Ｖまで電圧を変化させながら測定したところ、抵抗値は、＋０．１Ｖの印加時点で６．０ｋΩから１．０ｋΩへと変化した。
１．０ｋΩの抵抗値に変化した状態の前記第１試料に対し、今度は電圧の極性を反転させ、−０．１Ｖから−１．０Ｖまで変化させながら電圧を加えて抵抗を測定すると、１．０ｋΩのままで６．０ｋΩに回復しなかった。
また、１．０ｋΩの抵抗値を示す状態の前記第１試料に対し、初期化のために加えた０．２Ｔの大きさの前記外部磁場を１８０°反転させて一分間印加した後に、抵抗を再び＋０．１Ｖから＋１．０Ｖまで変化させながら電圧を加えて測定したところ、この場合も抵抗値は、１．０ｋΩのままで６．０ｋΩに回復しなかった。
以上の参考例における測定では、磁場を印加しても反転しても抵抗値が１．０ｋΩと一定のままであることから、６．０Ｖのような大きな電圧を印加すると、マルチフェロイックの特性を有するはずの前記セット相が、例えば、Ｓｂ２Ｔｅ３層と共に融解して合金化することで消失してしまい、その結果として、配向性のない多結晶の抵抗値を示したものと推察される。
１，１０ 積層構造体
２，１２ 基板
３ 第１合金層（Ｓｂ２Ｔｅ３層）
４ 第２合金層（ＧｅＴｅ層）
４ａ リセット相
４ｂ 第１セット相
４ｃ 第２セット相
２０，２２ 電極
２１ 磁性を有する電極

Claims (8)

  1. アンチモン−テルル、ビスマス−テルル、及びビスマス−セレンのいずれかを主成分として形成される第１合金層と、前記第１合金層上に積層されるとともに下記一般式（１）で表される化合物を主成分として形成され、電気分極が生じないリセット相と前記電気分極が生ずるセット相との間で相転移する第２合金層とを含む積層構造体を有するマルチフェロイック素子に対し、
    前記第２合金層の前記リセット相を前記セット相に相転移させる相転移温度以上の温度条件下で電場及び磁場の少なくともいずれかを加え、前記セット相に含まれ、かつ、前記電気分極の方向が異なる第１セット相及び第２セット相の２つの相をいずれか一方の相に揃えることを特徴とするマルチフェロイック素子の初期化方法。
    ただし、前記式（１）中、Ｍは、ゲルマニウム、アルミニウム及びシリコンのいずれかの原子を示し、ｘは、０．５以上１未満の数値を示す。
  2. マルチフェロイック素子が、アンチモン−テルル、ビスマス−テルル、及びビスマス−セレンのうち、原子組成比が２：３されたＳｂ２Ｔｅ３、Ｂｉ２Ｔｅ３及びＢｉ２Ｓｅ３のいずれかの化合物を主成分として形成され、結晶方位が一定の方位に配向される第１合金層と、ゲルマニウム−テルル及びシリコン−テルルのいずれかの化合物を主成分として形成され、結晶方位が一定の方位に配向される第２合金層とが交互に積層された超格子構造を有する請求項１に記載のマルチフェロイック素子の初期化方法。
  3. 積層方向の上下位置に上部電極及び下部電極が配される積層構造体に対して、前記上部電極−前記下部電極間に一方向の電圧を加え、かつ、外部磁場を前記積層方向に加える請求項１から２のいずれかに記載のマルチフェロイック素子の初期化方法。
  4. 一の面上に第１電極と磁性を有する第２電極とが配される積層構造体に対して、前記第１電極−前記第２電極間に電圧を加え、かつ、外部磁場を積層方向に加える請求項１から２のいずれかにマルチフェロイック素子の初期化方法。
  5. 一の面上に更に第２電極からみて第１電極と反対の位置に第３の電極が配される積層構造体に対して、前記第１電極−前記第２電極間及び前記第３の電極−前記第２電極間のいずれかに電圧を加え、かつ、外部磁場を積層方向に加える請求項４に記載のマルチフェロイック素子の初期化方法。
  6. 積層構造体の積層方向の厚み１ｎｍあたり、０．２５Ｖ以下の電圧を加える請求項３から５のいずれかに記載のマルチフェロイック素子の初期化方法。
  7. ５．０Ｔ以下の大きさの外部磁場を加える請求項１から６のいずれかに記載のマルチフェロイック素子の初期化方法。
  8. 第１合金層及び第２合金層を構成する化合物の融点未満の温度条件下で電場及び磁場の少なくともいずれかを加える請求項１から７のいずれかに記載のマルチフェロイック素子の初期化方法。
JP2017506161A 2015-03-16 2016-02-22 マルチフェロイック素子の初期化方法 Active JP6466564B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015052645 2015-03-16
JP2015052645 2015-03-16
PCT/JP2016/055025 WO2016147802A1 (ja) 2015-03-16 2016-02-22 マルチフェロイック素子の初期化方法

Publications (2)

Publication Number Publication Date
JPWO2016147802A1 JPWO2016147802A1 (ja) 2017-12-07
JP6466564B2 true JP6466564B2 (ja) 2019-02-06

Family

ID=56918815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017506161A Active JP6466564B2 (ja) 2015-03-16 2016-02-22 マルチフェロイック素子の初期化方法

Country Status (3)

Country Link
US (1) US10543545B2 (ja)
JP (1) JP6466564B2 (ja)
WO (1) WO2016147802A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3350652A1 (en) 2015-09-18 2018-07-25 Oxford University Innovation Ltd. Photonic device
JP6757973B2 (ja) * 2016-11-18 2020-09-23 独立行政法人国立高等専門学校機構 複合素子の製造方法
US10050196B1 (en) * 2017-05-04 2018-08-14 Macronix International Co., Ltd. Dielectric doped, Sb-rich GST phase change memory
JP6980318B2 (ja) * 2018-05-23 2021-12-15 国立研究開発法人産業技術総合研究所 スピン蓄積装置
WO2020012916A1 (ja) 2018-07-10 2020-01-16 国立研究開発法人産業技術総合研究所 積層構造体及びその製造方法並びに半導体デバイス

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4621897Y1 (ja) 1967-01-17 1971-07-28
JPS4635236Y1 (ja) 1969-07-26 1971-12-04
JP4621897B2 (ja) 2007-08-31 2011-01-26 独立行政法人産業技術総合研究所 固体メモリ
JP4635236B2 (ja) 2008-10-30 2011-02-23 独立行政法人産業技術総合研究所 固体メモリの製造方法
JP2010263131A (ja) 2009-05-08 2010-11-18 Elpida Memory Inc 超格子デバイス及びその製造方法、並びに、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置
JP2013051245A (ja) 2011-08-30 2013-03-14 Elpida Memory Inc 結晶性化合物及びこれを用いた可変抵抗素子並びに電子デバイス
JP5750791B2 (ja) 2012-02-21 2015-07-22 国立研究開発法人産業技術総合研究所 スピン電子メモリ及びスピン電子回路
JP5957375B2 (ja) 2012-11-30 2016-07-27 株式会社日立製作所 相変化メモリ
JP6084521B2 (ja) 2013-06-20 2017-02-22 株式会社日立製作所 相変化デバイス
JP2015035478A (ja) 2013-08-08 2015-02-19 独立行政法人産業技術総合研究所 電界効果トランジスタ

Also Published As

Publication number Publication date
US20180043448A1 (en) 2018-02-15
JPWO2016147802A1 (ja) 2017-12-07
US10543545B2 (en) 2020-01-28
WO2016147802A1 (ja) 2016-09-22

Similar Documents

Publication Publication Date Title
JP6466564B2 (ja) マルチフェロイック素子の初期化方法
Zhang et al. Prediction of high-temperature Chern insulator with half-metallic edge states in asymmetry-functionalized stanene
Tominaga et al. Giant multiferroic effects in topological GeTe-Sb2Te3 superlattices
Li et al. First-principles design of spintronics materials
JP6238495B2 (ja) 結晶配向層積層構造体、電子メモリ及び結晶配向層積層構造体の製造方法
He et al. Review of 3D topological insulator thin‐film growth by molecular beam epitaxy and potential applications
US9984745B2 (en) Spin electronic memory, information recording method and information reproducing method
Zhang et al. Multifunctional, self-assembled oxide nanocomposite thin films and devices
Liu et al. Magnetic anisotropy and ferroelectric-driven magnetic phase transition in monolayer Cr 2 Ge 2 Te 6
JP5750791B2 (ja) スピン電子メモリ及びスピン電子回路
Fei et al. The material efforts for quantized Hall devices based on topological insulators
Hao et al. The atlas of ferroicity in two-dimensional MGeX 3 family: Room-temperature ferromagnetic half metals and unexpected ferroelectricity and ferroelasticity
Zhu et al. Thermoelectric transport properties of Ti doped/adsorbed monolayer blue phosphorene
Han et al. Half-metallic fully compensated ferrimagnetism and multifunctional spin transport properties of Mn3Al
Fang et al. Large unsaturated magnetoresistance of 2D magnetic semiconductor Fe-SnS2 homojunction
Wu et al. Two-dimensional chalcogenide-based ferromagnetic semiconductors
Zhai et al. Two-dimensional ferromagnetic materials and related van der Waals heterostructures: a first-principle study
Liu et al. Janus VXY monolayers with tunable large Berry curvature
Zhu et al. Surprisingly large anomalous Hall effect and giant negative magnetoresistance in half-topological semimetals
Kumar et al. Topological quantum magnets for transverse thermoelectric energy conversion
Chen et al. Two-dimensional transition metal halide PdX 2 (X= F, Cl, Br, I): A promising candidate of bipolar magnetic semiconductors
Pang et al. Strain-dependent magnetic ordering switching in 2D AFM ternary V-based chalcogenide monolayers
Reisi et al. The Study of Half-Metallicity in Zincblende CrBi (001) and VBi (001) Surfaces and CrBi/InSb (001) and VBi/InSb (001) Interfaces
Wang et al. Tunable Magnetism and Valleys in VSiZ $ _3 $ monolayers
Wang et al. Prediction of Two-dimensional Large-gap Magnetic Semiconductors in Transition Metal Superhalogenides

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20170704

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181211

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190109

R150 Certificate of patent or registration of utility model

Ref document number: 6466564

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250