JP2010263131A - 超格子デバイス及びその製造方法、並びに、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置 - Google Patents
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Abstract
【課題】少ないエネルギーで結晶構造が高速に遷移する超格子デバイスを提供する。
【解決手段】エネルギーの印加によって結晶構造が可逆的に遷移する結晶層１と結晶層１とは異なる組成を有する結晶層２とが積層された超格子積層体１０と、超格子積層体１０の下地であり、結晶層１の積層面を（１１１）配向させる配向層３とを備える。本発明によれば、配向層３を下地として用いることにより、結晶層１の積層面を（１１１）配向させることができる。積層面が（１１１）配向した結晶層１は、比較的少ないエネルギー印加によって結晶構造が可逆的に遷移するため、このような結晶層を持つ超格子デバイスの特性を高めることが可能となる。
【選択図】図１
【解決手段】エネルギーの印加によって結晶構造が可逆的に遷移する結晶層１と結晶層１とは異なる組成を有する結晶層２とが積層された超格子積層体１０と、超格子積層体１０の下地であり、結晶層１の積層面を（１１１）配向させる配向層３とを備える。本発明によれば、配向層３を下地として用いることにより、結晶層１の積層面を（１１１）配向させることができる。積層面が（１１１）配向した結晶層１は、比較的少ないエネルギー印加によって結晶構造が可逆的に遷移するため、このような結晶層を持つ超格子デバイスの特性を高めることが可能となる。
【選択図】図１
Description
本発明は超格子デバイス及びその製造方法に関し、特に、エネルギーの印加によって結晶構造が可逆的に遷移する結晶層を有する超格子デバイス及びその製造方法に関する。また、本発明は、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置に関する。
現在、ＤＶＤ−ＲＷなど書き替え型光ディスクの記録層の材料として、いわゆる相変化材料が広く用いられている。代表的な相変化材料としては、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物が知られており、結晶相における光反射率とアモルファス相における光反射率との差を利用して情報の記録が行われる。結晶相からアモルファス相への遷移は、レーザビームの照射によって融点以上の温度に加熱した後、急速に冷却することによって行われる。一方、アモルファス相から結晶相への遷移は、レーザビームの照射によって結晶化温度以上、融点未満の温度に加熱した後、緩やかに冷却することによって行われる。
相変化材料は光ディスクの記録層だけではなく、近年においては、半導体メモリの記録層の材料としても注目されている。半導体メモリの記録層の材料として相変化材料を用いた場合、結晶相における電気抵抗とアモルファス相における電気抵抗との差を利用して情報の記録が行われる。このような半導体メモリは、一般にＰＲＡＭ（Phase change Random Access Memory）と呼ばれている。
従来、このようなデバイスにおいてはバルク状の相変化材料が用いられてきた。しかしながら、本発明者らの一部は、互いに組成の異なる２種類の相変化材料によって超格子を形成することにより、相変化に必要なエネルギーが大幅に低減されることを見いだした（特許文献１，２参照）。
しかしながら、相変化材料によって超格子を形成することは容易ではなく、成膜条件によってデバイス特性が大きく変化する。本発明者らは、このような問題を解決すべく鋭意研究を重ねた結果、超格子積層体の下地となる層の表面状態がデバイス特性に大きな影響を与えていることを見いだした。
例えば、特許文献２には、ＧｅＴｅ層とＳｂ２Ｔｅ３層が交互に積層された超格子構造体が記載されているが、ＧｅＴｅは歪んだＮａＣｌ型の立方晶である一方、Ｓｂ２Ｔｅ３層は六方晶である。このため、ＧｅＴｅ層とＳｂ２Ｔｅ３層によって超格子構造を得るためには、ＧｅＴｅ層の積層面を（１１１）配向させる必要がある。しかしながら、ＧｅＴｅ層の結晶方向は下地となる層の表面状態に強く依存するため、下地となる層の表面状態によっては超格子構造体に格子乱れが多くなることが判明した。本発明は、このような技術的知見に基づきなされたものである。
本発明による超格子デバイスは、結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第１の結晶層と前記第１の結晶層とは異なる組成を有する第２の結晶層とが積層された超格子積層体と、前記超格子積層体の下地であり、前記第１の結晶層の積層面を（１１１）配向させる配向層と、を備えることを特徴とする。
本発明による超格子デバイスの製造方法は、結晶格子が六方晶であり少なくとも表面部分においてｃ軸が積層方向に配向した配向層を基板上に形成する第１のステップと、結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第１の結晶層を前記配向層の表面に形成する第２のステップと、前記第１の結晶層の表面に、前記第１の結晶層とは異なる組成を有する第２の結晶層を形成する第３のステップと、を備えることを特徴とする。
ここで「超格子」とは、互いに組成の異なる複数の結晶が重なり合うことによって得られる、各結晶の結晶格子よりも長い周期構造を有する結晶格子を指す。
本発明によれば、配向層を下地として用いることにより、立方晶である第１の結晶層の（１１１）面を積層面とすることができる。積層面が（１１１）配向した第１の結晶層は、比較的少ないエネルギー印加によって構成原子の位置が可逆的に入れ替わるため、このような結晶層を持つ超格子デバイスの特性を高めることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による超格子デバイスＳＬの構造を示す断面図である。
図１に示すように、本実施形態による超格子デバイスＳＬは、結晶層１と結晶層２が交互に複数積層されてなる超格子積層体１０と、超格子積層体１０の下地である配向層３とを備えている。
結晶層１は、結晶格子が立方晶であり、エネルギーの印加によって構成原子の位置が可逆的に入れ替わる層である。ここで、「構成原子の位置が可逆的に入れ替わる」とは、結晶格子の基本構造を維持しつつ、結晶に含まれる原子の配位数が変化するケース、結晶格子の基本構造や配位数は変化しないものの、所定の原子間の距離が変化するケースなどを含む概念であり、少なくとも常温で安定的な２以上の結晶構造間において遷移可能であれば足りる。立方晶である結晶層１は、積層面が（１１１）配向していると、比較的少ないエネルギー印加によって構成原子の位置が入れ替わる。
例えば、ゲルマニウム（Ｇｅ）を主成分とするＮａＣｌ型の立方晶のカルコゲン化合物は、ゲルマニウム原子の安定的な位置が複数存在することがある。したがって、このような化合物においては、積層面を（１１１）配向させることにより、エネルギーの印加によってゲルマニウム原子の位置を可逆的に移動させることが可能となる。具体的には、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物の場合、エネルギーを印加すると、テルル原子の位置は実質的に変化しないものの、ゲルマニウム原子の位置が変化する。しかも、変化の前後における結晶のエネルギー安定度に著しい差がないことから、ゲルマニウム原子の位置を可逆的に移動させることが容易となる。このような現象は、ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）の比を１：１とすることにより再現性良く発現する。
結晶層１の材料としては、アルミニウム（Ａｌ）を主成分とするＮａＣｌ型の立方晶のカルコゲン化合物（例えばＡｌＴｅ）を用いることも可能である。アルミニウム（Ａｌ）を主成分とするカルコゲン化合物は、エネルギーの印加によってアルミニウム原子の位置が変化しうるが、量子力学計算によるシミュレーションの結果によれば、変化の前後における結晶のエネルギー安定度の差がある程度大きく、このため、アルミニウム原子の位置を可逆的に移動させるためには、比較的大きなエネルギー印加が必要であると考えられる。
他方、ＳｉＴｅやＣＴｅなどのカルコゲン化合物は、量子力学計算によるシミュレーションの結果によれば、変化の前後における結晶のエネルギー安定度の差が著しく大きいため、シリコン原子や炭素原子の位置を可逆的に移動させることは困難であると考えられる。したがって、ＳｉＴｅやＣＴｅなどのカルコゲン化合物は、結晶層１の材料としては不適切である。
ここで「主成分」とは、各結晶層の基本単位格子を形成する元素をいう。
図２は、ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）の比が１：１であるカルコゲン化合物の結晶構造の変化を説明するための模式図であり、（ａ）は結晶構造Ａを示し、（ｂ）は結晶構造Ｂを示している。
図２（ａ）に示すように、結晶構造Ａにおいては、中央の１個のゲルマニウム原子がＮａＣｌ型の立方格子を構成するテルル原子のうち、前後、左右および上下の６個のテルル原子Ｔｅ（１）〜Ｔｅ（６）に配位している。図２（ａ）において、Ｔｅ（１）とは格子の前面に位置するテルル原子であり、Ｔｅ（２）とは格子の背面に位置するテルル原子であり、Ｔｅ（３）とは格子の左面に位置するテルル原子であり、Ｔｅ（４）とは格子の右面に位置するテルル原子であり、Ｔｅ（５）とは格子の上面に位置するテルル原子であり、Ｔｅ（６）とは格子の下面に位置するテルル原子である。かかる構造は安定的な構造であり、外部から所定以上のエネルギーを与えない限り変化しない。図２（ａ）に示す結晶構造Ａにおいては、電気抵抗は相対的に低くなる。ＰＲＡＭにおいては、カルコゲン化合物が低抵抗となる状態は「セット状態」と呼ばれる。したがって、本明細書においても、結晶層１が結晶構造Ａである状態を「セット状態」と呼ぶ。
これに対し、図２（ｂ）に示す結晶構造Ｂにおいては、中央の１個のゲルマニウム原子が４個のテルル原子Ｔｅに配位している。具体的には、結晶構造Ａと比べると、Ｔｅ（１），Ｔｅ（３），Ｔｅ（５）には配位せず、代わりにＴｅ（７）に配位した構造となる。図２（ｂ）において、Ｔｅ（７）とは格子の右下奥の角に位置するテルル原子である。かかる構造も安定的な構造であり、外部から所定以上のエネルギーを与えない限り変化しない。図２（ｂ）に示す結晶構造Ｂにおいては、電気抵抗は相対的に高くなる。ＰＲＡＭにおいては、カルコゲン化合物が高抵抗となる状態は「リセット状態」と呼ばれる。したがって、本明細書においても、結晶層１が結晶構造Ｂである状態を「リセット状態」と呼ぶ。
結晶構造Ａから結晶構造Ｂへの遷移（リセット動作）、並びに、結晶構造Ｂから結晶構造Ａへの遷移（セット動作）は、外部からエネルギーを与えることによって行われる。外部から与えるエネルギーとしては、電気的エネルギー、熱的エネルギー、光的エネルギー、磁気的エネルギー又はこれらの組み合わせを挙げることができる。結晶構造Ａから結晶構造Ｂへの遷移には相対的に高いエネルギーが必要であり、実験およびシミュレーションの結果によれば、２．７ｅＶのエネルギーが必要である。逆に、結晶構造Ｂから結晶構造Ａへの遷移には相対的に低いエネルギーが必要であり、実験およびシミュレーションの結果によれば、２．３ｅＶのエネルギーが必要である。すなわち、結晶構造Ａから結晶構造Ｂへの遷移に必要なエネルギーをＥ１とし、結晶構造Ｂから結晶構造Ａへの遷移に必要なエネルギーをＥ２とすると、Ｅ１＞Ｅ２である。したがって、遷移前がいずれの結晶構造であっても、Ｅ１を超えるエネルギーを印加すれば結晶構造Ｂへの遷移の可能性が高まり、Ｅ２超Ｅ１未満のエネルギーを印加すれば結晶構造Ａへの遷移の可能性が高まる。
図１に戻って、結晶層２は結晶層１とは異なる組成を有する層であり、積層方向に結晶層１を挟み込むことにより、結晶層１の上記の遷移動作を補助する役割を果たす。したがって、結晶層２の結晶構造が遷移する必要はない。但し、結晶層２の結晶構造が遷移しても構わない。
結晶層２は、結晶格子が六方晶でありｃ軸が積層方向に配向していることが好ましい。これによれば、結晶層１に含まれる原子の移動に寄与する空洞領域が結晶層２の結晶格子ごとに形成されることから、結晶層１の上記の遷移動作が容易となる。具体的には、結晶層２の材料としてはアンチモン（Ｓｂ）を主成分とするカルコゲン化合物を挙げることができ、結晶層１がゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物である場合、結晶層２はアンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物や、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることが好ましい。特に、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることが最も好ましい。
より具体的には、結晶層１の材料としてゲルマニウム（Ｇｅ）とテルル（Ｔｅ）の比が１：１であるカルコゲン化合物（ＧｅＴｅ）を用いた場合、結晶層２の材料としては、アンチモン（Ｓｂ）とテルル（Ｔｅ）の比が２：３であるカルコゲン化合物（Ｓｂ２Ｔｅ３）を用いることが好ましい。
図３は、結晶層１の材料としてＧｅＴｅを用い、結晶層２の材料としてＳｂ２Ｔｅ３を用いた場合における結晶構造の変化を説明するための模式図であり、（ａ）は結晶構造Ａを示し、（ｂ）は結晶構造Ｂを示している。また、（ｃ）は結晶構造Ａから結晶構造Ｂ（またはその逆）への遷移中における結晶構造を示している。
図３（ａ）に示すように、結晶層１が結晶構造Ａを取っている場合にはゲルマニウム原子はテルルにより構成されるＮａＣｌ型の立方格子のほぼ中心から僅かに逸れた場所に位置し、これにより、ＮａＣｌ型の立方格子のコーナーにあるテルル原子とゲルマニウム原子との間に空洞領域Ｖ１が生じる。これに対し、図３（ｂ）に示すように、結晶層１が結晶構造Ｂを取っている場合にはゲルマニウム原子はコーナーにあるテルル原子とそれを取り囲む３つの面の中心に位置するテルル原子と正四面体構造をとるように位置し、これにより、空洞領域Ｖ２が生じる。すなわち、ゲルマニウム原子の位置と空洞領域の位置が入れ替わる。このように、結晶構造Ａにおいて生じる空洞領域Ｖ１に結晶構造Ｂのゲルマニウム原子が配置され、逆に、結晶構造Ｂにおいて生じる空洞領域Ｖ２に結晶構造Ａのゲルマニウム原子が配置される。これにより、安定した結晶構造間における遷移が可能となる。
各結晶層１，２の積層方向における結晶格子数については１以上であれば特に限定されない。すなわち、結晶層１，２のそれぞれが１層の結晶格子によって構成されていても構わないし、２層以上の結晶格子によって構成されていても構わない。したがって、結晶層１を構成する１層の結晶格子を［１］と表記し、結晶層２を構成する１層の結晶格子を［２］と表記した場合、［１２１２１２１２・・・］と１結晶格子ずつ積層しても構わないし、［１１２２１１２２・・・］と２結晶格子ずつ積層しても構わない。
また、各結晶層１の積層方向における結晶格子数と、各結晶層２の積層方向における結晶格子数とが一致している必要はない。したがって、［１２２１２２１２２・・・］のように、結晶層１と結晶層２の結晶格子比を１：２としても構わないし、［１２２２２１２２２２・・・］のように結晶層１と結晶層２の結晶格子比を１：４としても構わない。さらには、各結晶層１の積層方向における格子数が全て一致している必要もなく、同様に、各結晶層２の積層方向における格子数が全て一致している必要もない。したがって、［１２２１１２１２２・・・］と積層しても構わない。
但し、結晶層１は構成原子の位置が可逆的に入れ替わる層であることから、各結晶層１の積層方向における結晶格子数は少ない方がコヒーレント性に優れ、より高速な遷移動作を行うことが可能となる。この点を考慮すれば、各結晶層１を１層の結晶格子によって構成することが好ましい。すなわち、［１２１２１２１２・・・］としたり、［１２２１２２１２２・・・］としたり、［１２２２２１２２２２・・・］とすることが好ましい。
図１に戻って、配向層３は超格子積層体１０の下地層であり、立方晶である結晶層１の積層面を（１１１）配向させる役割を果たす。結晶層１は、積層面が（１１１）配向している場合に最も少ないエネルギーで遷移する。したがって、超格子デバイスＳＬのデバイス特性を高めるためには、立方晶である結晶層１の積層面を（１１１）配向させる必要がある。しかしながら、結晶構造が遷移する材料、例えば上述したＧｅＴｅ化合物は、スパッタリング法、分子線エピタキシー（ＭＢＥ）、ＡＬＤ法またはＣＶＤ法などの気相成長法を用いて堆積させても、下地の状態によっては（１１１）面が積層面とはならない。配向層３は、このような問題を解決するために用いられる層であり、配向層３の表面に結晶層１を成膜することにより、結晶層１の積層面が（１１１）面となる。
配向層３の材料としては、結晶層１の積層面を（１１１）配向させる機能があれば特に限定されないが、結晶層１の材料がＧｅＴｅ化合物のようにＮａＣｌ型の立方格子から構成される場合には、少なくとも結晶層１と接する部分における結晶格子が六方晶でありｃ軸が積層方向に配向する材料を選択することが好ましい。ｃ軸が積層方向に配向した六方晶材料の表面にＮａＣｌ型の立方晶材料を堆積させると、ＮａＣｌ型の立方晶は下地である六方晶材料の格子面の影響を受け、積層面が（１１１）面となる。
図４（ａ）は、ｃ軸配向した配向層３を示す図であり、図４（ｂ）は結晶層１の（１１１）面を示す図である。
図４（ａ）に示すように、六方晶である配向層３をｃ軸配向させると、積層面３ａは六角形となる。このため、ｃ軸配向した配向層３の表面にＮａＣｌ型の立方晶である結晶層１を堆積させると、図４（ｂ）に示す（１１１）面が積層面１ａとなる。すなわち、立方晶の（１１１）面は図４（ｂ）に示すように三角形であることから、ｃ軸配向した配向層３の積層面３ａと整合する（図４（ａ）に示す符号１ａ参照）。このため、ｃ軸配向した配向層３の表面に立方晶である結晶層１を堆積させると、（１１１）面が積層面１ａとなるのである。これに対し、このような配向層３が存在しなければ、結晶層１は例えば（１００）面に配向してしまい、この場合、超格子構造体に多くの格子乱れが形成されてしまう。
配向層３の材料としては、結晶層２と同様の材料、すなわち、アンチモン（Ｓｂ）を主成分とするカルコゲン化合物を挙げることができ、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物やビスマス（Ｂｉ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることが好ましい。特に、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物を用いることが最も好ましい。或いは、配向層３の材料として、アンチモン（Ｓｂ）単結晶を用いることも可能である。
より具体的には、結晶層１の材料としてゲルマニウム（Ｇｅ）とテルル（Ｔｅ）の比が１：１であるカルコゲン化合物（ＧｅＴｅ）を用いた場合、配向層３の材料としては、アンチモン（Ｓｂ）とテルル（Ｔｅ）の比が２：３であるカルコゲン化合物（Ｓｂ２Ｔｅ３）を用いることが好ましい。このように、配向層３は、結晶層２と同じ組成をもつ材料を選択することができる。結晶層２と配向層３とを同じ材料とすれば、これらを同じ条件で成膜することができることから、製造工程が簡素化される。また、結晶層２が結晶層１の配向層として機能することから、配向層３と接しない上方の結晶層１についても積層面を（１１１）配向させることが可能となる。
Ｓｂ２Ｔｅ３化合物は、スパッタリング法、分子線エピタキシー法、ＡＬＤ法またはＣＶＤなどの気相成長法を用いて堆積させるとｃ軸を積層方向に配向する。但し、成膜直後においては、ｃ軸の積層方向への配向が十分ではなく、膜厚が増すごとに積層方向へのｃ軸の配向強度が高まる。具体的には、配向層３の材料としてＳｂ２Ｔｅ３化合物を用いた場合、配向層３の厚さとしては３ｎｍ以上であることが好ましく、５ｎｍ以上であることがより好ましい。これは、配向層３の膜厚が３ｎｍ未満であると配向層３のｃ軸への配向強度が不十分となり、その結果、結晶層１の積層面を（１１１）配向させる機能が十分に得られないからであり、配向層３の膜厚が５ｎｍ以上であると配向層３のｃ軸への配向強度が十分となり、その結果、結晶層１の積層面がほぼ完全に（１１１）配向するからである。かかる観点からは配向層３の膜厚を過度に厚くする必要はなく、したがって配向層３の膜厚は５ｎｍ以上、１０ｎｍ以下であることが特に好ましい。
図５は、本実施形態による超格子デバイスＳＬの製造装置の構造を示す模式的な断面図である。
図５に示す製造装置は、いわゆる分子線エピタキシー装置であり、真空チャンバー３０と、真空チャンバー３０内を減圧する減圧装置３１と、真空チャンバー３０内に設けられたステージ３２と、３つのソース４１〜４３とを備えている。ソース４１はテルル（Ｔｅ）であり、ソース４２はアンチモン（Ｓｂ）であり、ソース４３はゲルマニウム（Ｇｅ）である。各ソース４１〜４３にはそれぞれシャッタ４１ａ〜４３ａが設けられており、これによりソース原子の照射の有無を個別に選択できる。ソース４１〜４３と基板３３との距離は、１００ｍｍ以上であることが好ましい。これは、ソース４１〜４３と基板３３との距離が遠くなると、照射時間による積層量の制御性が向上するとともに、積層膜の均一性が向上し、さらには、基板表面での原子安定位置への熱的なマイグレーション効果が大きくなり、各層の結晶化に有利となるからである。かかる効果は、ソース４１〜４３と基板３３との距離を１００ｍｍ以上とすることによってある程度得ることができ、２００ｍｍ程度とすることにより十分に得ることができる。
図５に示す製造装置を用いた超格子デバイスＳＬの製造方法は次の通りである。
まず、ステージ３２に基板３３を載置した後、減圧装置３１を用いて真空チャンバー３０の内部を所定の真空度に減圧する。基板３３の材料としては例えばシリコン（Ｓｉ）を用いることができる。基板３３の温度としては、１００℃以上、４００℃以下に設定することが好ましい。これは、１００℃未満ではＳｂ２Ｔｅ３が結晶化せずアモルファス状態となってしまうからであり、４００℃を超えるとＳｂ２Ｔｅ３などの構成要素が昇華してしまうからである。この状態で、シャッタ４１ａ，４２ａを開く。シャッタ４３ａは閉じたままとする。これにより、ソース４１のテルル（Ｔｅ）とソース４２のアンチモン（Ｓｂ）が基板に照射され、Ｓｂ２Ｔｅ３化合物が形成される。成膜直後においては、Ｓｂ２Ｔｅ３化合物のｃ軸は積層方向への配向が十分ではないが、膜厚が増すごとに積層方向へのｃ軸の配向強度が高まり、５ｎｍ以上成膜すれば、少なくとも表面部分においては結晶のｃ軸が積層方向に配向する。これにより、配向層３の成膜が完了する。
次に、シャッタ４１ａ，４３ａを開き、シャッタ４２ａを閉じる。これにより、ソース４１のテルル（Ｔｅ）とソース４３のゲルマニウム（Ｇｅ）が配向層３に照射され、ＧｅＴｅ化合物が形成される。この時、下地となる配向層３の少なくとも表面部分においては、結晶のｃ軸が積層方向に配向していることから、その表面に成膜されるＧｅＴｅ化合物は積層方向が（１１１）面となる。このようにしてＧｅＴｅ化合物を所定の膜厚に成膜すれば、結晶層１の成膜が完了する。
次に、シャッタ４１ａ，４２ａを開き、シャッタ４３ａを閉じる。これにより、ソース４１のテルル（Ｔｅ）とソース４３のアンチモン（Ｓｂ）が結晶層１に照射され、Ｓｂ２Ｔｅ３化合物が形成される。この時、下地となる結晶層１の積層面が（１１１）配向していることから、その表面に成膜されるＳｂ２Ｔｅ３化合物のｃ軸が積層方向に配向される。このようにしてＳｂ２Ｔｅ３化合物を所定の膜厚に成膜すれば、結晶層２の成膜が完了する。
その後は、結晶層１の成膜と結晶層２の成膜を交互に行う。これにより、配向層３の表面に結晶層１と結晶層２が交互に積層されてなる超格子積層体１０が形成され、超格子デバイスＳＬが完成する。
図６は、本実施形態による超格子デバイスＳＬを利用した固体メモリのメモリセル構造を示す略断面図である。
図６に示すメモリセルは、図１に示した超格子デバイスＳＬを積層方向に挟むように設けられた上部電極１１及び下部電極１２を備えている。上部電極１１は超格子積層体１０に接して設けられ、下部電極１２は配向層３に接して設けられている。
上部電極１１及び下部電極１２は金属などの導電体からなる。具体的な材料としては、アルミニウム（Ａｌ）やタングステン（Ｗ）、チタン（Ｔｉ）などの金属材料、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）などの金属窒化物、チタンシリサイド（ＴｉＳｉ）やコバルトシリサイド（ＣｏＳｉ）などの金属シリサイド、ｎ型又はｐ型の不純物がドープされたポリシリコンなどが挙げられる。上部電極１１及び下部電極１２の材料は同一である必要はなく、互いに異なっていても構わない。
図６に示す例では、上部電極１１はライト回路２１及びリード回路２２に接続されており、下部電極１２はＭＯＳトランジスタなどのスイッチングデバイス２３を介して接地されている。
ライト回路２１は、リセット回路２１ａとセット回路２１ｂとを含んでいる。上述の通り、結晶層１が結晶構造Ａである状態がセット状態であり、結晶層１が結晶構造Ｂである状態がリセット状態である。リセット回路２１ａは、結晶層１を結晶構造Ａ（セット状態）から結晶構造Ｂ（リセット状態）に遷移させる。一方、セット回路２１ｂは、結晶層１を結晶構造Ｂ（リセット状態）から結晶構造Ａ（セット状態）に遷移させる。
リセット回路２１ａは、結晶構造Ａから結晶構造Ｂへの遷移に必要なエネルギーＥ１を超えるエネルギーを超格子積層体１０に与える回路である。かかるエネルギーは、リセット電流Ｉｒｅｓｅｔによって与えられる。一方、セット回路２１ｂは、結晶構造Ｂから結晶構造Ａへの遷移に必要なエネルギーＥ２を超え、Ｅ１未満のエネルギーを超えるエネルギーを超格子積層体１０に与える回路である。かかるエネルギーは、セット電流Ｉｓｅｔによって与えられる。超格子積層体１０に与えるエネルギー量は、超格子積層体１０に流す電流量によって調整することができる。したがって、本例ではＩｒｅｓｅｔ＞Ｉｓｅｔである。
図６に示すように、上部電極１１及び下部電極１２は、超格子デバイスＳＬを積層方向に挟むように設けられていることから、スイッチングデバイス２３をオンさせた状態でライト回路２１を用いて超格子積層体１０にセット電流Ｉｓｅｔ又はリセット電流Ｉｒｅｓｅｔを流すと、電流の流れる方向は超格子積層体１０の積層方向に対して垂直となる。これにより、超格子積層体１０には積層方向にエネルギーが印加され、その結果、印加されたエネルギーは結晶構造の遷移に効率よく利用される。
一方、従来のようなバルク状の相変化材料においては、印加されたエネルギーの大部分がエントロピーの増大に消費され、結晶構造の遷移に利用される部分は僅かとなる。このため、従来の固体メモリにおいては、相変化を引き起こすために必要なエネルギーが比較的大きく、且つ、相変化に要する時間が比較的長いという問題があった。これに対し、本実施形態では原子配列がコヒーレント性を有していることから、印加されたエネルギーの多くが結晶構造の遷移に利用される。このため、本実施形態による固体メモリにおいては、結晶構造の遷移に必要なエネルギーが従来に比べて小さく、且つ、結晶構造の遷移に要する時間が従来に比べて短くなる。
リード回路２２は、結晶層１の結晶構造を遷移させることなく、超格子積層体１０にリード電流Ｉｒｅａｄを流す役割を果たす。上述の通り、結晶構造Ａにおいては電気抵抗が相対的に低く、結晶構造Ｂにおいては電気抵抗が相対的に高くなることから、スイッチングデバイス２３をオンさせた状態で、超格子積層体１０にリード電流Ｉｒｅａｄを通電することによってその電気抵抗を測定すれば、結晶層１の結晶構造が結晶構造Ａであるのか結晶構造Ｂであるのかを判別することが可能となる。リード電流Ｉｒｅａｄによって超格子積層体１０に与えられエネルギーは、Ｅ２以下に設定される。すなわち、Ｉｒｅａｄ≪Ｉｓｅｔに設定される。このため、超格子積層体１０にリード電流Ｉｒｅａｄを通電しても、結晶層１の結晶構造が遷移することはない。すなわち非破壊読み出しが行われる。
図７は、本実施形態による超格子デバイスＳＬを利用した固体メモリ１００のブロック図である。
図７に示す固体メモリ１００は、外部からアドレス信号ＡＤＤ及びコマンドＣＭＤを入力することによってメモリセルアレイ１１０にアクセス可能な装置である。すなわち、コマンドＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルに保持されたデータが読み出される。また、コマンドＣＭＤがライト動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルに対して、外部から入力されるライトデータが書き込まれる。
より具体的に説明すると、固体メモリ１００は、アドレス信号ＡＤＤを保持するアドレスラッチ回路１２１と、コマンドＣＭＤをデコードして内部コマンドＩＣＭＤを生成するコマンドデコーダ１２２を有している。アドレスラッチ回路１２１に取り込まれたアドレス信号ＡＤＤのうち、ロウアドレスＲＡについてはロウ系制御回路１２３に供給され、カラムアドレスＣＡについてはカラム系制御回路１２４に供給される。ロウ系制御回路１２３は、ロウアドレスＲＡ及び内部コマンドＩＣＭＤに基づき、メモリセルアレイ１１０に含まれるワード線ＷＬを選択する回路である。また、カラム系制御回路１２４は、カラムアドレスＣＡ及び内部コマンドＩＣＭＤに基づき、メモリセルアレイ１１０に含まれるビット線ＢＬを選択する回路である。
図８は、メモリセルアレイ１１０の一例を示す回路図である。
図８に示すように、メモリセルアレイ１１０の内部においては、複数のワード線ＷＬがＸ方向に設けられ、複数のビット線ＢＬがＹ方向に設けられている。そして、ワード線ＷＬとビット線ＢＬの各交点にはメモリセルＭＣが配置されており、これにより複数のメモリセルＭＣがマトリクス状にレイアウトされている。図８に示すメモリセルＭＣでは、スイッチングデバイスとしてＭＯＳトランジスタＴが用いられている。ＭＯＳトランジスタＴと超格子デバイスＳＬは、対応するビット線ＢＬとプレート配線ＰＬとの間に直列接続されており、ＭＯＳトランジスタＴのゲート電極は対応するワード線ＷＬに接続されている。尚、図８に示す例では、ビット線ＢＬ側に超格子デバイスＳＬが接続され、プレート配線ＰＬ側にＭＯＳトランジスタＴが接続されているが、これらの接続が逆であっても構わない。
図９は、メモリセルアレイ１１０の他の例を示す回路図である。
図９に示す例では、スイッチングデバイスとしてダイオードＤが用いられている。ダイオードＤと超格子デバイスＳＬは、対応するビット線ＢＬとプレート配線ＰＬとの間に直列接続されている。尚、図９に示す例では、ビット線ＢＬ側に超格子デバイスＳＬが接続され、プレート配線ＰＬ側にダイオードＤが接続されているが、これらの接続が逆であっても構わない。
図８及び図９に示すメモリセルアレイ１１０においても、図６に示した固体メモリと同様、ビット線ＢＬを介して供給される電流が超格子デバイスＳＬの積層方向に流れるよう、電極を配置することが好ましい。
図７に戻って、選択されたビット線ＢＬはデータ入出力回路１２５に接続される。データ入出力回路１２５は、図６に示したライト回路２１及びリード回路２２を含む回路ブロックである。これにより、コマンドＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルＭＣに保持されたリードデータＤＱがデータ入出力回路１２５を介して読み出される。また、コマンドＣＭＤがライト動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルに対して、外部から入力されるライトデータＤＱがデータ入出力回路１２５を介して書き込まれる。尚、図６に示したライト回路２１及びリード回路２２の全部がデータ入出力回路１２５に含まれている必要はなく、これらの一部又は全部がロウ系制御回路１２３又はカラム系制御回路１２４に含まれていても構わない。
このように、複数のメモリセルＭＣをマトリクス状にレイアウトし、これらメモリセルＭＣに含まれる記憶素子として本実施形態による超格子デバイスＳＬを用いれば、ＤＲＡＭ（Dynamic Random Access Memory）などと同様、大容量の固体メモリを提供することが可能となる。しかも、ビット線ＢＬを介して所定のエネルギーを印加しない限り、超格子デバイスＳＬに含まれる結晶層１の結晶構造が遷移しないことから、ＤＲＡＭとは異なり、データを不揮発的に記憶することが可能となる。また、本実施形態による超格子デバイスＳＬは、従来のＰＲＡＭと比べて少ないエネルギーで結晶構造が高速に遷移することから、低消費電力と高速動作を両立させることも可能となる。
図１０は、図７に示した固体メモリ１００を用いたデータ処理システム２００の構成を示すブロック図である。
図１０に示すデータ処理システム２００は、データプロセッサ２２０と、図７に示した固体メモリ１００が、システムバス２１０を介して相互に接続された構成を有している。データプロセッサ２２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などが挙げられるが、これらに限定されない。図１０においては簡単のため、システムバス２１０を介してデータプロセッサ２２０と固体メモリ１００とが接続されているが、システムバス２１０を介さずにローカルなバスによってこれらが接続されていても構わない。
また、図１０には、簡単のためシステムバス２１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１０に示すデータ処理システム２００では、ストレージデバイス２４０、Ｉ／Ｏデバイス２５０、ＲＯＭ２６０がシステムバス２１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス２４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス２５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス２５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１０に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
図１１は、超格子デバイスＳＬを不良アドレス記憶回路に利用した例による固体メモリ３００のブロック図である。
図１１に示す固体メモリ３００は、超格子デバイスＳＬをユーザエリア３１０に使用するのではなく、ユーザエリア３１０に含まれる不良アドレスを記憶する不良アドレス記憶回路３２０に使用している。ユーザエリア３１０とは、ユーザによって書き替え可能なメモリセル領域であり、メモリセルの種類としては、ＤＲＡＭセル、ＳＲＡＭセル、フラッシュメモリセルなどが挙げられる。これらメモリセルには製造段階で不良アドレスが発見されることがあり、発見された不良アドレスに対応するメモリセルは、冗長メモリセル３１１に置換される。これにより、不良アドレスが救済される。不良アドレス記憶回路３２０はこのような不良アドレスを記憶する回路であり、図１１に示す例では、不良アドレス記憶回路３２０を構成するメモリセルに超格子デバイスＳＬを利用している。このように、超格子デバイスＳＬを用いたメモリセルは、ユーザエリア３１０以外のメモリセルとして利用することも可能である。
図１２は、超格子デバイスＳＬをプログラムエリアに利用した例によるデータ処理装置４００のブロック図である。
図１２に示すデータ処理装置４００は、ＣＰＵなどのデータ処理回路４１０に付随して設けられたプログラムエリア４２０を備えており、プログラムエリア４２０に保持されたプログラムに基づいてデータ処理回路４１０が所定の動作を行う。図１２に示すデータ処理装置４００では、このようなプログラムエリア４２０を構成するメモリセルに超格子デバイスＳＬを利用している。このように、超格子デバイスＳＬを用いたメモリセルは、メモリデバイス以外のデバイスに含まれるメモリセルとして利用することも可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、本発明による超格子デバイスＳＬを固体メモリに利用した例を説明したが、本発明による超格子デバイスＳＬの利用分野が固体メモリに限定されるものではない。
また、上記実施形態の超格子積層体１０は、結晶層１と結晶層２が交互に複数繰り返し積層された構造を有しているが、積層数については特に限定されず、少なくとも結晶層１の下地が配向層３であり、結晶層１の上面に結晶層２が形成されていれば足りる。したがって、結晶層１と結晶層２の積層数がいずれも１層であっても構わない。
さらに、図６に示した固体メモリでは、配向層３とは別に下部電極１２を設けているが、配向層３自体を下部電極として用いても構わない。また、「上部電極」及び「下部電極」の名称は、物理的な位置関係を規定するものではなく、便宜上、電流源が接続される側の電極を「上部電極」と呼び、接地される側の電極を「下部電極」と呼んでいるに過ぎない。したがって、単に、「上部電極」とは一対の電極の一方を指し、「下部電極」とは一対の電極の他方を指すに過ぎない。
［実施例］
まず、平面サイズが５０ｍｍ×５０ｍｍであり厚さが０．５ｍｍであるシリコン（Ｓｉ）基板を用意し、これを分子線エピタキシー装置の真空チャンバー内に導入した。分子線エピタキシー装置としては、図５に示す構造を有する装置を用いた。ソースと基板との距離は２００ｍｍである。
まず、平面サイズが５０ｍｍ×５０ｍｍであり厚さが０．５ｍｍであるシリコン（Ｓｉ）基板を用意し、これを分子線エピタキシー装置の真空チャンバー内に導入した。分子線エピタキシー装置としては、図５に示す構造を有する装置を用いた。ソースと基板との距離は２００ｍｍである。
次に、シリコン基板を真空チャンバー内のステージに載置し、減圧装置を用いて真空チャンバーの内部を１０−７Ｐａに減圧した。また、基板の温度は３００度に設定した。この状態で、ゲルマニウム（Ｇｅ）のシャッタを閉じたまま、テルル（Ｔｅ）とアンチモン（Ｓｂ）のシャッタを開くことによって、シリコン基板に配向層であるＳｂ２Ｔｅ３化合物を５ｎｍ形成した。
次に、アンチモン（Ｓｂ）のシャッタを閉じ、ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）のシャッタを開くことによって、配向層上にＧｅＴｅ結晶層を１．８ｎｍ形成した。
次に、ゲルマニウム（Ｇｅ）のシャッタを閉じ、アンチモン（Ｓｂ）とテルル（Ｔｅ）のシャッタを開くことによって、ＧｅＴｅ結晶上にＳｂ２Ｔｅ３結晶層を１．８ｎｍ形成した。
その後は、１．８ｎｍのＧｅＴｅ結晶層と１．８ｎｍのＳｂ２Ｔｅ３結晶層を交互に成膜することにより、ＧｅＴｅ結晶層及びＳｂ２Ｔｅ３結晶層からなる対を合計で１０対成膜した。
このようにして形成した実施例サンプルを積層方向に切断し、その切断面をＴＥＭによって観察した。その結果、超格子積層体を構成するＧｅＴｅ結晶層の積層面は（１１１）配向されており、Ｓｂ２Ｔｅ３結晶層はｃ軸が積層方向に配向されていた。また、下地となる配向層は、シリコン基板に近い部分においては結晶構造が崩れていたが、１層目のＧｅＴｅ結晶層と接する部分においてはｃ軸が積層方向に配向されていた。
［比較例］
配向層の材料として、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を用いた他は、上述した実施例と同じ手順を用いて比較例サンプルを作製した。
配向層の材料として、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を用いた他は、上述した実施例と同じ手順を用いて比較例サンプルを作製した。
つまり、シリコン基板を真空チャンバー内のステージに載置し、減圧装置を用いて真空チャンバーの内部を１０−７Ｐａに減圧した状態で、アンチモン（Ｓｂ）のシャッタを閉じたまま、テルル（Ｔｅ）とゲルマニウム（Ｇｅ）のシャッタを開くことによって、シリコン基板にＧｅＴｅ化合物を５ｎｍ形成した。その後は、上述した実施例と同様、１．８ｎｍのＧｅＴｅ結晶層と１．８ｎｍのＳｂ２Ｔｅ３結晶層を交互に成膜することにより、ＧｅＴｅ結晶層及びＳｂ２Ｔｅ３結晶層からなる対を合計で１０対成膜した。
このようにして形成した比較例サンプルを積層方向に切断し、その切断面をＴＥＭによって観察した。その結果、超格子積層体を構成するＧｅＴｅ結晶層及びＳｂ２Ｔｅ３結晶層はいずれも積層面が（２００）配向していた。
１ 結晶層（第１の結晶層）
１ａ 結晶層１の積層面
２ 結晶層（第２の結晶層）
３ 配向層
３ａ 配向層３の積層面
１０ 超格子積層体
１１ 上部電極
１２ 下部電極
２１ ライト回路
２１ａ リセット回路
２１ｂ セット回路
２２ リード回路
２３ スイッチングデバイス
３０ 真空チャンバー
３１ 減圧装置
３２ ステージ
３３ 基板
４１〜４３ ソース
４１ａ〜４３ａ シャッタ
１００ 固体メモリ
１１０ メモリセルアレイ
１２１ アドレスラッチ回路
１２２ コマンドデコーダ
１２３ ロウ系制御回路
１２４ カラム系制御回路
１２５ データ入出力回路
２００ データ処理システム
２１０ システムバス
２２０ データプロセッサ
２４０ ストレージデバイス
２５０ Ｉ／Ｏデバイス
３００ 固体メモリ
３１０ ユーザエリア
３１１ 冗長メモリセル
３２０ 不良アドレス記憶回路
４００ データ処理装置
４１０ データ処理回路
４２０ プログラムエリア
ＳＬ 超格子デバイス
１ａ 結晶層１の積層面
２ 結晶層（第２の結晶層）
３ 配向層
３ａ 配向層３の積層面
１０ 超格子積層体
１１ 上部電極
１２ 下部電極
２１ ライト回路
２１ａ リセット回路
２１ｂ セット回路
２２ リード回路
２３ スイッチングデバイス
３０ 真空チャンバー
３１ 減圧装置
３２ ステージ
３３ 基板
４１〜４３ ソース
４１ａ〜４３ａ シャッタ
１００ 固体メモリ
１１０ メモリセルアレイ
１２１ アドレスラッチ回路
１２２ コマンドデコーダ
１２３ ロウ系制御回路
１２４ カラム系制御回路
１２５ データ入出力回路
２００ データ処理システム
２１０ システムバス
２２０ データプロセッサ
２４０ ストレージデバイス
２５０ Ｉ／Ｏデバイス
３００ 固体メモリ
３１０ ユーザエリア
３１１ 冗長メモリセル
３２０ 不良アドレス記憶回路
４００ データ処理装置
４１０ データ処理回路
４２０ プログラムエリア
ＳＬ 超格子デバイス
Claims (30)
- 結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第１の結晶層と、前記第１の結晶層とは異なる組成を有する第２の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第１の結晶層の積層面を（１１１）配向させる配向層と、
を備えることを特徴とする超格子デバイス。 - 前記第１の結晶層の結晶格子がＮａＣｌ型の立方格子であることを特徴とする請求項１に記載の超格子デバイス。
- 前記第１の結晶層は、ゲルマニウム（Ｇｅ）を主成分とするカルコゲン化合物であることを特徴とする請求項２に記載の超格子デバイス。
- 前記第１の結晶層は、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることを特徴とする請求項３に記載の超格子デバイス。
- 前記第１の結晶層は、ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）が１：１の割合であるカルコゲン化合物であり、エネルギーの印加によるゲルマニウム原子の移動により、１個のゲルマニウム原子が４個のテルル原子に配位する第１の結晶構造と、１個のゲルマニウム原子が６個のテルル原子に配位する第２の結晶構造との間で可逆的に遷移することを特徴とする請求項４に記載の超格子デバイス。
- 前記配向層のうち少なくとも前記第１の結晶層と接する部分は、結晶格子が六方晶でありｃ軸が積層方向に配向していることを特徴とする請求項１乃至５のいずれか一項に記載の超格子デバイス。
- 前記配向層は、アンチモン（Ｓｂ）又はアンチモン（Ｓｂ）を主成分とするカルコゲン化合物であることを特徴とする請求項６に記載の超格子デバイス。
- 前記配向層は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることを特徴とする請求項７に記載の超格子デバイス。
- 前記配向層の厚さが５ｎｍ以上であることを特徴とする請求項８に記載の超格子デバイス。
- 前記第２の結晶層は結晶格子が六方晶であり、ｃ軸が積層方向に配向していることを特徴とする請求項１乃至９のいずれか一項に記載の超格子デバイス。
- 前記第２の結晶層は、アンチモン（Ｓｂ）を主成分とするカルコゲン化合物であることを特徴とする請求項１０に記載の超格子デバイス。
- 前記第２の結晶層は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物であることを特徴とする請求項１１に記載の超格子デバイス。
- 前記第２の結晶層は、前記配向層と同じ組成を有していることを特徴とする請求項１乃至１２のいずれか一項に記載の超格子デバイス。
- 前記超格子積層体は、前記第１の結晶層と前記第２の結晶層が交互に複数繰り返して積層された構造を有することを特徴とする請求項１乃至１３のいずれか一項に記載の超格子デバイス。
- 前記第１の結晶層は、それぞれが１層の結晶格子によって構成されていることを特徴とする請求項１４に記載の超格子デバイス。
- 前記超格子積層体を積層方向に挟むように設けられた第１及び第２の電極をさらに備えることを特徴とする請求項１乃至１５のいずれか一項に記載の超格子デバイス。
- 前記第１及び第２の電極を介して前記超格子積層体にライト電流を流すことにより、前記第１の結晶層の構成原子の位置を移動させるライト回路と、
前記第１の結晶層の構成原子の位置を移動させることなく、前記第１及び第２の電極を介して前記超格子積層体にリード電流を流すリード回路と、をさらに備えることを特徴とする請求項１６に記載の超格子デバイス。 - 前記ライト回路は、前記第１の結晶層を第１の結晶構造から第２の結晶構造に遷移させるセット回路と、前記第１の結晶層を前記第２の結晶構造から前記第１の結晶構造に遷移させるリセット回路とを含んでいることを特徴とする請求項１７に記載の超格子デバイス。
- 結晶格子が六方晶であり少なくとも表面部分においてｃ軸が積層方向に配向した配向層を基板上に形成する第１のステップと、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第１の結晶層を前記配向層の表面に形成する第２のステップと、
前記第１の結晶層の表面に、前記第１の結晶層とは異なる組成を有する第２の結晶層を形成する第３のステップと、を備えることを特徴とする超格子デバイスの製造方法。 - 前記第１のステップは、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物を気相成長法により５ｎｍ以上堆積させることにより行うことを特徴とする請求項１９に記載の超格子デバイスの製造方法。
- 前記第２のステップは、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物を気相成長法により堆積させることにより行うことを特徴とする請求項１９又は２０に記載の超格子デバイスの製造方法。
- 前記第３のステップは、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を主成分とするカルコゲン化合物を気相成長法により堆積させることにより行うことを特徴とする請求項１９乃至２１のいずれか一項に記載の超格子デバイスの製造方法。
- 前記第２のステップと前記第３のステップを複数繰り返し実行することを特徴とする請求項１９乃至２２のいずれか一項に記載の超格子デバイスの製造方法。
- 少なくとも前記第２及び第３のステップは、前記基板の温度を１００℃以上、４００℃以下に設定して行うことを特徴とする請求項１９乃至２３のいずれか一項に記載の超格子デバイスの製造方法。
- 少なくとも前記第２及び第３のステップは、スパッタリング法、ＭＢＥ法、ＡＬＤ法及びＣＶＤ法のいずれか一つの方法により行うことを特徴とする請求項１９乃至２４のいずれか一項に記載の超格子デバイスの製造方法。
- 少なくとも前記第２及び第３のステップをスパッタリング法、ＭＢＥ法又はＡＬＤ法により行い、ターゲット又はソースと前記基板との距離を１００ｍｍ以上とすることを特徴とする請求項２５に記載の超格子デバイスの製造方法。
- 複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、を備える固体メモリであって、
前記メモリセルは、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第１の結晶層と、前記第１の結晶層とは異なる組成を有する第２の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第１の結晶層の積層面を（１１１）配向させる配向層と、
を備えることを特徴とする固体メモリ。 - 固体メモリと、
データプロセッサと、
前記固体メモリと前記データプロセッサとを接続するシステムバスと、を備えるデータ処理システムであって、
前記固体メモリに含まれるメモリセルは、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第１の結晶層と、前記第１の結晶層とは異なる組成を有する第２の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第１の結晶層の積層面を（１１１）配向させる配向層と、
を備えることを特徴とするデータ処理システム。 - データの書き替えが可能なユーザエリアと、
前記ユーザエリアに含まれる不良アドレスを記憶する不良アドレス記憶回路と、を備える固体メモリであって、
前記不良アドレス記憶回路に含まれるメモリセルは、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第１の結晶層と、前記第１の結晶層とは異なる組成を有する第２の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第１の結晶層の積層面を（１１１）配向させる配向層と、
を備えることを特徴とする固体メモリ。 - プログラムエリアと、
前記プログラムエリアに保持されたプログラムに基づいて所定の動作を行うデータ処理回路と、を備えるデータ処理装置であって、
前記プログラムエリアに含まれるメモリセルは、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第１の結晶層と、前記第１の結晶層とは異なる組成を有する第２の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第１の結晶層の積層面を（１１１）配向させる配向層と、
を備えることを特徴とするデータ処理装置。
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|---|---|---|---|
| JP2009113994A JP2010263131A (ja) | 2009-05-08 | 2009-05-08 | 超格子デバイス及びその製造方法、並びに、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置 |
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|---|---|---|---|
| JP2009113994A JP2010263131A (ja) | 2009-05-08 | 2009-05-08 | 超格子デバイス及びその製造方法、並びに、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置 |
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